KR101024535B1

KR101024535B1 - Liquid Crystal Display Device

Info

Publication number: KR101024535B1
Application number: KR1020080095303A
Authority: KR
Inventors: 김가경; 황성수; 김영식
Original assignee: 엘지디스플레이 주식회사
Priority date: 2008-07-07
Filing date: 2008-09-29
Publication date: 2011-03-31
Also published as: CN101625471B; CN101625471A; KR20100005644A

Abstract

본 발명은, 다수의 게이트 배선과 다수의 데이터 배선이 교차하여 다수의 화소영역을 정의하고, 상기 다수의 각 화소영역마다 박막트랜지스터 및 상기 박막트랜지스터와 연결된 화소전극이 형성된 표시영역과, 상기 표시영역 외측으로 비표시영역이 구비된 제 1 기판과; 각각이 제 1 폭을 가지며, 상기 제 1 기판의 비표시영역의 씰패턴이 형성되는 제 1 영역에 대응하여 상기 제 1 폭과 갖거나 이보다 큰 제 1 간격을 가지며 이격하는 제 1 배선 및 제 2 배선과; 각각이 상기 제 1 폭을 가지며, 상기 제 1 영역을 제외한 상기 비표시영역의 제 2 영역에 대응하여 상기 제 1 간격보다 작은 제 2 간격을 가지며 형성된 제 3 배선 및 제 4 배선과; 상기 제 1 기판의 표시영역의 각 화소에 대응하여 순차 반복되는 적, 녹, 청색 컬러필터 패턴을 포함하는 컬러필터층과, 상기 각 컬러필터 패턴의 경계 및 상기 비표시영역에 대응하여 구비된 블랙매트릭스와, 상기 컬러필터층을 덮으며 형성된 공통전극을 포함하는 제 2 기판과; 상기 제 1 기판과 제 2 기판의 사이의 상기 제 1 영역에 대응하여 형성된 UV경화성의 씰패턴과; 상기 제 1, 2 기판 사이에 상기 씰패턴 내측으로 개재된 액정층을 포함하는 액정표시장치를 제공한다.According to an exemplary embodiment of the present invention, a plurality of pixel regions are defined by crossing a plurality of gate lines and a plurality of data lines, and each display area includes a thin film transistor and a pixel electrode connected to the thin film transistor, and the display area. A first substrate having a non-display area on the outside; Each of the first wires and the second wires having a first width and spaced apart from each other with a first distance greater than or greater than the first width corresponding to the first area where the seal pattern of the non-display area of the first substrate is formed; Wiring; Third wirings and fourth wirings each having the first width and having a second interval smaller than the first interval in correspondence to a second region of the non-display area except for the first region; A color filter layer including red, green, and blue color filter patterns sequentially repeated corresponding to each pixel of the display area of the first substrate, and a black matrix provided corresponding to a boundary of each color filter pattern and the non-display area A second substrate including a common electrode formed on the color filter layer; A UV curable seal pattern formed corresponding to the first region between the first substrate and the second substrate; A liquid crystal display device including a liquid crystal layer interposed between the first and second substrates inside the seal pattern.

UV경화, 씰패턴, 액정적하진공합착, 소형모델, 액정표시장치 UV curing, seal pattern, liquid crystal drop vacuum bonding, small model, liquid crystal display device

Description

[0001] The present invention relates to a liquid crystal display device,

본 발명은 액정표시장치에 관한 것으로, 좀 더 상세하게는 액정적하 진공합착 장치에 의한 UV광 조사가 원활하게 이루어져 씰패턴의 경화가 안정적으로 진행될 수 있는 액정표시장치에 관한 것이다. The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device in which UV light irradiation by the liquid crystal dropping vacuum bonding device is smoothly performed, so that curing of the seal pattern can proceed stably.

최근 정보화 사회로 시대가 급발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판표시장치(flat panel display)의 필요성이 대두되었다.Recently, with the rapid development of the information society, the necessity of a flat panel display having excellent characteristics such as thinning, light weight, and low power consumption has emerged.

이러한 평판표시장치는 스스로 빛을 발하느냐 그렇지 못하냐에 따라 나눌 수 있는데, 스스로 빛을 발하여 화상을 표시하는 것을 발광형 표시장치라 하고, 그렇지 못하고 외부의 광원을 이용하여 화상을 표시하는 것을 수광형 표시장치라고 한다. 발광형 표시장치로는 플라즈마 표시장치(plasma display panel)와 전계 방출 표시장치(field emission display), 전계발광 표시장치(electro luminescence display) 등이 있으며, 수광형 표시 장치로는 액정표시장치(liquid crystal display)가 있다. Such a flat panel display can be divided according to whether it emits light by itself or not. A light emitting display device displays light by itself and displays an image by using an external light source. It is called a display device. The light emitting display includes a plasma display panel, a field emission display, an electro luminescence display, and the light receiving display includes a liquid crystal display. display).

이중 액정표시장치가 해상도, 컬러표시, 화질 등이 우수하여 노트북이나 데스크탑 모니터에 활발하게 적용되고 있다.Dual liquid crystal display devices are being actively applied to notebooks and desktop monitors because of their excellent resolution, color display, and image quality.

액정표시장치는 전극이 각각 형성되어 있는 두 기판을 서로 대향하도록 배치하고, 두 기판 사이에 액정을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직여 빛의 투과율을 조절하여 화상을 표현하는 장치이다.In liquid crystal display, two substrates on which electrodes are formed are arranged to face each other, liquid crystal is injected between the two substrates, and then liquid crystal molecules are moved by an electric field generated by applying a voltage to the two electrodes to control light transmittance. To express an image.

이러한 액정표시장치용 액정패널은 화소전극과 스위칭 소자인 박막 트랜지스터가 각 화소별로 형성되는 어레이 기판을 제조하는 공정과 상기 어레이 기판과 대향되어 공통전극 및 적, 녹, 청색의 컬러가 각 화소에 대응하여 형성되는 되어 있는 컬러필터 기판을 제조하는 공정과 상기 두 공정을 통해 제작된 어레이 기판과 컬러필터 기판 사이에 액정을 주입한 후, 합착하는 일련의 공정을 진행하여 완성된다. The liquid crystal panel for a liquid crystal display device includes a process of manufacturing an array substrate in which pixel electrodes and thin film transistors, which are switching elements, are formed for each pixel, and a common electrode and red, green, and blue colors correspond to each pixel as opposed to the array substrate. After injecting the liquid crystal between the process of manufacturing the color filter substrate is formed and the array substrate and the color filter substrate produced through the two processes, and then proceeds to a series of bonding process is completed.

액정패널 제조공정은 셀 공정이라고 칭하며, 상기 셀 공정은 박막 트랜지스터가 배열된 어레이 기판과 컬러필터가 형성된 컬러필터 기판에 액정을 한 방향으로 배향시키기 위한 배향공정과 두 기판을 합착시켜 일정한 갭(Gap)을 유지시키기 위한 셀 갭(cell gap) 형성공정, 셀 절단(cutting) 공정, 액정주입 공정으로 크게 나눌 수 있다. The liquid crystal panel manufacturing process is called a cell process, and the cell process combines two substrates with an alignment process for aligning liquid crystals in one direction to an array substrate on which thin film transistors are arranged and a color filter substrate on which a color filter is formed. ) Can be roughly divided into a cell gap forming process, a cell cutting process, and a liquid crystal injection process.

이러한 셀 공정에서는 씰패턴을 형성하고 합착한 후, 진공 및 모세관 현상을 통해 액정주입을 진행하게 되는데, 이러한 액정주입 방식은 10시간 이상의 공정시 간이 요구되는 바, 이를 개선시키고자 빠른 시간내에 액정층 형성과 합착을 동시에 진행시킬 수 있는 액정적하 진공 합착 장치가 개발되어 새로운 방법으로 진행하게 되었다.In such a cell process, after forming and bonding the seal pattern, the liquid crystal injection is carried out through vacuum and capillary phenomenon. The liquid crystal injection method requires a process time of 10 hours or more, so that the liquid crystal layer can be quickly improved. A liquid crystal drop vacuum bonding apparatus was developed to advance the formation and bonding at the same time.

즉, 이러한 액정적하 진공 합착 장치를 이용하여 UV경화성 실란트로써 씰 패턴이 형성된 어레이 기판과 컬러필터 기판을 서로 대향시킨 후, 상기 두 기판을 합착 전에 액정을 진공의 분위기에서 어레이 기판 또는 컬러필터 기판 중 하나의 기판에 적정량 디스펜싱하고, 합착 정렬하여 진공합착과 동시에 상기 씰 패턴에 UV를 조사하여 경화시켜 원판 액정패널을 완성하고, 이렇게 완성된 원판 액정패널을 절단함으로써 단위 액정패널을 빠른 시간내에 완성할 수 있게 되었다. That is, using the liquid crystal drop vacuum bonding apparatus, the array substrate and the color filter substrate, each of which has a seal pattern formed with a UV-curable sealant, are opposed to each other, and before the two substrates are bonded, the liquid crystal is placed in an array substrate or a color filter substrate in a vacuum atmosphere. Dispensing the appropriate amount on one substrate, bonding them together, vacuum-bonding, and simultaneously irradiating and curing the seal pattern with UV to complete the original liquid crystal panel, and cut the completed original liquid crystal panel to complete the unit liquid crystal panel in a short time. I can do it.

전술한 바와 같이 액정적하 진공합착 장치를 이용하여 제조된 액정패널에는 액정주입을 위한 주입구가 필요 없음으로 주입구 없이 씰 패턴이 끊김없이 형성된 것이 특징이다. As described above, the liquid crystal panel manufactured by using the liquid crystal drop vacuum bonding apparatus is characterized in that the seal pattern is formed without a injection hole without requiring an injection hole for liquid crystal injection.

도 1은 액정적하 진공 합착 공정을 포함하는 셀 공정을 진행하여 완성된 액정표시장치용 액정패널의 개략적인 평면도이며, 도 2는 상기 도 1의 A부분을 확대 도시한 평면도이며, 도 3은 도 2를 Ⅲ-Ⅲ를 따라 절단한 단면도이다. 1 is a schematic plan view of a liquid crystal panel for a liquid crystal display device completed by performing a cell process including a liquid crystal drop vacuum bonding process, FIG. 2 is an enlarged plan view of a portion A of FIG. 1, and FIG. 2 is a cross-sectional view taken along III-III.

도시한 바와 같이, 액정표시장치용 액정패널(1)에 있어, 어레이 기판(10)의 비표시영역(NA)에는 외부회로를 연결하는 다수의 게이트 패드(42) 및 데이터 패드(47)와 이들과 각각 연결된 게이트 및 데이터 링크 배선(43, 48)이 형성되어 있다. As shown, in the liquid crystal panel 1 for a liquid crystal display device, a plurality of gate pads 42 and data pads 47 for connecting an external circuit to the non-display area NA of the array substrate 10 and these And gate and data link wirings 43 and 48 respectively connected to each other are formed.

표시영역(AA)에는 상기 각각의 게이트 패드(42)와 상기 게이트 링크 배 선(43)을 통해 연결되며 가로 방향으로 연장하는 다수의 게이트 배선(12)과, 상기 각각의 데이터 패드(47)와 상기 데이터 링크 배선(48)과 연결되어 세로방향으로 연장하는 데이터 배선(22)이 서로 교차하여 다수의 화소영역(P)을 정의하며 형성되고 있다. 또한, 상기 두 배선(12, 22)이 교차하는 부근에 박막트랜지스터(Tr)가 각각 형성되어 있다. 이때, 상기 각 화소영역(P)에는 상기 박막트랜지스터(Tr)의 드레인 전극(미도시)과 연결되며 화소전극(40)이 형성되어 있다. In the display area AA, a plurality of gate wires 12 connected to each of the gate pads 42 and the gate link wires 43 and extending in a horizontal direction, and the respective data pads 47 and The data lines 22 connected to the data link lines 48 and extending in the vertical direction cross each other to define a plurality of pixel regions P. In addition, thin film transistors Tr are formed near the intersections of the two wires 12 and 22, respectively. In this case, each pixel region P is connected to a drain electrode (not shown) of the thin film transistor Tr and has a pixel electrode 40 formed therein.

또한, 전술한 구조를 갖는 어레이 기판(10)에 대향하며 컬러필터 기판(50)이 형성되어 있다. 상기 컬러필터 기판(50)에는 상기 각 화소영역(P)에 대응되며 순차 반복적으로 구비된 적, 녹, 청색 컬러필터 패턴을 포함하는 컬러필터층(54)과 상기 각 컬러필터 패턴과 패턴 사이에 상기 어레이 기판(10)의 게이트 배선(12) 및 데이터 배선(22)과 상기 표시영역(AA) 외각을 둘러싸는 비표시영역(NA)에 대응하여 블랙매트릭스(52)가 형성되어 있으며, 전면에 공통전극(57)이 형성되어 있다. In addition, the color filter substrate 50 is formed to face the array substrate 10 having the above-described structure. The color filter substrate 50 has a color filter layer 54 corresponding to each pixel area P and includes a red, green, and blue color filter pattern sequentially and repeatedly between the color filter pattern and the pattern. The black matrix 52 is formed to correspond to the gate wiring 12 and the data wiring 22 of the array substrate 10 and the non-display area NA surrounding the outside of the display area AA. The electrode 57 is formed.

또한, 상기 어레이 기판(10)과 컬러필터 기판(10, 50) 사이에 액정층(미도시)이 개재되고 있으며, 상기 두 기판(10, 50)이 대응하는 테두리의 비표시영역(NA)에 위치하며 끊김없이 이어지며 씰패턴(70)이 구성되어 있다.In addition, a liquid crystal layer (not shown) is interposed between the array substrate 10 and the color filter substrates 10 and 50, and the two substrates 10 and 50 are disposed in a non-display area NA having a corresponding edge. It is positioned and continues seamlessly and the seal pattern 70 is configured.

한편, 표시영역(AA) 외각의 게이트 및 데이터 패드(42, 47)가 형성되지 않는 비표시영역(NA)에 대응되는 어레이 기판(10)에는 액정패널(1) 구동에 필요한 내부 회로 배선(이하 구동배선(17)이라 칭함) 예를들면 인버젼을 위한 전압인 V_com전압을 인가하기 위한 배선인 V_com 배선 또는 게이트 오프(off) 전압이며 스토리지 커패시 터 구동을 위한 전압인 V_gl 전압을 인가하기 위한 배선인 V_gl 배선 등의 몇 개의 구동배선(17)이 상기 구동배선(17)의 폭만큼 또는 이보다 큰폭의 이격간격을 가지며 형성되어 있으며, 상기 구동배선(17)과 일부 중첩하며, 그 상부로 접착제인 실란트(sealant)로써 씰패턴(70)이 형성되어 있다. Meanwhile, internal circuit wiring necessary for driving the liquid crystal panel 1 is provided on the array substrate 10 corresponding to the non-display area NA in which the gates and the data pads 42 and 47 outside the display area AA are not formed. driving wire 17 quot;) for the wiring of V _com wiring or the gate-off (off) voltage is the voltage of V _gl voltage for the emitter when the storage capacitor driving to apply a voltage of V _com voltage for inversion g Some driving wirings 17, such as V _gl wirings, which are wirings to be applied, are formed with a spaced interval larger than or larger than the width of the driving wirings 17, and partially overlap with the driving wirings 17, The seal pattern 70 is formed in the upper part with the sealant which is an adhesive agent.

이렇게 상기 구동배선(17)을 충분한 이격간격을 갖도록 형성한 이유는, UV 경화성 실란트(sealant)로 형성된 상기 씰패턴(70)은 적정 파장을 갖는 UV광을 적정시간동안 조사함으로써 경화되는데, 최소한 상기 씰패턴(70)에 조사되는 UV광을 가리는 부분(도면상에서는 구동배선(17))이 50% 이하가 되어야 씰 패턴(70) 전체에 조사되는 UV광이 고르게 반응하여 씰 경화가 고르게 이루어지기 때문이다. 액정적하 진공 합착 장치를 이용하는 경우, 씰패턴(70) 경화를 위한 UV광의 조사는 어레이 기판(10)의 하부에서 이루어지게 된다. 이는 컬러필터 기판(50)에 있어서는 상기 씰패턴(70)에 대응하는 부분에는 블랙매트릭스(52)가 형성되어 있으며, 상기 블랙매트릭스(52)는 UV광을 투과시키지 않기 때문이다.The reason why the driving wiring 17 is formed to have a sufficient separation interval is that the seal pattern 70 formed of a UV curable sealant is cured by irradiating UV light having an appropriate wavelength for an appropriate time, at least the Since the part covering the UV light irradiated to the seal pattern 70 (the drive wiring 17 in the drawing) should be 50% or less, the UV light irradiated to the entire seal pattern 70 reacts evenly and thus the seal curing is evenly performed. to be. In the case of using the liquid crystal drop vacuum bonding apparatus, UV light irradiation for curing the seal pattern 70 is performed at the bottom of the array substrate 10. This is because the black matrix 52 is formed in a portion of the color filter substrate 50 corresponding to the seal pattern 70, and the black matrix 52 does not transmit UV light.

한편, 이러한 구성을 갖는 액정패널과 이의 하부에 광원으로 이용되는 백라이트를 배치하고, 그리고 액정패널 외곽에 위치하며 액정패널을 구동시키기 위한 구동부를 구비함으로써 액정표시장치가 완성된다. On the other hand, the liquid crystal display device is completed by arranging a liquid crystal panel having such a configuration and a backlight used as a light source under the liquid crystal panel, and having a driving unit positioned outside the liquid crystal panel to drive the liquid crystal panel.

통상적으로 상기 구동부는 구동회로기판(printed circuit board : PCB)에 구현되며, 이러한 구동회로기판은 상기 액정패널의 게이트 배선과 연결되는 게이트 구동회로기판과 데이터 배선과 연결되는 데이터 구동회로기판으로 나뉜다. 또한 이 들 각각의 구동회로기판은, 액정패널의 일측면에 형성되며 상기 게이트 배선과 연결된 된 게이트 패드부와, 통상적으로 상기 게이트 패드가 형성된 일측면과 직교하는 상측면에 형성되며 데이터 배선과 연결된 데이터 패드부 각각에 테이프 캐리어 패키지 (tape carrier package : TCP) 형태 또는 FPC를 통해 실장되고 있다. Typically, the driving unit is implemented on a printed circuit board (PCB), and the driving circuit board is divided into a gate driving circuit board connected to the gate wiring of the liquid crystal panel and a data driving circuit board connected to the data wiring. In addition, each of these driving circuit boards is formed on one side of the liquid crystal panel and connected to the gate line, and is usually formed on an upper side orthogonal to one side on which the gate pad is formed and connected to the data line. Each data pad unit is mounted through a tape carrier package (TCP) or an FPC.

하지만, 최근에는 전술한 구조를 갖는 액정표시장치가 TV 또는 모니터 뿐만 아니라 휴대폰, PDA 등 개인 휴대용 전자기기에도 활발하게 적용되고 있다. 이렇게 개인 휴대용 전자기기에 사용되는 소형 모델의 액정표시장치의 경우 개인 휴대품 특성상 표시영역은 넓게 그리고 표시영역 이외의 비표시영역은 가능한 작게 형성하는 것이 요구되고 있다. 따라서 개인 휴대용 전자기기에 이용되는 액정표시장치는 게이트 및 데이터 패드부를 각각 형성하지 않고 하나의 패드부에 게이트 및 데이터 배선 각각과 연결되는 게이트 및 데이터 패드를 형성하고 있다.Recently, however, liquid crystal displays having the above-described structure have been actively applied to personal portable electronic devices such as mobile phones and PDAs as well as TVs or monitors. In the case of the liquid crystal display device of the small model used for personal portable electronic devices, it is required to form the display area as large as possible and the non-display area other than the display area as small as possible. Therefore, the liquid crystal display device used for personal portable electronic devices does not form the gate and the data pad unit, but forms the gate and the data pad connected to the gate and the data line, respectively.

하지만, 상기 액정적하 진공 합착 장치를 이용하여 액정패널을 형성하는 공정에 있어 표시영역 외부의 비표시영역이 충분한 큰 면적을 가지며, 상기 비표시영역에 몇 개의 구동배선만이 구비되는 TV 또는 모니터에 이용되는 액정패널에 대해서는 문제되지 않지만, 표시영역 외측의 비표시영역이 매우 작은 면적을 갖는 개인용 휴대기기에 이용되는 소형 모델의 액정패널에 대해서는 상기 씰 패턴의 경화 문제가 있다.However, in the process of forming a liquid crystal panel by using the liquid crystal drop vacuum bonding apparatus, a TV or monitor having a large area having a large non-display area outside the display area and having only a few driving wirings in the non-display area is provided. Although it does not matter about the liquid crystal panel used, there exists a problem of hardening of the said seal pattern with respect to the liquid crystal panel of the small model used for the personal portable device whose non-display area outside a display area has a very small area.

도 4는 소형 액정표시장치에 있어, 게이트 링크 배선이 형성된 비표시영역을 확대 도시한 평면도이며, 도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이다. 이때 설명의 편의를 위해 도면부호는 도 1과 동일한 구성요소에 대해 서는 동일한 도면부호를 부여하였다.4 is an enlarged plan view of a non-display area in which a gate link wiring is formed in a small liquid crystal display, and FIG. 5 is a cross-sectional view of a portion taken along the cutting line V-V of FIG. 4. In this case, for the convenience of description, the same reference numerals are given to the same elements as in FIG. 1.

도시한 바와 같이, 소형 모델의 액정표시장치(1)에는 게이트 및 데이터 패드(미도시)가 각각 형성되는 게이트 패드부(미도시) 및 데이트 패드부(미도시)가 하나의 패드부로 합쳐져 액정표시장치(1)의 일측에만 형성되고 있으므로 통상 게이트 패드(미도시)와 연결되는 게이트 링크 배선(43) 또는 데이터 패드(미도시)와 연결되는 데이터 링크 배선(미도시)이 상기 패드부(미도시)가 형성된 비표시영역(미도시)과 수직하게 위치하는 비표시영역(NA)에 형성되고 있다. 도면에서는 일례로 게이트 링크 배선(43)이 형성되고 있음을 보이고 있다. 이때, 상기 게이트 링크 배선(43)은 통상 화소영역(미도시)의 개수만큼이 형성되고 있다. As shown, the liquid crystal display device 1 of the small model includes a gate pad portion (not shown) and a data pad portion (not shown), each of which has a gate and a data pad (not shown), combined into a single pad portion. Since only one side of the apparatus 1 is formed, a gate link wire 43 connected to a gate pad (not shown) or a data link wire (not shown) connected to a data pad (not shown) is typically provided on the pad portion (not shown). Is formed in the non-display area NA which is perpendicular to the non-display area (not shown). The figure shows that the gate link wiring 43 is formed as an example. In this case, the gate link lines 43 are formed by the number of pixel areas (not shown).

한편, 화소영역(미도시)의 개수만큼 게이트 링크 배선(43)을 상기 비표시영역(NA)에 형성하기 위해서는 통상 6㎛ 내지 10㎛정도의 폭을 갖는 상기 게이트 링크 배선(43)간의 이격간격(d1)을 상기 게이트 링크 배선(43)의 폭보다도 작은 폭인 2㎛ 내지 4㎛ 정도가 되도록 배치해야 한다. On the other hand, in order to form as many gate link wires 43 as the number of pixel regions (not shown) in the non-display area NA, the spaced interval between the gate link wires 43 having a width of about 6 μm to 10 μm is common. (d1) should be arranged so as to be about 2 µm to 4 µm, which is a width smaller than the width of the gate link wiring 43.

하지만, 이 경우, 상기 게이트 링크 배선(43)간의 쇼트 문제가 발생할 수도 있으며, 그 이격간격(d1)이 너무 좁아 상기 씰패턴(70)에 조사되는 UV광은 그 전체 면적의 50% 미만으로 조사가 이루어지게 된다. 이 경우 씰패턴(70)의 미경화가 발생하고, 이렇게 미경화된 씰패턴(70)이 액정층과 접촉하게 되면 액정을 오염시키거나 또는 액정적하 진공 합착이 완료된 액정패널을 다음 공정으로 이동시에 밀림 등이 발생하여 합착 불량등을 초래하고 있는 실정이다. However, in this case, a short problem between the gate link wires 43 may occur, and the gap d1 is too narrow so that the UV light irradiated to the seal pattern 70 is irradiated to less than 50% of the total area. Will be made. In this case, uncuring of the seal pattern 70 occurs, and when the uncured seal pattern 70 comes into contact with the liquid crystal layer, the liquid crystal is contaminated or the liquid crystal panel in which the liquid crystal drop vacuum bonding is completed is moved when moving to the next step. Etc. occurs, resulting in poor adhesion.

상기 문제점을 해결하기 위하여, 본 발명에서는 비표시영역의 면적 증가없이 씰패턴에 대응되는 부분에 대해서는 배선의 상기 배선의 폭과 갖거나 이보다 큰 이격간격을 갖도록 구성함으로써 액정적하 진공합착 장치를 이용하여 패널의 제조단계를 진행해도 UV광에 의해 씰패턴의 가경화가 고르게 진행될 수 있는 소형 모델 액정표시장치를 제공하는 것을 그 목적으로 한다.In order to solve the above problems, in the present invention, the liquid crystal dropping vacuum bonding apparatus is used to configure the portion corresponding to the seal pattern without having to increase the area of the non-display area so as to have a spacing interval larger than or larger than the width of the wiring. It is an object of the present invention to provide a small model liquid crystal display device capable of evenly hardening the seal pattern by UV light even if the panel manufacturing step is performed.

상기와 같은 목적을 달성하기 위해 본 발명의 일 실시예에 따른 액정표시장치는, 다수의 게이트 배선과 다수의 데이터 배선이 교차하여 다수의 화소영역을 정의하고, 상기 다수의 각 화소영역마다 박막트랜지스터 및 상기 박막트랜지스터와 연결된 화소전극이 형성된 표시영역과, 상기 표시영역 외측으로 비표시영역이 구비된 제 1 기판과; 각각이 제 1 폭을 가지며, 상기 제 1 기판의 비표시영역의 씰패턴이 형성되는 제 1 영역에 대응하여 상기 제 1 폭과 갖거나 이보다 큰 제 1 간격을 가지며 이격하는 제 1 배선 및 제 2 배선과; 각각이 상기 제 1 폭을 가지며, 상기 제 1 영역을 제외한 상기 비표시영역의 제 2 영역에 대응하여 상기 제 1 간격보다 작은 제 2 간격을 가지며 형성된 제 3 배선 및 제 4 배선과; 상기 제 1 기판의 표시영역의 각 화소에 대응하여 순차 반복되는 적, 녹, 청색 컬러필터 패턴을 포함하는 컬러필터층과, 상기 각 컬러필터 패턴의 경계 및 상기 비표시영역에 대응하여 구비된 블랙매트릭스와, 상기 컬러필터층을 덮으며 형성된 공통전극을 포함하는 제 2 기판과; 상기 제 1 기판과 제 2 기판의 사이의 상기 제 1 영역에 대응하여 형성된 UV경화성의 씰패턴과; 상기 제 1, 2 기판 사이에 상기 씰패턴 내측으로 개재된 액정층을 포함한다. In order to achieve the above object, a liquid crystal display according to an exemplary embodiment of the present invention defines a plurality of pixel regions by crossing a plurality of gate lines and a plurality of data lines, and thin film transistors for each of the plurality of pixel regions. A first substrate including a display area having a pixel electrode connected to the thin film transistor and a non-display area outside the display area; Each of the first wires and the second wires having a first width and spaced apart from each other with a first distance greater than or greater than the first width corresponding to the first area where the seal pattern of the non-display area of the first substrate is formed; Wiring; Third wirings and fourth wirings each having the first width and having a second interval smaller than the first interval in correspondence to a second region of the non-display area except for the first region; A color filter layer including red, green, and blue color filter patterns sequentially repeated corresponding to each pixel of the display area of the first substrate, and a black matrix provided corresponding to a boundary of each color filter pattern and the non-display area A second substrate including a common electrode formed on the color filter layer; A UV curable seal pattern formed corresponding to the first region between the first substrate and the second substrate; It includes a liquid crystal layer interposed inside the seal pattern between the first and second substrates.

상기 제 2 간격은 그 최소값이 서로 동일한 층에 형성되며 서로 이웃하는 상기 제 3 및 4 배선간에 쇼트가 발생하지 않도록 하는 이격간격인 것이 특징이다. The second interval is characterized in that the minimum value is formed on the same layer and the separation interval such that a short does not occur between the adjacent third and fourth wirings.

상기 제 1, 2, 3, 4 배선은 모두 동일한 층에 형성되는 것이 특징이다. The first, second, third and fourth wirings are all formed on the same layer.

또한, 절연막을 개재하여 상기 제 1 및 3 배선은 상기 절연막 하부에, 상기 제 2 및 제 4 배선 상기 절연막의 상부에 서로 엇갈리며 동일층에 서로 이웃하는 배선간의 이격영역의 중앙부에 위치하도록 이중층 구조로 형성된 것이 특징이다. In addition, the first and third wirings are interlayered so that the first and the third wirings are positioned under the insulating film, in the center of the separation region between the wirings adjacent to each other on the same layer and above the second and fourth wirings. Characterized in that formed.

상기 제 1, 2, 3 및 4 배선은 상기 게이트 배선과 연결되는 게이트 링크 배선이거나 또는 상기 데이터 배선과 연결되는 데이터 링크 배선인 것이 특징이다. The first, second, third and fourth wirings may be gate link wirings connected to the gate wirings or data link wirings connected to the data wirings.

상기 제 1 폭은 6㎛ 내지 10㎛인 것이 특징이다. The first width is characterized in that 6 ㎛ to 10 ㎛.

본 발명의 또 다른 실시예에 따른 액정표시장치는, 다수의 게이트 배선과 다수의 데이터 배선이 교차하여 다수의 화소영역을 정의하고, 상기 다수의 각 화소영역마다 박막트랜지스터 및 상기 박막트랜지스터와 연결된 화소전극이 형성된 표시영역과, 상기 표시영역 외측으로 비표시영역이 구비된 제 1 기판과; 각각이 제 1 폭을 가지며, 상기 제 1 기판의 비표시영역의 씰패턴이 형성되는 제 1 영역에 대응하여 상기 제 1 폭과 갖거나 이보다 큰 제 1 간격을 가지며 이격하는 다수의 제 1 배선과; 각각이 상기 제 1 폭을 가지며, 상기 제 1 영역을 제외한 상기 비표시영역 의 제 2 영역에 대응하여 상기 제 1 간격보다 작은 제 2 간격을 가지며 제 1 절연막을 개재하여 그 하부 및 상부로 서로 교대하며 형성된 다수의 제 2 배선 및 제 3 배선과; 상기 제 1 기판의 표시영역의 각 화소에 대응하여 순차 반복되는 적, 녹, 청색 컬러필터 패턴을 포함하는 컬러필터층과, 상기 각 컬러필터 패턴의 경계 및 상기 비표시영역에 대응하여 구비된 블랙매트릭스와, 상기 컬러필터층을 덮으며 형성된 공통전극을 포함하는 제 2 기판과; 상기 제 1 기판과 제 2 기판의 사이의 상기 제 1 영역에 대응하여 형성된 UV경화성의 씰패턴과; 상기 제 1, 2 기판 사이에 상기 씰패턴 내측으로 개재된 액정층을 포함한다. According to another exemplary embodiment of the present invention, a plurality of gate lines and a plurality of data lines cross each other to define a plurality of pixel regions, and each of the plurality of pixel regions includes a thin film transistor and a pixel connected to the thin film transistor. A first substrate having a display area in which an electrode is formed and a non-display area outside the display area; A plurality of first wires each having a first width and spaced apart from each other with a first distance greater than or greater than the first width corresponding to the first area in which the seal pattern of the non-display area of the first substrate is formed; ; Each having the first width, having a second interval smaller than the first interval corresponding to the second region of the non-display region except for the first region, and alternately below and above each other via a first insulating film; A plurality of second wirings and third wirings; A color filter layer including red, green, and blue color filter patterns sequentially repeated corresponding to each pixel of the display area of the first substrate, and a black matrix provided corresponding to a boundary of each color filter pattern and the non-display area A second substrate including a common electrode formed on the color filter layer; A UV curable seal pattern formed corresponding to the first region between the first substrate and the second substrate; It includes a liquid crystal layer interposed inside the seal pattern between the first and second substrates.

상기 다수의 제 3 배선은 상기 제 1 기판 또는 상기 제 1 절연막 상에 형성된 것이 특징이며, 이때, 상기 제 1, 2 및 3 배선은 상기 게이트 배선과 연결되는 게이트 링크 배선이거나 또는 상기 데이터 배선과 연결되는 데이터 링크 배선인 것이 특징이다. The plurality of third wires may be formed on the first substrate or the first insulating layer, wherein the first, second and third wires are gate link wires connected to the gate wires or connected to the data wires. It is a characteristic of data link wiring.

상기 제 1 폭은 6㎛ 내지 10㎛인 것이 바람직하다.It is preferable that the said 1st width is 6 micrometers-10 micrometers.

또한, 상기 제 1 절연막 상부로 형성된 다수의 제 3 배선 상부로 제 2 절연막이 더욱 개재되며, 상기 제 2 절연막 상부로 다수의 제 4 배선이 이격하며 형성된 것이 특징이며, 상기 다수의 제 3 배선은 상기 제 1 기판, 상기 제 1 절연막 및 상기 제 2 절연막 중 어느 하나의 상부에 형성된 것이 특징이다. In addition, the second insulating film is further interposed over the plurality of third wirings formed on the first insulating film, and the plurality of fourth wirings are formed to be spaced apart from the second insulating film. It is characterized in that formed on top of any one of the first substrate, the first insulating film and the second insulating film.

전술한 바와 같이, 본 발명에 따른 액정표시장치용 액정패널은 어레이 기판 에 있어 씰 패턴에 대응하는 부분에 위치하는 배선은 그 제 1 이격간격을 상기 배선의 폭과 같거나 이 보다 큰값을 갖도록 형성하고, 상기 씰패턴이 형성되지 않는 비표시영역에 있어서는 상기 제 1 이격간격보다 작게 쇼트가 발생하지 않을 정도의 이격간격을 갖도록 구성함으로써 액정적하 진공 합착 장치를 이용하여 제작이 가능하도록 하는 동시에 상기 씰패턴의 UV경화가 원활하게 이루어지도록 하는 장점을 갖는다.As described above, in the liquid crystal panel for a liquid crystal display device according to the present invention, the wirings located in the portion corresponding to the seal pattern in the array substrate are formed such that the first spacing is equal to or larger than the width of the wirings. In the non-display area in which the seal pattern is not formed, the seal gap is configured to have a gap gap that is shorter than the first gap gap so that the seal pattern can be manufactured using the liquid crystal dropping vacuum bonding device. UV curing of the pattern has an advantage to be made smoothly.

액정적하 진공 합착 장치를 이용하여 제조함으로써 액정층 형성시간을 단축함으로써 생산성을 향상시키는 효과가 있다.By manufacturing using a liquid crystal dropping vacuum bonding apparatus, there is an effect of shortening the liquid crystal layer formation time to improve productivity.

또한 씰패턴이 UV경화가 원할히 이루어짐으로써 이의 미경화에 의해 발생하는 액정 오염 또는 밀림 등의 문제가 발생하지 않음으로 생산 수율을 향상시키는 효과가 있다.In addition, since the seal pattern is smoothly UV cured, problems such as liquid crystal contamination or rolling caused by uncuring thereof do not occur, thereby improving production yield.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, preferred embodiments according to the present invention will be described with reference to the accompanying drawings.

<제 1 실시예><First Embodiment>

도 6은 본 발명에 따른 소형 모델의 액정표시장치를 개략적으로 나타낸 평면도이다.6 is a plan view schematically illustrating a liquid crystal display device of a small model according to the present invention.

도시한 바와 같이, 본 발명에 따른 소형 모델의 액정표시장치(101)는 화상을 구현하는 표시영역(AA)과, 상기 표시영역(AA)을 둘러싸는 비표시영역(NA)으로 각각 구분된 컬러필터 기판(150) 및 어레이 기판(110)과, 상기 컬러필터 기판(150) 및 어레이 기판(110)의 이격된 사이 공간에 개재된 액정층(미도시)을 포함하여 구성된다. 상기 컬러필터 기판(150) 및 어레이 기판(110)과 액정층(미도시)을 포함하여 액정패널이라 한다.As illustrated, the liquid crystal display device 101 of the small model according to the present invention includes a color divided into a display area AA for realizing an image and a non-display area NA surrounding the display area AA. And a liquid crystal layer (not shown) interposed between the filter substrate 150 and the array substrate 110 and spaced apart from the color filter substrate 150 and the array substrate 110. The color filter substrate 150, an array substrate 110, and a liquid crystal layer (not shown) are referred to as a liquid crystal panel.

상기 컬러필터 기판(150)의 하부 내측면에는 비표시영역(NA)에 대응하여 백라이트 유닛(미도시)으로부터 입사되는 빛을 차폐하는 블랙매트릭스(미도시)와, 상기 표시영역(AA)에 대응하여 화소영역(P) 별로 순차 반복하는 적, 녹, 청의 컬러필터 패턴을 포함하는 컬러필터층(미도시)과, 상기 컬러필터층(미도시) 하부의 전면으로 공통전극(미도시)이 차례로 구성되고 있다. The lower inner surface of the color filter substrate 150 corresponds to a non-display area NA and a black matrix (not shown) that shields light incident from a backlight unit (not shown), and corresponds to the display area AA. A color filter layer (not shown) including a color filter pattern of red, green, and blue which is sequentially repeated for each pixel region P, and a common electrode (not shown) are sequentially formed on the entire surface of the lower portion of the color filter layer (not shown). have.

한편, 상기 어레이 기판(110) 상의 표시영역(AA)에는 일 방향으로 스캔 신호를 인가받는 다수의 게이트 배선(120)과, 상기 다수의 게이트 배선(120)과 수직 교차하여 다수의 화소영역(P)을 정의하며, 데이터 신호를 인가받는 다수의 데이터 배선(130)과, 상기 다수의 게이트 및 데이터 배선(120, 130)의 교차지점에 각각 대응 구성된 다수의 박막트랜지스터(Tr)와, 상기 다수의 박막트랜지스터(Tr)의 드레인 전극(미도시)과 일대일 대응하며 연결된 다수의 화소전극(140)이 구성되고 있다. 이때 상기 박막트랜지스터(Tr)는 게이트 전극(미도시)과, 게이트 절연막(미도시)과, 액티브층(미도시)과 오믹콘택층(미도시)으로 구성된 반도체층(미도시)과, 서로 이격하는 소스 및 드레인 전극(미도시)이 순차 적층된 형태로 구성되고 있다. 또한 상기 박막트랜지스터(Tr)를 덮으며 상기 박막트랜지스터(Tr)의 드레인 전극(미도시)을 노출시키는 드레인 콘택홀(미도시)을 갖는 보호층(미도시)이 형성되고 있으 며, 상기 화소전극(140)은 상기 보호층(미도시) 상부로 상기 드레인 콘택홀(미도시)을 통해 상기 드레인 전극(미도시)과 접촉하며 형성되고 있다. Meanwhile, in the display area AA on the array substrate 110, a plurality of gate lines 120 receiving scan signals in one direction and a plurality of pixel areas P cross each other vertically. A plurality of data wires 130 receiving a data signal, a plurality of thin film transistors Tr corresponding to intersections of the plurality of gates and data wires 120 and 130, and the plurality of data wires 130 A plurality of pixel electrodes 140 correspond to the drain electrodes (not shown) of the thin film transistor Tr and are connected to each other. In this case, the thin film transistor Tr is spaced apart from a gate electrode (not shown), a gate insulating film (not shown), a semiconductor layer (not shown) including an active layer (not shown) and an ohmic contact layer (not shown). The source and drain electrodes (not shown) are sequentially stacked. In addition, a protective layer (not shown) is formed to cover the thin film transistor Tr and has a drain contact hole (not shown) to expose a drain electrode (not shown) of the thin film transistor Tr. 140 is formed in contact with the drain electrode (not shown) through the drain contact hole (not shown) above the protective layer (not shown).

또한, 상기 어레이 기판(110) 상의 비표시영역(NA) 중 패드부(PA)에는 표시영역(AA)에 대응된 다수의 게이트 배선(120)과 다수의 데이터 배선(130)과 각각 게이트 및 데이터 링크 배선(121, 131)에 의해 연결되며, 구동 IC(135)로부터의 스캔 신호와 데이터 신호를 각각 인가받는 게이트 및 데이터 패드(미도시)가 형성되어 있으며, 상기 데이터 패드(미도시)와 연결된 데이터 링크 배선(131)과, 상기 게이트 패드(미도시)와 연결된 게이트 링크 배선(121)이 일부 형성되어 있다. 또한 상기 게이트 및 데이터 패드(미도시)와 중첩하여 상기 구동 IC(135)가 형성되어 있다. 또한 상기 패드부(PA)에는 상기 구동 IC(135)와 연결되며 외부의 구동회로기판(미도시)과 연결시키기 위한 FPC(190)와 접촉하며 다수의 연결패드(175)가 구성되어 있으며, 상기 FPC(191)에는 상기 구동회로기판(미도시)과 연결을 위한 커넥터(192)가 구비되고 있다.In addition, in the pad part PA of the non-display area NA on the array substrate 110, a plurality of gate wires 120 and a plurality of data wires 130 corresponding to the display area AA, and a gate and data, respectively. Gates and data pads (not shown), which are connected by the link wires 121 and 131 and receive scan signals and data signals from the driving IC 135, respectively, are formed and are connected to the data pads (not shown). The data link wiring 131 and the gate link wiring 121 connected to the gate pad (not shown) are partially formed. In addition, the driving IC 135 is formed to overlap the gate and the data pad (not shown). In addition, the pad part PA is connected to the driving IC 135 and in contact with the FPC 190 for connecting with an external driving circuit board (not shown), and a plurality of connection pads 175 are configured. The FPC 191 is provided with a connector 192 for connection with the driving circuit board (not shown).

또한, 상기 연결패드(175)를 포함하는 상기 구동 IC(135)와 이격된 양측으로는 게이트 링크배선(121) 및 데이터 링크배선(131)으로 게이트, 데이터의 전압 및 신호 파형을 각각 검사하는 제 1 및 제 2 검사 패드(143, 145)가 더욱 구성되어 있다. In addition, the gate link wiring 121 and the data link wiring 131 may be configured to inspect gate and data voltages and signal waveforms on both sides of the driving IC 135 including the connection pad 175, respectively. The first and second test pads 143 and 145 are further configured.

또한, 상기 패드부(PA)와 일 끝부분이 교차하는 표시영역(AA) 좌우측의 비표시영역(NA)에는 상기 패드부(PA)에서 연장하는 다수의 게이트 링크 배선(121)이 제 1 간격 또는 제 2 간격 이격하며 형성되어 있다. 이때 상기 게이트 링크 배선(121) 이 형성된 비표시영역(NA)의 구조에 대해서는 추후 이 부분을 확대한 도면과 단면도를 통해 더욱 상세히 설명한다. In addition, a plurality of gate link wires 121 extending from the pad part PA may be spaced apart from each other in the non-display areas NA on the left and right sides of the display area AA where the pad part PA and one end thereof cross. Or are spaced apart from the second interval. In this case, the structure of the non-display area NA in which the gate link wiring 121 is formed will be described in more detail later with reference to an enlarged drawing and a cross-sectional view.

한편, 상기 비표시영역(NA)의 가장자리를 따라 상기 FPC(190)를 통해 외부의 공통 전압발생부(미도시)로부터의 공통 신호를 액정 패널의 네 모퉁이에 각각 위치하는 다수의 도통수단(186)을 통해 컬러필터 기판(150)의 전면에 구성된 공통전극(미도시)에 인가하는 공통전압배선(147)이 위치하고 있다. 이때, 상기 도통수단(186)은 은(Ag) 도트가 이용될 수 있다.On the other hand, a plurality of conducting means 186, respectively located at four corners of the liquid crystal panel, common signals from an external common voltage generator (not shown) through the FPC 190 along the edge of the non-display area NA. The common voltage wiring 147 applied to the common electrode (not shown) formed on the front surface of the color filter substrate 150 is positioned. At this time, the conductive means 186 may be a silver (Ag) dot.

또한, 상기 표시영역(AA)을 테두리하며 형성된 비표시영역(NA)에 있어서는 상기 어레이 기판(110)과 컬러필터 기판(150)이 일정간격을 갖도록 고정시키기 위해 끊김없이 소정폭을 갖는 씰패턴(190)이 형성되어 있으며, 상기 씰패턴(190)의 내측으로 상기 어레이 기판(110)과 컬러필터 기판(150) 사이에는 액정층(미도시)이 개재되어 있다.In addition, in the non-display area NA formed around the display area AA, a seal pattern having a predetermined width without interruption is fixed to fix the array substrate 110 and the color filter substrate 150 to have a predetermined interval. 190 is formed, and a liquid crystal layer (not shown) is interposed between the array substrate 110 and the color filter substrate 150 inside the seal pattern 190.

전술한 소형 모델 액정표시장치(101)는 공통전극(미도시)에 인가된 공통전압과 드라이브 IC(135)를 통해 선택기간에 박막트랜지스터(Tr)를 통해 화소전극(140)으로 인가된 데이터 신호 간의 전위차에 의해 액정의 분자배열을 변화시키게 되고, 이러한 액정의 분자배열에 따라 액정층(미도시)을 투과하는 빛의 양을 조절하여 영상을 구현하게 된다.The above-described small model liquid crystal display 101 includes a common voltage applied to a common electrode (not shown) and a data signal applied to the pixel electrode 140 through the thin film transistor Tr in a selection period through the drive IC 135. The molecular arrangement of the liquid crystal is changed by the potential difference therebetween, and the image is realized by controlling the amount of light passing through the liquid crystal layer (not shown) according to the molecular arrangement of the liquid crystal.

전술한 구성을 갖는 소형 모델 액정표시장치(101)의 특징은 상기 패드부(PA)와 연결되는 표시영역(AA) 양측의 비표시영역(NA)의 구성에 있으며, 이러한 비표시영역(NA)의 확대도와 단면도를 통해 상세히 설명한다. A characteristic of the small model liquid crystal display 101 having the above-described configuration is the configuration of the non-display area NA on both sides of the display area AA connected to the pad part PA. It will be described in detail through an enlarged view and a cross-sectional view.

도 7은 도 6의 B영역을 확대도시한 확대도이며, 도 8은 도 7을 절단선 Ⅷ-Ⅷ을 따라 절단한 부분에 대한 단면도이다. 설명의 편의를 위해 비표시영역(NA) 중 씰패턴이 형성되는 부분은 씰영역(SA)이라 정의하고, 상기 씰영역 이외의 비표시영역은 도면부호 NAS를 부여하였다. FIG. 7 is an enlarged view illustrating region B of FIG. 6, and FIG. 8 is a cross-sectional view of a portion taken along the cutting line VII-VII of FIG. 7. For convenience of description, a portion of the non-display area NA in which the seal pattern is formed is defined as a seal area SA, and a non-display area other than the seal area is denoted by the reference NAS.

도시한 바와 같이, 어레이 기판(110)에 있어 패드부를 포함하지 않는 비표시영역(NA)에는 다수의 게이트 링크 배선(121a, 121b, 121c, 121d)과 구동배선(미도시)이 형성되고 있다. 상기 다수의 게이트 링크 배선(121a, 121b, 121c, 121d)은 데이터 링크 배선(미도시)이 될 수도 있다. 이때 본 발명의 가장 특징적인 것으로 상기 다수의 게이트 링크 배선(121a, 121b, 121c, 121d) 및 구동배선(미도시)은 상기 씰패턴(190)이 형성되는 씰영역(SA)과 그 외의 비표시영역(NSA)에서 그 이격간격을 달리하며 형성되고 있다는 것이다. 또한, 상기 다수의 게이트 링크 배선(121a, 121b, 121c, 121d)과 구동배선(미도시)은 제 1 절연막(125)을 개재하여 그 층을 달리하여 상하로 엇갈리도록 형성되고 있는 것이 특징이다. As illustrated, a plurality of gate link wirings 121a, 121b, 121c, 121d and driving wirings (not shown) are formed in the non-display area NA of the array substrate 110, which does not include a pad portion. The plurality of gate link wirings 121a, 121b, 121c, and 121d may be data link wirings (not shown). In this case, the gate link wirings 121a, 121b, 121c, 121d and the driving wirings (not shown) of the plurality of gate link wires are characterized by the seal area SA where the seal pattern 190 is formed and other non-displays. It is formed at different intervals in the area NSA. In addition, the plurality of gate link wirings 121a, 121b, 121c, and 121d and the driving wirings (not shown) may be formed to be alternately arranged up and down by different layers through the first insulating layer 125.

비표시영역(NA) 전체에 대해 상기 게이트 링크 배선(121a, 121b, 121c, 121d)에 대해 번호를 순차적으로 부여하였을 경우, 상기 어레이 기판(110)상에는 홀수의 게이트 링크 배선(121a, 121c)이 형성(설명의 편의를 위해 일례로서 홀수의 게이트 링크 배선이 형성되었다고 가정함)되고 있으며, 그 상부로 상기 제 1 절연막(125)이 상기 비표시영역(NA) 전면에 형성되어 있다. 또한, 상기 제 1 절연막(125) 위로 그 하부의 서로 이웃하는 두 개의 홀수의 게이트 링크 배선(121a, 121c)간의 이격간격의 각 중앙부에 대응하여 짝수의 게이트 링크 배선(121b, 121d) 이 형성되고 있다. 이때 설명의 편의를 위해 기판(110) 상에 형성된 홀수의 게이트 링크 배선(121a, 121c) 각각을 제 1 게이트 링크 배선(121a) 및 제 3 게이트 링크 배선(121c)이라 정의하며, 상기 제 1 절연막(125)에 형성된 짝수의 게이트 링크배선(121b, 121d) 각각을 제 2 게이트 링크 배선(121b) 및 제 4 게이트 링크 배선(121d)이라 정의한다. When the gate link wirings 121a, 121b, 121c, and 121d are sequentially numbered for the entire non-display area NA, odd-numbered gate link wirings 121a and 121c may be formed on the array substrate 110. It is formed (assuming an odd number of gate link wirings are formed as an example for convenience of explanation), and the first insulating film 125 is formed over the non-display area NA. Further, even-numbered gate link wirings 121b and 121d are formed on the first insulating layer 125 to correspond to the central portions of the spaced intervals between two adjacent odd-numbered gate link wirings 121a and 121c. have. In this case, for convenience of description, each of the odd-numbered gate link wirings 121a and 121c formed on the substrate 110 is defined as a first gate link wiring 121a and a third gate link wiring 121c, and the first insulating film Each of the even-numbered gate link wirings 121b and 121d formed at 125 is defined as a second gate link wiring 121b and a fourth gate link wiring 121d.

이때, 씰영역(SA)에 있어서는 상기 어레이 기판(110) 상에 서로 이웃하는 제 3 게이트 링크 배선(121c)간 및 상기 제 1 절연막(125) 상에 서로 이웃하는 제 4 게이트 링크 배선(121d)간은 모두 동일하게 제 1 이격간격(a)을 가지며 형성되고 있으며, 그 외의 영역(NSA)에 있어서는 상기 어레이 기판(110) 상에 서로 이웃하는 제 1 게이트 링크 배선(121a)간 및 상기 제 1 절연막(125) 상에 서로 이웃하는 제 2 게이트 링크 배선(121b)간은 상기 제 1 이격간격(a)보다 작은 제 2 이격간격(b)을 가지며 형성되고 있는 것이 특징이다. 이때, 상기 제 1 이격간격(a)은 그 최소값이 상기 각각의 게이트 링크 배선(121a, 121b, 121c, 121d)의 폭(w)의 2배 이상(a ≥ 2ㅧ w)이 되는 것이 특징이며, 상기 제 2 이격간격(b)은 그 최소값이 상기 게이트 링크 배선의 폭(w)에 관계없이 서로 동일한 층에서 이웃하는 게이트 링크 배선(121a, 121b, 121c, 121d) 간에 쇼트가 발생하지 않을 정도 즉, 제조 공정상 패터닝의 오차범위인 3㎛ 내지 4㎛ 정도의 크기를 갖도록 형성되어도 무방하다. At this time, in the seal area SA, the third gate link wiring 121c adjacent to each other on the array substrate 110 and the fourth gate link wiring 121d adjacent to each other on the first insulating layer 125. The gaps are all formed with the same first spacing a, and in the other area NSA, between the first gate link wirings 121a and the first gate adjacent to each other on the array substrate 110. The second gate link wiring 121b adjacent to each other on the insulating layer 125 is formed to have a second spacing b smaller than the first spacing a. In this case, the first spacing (a) is characterized in that the minimum value is more than twice (a ≥ 2 ㅧ w) of the width (w) of the respective gate link wiring (121a, 121b, 121c, 121d) The second spacing (b) is such that the shortest value does not occur between neighboring gate link wirings 121a, 121b, 121c, and 121d in the same layer regardless of the width w of the gate link wiring. That is, it may be formed so as to have a size of about 3㎛ to 4㎛, the error range of the patterning in the manufacturing process.

한편, 설명의 편의를 위해 상기 씰영역(SA)에서 서로 그 층을 달리하여 이웃하는 제 3 및 제 4 게이트 링크 배선(121c, 121d)간의 이격간격을 제 3 이격간격(c)이라 정의하고, 상기 씰패턴(190)이 형성되지 않는 비표시영역(NSA)에서의 서 로 그 층을 달리하여 이웃하는 제 1 및 제 2 게이트 링크 배선(121a, 121b)간의 이격간격을 제 4 이격간격(d)이라 정의하면, 상기 제 3 이격간격(c)은 상기 게이트 링크 배선의 폭(w)과 같거나 이보다 큰 값(c ≥ w)을 갖는 것이 특징이다. 통상적으로 게이트 링크 배선(121a, 121b, 121c, 121d)을 포함하는 배선의 폭(w)은 6㎛ 내지 10㎛정도가 되므로 이를 반영하면 상기 제 3 이격간격(c)은 그 최소 폭이 6㎛ 내지 10㎛가 된다. 이 경우 씰영역(SA)에 있어서는 전술한 구조에 의해 상기 씰패턴(190)의 단위 면적에 대해 최소한 50%이상으로 UV광이 조사됨을 알 수 있으며, 따라서 UV광 조사에 의해 경화가 적절히 이루어지게 된다.Meanwhile, for convenience of description, the spacing between the third and fourth gate link wirings 121c and 121d adjacent to each other by different layers in the seal area SA is defined as a third spacing c. In the non-display area NSA where the seal pattern 190 is not formed, the gaps between neighboring first and second gate link wires 121a and 121b are different from each other by a fourth gap d. ), The third spacing (c) is characterized by having a value (c ≥ w) equal to or greater than the width (w) of the gate link wiring. Typically, the width w of the wiring including the gate link wirings 121a, 121b, 121c, and 121d is about 6 μm to about 10 μm, and when reflecting this, the third spacing c has a minimum width of 6 μm. To 10 µm. In this case, it can be seen that in the seal area SA, UV light is irradiated at least 50% or more with respect to the unit area of the seal pattern 190 by the above-described structure, so that curing is properly performed by UV light irradiation. do.

한편, 씰영역(SA)을 제외한 비표시영역(NSA)에 있어서는 UV광이 조사되는 것에 영향을 받는 구성요소가 없으므로 상기 제 4 이격간격(d)은 상기 제 3 이격간격(c)보다 작게 형성하여 게이트 링크 배선(121a, 121b)간의 이격간격을 최소화하는 것이 바람직하다. 이 경우 상기 제 4 이격간격(d)은 0의 값을 가질 수도 있다. 즉, 층을 달리하여 형성되는 서로 이웃한 게이트 링크 배선(121a, 121b) 간에는 그 일부가 소정폭 중첩되어 형성될 수도 있다. 하지만 이 경우 서로 중첩하는 부분에서 기생 커패시터가 형성되기 때문에 이를 방지하기 위해서는 일치하거나 또는 소정간격 이격하여 형성하는 것이 바람직하다. 이는 동일한 층에 형성되는 제 1 게이트 링크 배선(121a)간 또는 제 2 게이트 링크 배선(121b)간 이격간격인 제 2 이격간격(b)에 의해 조절될 수 있다. 즉, 상기 제 2 이격간격(b)을 상기 게이트 링크 배선의 폭(w) 정도의 크기를 갖도록 할 경우(b = w) 상기 층을 달리하여 이웃하는 상기 제 1 및 제 2 게이트 링크 배선(121a, 121b)간에는 이격간격이 0(d = 0)이 됨 을 알 수 있으며, 이 보다 작은 값을 가지면 중첩됨을 알 수 있다. On the other hand, in the non-display area NSA except for the seal area SA, since there is no component that is affected by the irradiation of UV light, the fourth spacing d is smaller than the third spacing c. Therefore, it is preferable to minimize the spacing between the gate link wirings 121a and 121b. In this case, the fourth spacing d may have a value of zero. That is, a part of the gate link wires 121a and 121b which are formed by different layers may be overlapped with each other by a predetermined width. However, in this case, since the parasitic capacitors are formed at the overlapping portions, it is preferable to form them at the same or spaced apart from each other. This may be controlled by a second spacing b, which is a spacing between the first gate link wiring 121a or the second gate link wiring 121b formed on the same layer. That is, when the second spacing (b) is about the size of the width (w) of the gate link wiring (b = w), the first and second gate link wiring 121a adjacent to each other by different layers. , 121b) can be seen that the separation interval is 0 (d = 0), and if it has a smaller value than this, it can be seen that it overlaps.

이러한 구성을 갖는 어레이 기판(110)에 있어 도면에 나타나지 않았지만, 상기 게이트 링크 배선(121a, 121b, 121c, 121d) 중 기판(110) 상에 형성된 홀수의 제 1 및 제 3 게이트 링크 배선(121a, 121c)은 상기 게이트 배선(미도시)과 직접 연결되지만, 상기 제 1 절연막(125) 상부에 형성된 짝수의 제 2 및 제 4 게이트 링크 배선(121b, 121d)은 상기 기판(110) 상에 형성된 게이트 배선(도 6의 120)과 상기 제 1 절연막(125)에 상기 게이트 배선(도 6의 120)의 일끝단을 노출시키며 구성된 다수의 링크 콘택홀(미도시)을 통해 접촉함으로써 상기 게이트 배선(도 6의 120)과 연결되게 된다. 이 경우 상기 제 1 절연막(125)은 표시영역(미도시)에 있어 상기 게이트 전극(미도시)을 덮으며 형성된 상기 게이트 절연막(미도시)이 된다. 또한 상기 짝수의 게이트 링크 배선(121b, 121d) 상부에는 제 2 절연막(127)이 형성됨을 보이고 있으며, 이때 상기 제 2 절연막(127)은 표시영역(도 6의 AA)에 있어 상기 박막트랜지스터(도 6의 Tr)를 덮으며 상기 화소전극(도 6의 140) 하부로 형성되는 보호층(미도시)이 된다. Although not shown in the drawings of the array substrate 110 having such a configuration, odd-numbered first and third gate link wirings 121a, which are formed on the substrate 110 among the gate link wirings 121a, 121b, 121c, and 121d, 121c is directly connected to the gate line (not shown), but the even-numbered second and fourth gate link lines 121b and 121d formed on the first insulating layer 125 may be formed on the substrate 110. By contacting the wiring (120 in FIG. 6) and the first insulating film 125 through a plurality of link contact holes (not shown) configured to expose one end of the gate wiring (120 in FIG. 6), the gate wiring (FIG. 6, 120). In this case, the first insulating layer 125 may be the gate insulating layer (not shown) formed covering the gate electrode (not shown) in the display area (not shown). In addition, a second insulating film 127 is formed on the even-numbered gate link wirings 121b and 121d, wherein the second insulating film 127 is formed in the display area (AA in FIG. 6). A protective layer (not shown) is formed below the pixel electrode (140 of FIG. 6) and covers the Tr of 6.

한편, 전술한 구조를 갖는 소형 모델 액정표시장치(101)의 어레이 기판(110)에 대향하여 구비된 컬러필터 기판(150)의 상기 비표시영역(NA)에 대응해서는 블랙매트릭스(153)가 형성되어 있으며, 상기 블랙매트릭스(153)를 덮으며 공통전극(155)이 형성되어 있으며, 상기 공통전극(153)이 상기 씰패턴(190)과 접촉하며 구성됨으로써 본 발명에 따른 소형 모델 액정표시장치(101)를 이루고 있다.Meanwhile, the black matrix 153 is formed to correspond to the non-display area NA of the color filter substrate 150 provided to face the array substrate 110 of the small model liquid crystal display device 101 having the above-described structure. The common electrode 155 is formed to cover the black matrix 153, and the common electrode 153 is configured to be in contact with the seal pattern 190. 101).

한편, 본 발명의 특징적인 구성을 도 6, 7 및 8을 참조하여 다시 한번 정리 하면, 어레이 기판(110)의 패드부(PA)를 제외한 비표시영역(NA)에 있어, 상기 게이트 링크 배선(121a, 121b, 121c, 121d) 간의 이격간격을 좁게 형성하면 좁게 형성할수록 비표시영역(NA)의 폭을 작게 형성할 수 있으므로 이를 반영하여, 게이트 링크 배선(121a, 121b, 121c, 121d)을 그 층을 달리하여 서로 다른 2개의 층에 형성한 것이 제 1 특징이다. On the other hand, once again the characteristic configuration of the present invention with reference to Figures 6, 7, and 8, in the non-display area NA except for the pad portion PA of the array substrate 110, the gate link wiring ( If the spacing between 121a, 121b, 121c and 121d is narrower, the width of the non-display area NA can be made smaller as the narrower spacing is formed, thereby reflecting the gate link wirings 121a, 121b, 121c and 121d. The first feature is that different layers are formed on two different layers.

또한, 전술한 제 1 특징에 부가하여, 씰영역(SA)을 제외한 비표시영역(NSA)에 있어서는 서로 동일층에 이웃하며 형성된 상기 제 1 게이트 링크 배선(121a)간 또는 제 2 게이트 링크 배선(121b)간의 제 2 이격간격(b)을 쇼트 발생이 발생하지 않는 범위에서 최대한으로 작게 형성하고, 씰패턴(190)이 형성되는 씰영역(SA)에 있어서는 액정적하 진공합착 장치를 이용하여 액정패널 제조 시 요구되는 씰패턴(190)의 UV 경화 진행을 원활하게 이루도록 하기 위해 층을 달리하여 서로 이웃하는 제 3 및 제 4 게이트 링크 배선(121c, 121d)간의 제 3 이격간격(c)을 상기 게이트 링크 배선의 폭(w)과 같거나 이보다 큰값을 갖도록 구성(c ≥ w)한 것이 제 2 특징이다.In addition to the first feature described above, in the non-display area NSA except for the seal area SA, the first gate link wire 121a or the second gate link wire ( In the seal area SA where the second spacing b between 121b is formed to be as small as possible within a range in which short does not occur, and the seal pattern 190 is formed, the liquid crystal panel using a liquid crystal dropping vacuum bonding device is used. In order to smoothly proceed the UV curing of the seal pattern 190 required for manufacturing, the gates may have a third spacing c between the third and fourth gate link wires 121c and 121d adjacent to each other by different layers. The second feature is that the configuration (c? W) has a value equal to or greater than the width w of the link wiring.

또한, 전술한 제 1 실시예에 있어서는 상기 게이트 링크 배선이 서로 다른 2개의 층에 형성된 것을 일례로 보이고 있지만, 상기 게이트 링크 배선이 단일층 구조를 이루는 경우에도 씰영역과 그 외의 비표시영역에 있어 게이트 링크 배선간의 이격간격을 달리하여 형성할 수 있음은 자명하다. Incidentally, in the above-described first embodiment, the gate link wirings are formed on two different layers as an example. However, even when the gate link wirings have a single layer structure, the gate link wirings are formed in the seal region and other non-display regions. Obviously, it can be formed by varying the spacing between the gate link wirings.

<제 2 실시예>&Lt; Embodiment 2 >

본 발명의 제 2 실시예에 따른 전체 평면도는 제 1 실시예를 도시한 도 6과 동일하므로 이를 별도로 제시하지 않았으며, 그 설명 또한 제 1 실시예에 상세히 언급하였으므로 생략하며, 차별점이 있는 씰패턴 영역에서의 게이트 및 데이터 배선의 구조에 대해서만 도 7과 같이 도 6의 B영역을 확대 도시한 도면을 참조하여 설명한다. 이때 제 1 실시예와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다. The overall plan view according to the second embodiment of the present invention is the same as FIG. 6 showing the first embodiment, and thus the present invention is not separately presented. Only the structure of the gate and the data wiring in the region will be described with reference to the enlarged view of the region B in FIG. In this case, the same components as in the first embodiment are denoted by adding numerals to 100.

도 9는 본 발명의 제 2 실시예에 따른 평면도로서 도 7과 같이 도 6의 B영역을 확대 도시한 확대도이며, 도 10은 도 9를 절단선 Ⅹ-Ⅹ를 따라 절단한 부분에 대한 단면도이다. 9 is an enlarged plan view illustrating a region B of FIG. 6 as shown in FIG. 7 as a plan view according to a second exemplary embodiment of the present invention, and FIG. 10 is a cross-sectional view of a portion taken along the cutting line VII-V of FIG. to be.

도시한 바와 같이, 어레이 기판(210)에 있어, 패드부를 포함하지 않는 비표시영역(NA)에는 다수의 게이트 링크 배선(222a, 222b, 222c)과 구동배선(미도시)이 형성되고 있다. 상기 다수의 게이트 링크 배선(222a, 222b, 222c)은 일례로 보인 것이며, 이들 다수의 게이트 링크 배선(222a, 222b, 222c)은 데이터 링크 배선(미도시)이 될 수도 있다. As illustrated, in the array substrate 210, a plurality of gate link wirings 222a, 222b, and 222c and driving wirings (not shown) are formed in the non-display area NA that does not include the pad portion. The plurality of gate link wirings 222a, 222b, and 222c are shown as an example, and the plurality of gate link wirings 222a, 222b, and 222c may be data link wirings (not shown).

이때, 본 발명에 따른 제 2 실시예의 가장 특징적인 것으로 상기 다수의 게이트 링크 배선(222a, 222b, 222c) 및 구동배선(미도시)은 상기 씰패턴(290)이 형성되는 씰영역(SA)과 그 외의 비표시영역(NSA)에서 그 이격간격(d ≠ a)을 달리하며 형성되고 있다는 것이다. 이때 제 1 실시예와 차별점이 있는 부분은, 상기 다수의 게이트 링크 배선(222a, 222b)과 구동배선(미도시)은 씰패턴(190)이 형성되지 않는 영역(NSA)에 있어서는 제 1 절연막(225)을 개재하여 그 층을 달리하여 상하로 교대하도록 형성되고, 씰영역(SA)에 있어서는 상기 다수의 게이트 링크 배선(222c)이 상기 제 1 기판(110) 상부에만 이와 접촉하며 형성되고 있다는 것이다. At this time, the most characteristic of the second embodiment according to the present invention, the plurality of gate link wiring (222a, 222b, 222c) and the driving wiring (not shown) and the seal area (SA) where the seal pattern 290 is formed; The other non-display area NSA is formed with different spacing (d? A). In this case, a portion different from the first embodiment may include a plurality of gate link wirings 222a and 222b and a driving wiring (not shown) in the region NSA where the seal pattern 190 is not formed. 225 is alternately formed up and down by different layers, and in the seal area SA, the plurality of gate link wires 222c are formed in contact with only the upper portion of the first substrate 110. .

이 경우, 제 1 실시예와는 달리 제 1 절연막(225) 하부에 위치하는 게이트 링크 배선이 모두 홀수의 게이트 링크 배선이 되지 않고, 씰영역(SA)에 있어서는 상기 게이트 링크 배선이 모두 동일한 층에만 형성되므로 동일한 층에 형성되었다 할지라도 홀수 및 짝수의 게이트 링크 배선이 될 수 있다. 따라서 설명의 편의를 위해 씰영역(SA) 이외의 비표시영역(NSA)에 있어 제 1 절연막(225) 하부에 형성된 게이트 링크 배선을 제 1 게이트 링크 배선(222a), 제 1 절연막(225) 상부에 형성된 게이트 링크 배선을 제 2 게이트 링크 배선(222b), 그리고 씰영역(SA)에 형성된 게이트 링크 배선을 제 3 게이트 링크 배선(222c)이라 정의한다.In this case, unlike the first embodiment, all of the gate link wirings disposed under the first insulating film 225 do not become odd gate link wirings, and in the sealing area SA, only the same layer is used for all of the gate link wirings. Because it is formed, even if formed in the same layer can be odd and even gate link wiring. Therefore, for convenience of description, the gate link wiring formed under the first insulating film 225 in the non-display area NSA other than the seal area SA may be disposed on the first gate link wiring 222a and the first insulating film 225. The gate link wiring formed in the second gate link wiring 222b and the gate link wiring formed in the seal area SA are defined as the third gate link wiring 222c.

이때, 씰영역(SA)에 있어서는 상기 어레이 기판(210) 상에 서로 이웃하는 제 3 게이트 링크 배선(222c)간 모두 동일하게 제 1 이격간격(a)을 가지며 형성되고 있으며, 씰영역(SA)을 제외한 비표시영역(NSA)에 있어서는 상기 어레이 기판(210) 상에 서로 이웃하는 제 1 게이트 링크 배선(222a)간 및 상기 제 1 절연막(225) 상에 서로 이웃하는 제 2 게이트 링크 배선(221b)간은 상기 제 1 이격간격(a)보다 작은 제 2 이격간격(b)을 가지며 형성되고 있는 것이 특징이다. At this time, in the seal area SA, all the third gate link wires 222c adjacent to each other are formed on the array substrate 210 with the same first spacing a, and the seal area SA is formed. In the non-display area NSA except for the first gate link wires 222a adjacent to each other on the array substrate 210 and the second gate link wires 221b adjacent to each other on the first insulating layer 225. ) Has a second spacing (b) smaller than the first spacing (a) is characterized in that it is formed.

상기 제 1 이격간격(a)은 그 최소값이 상기 제 3 게이트 링크 배선(222c)의 폭(w)과 같거나 이보다 큰 값(a ≥ w)을 갖도록 형성되는 것이 특징이며, 상기 제 2 이격간격(b)은 그 최소값이 상기 제 1 및 제 2 게이트 링크 배선(222a, 222b)의 폭(w)에 관계없이 서로 동일한 층에서 이웃하는 제 1 또는 제 2 게이트 링크 배 선(222a, 222b) 간에 쇼트가 발생하지 않을 정도 즉, 제조 공정상 패터닝의 오차범위인 3㎛ 내지 4㎛ 정도의 크기를 갖도록 형성되는 것이 특징이다. 따라서, 씰영역(SA)에 있어서는 전술한 구조에 의해 상기 씰패턴(290)의 단위 면적에 대해 최소한 50%이상으로 UV광이 조사됨을 알 수 있으며, 따라서 UV광 조사에 의해 씰패턴(290)의 경화가 적절히 이루어지게 된다.The first spacing (a) is characterized in that the minimum value is formed to have a value (a ≥ w) equal to or greater than the width (w) of the third gate link wiring 222c, the second spacing (b) shows that the minimum value is between the first or second gate link wirings 222a and 222b adjacent to each other in the same layer regardless of the width w of the first and second gate link wirings 222a and 222b. It is characterized in that it is formed so as to have a size of about 3㎛ to 4㎛ that is not short occurs, that is, the error range of the patterning in the manufacturing process. Therefore, in the seal area SA, it can be seen that UV light is irradiated at least 50% or more with respect to the unit area of the seal pattern 290 by the above-described structure, and thus, the seal pattern 290 is irradiated with UV light. Curing of the is appropriately made.

한편, 씰영역(SA)을 제외한 비표시영역(NSA)에 있어서는 UV광이 조사되는 것에 영향을 받는 구성요소가 없으므로 상기 서로 이웃한 제 1 게이트 링크 배선(222a)과 상기 제 2 게이트 링크 배선(222b)간의 제 3 이격간격(d)은 최소화하는 것이 바람직하다. 이 경우 상기 제 3 이격간격(d)은 0의 값을 가질 수도 있다. 즉, 층을 달리하여 형성되는 서로 이웃한 제 1 및 제 2 게이트 링크 배선(221a, 221b) 간에는 그 일부가 소정폭 중첩되어 형성될 수도 있다. 하지만 이 경우 서로 중첩하는 부분에서 기생 커패시터가 형성되기 때문에 이를 방지하기 위해서는 일치하거나 또는 소정간격 이격하여 형성하는 것이 바람직하다. 이때 상기 제 3 이격간격(d)은 동일한 층에 형성되는 제 1 게이트 링크 배선(222a)간 또는 제 2 게이트 링크 배선(222b)간 이격간격인 제 2 이격간격(b)에 의해 조절될 수 있다. 즉, 상기 제 2 이격간격(b)을 상기 게이트 링크 배선의 폭(w) 정도의 크기를 갖도록 할 경우(b = w) 상기 층을 달리하여 이웃하는 상기 제 1 및 제 2 게이트 링크 배선(222a, 222b)간에는 그 이격간격이 0(d = 0)이 됨을 알 수 있으며, 이 보다 작은 값을 가지면 중첩됨을 알 수 있다. On the other hand, in the non-display area NSA except for the seal area SA, since there are no components affected by the irradiation of UV light, the adjacent first gate link wires 222a and the second gate link wires ( Preferably, the third spacing d between 222b is minimized. In this case, the third spacing d may have a value of zero. That is, a part of the first and second gate link wires 221a and 221b which are formed by different layers may be overlapped with each other by a predetermined width. However, in this case, since the parasitic capacitors are formed at the overlapping portions, it is preferable to form them at the same or spaced apart from each other. In this case, the third spacing d may be controlled by a second spacing b, which is a spacing between the first gate link lines 222a or the second gate link lines 222b formed on the same layer. . That is, when the second spacing (b) is about the size of the width (w) of the gate link wiring (b = w), the neighboring first and second gate link wiring 222a by varying the layer , 222b) can be seen that the separation interval is 0 (d = 0), if it has a value smaller than this it can be seen that overlap.

그 외의 구성요소에 대해서는 제 1 실시예와 동일하므로 그 설명은 생략한 다. Other components are the same as those in the first embodiment, and description thereof will be omitted.

한편, 도 11은 본 발명의 제 2 실시예에 따른 변형예에 대한 도면으로, 도 10과 같이 도 9를 절단선 Ⅹ-Ⅹ을 따라 절단한 부분에 대한 단면도이다. 이때 제 2 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였으며, 단지 제 1, 2 및 제 3 게이트 링크 배선의 도면부호만을 1을 더하여 부여하였다. FIG. 11 is a cross-sectional view of a portion of FIG. 9 taken along a cutting line VII-V as shown in FIG. 10, according to a modified example according to the second embodiment of the present invention. In this case, the same reference numerals are given to the same components as those in the second embodiment, and only the reference numerals of the first, second, and third gate link wirings are added with one.

제 2 실시예의 변형예의 경우 다른 모든 구성요소의 구성 및 배치는 전술한 제 2 실시예와 동일하며, 단지 씰영역(SE)에 있어 제 3 게이트 링크 배선(223c)이 어레이 기판(210)과 접촉하며 형성되지 않고, 제 1 절연막(225) 상부에 형성되고 있는 것이 차별점이다. 이때, 상기 제 3 게이트 링크 배선(223c)간의 제 1 이격간격(a)은 상기 제 3 게이트 링크 배선(223c)과 폭(w)과 같거나 이보다 큰 값을 갖도록 형성(a ≥ w)되는 것이 특징이다. In the modification of the second embodiment, the configuration and arrangement of all other components are the same as those of the above-described second embodiment, and only the third gate link wiring 223c contacts the array substrate 210 in the seal area SE. The difference is that they are not formed and are formed on the first insulating film 225. In this case, the first spacing a between the third gate link lines 223c is formed to have a value equal to or larger than the width w of the third gate link lines 223c (a ≥ w). It is characteristic.

한편, 본 발명의 제 2 실시예 및 그 변형예에 있어서, 상기 씰영역을 제외한 비표시영역에 단지 제 1 절연막을 개재하여 제 1 및 제 2 게이트 링크 배선이 서로 다른 2개의 층에 형성됨을 보이고 있지만, 또 다른 변형예로서 상기 제 1 절연막 이외에 상기 제 1 절연막 상부로 제 2 절연막을 더욱 개재하여 서로 다른 3개의 층에 각각 게이트 링크 배선이 형성될 수도 있다. 이 경우 씰영역에 있어서는 어레이 기판, 제 1 절연막 및 제 2 절연막 중 어느 하나의 구성요소 상부에 게이트 링크 배선이 상기 게이트 링크 배선의 폭보다 같거나 큰 이격간격을 갖도록 형성됨으로써 본 발명의 목적을 달성할 수 있다. On the other hand, in the second embodiment and the modified example of the present invention, it is shown that the first and second gate link wirings are formed on two different layers with only the first insulating film interposed in the non-display area except for the seal region. However, as another modification, gate link wirings may be formed in three different layers, respectively, in addition to the first insulating layer, through the second insulating layer further above the first insulating layer. In this case, in the seal region, the gate link wiring is formed on the component of any one of the array substrate, the first insulating film, and the second insulating film so as to have a separation interval equal to or greater than the width of the gate link wiring to achieve the object of the present invention. can do.

한편, 본 발명의 제 1 및 제 2 실시예와 변형예에 있어서는 비표시영역에 다수의 게이트 링크 배선이 형성된 것을 보이고 있지만, 상기 게이트 링크 배선은 데이터 링크 배선이 될 수도 있으며, 나아가 게이트 및 데이터 링크 배선뿐 아니라 다른 구동배선에 대해서도 적용될 수 있음은 자명하다.On the other hand, in the first and second embodiments and modifications of the present invention, although a plurality of gate link wirings are formed in the non-display area, the gate link wirings may be data link wirings, and furthermore, gate and data links. Obviously, it can be applied to other driving wiring as well as wiring.

도 1은 액정적하 진공 합착 공정을 포함하는 셀 공정을 진행하여 완성된 액정표시장치용 액정패널의 개략적인 평면도.1 is a schematic plan view of a liquid crystal panel for a liquid crystal display device completed by performing a cell process including a liquid crystal drop vacuum bonding process;

도 2는 상기 도 1의 A부분을 확대 도시한 평면도.2 is an enlarged plan view of portion A of FIG. 1;

도 3은 도 2를 Ⅲ-Ⅲ를 따라 절단한 단면도.3 is a cross-sectional view taken along line III-III of FIG. 2;

도 4는 소형 액정표시장치에 있어, 게이트 링크 배선이 형성된 비표시영역을 확대 도시한 평면도.4 is an enlarged plan view of a non-display area in which a gate link wiring is formed in a small liquid crystal display device;

도 5는 도 4를 절단선 Ⅴ-V를 따라 절단한 부분에 대한 단면도.FIG. 5 is a cross-sectional view of a portion cut along the cutting line V-V in FIG. 4; FIG.

도 6은 본 발명에 따른 소형 모델의 액정표시장치를 개략적으로 나타낸 평면도.6 is a plan view schematically showing a liquid crystal display device of a small model according to the present invention;

도 7은 도 6의 B영역을 확대 도시한 평면도.FIG. 7 is an enlarged plan view of region B of FIG. 6.

도 8은 도 6을 절단선 Ⅷ-Ⅷ을 따라 절단한 부분에 대한 단면도.FIG. 8 is a cross-sectional view of a portion taken along the line VII-VII of FIG. 6. FIG.

도 9는 본 발명의 제 2 실시예에 따른 평면도로서 도 7과 같이 도 6의 B영역을 확대 도시한 확대도.9 is an enlarged plan view of a region B of FIG. 6 as shown in FIG. 7 as a plan view according to a second embodiment of the present invention;

도 10은 도 9를 절단선 Ⅹ-Ⅹ를 따라 절단한 부분에 대한 단면도.FIG. 10 is a cross-sectional view of a portion cut along the cutting line VIII-VIII in FIG. 9. FIG.

도 11은 본 발명의 제 2 실시예에 따른 변형예에 대한 도면으로, 도 10과 같이 도 9를 절단선 Ⅹ-Ⅹ을 따라 절단한 부분에 대한 단면도.FIG. 11 is a sectional view of a part cut along the cutting line VII-V in FIG. 10, according to a modification of the second exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

101 : 액정표시장치 110 : 어레이 기판101 liquid crystal display device 110 array substrate

121a, 121b, 121c, 121d : 제 1,2,3,4 게이트 링크 배선121a, 121b, 121c, 121d: first, second, third, fourth gate link wiring

125 : 제 1 절연막 127 : 제 2 절연막125: first insulating film 127: second insulating film

150 : 컬러필터 기판 153 : 블랙매트릭스150: color filter substrate 153: black matrix

155 : 공통전극 190 : 씰패턴155: common electrode 190: seal pattern

a : 제 1 이격간격 b : 제 2 이격간격a: first separation interval b: second separation interval

c : 제 3 이격간격 d : 제 4 이격간격 c: third spacing d: fourth spacing

NA : 비표시영역 NA: non-display area

SA : 씰패턴이 형성된 비표시영역 SA: Non-display area with seal pattern

NSA : 씰패턴이 형성되지 않은 비표시영역 NSA: Non-display area without seal pattern

w : 게이트 링크 배선의 폭 w: width of gate link wiring

Claims

A plurality of gate lines and a plurality of data lines intersect to define a plurality of pixel regions, and a display region in which a thin film transistor and a pixel electrode connected to the thin film transistor are formed in each of the plurality of pixel regions, and non-displayed outside the display region. A first substrate provided with an area;

Each of the first wires and the second wires having a first width and spaced apart from each other with a first distance greater than or greater than the first width corresponding to the first area where the seal pattern of the non-display area of the first substrate is formed; Wiring;

Third wirings and fourth wirings each having the first width and having a second interval smaller than the first interval in correspondence to a second region of the non-display area except for the first region;

A color filter layer including red, green, and blue color filter patterns sequentially repeated corresponding to each pixel of the display area of the first substrate, and a black matrix provided corresponding to a boundary of each color filter pattern and the non-display area A second substrate including a common electrode formed on the color filter layer;

A UV curable seal pattern formed corresponding to the first region between the first substrate and the second substrate;

The liquid crystal layer interposed inside the seal pattern between the first and second substrates.

Liquid crystal display comprising a.

The method of claim 1,

And wherein the second intervals are spaced apart from each other so that the minimum values are formed on the same layer and do not cause a short between the adjacent second wires.

The method of claim 1,

And the first, second, third and fourth wirings are all formed on the same layer.

The method of claim 1,

The first and third wirings are formed in a double layer structure to be positioned below the insulating film, at the center of the separation area between the wirings adjacent to each other on the same layer and above the second and fourth wirings. Liquid crystal display device characterized in that.

The method according to claim 1 or 4,

And the first, second, third and fourth wirings are gate link wirings connected to the gate wirings or data link wirings connected to the data wirings.

The method of claim 5,

The first width is a liquid crystal display device of 6㎛ 10㎛.

A plurality of first wires each having a first width and spaced apart from each other with a first distance greater than or greater than the first width corresponding to the first area in which the seal pattern of the non-display area of the first substrate is formed; ;

Each having the first width, having a second spacing smaller than the first spacing corresponding to the second region of the non-display area except for the first region, and alternate with each other below and above the first insulating film; A plurality of second wirings and third wirings;

Liquid crystal display comprising a.

The method of claim 7, wherein

And the plurality of third wires are formed on the first substrate or the first insulating film.

The method of claim 8,

And the first, second and third wires are gate link wires connected to the gate wires or data link wires connected to the data wires.

The method of claim 7, wherein

The first width is a liquid crystal display device of 6㎛ 10㎛.

The method of claim 7, wherein

And a second insulating film further interposed over a plurality of third wires formed on the first insulating film, and a plurality of fourth wires spaced apart from the second insulating film.

The method of claim 11,

And the plurality of third wires are formed on any one of the first substrate, the first insulating film, and the second insulating film.