KR102111067B1 - 스위칭 소자, 이를 포함하는 표시 기판 및 이의 제조 방법 - Google Patents

스위칭 소자, 이를 포함하는 표시 기판 및 이의 제조 방법 Download PDF

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Abstract

스위칭 소자는, 액티브 패턴, 게이트 전극, 게이트 절연층, 소스 전극, 드레인 전극을 포함한다. 상기 액티브 패턴은 채널 영역, 상기 채널 영역과 연결되는 소스 영역, 상기 채널 영역과 연결되는 드레인 영역을 포함한다. 상기 게이트 전극은 상기 액티브 패턴의 상기 채널 영역과 중첩한다. 상기 게이트 절연층은 상기 액티브 패턴 상기 채널 영역과 상기 게이트 전극 사이에 배치된다. 상기 소스 전극은 상기 액티브 패턴의 상기 소스 영역상에 배치되어 상기 소스 영역과 오믹 컨택(ohmic contact)한다. 상기 드레인 전극은 상기 액티브 패턴의 상기 드레인 영역상에 배치되어 상기 드레인 영역과 오믹 컨택(ohmic contact)한다. 상기 액티브 패턴의 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역은 동일한 물질로 이루어진다.

Description

스위칭 소자, 이를 포함하는 표시 기판 및 이의 제조 방법{SWITCHING ELEMENT, DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 스위칭 소자, 상기 스위칭 소자를 포함하는 표시 기판 및 상기 표시 기판의 제조 방법에 관한 것으로, 보다 상세하게는 액정 표시 장치용 스위칭 소자, 상기 스위칭 소자를 포함하는 표시 기판 및 상기 표시 기판의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정 표시 장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널 및 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정 표시 패널은 신호 배선, 박막 트랜지스터 및 화소 전극을 갖는 어레이 기판, 상기 어레이 기판과 대향하며 공통 전극을 갖는 대향 기판, 및 상기 어레이 기판과 상기 대향 기판 사이에 개재된 액정층을 포함한다. 일반적으로 상기 액정층은 상기 공통 전극과 상기 화소 전극을 이용하여 수직 전계를 형성하고 상기 수직 전계에 의해 액정을 구동한다.
상기 박막 트랜지스터는 스위칭 소자로서 반도체 채널층, 소스 전극, 드레인 전극 및 게이트 전극을 포함하는데, 상기 소스 전극 및 상기 드레인 전극이 상기 반도체 채널층과 접촉하는 부분의 전기적 특성이 중요하다.
상기 전기적 특성이 저하되는 경우 표시 장치의 표시 품질이 저하되는 문제가 있었다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 제조공정이 단순화되고 반도체의 전기적 특성이 향상된 스위칭 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 스위칭 소자를 포함하는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 스위칭 소자는, 액티브 패턴, 게이트 전극, 게이트 절연층, 소스 전극, 드레인 전극을 포함한다. 상기 액티브 패턴은 채널 영역, 상기 채널 영역과 연결되는 소스 영역, 상기 채널 영역과 연결되는 드레인 영역을 포함한다. 상기 게이트 전극은 상기 액티브 패턴의 상기 채널 영역과 중첩한다. 상기 게이트 절연층은 상기 액티브 패턴 상기 채널 영역과 상기 게이트 전극 사이에 배치된다. 상기 소스 전극은 상기 액티브 패턴의 상기 소스 영역상에 배치되어 상기 소스 영역과 오믹 컨택(ohmic contact)한다. 상기 드레인 전극은 상기 액티브 패턴의 상기 드레인 영역상에 배치되어 상기 드레인 영역과 오믹 컨택(ohmic contact)한다. 상기 액티브 패턴의 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역은 동일한 물질로 이루어진다.
본 발명의 일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극은 그래핀을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 절연층은 상기 소스 전극 및 상기 드레인 전극 사이에 배치되고, 상기 게이트 절연층의 가장자리는 상기 게이트 전극의 가장자리와 실질적으로 일치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스위칭 소자는 상기 게이트 전극 상에 배치되어 상기 게이트 전극의 상면 및 측면을 커버하는 게이트 캡핑층을 더 포함할 수 있다. 상기 게이트 캡핑층은 상기 소스 전극 및 상기 드레인 전극과 전기적으로 절연될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 캡핑층은 그래핀을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스위칭 소자는 상기 액티브 패턴의 상기 채널 영역 상에 상기 채널 영역과 접촉하는 에치 스토퍼를 더 포함할 수 있다. 상기 에치 스토퍼는 상기 소스 전극 및 상기 드레인 전극 사이에 배치되어 상기 소스 전극을 드레인 전극으로부터 절연할 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극은 상기 액티브 패턴을 기준으로 상기 소스 전극 및 상기 드레인 전극과 반대 방향에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 평면에서 볼 때, 상기 액티브 패턴의 면적은 상기 게이트 전극의 면적보다 넓을 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판, 상기 베이스 기판 상에 배치된 데이터 라인, 상기 데이터 라인과 교차하는 게이트 라인, 상기 게이트 라인 및 데이터 라인과 전기적으로 연결되는 스위칭 소자, 및 상기 스위칭 소자와 전기적으로 연결되는 화소 전극을 포함한다. 상기 스위칭 소자는 액티브 패턴, 게이트 전극, 게이트 절연층, 소스 전극, 드레인 전극을 포함한다. 상기 액티브 패턴은 채널 영역, 상기 채널 영역과 연결되는 소스 영역, 상기 채널 영역과 연결되는 드레인 영역을 포함한다. 상기 게이트 전극은 상기 액티브 패턴의 상기 채널 영역과 중첩하며, 상기 게이트 라인으로부터 돌출된다. 상기 게이트 절연층은 상기 액티브 패턴 상기 채널 영역과 상기 게이트 전극 사이에 배치된다. 상기 소스 전극은 상기 액티브 패턴의 상기 소스 영역상에 배치되어 상기 소스 영역과 오믹 컨택(ohmic contact)하고 상기 데이터 라인과 전기적으로 연결된다. 상기 드레인 전극은 상기 액티브 패턴의 상기 드레인 영역상에 배치되어 상기 드레인 영역과 오믹 컨택(ohmic contact)하고, 상기 화소 전극과 전기적으로 연결된다. 상기 액티브 패턴의 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역은 동일한 물질로 이루어진다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 게이트 라인의 상면 및 측면과 상기 게이트 전극의 상면 및 측면을 커버하는 게이트 캡핑층을 더 포함할 수 있다. 상기 게이트 캡핑층은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 게이트 캡핑층, 상기 소스 전극 및 상기 드레인 전극을 커버하는 패시베이션층을 더 포함할 수 있다. 상기 화소 전극은 상기 패시베이션층을 통하여 형성된 제1 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극은 그래핀을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 액티브 패턴의 상기 채널 영역 상에 상기 채널 영역과 접촉하는 에치 스토퍼를 더 포함할 수 있다. 상기 에치 스토퍼는 상기 소스 전극 및 상기 드레인 전극 사이에 배치되어 상기 소스 전극을 드레인 전극으로부터 절연할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 데이터 라인의 상면 및 측면을 커버하고, 그래핀을 포함하는 데이터 캡핑층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 데이터 라인을 베이스 기판 상에 형성하는 단계, 상기 데이터 라인 및 상기 베이스 기판 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 채널 영역, 상기 채널 영역과 연결되는 소스 영역, 상기 채널 영역과 연결되는 드레인 영역을 포함하는 액티브 패턴을 형성하는 단계, 상기 액티브 패턴 상에 원시 제2 절연층을 형성하는 단계, 상기 원시 제2 절연층 상에 게이트 전극을 형성하는 단계, 상기 원시 제2 절연층을 패터닝 하여 상기 액티브 패턴의 상기 소스 영역과 상기 드레인 영역을 노출하는 제2 절연층을 형성하는 단계, 상기 소스 영역과 상기 드레인 영역 상에 각각 소스 전극 및 드레인 전극을 형성하는 단계, 및 상기 소스 전극 및 드레인 전극을 커버하는 제3 절연층을 형성하는 단계를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 게이트 전극의 상면 및 측면을 커버하는 게이트 캡핑층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 아르곤(Ar) 첨가 조건 하의 아세틸렌(C2H2) 화학 기상 증착(CVD)에 의해 그래핀을 포함하는 상기 소스 전극 및 상기 드레인 전극을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 제3 절연층을 통해 형성되고, 상기 드레인 전극을 노출하는 제1 콘택홀을 형성하는 단계, 상기 제3 절연층을 통해 형성되고, 상기 소스 전극을 노출하는 제2 콘택홀을 형성하는 단계, 및 상기 제3 절연층 상에 상기 제1 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 스위칭 소자는 산화물 반도체를 포함하는 액티브 패턴 상에 배치되는 소스 전극 및 드레인 전극을 포함한다. 이에 따라, 상기 액티브 패턴과 상기 소스 전극 및 상기 드레인 전극이 오믹 콘택하여, 상기 스위칭 소자의 전기적 특성을 향상시킬 수 있다.
또한, 상기 소스 전극 및 드레인 전극은 그래핀을 포함하여 제조공정을 단순화 시키고, 스위칭 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 4는 도 3의 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 5은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 6는 도 5의 III-III'선을 따라 절단한 표시 기판의 단면도이다.
도 7a 내지 7m은 도 1 및 2의 표시 기판의 제조방법을 설명하기 위한 단면도들이다.
도 8a 내지 8i는 도 3 및 4의 표시 기판의 제조방법을 설명하기 위한 단면도들이다.
도 9a 내지 9i는 도 5 및 6의 표시 기판의 제조방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 1을 참조하면, 상기 표시 기판(1000)은 게이트 라인(GL), 데이터 라인(DL), 화소 전극(PE) 및 액티브 패턴(ACT)을 포함하는 스위칭 소자를 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되며, 상기 게이트 라인(GL)과 교차한다.
상기 게이트 라인(GL)과 상기 데이터 라인(DL)은 화소 영역을 정의한다. 설명의 편의상 하나의 화소 영역만을 표시하였으나, 실제로는 본 발명의 실시예들에 따른 표시 장치는 복수의 화소 영역에 형성된 복수의 화소를 갖는다. 상기 화소 영역은 복수의 열과 복수의 행을 가진 매트릭스 형태로 배열된다. 상기 화소 영역들은 서로 동일한 구조를 가지므로 이하에서는, 설명의 편의상 하나의 화소 영역만을 일 예로서 설명한다. 여기서, 상기 화소 영역은 일 방향으로 길게 연장된 직사각형 모양으로 도시하였으나, 이에 한정되는 것은 아니다. 상기 화소 영역의 형상은 V 자 형상, Z 자 형상 등 다양하게 변형될 수 있다.
상기 스위칭 소자는 게이트 전극(GE), 액티브 패턴(ACT), 소스 전극 및 드레인 전극을 포함한다. 상기 스위칭 소자의 게이트 전극(GE)은 상기 게이트 라인(GL)에서 상기 제2 방향(D2)로 돌출되어 형성된다. 상기 게이트 전극(GE)은 상기 액티브 패턴(ACT)과 중첩한다.
상기 화소 전극(PE)는 상기 화소 영역에 형성된다. 상기 화소 전극(PE)은 제1 콘택홀(CH1)을 통해 상기 드레인 전극과 전기적으로 연결된다.
상기 소스 전극은 제2 컨택홀(CH2)을 통해 연결 전극(CE)와 전기적으로 연결된다. 상기 연결 전극(CE)은 제3 컨택홀(CH3)을 통해 상기 데이터 라인(DL)과 전기적으로 연결된다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 2를 참조하면, 상기 표시 기판(1000)은 베이스 기판(100), 데이터 라인(DL), 데이터 캡핑층(DC), 제1 절연층(110), 액티브 패턴(ACT), 제2 절연층(120), 소스 전극(SE), 드레인 전극(DE), 게이트 전극(GE), 패시베이션층(130), 게이트 캡핑층(GC), 게이트 라인(GL), 평탄화층(140), 연결 전극(CE) 및 화소 전극(PE)을 포함한다.
상기 베이스 기판(100)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 데이터 라인(DL)은 상기 베이스 기판(100) 상에 배치된다. 상기 데이터 라인(DL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 데이터 라인(DL)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
상기 데이터 캡핑층(DC)은 상기 데이터 라인(DL)의 상면 및 측면을 커버한다. 상기 데이터 캡핑층(DC)은 상기 데이터 라인(DL)을 보호하고 제조 공정에서 원치 않는 이물질 발생을 방지한다. 상기 데이터 캡핑층(DC)은 그래핀(graphene)을 포함할 수 있다.
상기 제1 절연층(110)은 상기 베이스 기판(100) 및 상기 데이터 캡핑층(DC)을 커버한다. 상기 제1 절연층(110)은 상기 데이터 라인(DL)을 전기적으로 절연한다. 상기 제1 절연층(110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(110)은 실리콘 산화물(SiOx)을 포함하고, 2000Å의 두께를 가질 수 있다. 또한, 상기 제1 절연층(110)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 액티브 패턴(ACT)은 상기 제1 절연층(110) 상에 배치된다. 상기 액티브 패턴(ACT)은 산화물 반도체를 포함한다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 산화인듐갈륨주석(IGZO)를 포함하고, 500Å의 두께를 가질 수 있다.
상기 액티브 패턴(ACT)은 채널 영역(C), 상기 채널 영역(C)와 연결된 소스 영역(S), 및 상기 채널 영역(C)과 연결된 드레인 영역(D)를 포함한다. 상기 채널 영역(C)과 상기 소스 영역(S)은 동일한 물질로 구성될 수 있다. 또한, 상기 채널 영역(C)과 상기 드레인 영역(D)은 동일한 물질로 구성될 수 있다.
상기 소스 전극(SE)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 상에 배치된다. 상기 소스 전극(SE)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S)과 외곽 형상이 일치할 수 있다. 상기 소스 전극(SE)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S)과 오믹 컨택(ohmic contact)할 수 있다. 따라서 상기 액티브 패턴(ACT)의 상기 소스 영역(S)과 상기 소스 전극(SE) 사이의 전기적 특성이 향상될 수 있다. 상기 소스 전극(SE)은 그래핀(graphene)을 포함할 수 있다. 예를 들면 상기 소스 전극(SE)은 복수의 층으로 형성된 그래핀층일 수 있다.
상기 드레인 전극(DE)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D) 상에 배치된다. 상기 드레인 전극(DE)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D) 과 외곽 형상이 일치할 수 있다. 상기 드레인 전극(DE)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)과 오믹 컨택(ohmic contact)할 수 있다. 따라서 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)과 상기 드레인 전극(DE)사이의 전기적 특성이 향상될 수 있다. 상기 드레인 전극(DE)은 그래핀(graphene)을 포함할 수 있다. 예를 들면 상기 드레인 전극(DE)은 복수의 층으로 형성된 그래핀층일 수 있다.
상기 제2 절연층(120)은 상기 액티브 패턴(ACT)의 상기 채널 영역(C) 상에 배치된다. 또한, 상기 제2 절연층(120)은 상기 제1 절연층(110) 및 상기 게이트 라인(GL)의 사이에 배치된다. 상기 제2 절연층(120)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 인접하여 배치되며, 상기 게이트 전극(GE)의 하부에 배치되어 상기 게이트 전극(GE)을 절연한다. 상기 제2 절연층(120)은 평면도 상에서, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)과 실질적으로 동일한 형상 및 크기를 가질 수 있다.
상기 제2 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(120)은 실리콘 산화물(SiOx)을 포함하고, 2000Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 게이트 전극(GE)은 상기 제2 절연층(120) 상에 배치된다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 전기적으로 연결되며, 상기 게이트 라인(GL)과 동일한 물질을 포함할 수 있다.
상기 액티브 패턴(ACT), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 게이트 전극(GE)은 스위칭 소자를 형성한다. 상기 게이트 라인(GL)을 통하여 상기 게이트 전극(GE)에 게이트 신호가 전달되면, 상기 액티브 패턴(ACT)의 상기 채널 영역(C)이 도전성을 갖게 되며, 이에 따라, 상기 데이터 라인(DL)으로부터 제공된 데이터 신호가, 상기 연결 전극(CE), 상기 소스 전극(SE), 상기 액티브 패턴(ACT)의 상기 소스 영역(S), 상기 액티브 패턴(ACT)의 상기 채널 영역(C), 상기 액티브 패턴(ACT)의 상기 드레인 영역(D) 및 상기 드레인 전극(DE)을 통해 상기 화소 전극(PE)으로 전달된다.
상기 게이트 라인(GL)은 상기 제2 절연층(120) 상에 배치된다. 상기 게이트라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트라인(GL)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다. 상기 게이트 라인(GL)은 3300 Å의 두께를 가질 수 있다.
상기 게이트 캡핑층(GC) 은 상기 게이트 라인(GL)의 상면 및 측면을 커버한다. 또한, 상기 게이트 캡핑층(GC)은 상기 게이트 전극(GE)의 상면 및 측면을 커버한다. 상기 데이터 캡핑층(DC)은 상기 데이터 라인(DL)을 보호하고 제조 공정에서 원치 않는 이물질 발생을 방지한다. 상기 데이터 캡핑층(DC)은 그래핀(graphene)을 포함할 수 있다. 또한, 상기 게이트 캡핑층(GC)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접촉하지 않는다.
상기 패시베이션층(130)은 상기 게이트 캡핑층(GC), 상기 스위칭 소자 및 상기 게이트 라인(GL)을 커버한다. 상기 패시베이션층(130)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 산화 알루미늄 중 하나 이상을 포함할 수 있다. 예를 들면, 상기 패시베이션층(130)은 실리콘 질화물(SiNx)를 포함하고, 2000 Å의 두께를 가질 수 있다.
상기 평탄화층(140)은 상기 패시베이션층(130) 상부에 배치된다. 상기 평탄화층(140)은 상기 표시 기판(1000)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 평탄화층(140)은 유기 물질을 포함하는 절연층일 수 있다.
제1 컨택홀(CH1)은 상기 평탄화층(140) 및 상기 패시베이션층(130)을 통해 형성되며, 상기 드레인 전극(DE)의 일부를 노출한다. 제2 컨택홀(CH2)은 상기 평탄화층(140) 및 상기 패시베이션층(130)을 통해 형성되며, 상기 소스 전극(SE)의 일부를 노출한다. 제3 컨택홀(CH3)은 상기 평탄화층(140), 상기 패시베이션층(130) 및 상기 제1 절연층(110)을 통해 형성되며, 상기 데이터 라인(DL) 상부의 상기 데이터 캡핑층(DC)의 일부를 노출한다.
상기 화소 전극(PE)은 상기 평탄화층(140) 상에 배치되며, 상기 제1 콘택홀(CH1)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 화소 전극(PE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 연결 전극(CE)은 상기 평탄화층(140) 상부에 배치되며, 상기 제2 콘택홀(CH2) 및 상기 제3 콘택홀(CH3)을 통해 상기 데이터 라인(DL) 상의 상기 데이터 캡핑층(DC)과 상기 소스 전극(SE)을 연결시킨다. 따라서 상기 데이터 라인(DL)과 상기 소스 전극(SE)은 전기적으로 연결된다. 상기 연결 전극(CE)은 상기 화소 전극(PE)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 연결 전극(CE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 4는 도 3의 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 3을 참조하면, 상기 표시 기판(2000)은 게이트 라인(GL), 데이터 라인(DL), 연결 전극(CE), 화소 전극(PE) 및 액티브 패턴(ACT)을 포함하는 스위칭 소자를 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되며, 상기 게이트 라인(GL)과 교차한다.
상기 게이트 라인(GL)과 상기 데이터 라인(DL)은 화소 영역을 정의한다. 설명의 편의상 하나의 화소 영역만을 표시하였으나, 실제로는 본 발명의 실시예들에 따른 표시 장치는 복수의 화소 영역에 형성된 복수의 화소를 갖는다. 상기 화소 영역은 복수의 열과 복수의 행을 가진 매트릭스 형태로 배열된다. 상기 화소 영역들은 서로 동일한 구조를 가지므로 이하에서는, 설명의 편의상 하나의 화소 영역만을 일 예로서 설명한다. 여기서, 상기 화소 영역은 일 방향으로 길게 연장된 직사각형 모양으로 도시하였으나, 이에 한정되는 것은 아니다. 상기 화소 영역의 형상은 V 자 형상, Z 자 형상 등 다양하게 변형될 수 있다.
상기 스위칭 소자는 게이트 전극(GE), 액티브 패턴(ACT), 소스 전극 및 드레인 전극을 포함한다. 상기 스위칭 소자의 게이트 전극(GE)은 상기 게이트 라인(GL)에서 상기 제2 방향(D2)로 돌출되어 형성된다. 상기 게이트 전극(GE)은 상기 액티브 패턴(ACT)과 중첩한다.
상기 화소 전극(PE)는 상기 화소 영역에 형성된다. 상기 화소 전극(PE)은 제1 콘택홀(CH1)을 통해 상기 연결 전극(CE)과 전기적으로 연결된다.
상기 연결 전극(CE)은 상기 드레인 전극과 전기적으로 연결된다.
상기 데이터 라인(DL)의 일부가 상기 제1 방향(D1)으로 돌출되어 상기 소스전극과 연결된다.
도 4는 도 3의 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 4를 참조하면, 상기 표시 기판(2000)은 베이스 기판(200), 게이트 라인(GL), 게이트 전극(GE), 제1 절연층(210), 액티브 패턴(ACT), 소스 전극(SE), 드레인 전극(DE), 에치 스토퍼(ES), 데이터 라인(DL), 연결 전극(CE), 제2 절연층(240) 및 화소 전극(PE)을 포함한다.
상기 베이스 기판(200)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 라인(GL)은 상기 베이스 기판(200) 상에 배치된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 라인(GL)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 베이스 기판(200) 상에 배치된다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 전기적으로 연결되며, 상기 게이트 라인(GL)과 동일한 물질을 포함할 수 있다.
상기 제1 절연층(210)은 상기 베이스 기판(200) 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 커버한다. 상기 제1 절연층(210)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(210)은 실리콘 산화물(SiOx)을 포함하고, 2000Å의 두께를 가질 수 있다. 또한, 상기 제1 절연층(210)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 액티브 패턴(ACT)은 상기 제1 절연층(210) 상에 배치된다. 상기 액티브 패턴(ACT)은 산화물 반도체를 포함한다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 산화인듐갈륨주석(IGZO)를 포함하고, 500Å의 두께를 가질 수 있다.
상기 액티브 패턴(ACT)은 채널 영역(C), 상기 채널 영역(C)와 연결된 소스 영역(S), 및 상기 채널 영역(C)과 연결된 드레인 영역(D)를 포함한다. 상기 채널 영역(C)과 상기 소스 영역(S)은 동일한 물질로 구성될 수 있다. 또한, 상기 채널 영역(C)과 상기 드레인 영역(D)은 동일한 물질로 구성될 수 있다. 상기 액티브 패턴(ACT)은 상기 게이트 전극(GE)과 중첩한다.
상기 소스 전극(SE)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 상에 배치된다. 상기 소스 전극(SE)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S)과 외곽 형상이 일치할 수 있다. 상기 소스 전극(SE)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S)과 오믹 컨택(ohmic contact)할 수 있다. 따라서 상기 액티브 패턴(ACT)의 상기 소스 영역(S)과 상기 소스 전극(SE) 사이의 전기적 특성이 향상될 수 있다. 상기 소스 전극(SE)은 그래핀(graphene)을 포함할 수 있다. 예를 들면 상기 소스 전극(SE)은 복수의 층으로 형성된 그래핀층일 수 있다.
상기 드레인 전극(DE)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D) 상에 배치된다. 상기 드레인 전극(DE)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D) 과 외곽 형상이 일치할 수 있다. 상기 드레인 전극(DE)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)과 오믹 컨택(ohmic contact)할 수 있다. 따라서 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)과 상기 드레인 전극(DE)사이의 전기적 특성이 향상될 수 있다. 상기 드레인 전극(DE)은 그래핀(graphene)을 포함할 수 있다. 예를 들면 상기 드레인 전극(DE)은 복수의 층으로 형성된 그래핀층일 수 있다.
상기 액티브 패턴(ACT), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 게이트 전극(GE)은 스위칭 소자를 형성한다. 상기 게이트 라인(GL)을 통하여 상기 게이트 전극(GE)에 게이트 신호가 전달되면, 상기 액티브 패턴(ACT)의 상기 채널 영역(C)이 도전성을 갖게 되며, 이에 따라, 상기 데이터 라인(DL)으로부터 제공된 데이터 신호가, 상기 소스 전극(SE), 상기 액티브 패턴(ACT)의 상기 소스 영역(S), 상기 액티브 패턴(ACT)의 상기 채널 영역(C), 상기 액티브 패턴(ACT)의 상기 드레인 영역(D), 상기 드레인 전극(DE) 및 상기 연결 전극(CE)을 통해 상기 화소 전극(PE)으로 전달된다.
상기 에치 스토퍼(ES)는 상기 액티브 패턴(ACT)의 상기 채널 영역(C) 상에 배치된다. 상기 에치 스토퍼(ES)는 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이에 배치되어 상기 소스 전극(SE)과 상기 드레인 전극(DE)을 분리시킨다. 상기 에치 스토퍼(ES)는 무기 절연물질을 포함할 수 있다. 예를 들면 상기 에치 스토퍼는 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 데이터 라인(DL)은 상기 제1 절연층(210) 상에 배치된다. 상기 데이터 라인(DL)의 일부가 돌출되어 상기 소스 전극(SE) 상에 배치되어 상기 소스 전극(SE)과 전기적으로 연결된다. 상기 데이터 라인(DL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 데이터 라인(DL)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
상기 연결 전극(CE)은 상기 제1 절연층(210) 및 상기 드레인 전극(DE) 상에 배치되어, 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 연결 전극(CE)은 상기 에치 스토퍼(ES)에 의해 상기 드레인 전극(DE)과 이격된다. 상기 연결 전극(CE)은 상기 데이터 라인(DL)과 동일한 물질을 포함할 수 있다.
상기 제2 절연층(240)은 상기 제1 절연층(210), 상기 드레인 전극(DE), 상기 연결 전극(CE) 및 상기 에치 스토퍼(ES) 상에 배치된다. 상기 제2 절연층(240)은 상기 표시 기판(2000)의 상면을 보호하고, 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 제2 절연층(240)은 복수의 층을 포함할 수 있다. 예를 들면, 무기 절연층 및 상기 무기 절연층 상에 배치된 유기 절연층을 포함할 수 있다.
제1 콘택홀(CH1)은 상기 제2 절연층(240)을 통해 형성되어, 상기 연결 전극(CE)의 일부를 노출한다.
상기 화소 전극(PE)은 상기 제2 절연층(240) 상에 배치되며, 상기 제1 콘택홀(CH1)을 통해 상기 연결 전극(CE)과 전기적으로 연결된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 화소 전극(PE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 5은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 5를 참조하면, 상기 표시 기판(3000)은 게이트 라인(GL), 데이터 라인(DL), 연결 전극(CE), 화소 전극(PE) 및 액티브 패턴(ACT)을 포함하는 스위칭 소자를 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되며, 상기 게이트 라인(GL)과 교차한다.
상기 게이트 라인(GL)과 상기 데이터 라인(DL)은 화소 영역을 정의한다. 설명의 편의상 하나의 화소 영역만을 표시하였으나, 실제로는 본 발명의 실시예들에 따른 표시 장치는 복수의 화소 영역에 형성된 복수의 화소를 갖는다. 상기 화소 영역은 복수의 열과 복수의 행을 가진 매트릭스 형태로 배열된다. 상기 화소 영역들은 서로 동일한 구조를 가지므로 이하에서는, 설명의 편의상 하나의 화소 영역만을 일 예로서 설명한다. 여기서, 상기 화소 영역은 일 방향으로 길게 연장된 직사각형 모양으로 도시하였으나, 이에 한정되는 것은 아니다. 상기 화소 영역의 형상은 V 자 형상, Z 자 형상 등 다양하게 변형될 수 있다.
상기 스위칭 소자는 게이트 전극(GE), 액티브 패턴(ACT), 소스 전극 및 드레인 전극을 포함한다. 상기 스위칭 소자의 게이트 전극(GE)은 상기 게이트 라인(GL)에서 상기 제2 방향(D2)로 돌출되어 형성된다. 상기 게이트 전극(GE)은 상기 액티브 패턴(ACT)과 중첩한다.
상기 화소 전극(PE)는 상기 화소 영역에 형성된다. 상기 화소 전극(PE)은 제1 콘택홀(CH1)을 통해 상기 연결 전극(CE)과 전기적으로 연결된다.
상기 연결 전극(CE)은 상기 드레인 전극과 전기적으로 연결된다.
상기 데이터 라인(DL)의 일부가 상기 제1 방향(D1)으로 돌출되어 상기 소스전극과 연결된다.
도 6는 도 5의 III-III'선을 따라 절단한 표시 기판의 단면도이다.
도 6을 참조하면, 상기 표시 기판(3000)은 베이스 기판(300), 게이트 라인(GL), 게이트 전극(GE), 제1 절연층(310), 액티브 패턴(ACT), 소스 전극(SE), 드레인 전극(DE), 데이터 라인(DL), 데이터 캡핑층(DC), 연결 전극(CE), 연결 전극 캡핑층(CC), 제2 절연층(340) 및 화소 전극(PE)을 포함한다.
상기 베이스 기판(300)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 라인(GL)은 상기 베이스 기판(300) 상에 배치된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 라인(GL)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 베이스 기판(300) 상에 배치된다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 전기적으로 연결되며, 상기 게이트 라인(GL)과 동일한 물질을 포함할 수 있다.
상기 제1 절연층(310)은 상기 베이스 기판(300) 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 커버한다. 상기 제1 절연층(310)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(310)은 실리콘 산화물(SiOx)을 포함하고, 2000Å의 두께를 가질 수 있다. 또한, 상기 제1 절연층(110)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 액티브 패턴(ACT)은 상기 제1 절연층(310) 상에 배치된다. 상기 액티브 패턴(ACT)은 산화물 반도체를 포함한다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 산화인듐갈륨주석(IGZO)를 포함하고, 500Å의 두께를 가질 수 있다.
상기 액티브 패턴(ACT)은 채널 영역(C), 상기 채널 영역(C)와 연결된 소스 영역(S), 및 상기 채널 영역(C)과 연결된 드레인 영역(D)를 포함한다. 상기 채널 영역(C)과 상기 소스 영역(S)은 동일한 물질로 구성될 수 있다. 또한, 상기 채널 영역(C)과 상기 드레인 영역(D)은 동일한 물질로 구성될 수 있다. 상기 액티브 패턴(ACT)은 상기 게이트 전극(GE)과 중첩한다.
상기 소스 전극(SE)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 상에 배치된다. 상기 소스 전극(SE)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S)과 외곽 형상이 일치할 수 있다. 상기 소스 전극(SE)은 상기 액티브 패턴(ACT)의 상기 소스 영역(S)과 오믹 컨택(ohmic contact)할 수 있다. 따라서 상기 액티브 패턴(ACT)의 상기 소스 영역(S)과 상기 소스 전극(SE) 사이의 전기적 특성이 향상될 수 있다. 상기 소스 전극(SE)은 그래핀(graphene)을 포함할 수 있다. 예를 들면 상기 소스 전극(SE)은 복수의 층으로 형성된 그래핀층일 수 있다.
상기 드레인 전극(DE)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D) 상에 배치된다. 상기 드레인 전극(DE)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D) 과 외곽 형상이 일치할 수 있다. 상기 드레인 전극(DE)은 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)과 오믹 컨택(ohmic contact)할 수 있다. 따라서 상기 액티브 패턴(ACT)의 상기 드레인 영역(D)과 상기 드레인 전극(DE)사이의 전기적 특성이 향상될 수 있다. 상기 드레인 전극(DE)은 그래핀(graphene)을 포함할 수 있다. 예를 들면 상기 드레인 전극(DE)은 복수의 층으로 형성된 그래핀층일 수 있다.
상기 액티브 패턴(ACT), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 게이트 전극(GE)은 스위칭 소자를 형성한다. 상기 게이트 라인(GL)을 통하여 상기 게이트 전극(GE)에 게이트 신호가 전달되면, 상기 액티브 패턴(ACT)의 상기 채널 영역(C)이 도전성을 갖게 되며, 이에 따라, 상기 데이터 라인(DL)으로부터 제공된 데이터 신호가, 상기 소스 전극(SE), 상기 액티브 패턴(ACT)의 상기 소스 영역(S), 상기 액티브 패턴(ACT)의 상기 채널 영역(C), 상기 액티브 패턴(ACT)의 상기 드레인 영역(D), 상기 드레인 전극(DE) 및 상기 연결 전극(CE)을 통해 상기 화소 전극(PE)으로 전달된다.
상기 데이터 라인(DL)은 상기 제1 절연층(310) 상에 배치된다. 상기 데이터 라인(DL)의 일부가 돌출되어 상기 소스 전극(SE) 상에 배치되어 상기 소스 전극(SE)과 전기적으로 연결된다. 상기 데이터 라인(DL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 데이터 라인(DL)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
상기 연결 전극(CE)은 상기 제1 절연층(310) 및 상기 드레인 전극(DE) 상에 배치되어, 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 연결 전극(CE)은 상기 데이터 라인(DL)과 동일한 물질을 포함할 수 있다.
상기 데이터 캡핑층(DC)은 상기 데이터 라인(DL)의 상면 및 측면을 커버한다. 상기 데이터 캡핑층(DC)은 상기 데이터 라인(DL)을 보호하고 제조 공정에서 원치 않는 이물질 발생을 방지한다. 상기 데이터 캡핑층(DC)은 그래핀(graphene)을 포함할 수 있다.
상기 연결 전극 캡핑층(CC)은 상기 연결 전극(CE)의 상면 및 측면을 커버한다. 상기 연결 전극 캡핑층(CC)은 상기 연결 전극(CE)을 보호하고 제조 공정에서 원치 않는 이물질 발생을 방지한다. 상기 연결 전극 캡핑층(CC)은 상기 데이터 캡핑층(DC)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 연결 전극 캡핑층(CC)은 그래핀(graphene)을 포함할 수 있다.
상기 제2 절연층(340)은 상기 제1 절연층(310), 상기 데이터 캡핑층(DC), 상기 연결 전극 캡핑층(CC) 및 상기 액티브 패턴(ACT)의 상기 채널 영역(C)상에 배치된다. 상기 제2 절연층(340)은 상기 표시 기판(3000)의 상면을 보호하고, 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 제2 절연층(340)은 복수의 층을 포함할 수 있다. 예를 들면, 무기 절연층 및 상기 무기 절연층 상에 배치된 유기 절연층을 포함할 수 있다.
제1 콘택홀(CH1)은 상기 제2 절연층(340)을 통해 형성되어, 상기 연결 전극 캡핑층(CC)의 일부를 노출한다.
상기 화소 전극(PE)은 상기 제2 절연층(340) 상에 배치되며, 상기 제1 콘택홀(CH1)을 통해 상기 연결 전극(CE) 상의 상기 연결 전극 캡핑층(CC)과 연결되어, 상기 화소 전극(PE)는 상기 연결 전극(CE)과 전기적으로 연결된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 화소 전극(PE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 7a 내지 7m은 도 1 및 2의 표시 기판의 제조방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 베이스 기판(100) 위에 데이터 금속층을 형성한다. 상기 베이스 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다. 상기 데이터 금속층은 스푸터링법 등에 의해 형성될 수 있다.
상기 데이터 금속층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속층을 패터닝 하여, 데이터 라인(DL)을 형성한다. 예를 들면, 상기 데이터 금속층 위에 포토레지스트 조성물을 도포한 후, 상기 데이터 라인(DL)의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 데이터 금속층을 식각하여, 상기 데이터 라인(DL)을 형성한다.
도 7b를 참조하면, 상기 데이터 라인(DL)의 상면 및 측면에 데이터 캡핑층(DC)을 형성한다. 상기 데이터 캡핑층(DC)은 그래핀(graphene)을 포함할 수 있다. 예를 들면, 상기 데이터 라인(DL) 상에 그래핀(graphene)을 선택적으로 성장시켜 상기 데이터 캡핑층(DC)을 형성할 수 있다. 상기 데이터 라인(DL)이 구리(Cu)를 포함하는 경우, 상기 그래핀이 구리 표면 상에서 선택적으로 성장하는 조건 하에서 공정을 진행하여, 상기 데이터 캡핑층(DC)을 형성할 수 있다. 예를 들면, 상기 데이터 캡핑층(DC)은 아르곤(Ar)첨가 조건 하의 아세틸렌(C2H2) 화학 기상 증착(CVD)에 의해 약 300 내지 400℃에서 형성될 수 있다.
도 7c를 참조하면, 상기 베이스 기판(100) 및 상기 데이터 캡핑층(DC)을 커버하는 제1 절연층(110)을 형성한다. 상기 제1 절연층(110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(110)은 실리콘 산화물(SiOx)을 포함하고, 2000Å의 두께를 가질 수 있다.
도 7d를 참조하면, 액티브층(ACTa)이 상기 제1 절연층(110) 상에 형성된다. 상기 액티브층(ACTa)은 금속 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 금속 산화물 반도체는, 아연, 인듐, 갈륨, 주석, 티타늄, 인의 산화물 또는 이들의 조합을 포함할 수 있으며, 구체적으로 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO), 인듐 아연 주석 산화물(IZTO) 중 하나 이상을 포함할 수 있다.
상기 액티브층(ACTa)은 화학 기상 증착법, 플라즈마 화학 기상 증착법, 용액 코팅법 등에 의해 형성될 수 있다.
상기 액티브층(ACTa) 상에 액티브 패턴(도 7e의 ACT 참조)에 대응하는 포토레지스트 패턴(PR)을 형성한다.
도 7e를 참조하면, 상기 액티브층(ACTa)을 패터닝하여, 상기 액티브 패턴(ACT)을 형성한다. 구체적으로, 상기 포토레지스트 패턴(PR)을 마스크로 이용하여, 상기 액티브층(ACTa)의 노출된 부분을 식각한다. 이에 따라, 상기 제1 절연층(110)의 상면이 부분적으로 노출된다. 이후, 상기 포토레지스트 패턴(PR)을 제거한다.
도 7f를 참조하면, 원시 제2 절연층(120a)이 상기 제1 절연층(110) 및 상기 액티브 패턴(ACT)상에 형성된다. 상기 원시 제2 절연층(120a)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 원시 제2 절연층(120a)은 실리콘 산화물(SiOx)을 포함하고, 2000Å의 두께를 가질 수 있다. 또한, 상기 원시 제2 절연층(120a)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 7g를 참조하면, 게이트 금속층이 상기 원시 제2 절연층(120a) 상에 형성된다. 상기 게이트 금속층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 게이트 금속층을 패터닝 하여, 게이트 라인(GL) 및 게이트 전극(GE)을 형성한다. 예를 들면, 상기 게이트 금속층 위에 포토레지스트 조성물을 도포한 후, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 게이트 금속층을 식각하여, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 형성한다.
도 7h를 참조하면, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 마스크를 이용하여, 상기 원시 제2 절연층(120a)을 패터닝하여, 제2 절연층(120)을 형성한다. 따라서, 상기 제2 절연층(120)은 게이트 전극(GE) 및 상기 게이트 라인(GL)과 실질적으로 동일한 형상 및 크기를 갖는다.
상기 원시 제2 절연층(120a)을 패터닝하는 과정에서 상기 액티브 패턴(ACT)의 소스 영역(S) 및 데이터 영역(D)이 노출되나, 상기 원시 제2 절연층(120a)은 상기 액티브 패턴(ACT)과 다른 물질을 포함하며, 이에 따라 식각 선택성을 가지므로, 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 및 상기 데이터 영역(D)은 식각되지 않는다.
도 7i를 참조하면, 소스 전극(SE) 및 드레인 전극(DE)이 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 및 상기 데이터 영역(D) 상에 각각 형성된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 그래핀(graphene)을 포함할 수 있다. 예를 들면, 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 및 상기 데이터 영역(D) 상에 상기 그래핀을 선택적으로 성장시켜 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 이에 따라, 도면상에 나타나는 바와 같이, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 외곽 가장자리는 상기 액티브 패턴(ACT)의 외곽 가장자리와 일치할 수 있다. 상기 액티브 패턴(ACT)이 인듐-갈륨-아연 산화물(IGZO)를 포함하는 경우, 상기 그래핀이 상기 인듐-갈륨-아연 산화물(IGZO) 상에 선택적으로 성장하는 조건 하에서 공정을 진행하여, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 예를 들면, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 아르곤(Ar) 첨가 조건 하의 아세틸렌(C2H2) 화학 기상 증착(CVD)에 의해 약 300 내지 400℃에서 형성될 수 있다.
게이트 캡핑층(GC)이 상기 게이트 전극(GE)의 상면 및 측면 상에 형성된다. 또한 상기 게이트 캡핑층(GC)은 상기 게이트 라인(GL)의 상면 및 측면 상에 형성된다. 상기 게이트 캡핑층(GC)은 그래핀(graphene)을 포함할 수 있다. 예를 들면, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL) 상에 상기 그래핀을 선택적으로 성장시켜 상기 게이트 캡핑층(GC)을 형성할 수 있다. 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)이 구리(Cu)를 포함하는 경우, 상기 그래핀이 구리 표면 상에서 선택적으로 성장하는 조건 하에서 공정을 진행하여, 상기 게이트 캡핑층(GC)을 형성할 수 있다. 예를 들면, 상기 게이트 캡핑층(GC)은 아르곤(Ar)첨가 조건 하의 아세틸렌(C2H2) 화학 기상 증착(CVD)에 의해 약 300 내지 400℃에서 형성될 수 있다.
상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 게이트 캡핑층(GC)은 동시에 형성될 수 있다. 상기 그래핀이 상기 구리 표면 및 상기 인듐-갈륨-아연 산화물(IGZO) 표면 상에 동시에 성장할 수 있는 조건에서 공정이 진행될 수 있다. 예를 들면, 아르곤(Ar)첨가 조건 하의 아세틸렌(C2H2) 화학 기상 증착(CVD)에 의해 약 300 내지 400℃에서 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 게이트 캡핑층(GC)이 동시에 형성될 수 있다.
도 7j를 참조하면, 패시베이션층(130)이 상기 게이트 캡핑층(GC), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 제1 절연층(110) 상에 형성된다. 상기 패시베이션층(130)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 산화 알루미늄 중 하나 이상을 포함할 수 있다. 예를 들면, 상기 패시베이션층(130)은 실리콘 질화물(SiNx)를 포함하고, 2000 Å의 두께를 가질 수 있다.
도 7k를 참조하면, 평탄화층(140)이 상기 패시베이션층(130) 상에 형성된다. 상기 평탄화층(140)은 절연 유기 물질을 포함할 수 있다. 상기 평탄화층(140)은 포토레지스트 조성물을 상기 패시베이션층(130) 위에 스핀 코팅하여 형성될 수 있다.
도 7l을 참조하면, 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3)을 형성한다.
상기 제1 컨택홀(CH1)은 상기 평탄화층(140) 및 상기 패시베이션층(130)을 통해 형성되며, 상기 드레인 전극(DE)의 일부를 노출한다. 제2 컨택홀(CH2)은 상기 평탄화층(140) 및 상기 패시베이션층(130)을 통해 형성되며, 상기 소스 전극(SE)의 일부를 노출한다. 제3 컨택홀(CH3)은 상기 평탄화층(140), 상기 패시베이션층(130) 및 상기 제1 절연층(110)을 통해 형성되며, 상기 데이터 라인(DL) 상부의 상기 데이터 캡핑층(DC)의 일부를 노출한다.
도 7m을 참조하면, 화소 전극(PE) 및 연결 전극(CE)이 상기 평탄화층(140) 상에 배치된다. 상기 평탄화층(140) 상에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝 하여 상기 화소 전극(PE) 및 상기 연결 전극(CE)을 형성한다. 상기 투명 도전층은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oside: IZO)를 포함할 수 있다.
도 8a 내지 8i는 도 3 및 4의 표시 기판의 제조방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 베이스 기판(200) 위에 게이트 금속층을 형성한다. 상기 베이스 기판(200)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다. 상기 데이터 금속층은 스푸터링법 등에 의해 형성될 수 있다.
상기 게이트 금속층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 게이트 금속층을 패터닝 하여, 게이트 라인(GL) 및 게이트 전극(GE)을 형성한다. 예를 들면, 상기 게이트 금속층 위에 포토레지스트 조성물을 도포한 후, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 게이트 금속층을 식각하여, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 형성한다.
도 8b를 참조하면, 상기 베이스 기판(200) 및 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 커버하는 제1 절연층(210)을 형성한다. 상기 제1 절연층(210)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(210)은 실리콘 산화물(SiOx)을 포함하고, 2000Å의 두께를 가질 수 있다.
도 8c를 참조하면, 액티브 패턴(ACT)이 상기 제1 절연층(210) 상에 형성된다. 액티브층을 상기 제1 절연층(210) 상에 형성하고, 상기 액티브층을 패터닝하여 상기 액티브 패턴(ACT)을 형성할 수 있다. (도 7d 및 7e 참조)
도 8d를 참조하면, 에치 스토퍼(ES)를 상기 액티브 패턴(ACT) 상에 형성한다. 상기 에치 스토퍼(ES)는 상기 액티브 패턴(ACT) 상에 절연층을 형성하고 패터닝 하여 형성할 수 있다. 상기 에치 스토퍼(ES)는 상기 액티브 패턴(ACT)의 일부를 노출 시킨다.
도 8e를 참조하면, 상기 액티브 패턴(ACT)은 상기 에치 스토퍼(ES)에 의해 커버되는 채널 영역(C) 및 상기 에치 스토퍼(ES)에 의해 노출되는 소스 영역(S) 및 드레인 영역(D)을 포함한다.
소스 전극(SE) 및 드레인 전극(DE)이 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 및 상기 데이터 영역(D) 상에 각각 형성된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 그래핀(graphene)을 포함할 수 있다. 예를 들면, 상기 액티브 패턴(ACT)의 상기 소스 영역(S) 및 상기 데이터 영역(D) 상에 상기 그래핀을 선택적으로 성장시켜 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 상기 액티브 패턴(ACT)이 인듐-갈륨-아연 산화물(IGZO)를 포함하는 경우, 상기 그래핀이 상기 인듐-갈륨-아연 산화물(IGZO) 상에 선택적으로 성장하는 조건 하에서 공정을 진행하여, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 예를 들면, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 아르곤(Ar) 첨가 조건 하의 아세틸렌(C2H2) 화학 기상 증착(CVD)에 의해 약 300 내지 400℃에서 형성될 수 있다.
도 8f를 참조하면, 상기 제1 절연층(210), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 에치 스토퍼(ES) 상에 데이터 금속층(DLa)을 형성한다. 상기 데이터 금속층(DLa)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
도 8g를 참조하면, 상기 데이터 금속층(DLa)을 패터닝 하여, 데이터 라인(DL) 및 상기 데이터 라인(DL)과 이격된 연결 전극(CE)을 형성한다. 예를 들면, 상기 데이터 금속층(DLa) 위에 포토레지스트 조성물을 도포한 후, 상기 데이터 라인(DL) 및 상기 연결 전극(CE)의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 데이터 금속층(DLa)을 식각하여, 상기 데이터 라인(DL) 및 상기 연결 전극(CE)을 형성한다. 이때 상기 에치 스토퍼(ES)에 의해 상기 액티브 패턴(ACT)은 손상되지 않을 수 있다.
도 8h를 참조하면, 제2 절연층(240)은 상기 제1 절연층(210), 상기 드레인 전극(DE), 상기 연결 전극(CE) 및 상기 에치 스토퍼(ES) 상에 형성된다. 상기 제2 절연층(240)은 복수의 층을 포함할 수 있다. 예를 들면, 무기 절연층 및 상기 무기 절연층 상에 배치된 유기 절연층을 포함할 수 있다.
제1 콘택홀(CH1)은 상기 제2 절연층(240)을 통해 형성되어, 상기 연결 전극(CE)의 일부를 노출한다.
도 8i를 참조하면, 화소 전극(PE)이 상기 제2 절연층(240) 상에 배치된다. 상기 제2 절연층(240) 상에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝 하여 상기 화소 전극(PE)을 형성한다. 상기 투명 도전층은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oside: IZO)를 포함할 수 있다.
도 9a 내지 9i는 도 5 및 6의 표시 기판의 제조방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 베이스 기판(300) 위에 게이트 금속층을 형성한다. 상기 베이스 기판(300)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다. 상기 데이터 금속층은 스푸터링법 등에 의해 형성될 수 있다.
상기 게이트 금속층은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 게이트 금속층을 패터닝 하여, 게이트 라인(GL) 및 게이트 전극(GE)을 형성한다. 예를 들면, 상기 게이트 금속층 위에 포토레지스트 조성물을 도포한 후, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 게이트 금속층을 식각하여, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 형성한다.
도 9b를 참조하면, 상기 베이스 기판(300) 및 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 커버하는 제1 절연층(310)을 형성한다. 상기 제1 절연층(310)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(310)은 실리콘 산화물(SiOx)을 포함하고, 2000Å의 두께를 가질 수 있다.
도 9c를 참조하면, 액티브 패턴(ACT)이 상기 제1 절연층(310) 상에 형성된다. 액티브층을상기 제1 절연층(310) 상에 형성하고, 상기 액티브층을 패터닝하여 상기 액티브 패턴(ACT)을 형성할 수 있다. (도 7d 및 7e 참조)
도 9d를 참조하면, 상기 액티브 패턴(ACT) 상에 전극층(G1)을 형성한다. 상기 전극층(G1)은 그래핀(graphene)을 포함할 수 있다. 예를 들면, 상기 액티브 패턴(ACT) 상에 상기 전극층(G1)을 형성할 수 있다. 상기 액티브 패턴(ACT)이 인듐-갈륨-아연 산화물(IGZO)를 포함하는 경우, 상기 그래핀이 상기 인듐-갈륨-아연 산화물(IGZO) 상에 선택적으로 성장하는 조건 하에서 공정을 진행하여, 상기 전극층(G1)을 형성할 수 있다. 예를 들면, 상기 전극층(G1)은 아르곤(Ar) 첨가 조건 하의 아세틸렌(C2H2) 화학 기상 증착(CVD)에 의해 약 300 내지 400℃에서 형성될 수 있다.
도 9e를 참조하면, 데이터 라인(DL) 및 연결 전극(CE)이 상기 제1 절연층(310) 및 상기 전극층(G1) 상에 형성된다. 제1 절연층(310) 및 상기 전극층(G1) 상에 데이터 금속층이 형성되고, 상기 데이터 금속층이 패터닝 되어 상기 데이터 라인(DL) 및 상기 연결 전극(CE)이 형성된다. 상기 데이터 라인(DL)은 상기 액티브 패턴(ACT)의 소스 영역(S) 상의 상기 전극층(G1)의 일부를 커버한다. 상기 연결 전극(CE)은 상기 액티브 패턴(ACT)의 드레인 영역(D) 상의 상기 전극층(G1)의 일부를 커버한다. 상기 액티브 패턴(ACT)의 채널 영역(C)에 대응하는 상기 전극층(G1)의 일부는 노출된다. 상기 데이터 금속층을 패터닝하는 과정에서 상기 전극층(G1)의 일부가 노출되나, 상기 데이터 금속층은 상기 전극층(G1)과 다른 물질을 포함하며, 이에 따라 식각 선택성을 가지므로, 상기 채널 영역(C)에 대응하는 상기 전극층(G1)의 일부는 식각되지 않는다.
도 9f를 참조하면, 상기 채널 영역(C)에 대응하는 상기 전극층(G1)의 일부가 제거된다. 예를 들면, 상기 전극층(G1)이 상기 그래핀을 포함할 때, 산소 애슁(O2 ashing) 공정으로 상기 전극층(G1)의 일부를 제거 할 수 있다. 이에 따라 상기 전극측(G1)은 소스 전극(SE)과 드레인 전극(DE)으로 형성된다.
도 9g를 참조하면, 데이터 캐핑층(DC)이 상기 데이터 라인(DL) 상에 형성된다. 연결 전극 캡핑층(CC)이 상기 연결 전극(CE) 상에 형성된다.
상기 데이터 캐핑층(DC) 및 상기 연결 전극 캡핑층(CC)은 그래핀(graphene)을 포함할 수 있다. 예를 들면, 상기 데이터 라인(DL) 및 상기 연결 전극(CE)상에 그래핀(graphene)을 선택적으로 성장시켜 상기 데이터 캡핑층(DC) 및 상기 연결 전극 캡핑층(CC)을 형성할 수 있다. 상기 데이터 라인(DL) 및 상기 연결 전극(CE)이 구리(Cu)를 포함하는 경우, 상기 그래핀이 구리 표면 상에서 선택적으로 성장하는 조건 하에서 공정을 진행하여, 상기 데이터 캡핑층(DC) 및 상기 연결 전극 캡핑층(CC)을 형성할 수 있다.
이때, 상기 그래핀은 상기 액티브 패턴(ACT) 상에는 성장하지 않는다. 예를 들면, 상기 액티브 패턴(ACT)이 인듐-갈륨-아연 산화물(IGZO)를 포함하는 경우, 상기 그래핀은 구리(Cu) 상에서는 성장하지만, 상기 인듐-갈륨-아연 산화물(IGZO) 상에서는 성장하지 않는다. 예를 들면, 상기 데이터 캡핑층(DC) 및 상기 연결 전극 캡핑층(CC)은 아르곤(Ar) 및 수소(H2)첨가 조건 하의 아세틸렌(C2H2) 화학 기상 증착(CVD)에 의해 약 300 내지 400℃에서 형성될 수 있다.
도 9h를 참조하면, 제2 절연층(340)은 상기 제1 절연층(310), 상기 액티브 패턴(ACT), 상기 데이터 캡핑층(DC) 및 상기 연결 전극 캡핑층(CC)상에 형성된다. 상기 제2 절연층(340)은 복수의 층을 포함할 수 있다. 예를 들면, 무기 절연층 및 상기 무기 절연층 상에 배치된 유기 절연층을 포함할 수 있다.
제1 콘택홀(CH1)은 상기 제2 절연층(340)을 통해 형성되어, 상기 연결 전극 캡핑층(CC)의 일부를 노출한다.
도 9i를 참조하면, 화소 전극(PE)이 상기 제2 절연층(340) 상에 배치된다. 상기 제2 절연층(340) 상에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝 하여 상기 화소 전극(PE)을 형성한다. 상기 투명 도전층은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oside: IZO)를 포함할 수 있다.
본 발명의 실시예들에 따르면, 스위칭 소자는 산화물 반도체를 포함하는 액티브 패턴 상에 배치되는 소스 전극 및 드레인 전극을 포함한다. 이에 따라, 상기 액티브 패턴과 상기 소스 전극 및 상기 드레인 전극이 오믹 콘택하여, 상기 스위칭 소자의 전기적 특성을 향상시킬 수 있다.
또한, 상기 소스 전극 및 드레인 전극은 그래핀을 포함하여 제조공정을 단순화 시키고, 스위칭 소자의 전기적 특성을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 110: 제1 절연층
120: 제2 절연층 130: 패시베이션층
140: 평탄화층 ACT: 액티브 패턴
SE: 소스 전극 DE: 드레인GL: 게이트 라인 DL: 데이터 라인

Claims (16)

  1. 소스 영역, 드레인 영역 및 상기 소스 영역 및 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극;
    상기 액티브 패턴 상기 채널 영역과 상기 게이트 전극 사이에 배치되는 게이트 절연층;
    상기 액티브 패턴의 상기 소스 영역상에 배치되어 상기 소스 영역과 오믹 컨택(ohmic contact)하고, 그래핀을 포함하는 제1 전극;
    상기 액티브 패턴의 상기 드레인 영역상에 배치되어 상기 드레인 영역과 오믹 컨택(ohmic contact)하고, 그래핀을 포함하는 제2 전극;
    상기 액티브 패턴, 상기 게이트 전극 및 상기 제1 및 제2 전극 상에 배치되고, 상기 제1 전극 및 상기 제2 전극을 노출하는 컨택홀들이 형성된 절연층;
    상기 절연층의 상기 컨택홀들을 통해 각각 상기 제1 전극 및 상기 제2 전극과 접촉하는 상부 제1 전극 및 상부 제2 전극; 및
    상기 게이트 전극의 상면 및 측면을 커버하고, 그래핀을 포함하는 게이트 캡핑층을 포함하고,
    상기 액티브 패턴의 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역은 동일한 층에 배치되고,
    일 단면상에서, 상기 제1 전극의 외곽 가장자리 및 상기 제2 전극의 외곽 가장자리는 각각 상기 액티브 패턴의 외곽 가장자리와 일치하는 것을 특징으로 하는 스위칭 소자.
  2. 제1항에 있어서,
    상기 게이트 절연층은 상기 제1 전극 및 상기 제2 전극 사이에 배치되고,
    상기 게이트 절연층의 가장자리는 상기 게이트 전극의 가장자리와 일치하는 것을 특징으로 하는 스위칭 소자.
  3. 제1항에 있어서,
    상기 게이트 캡핑층은 상기 제1 전극 및 상기 제2 전극과 전기적으로 절연된 것을 특징으로 하는 스위칭 소자.
  4. 제1항에 있어서, 상기 액티브 패턴의 상기 채널 영역 상에 상기 채널 영역과 접촉하는 에치 스토퍼를 더 포함하고,
    상기 에치 스토퍼는 상기 제1 전극 및 상기 제2 전극 사이에 배치되어 상기 제1 전극을 상기 제2 전극으로부터 절연하는 것을 특징으로 하는 스위칭 소자.
  5. 제1항에 있어서, 상기 액티브 패턴은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물을 포함하는 것을 특징으로 하는 스위칭 소자.
  6. 제1항에 있어서, 상기 게이트 전극은 상기 액티브 패턴을 기준으로 상기 제1 전극 및 상기 제2 전극과 반대 방향에 배치되는 것을 특징으로 하는 스위칭 소자.
  7. 제1항에 있어서, 평면에서 볼 때, 상기 액티브 패턴의 면적은 상기 게이트 전극의 면적보다 넓은 것을 특징으로 하는 스위칭 소자.
  8. 베이스 기판;
    상기 베이스 기판 상에 배치된 데이터 라인;
    상기 데이터 라인과 교차하는 게이트 라인;
    상기 게이트 라인 및 데이터 라인과 전기적으로 연결되는 스위칭 소자; 및
    상기 스위칭 소자와 전기적으로 연결되는 화소 전극을 포함하고,
    상기 스위칭 소자는
    소스 영역, 드레인 영역 및 상기 소스 영역 및 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극;
    상기 액티브 패턴 상기 채널 영역과 상기 게이트 전극 사이에 배치되는 게이트 절연층;
    상기 액티브 패턴의 상기 소스 영역상에 배치되어 상기 소스 영역과 오믹 컨택(ohmic contact)하고, 그래핀을 포함하는 제1 전극;
    상기 액티브 패턴의 상기 드레인 영역상에 배치되어 상기 드레인 영역과 오믹 컨택(ohmic contact)하고, 그래핀을 포함하는 제2 전극;
    상기 게이트 전극의 상면 및 측면을 커버하고, 그래핀을 포함하는 게이트 캡핑층을 포함하고,
    상기 액티브 패턴의 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역은 동일한 층에 배치되고,
    일 단면상에서, 상기 제1 전극의 외곽 가장자리 및 상기 제2 전극의 외곽 가장자리는 각각 상기 액티브 패턴의 외곽 가장자리와 일치하는 것을 특징으로 하는 표시 기판.
  9. 제8항에 있어서,
    상기 게이트 절연층은 상기 제1 전극 및 상기 제2 전극 사이에 배치되고,
    상기 게이트 절연층의 가장자리는 상기 게이트 전극의 가장자리와 일치하는 것을 특징으로 하는 표시 기판.
  10. 제8항에 있어서,
    상기 게이트 캡핑층, 상기 제1 전극 및 상기 제2 전극을 커버하는 패시베이션층을 더 포함하고, 상기 화소 전극은 상기 패시베이션층을 통하여 형성된 제1 콘택홀을 통해 상기 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 기판.
  11. 제8항에 있어서,
    상기 액티브 패턴의 상기 채널 영역 상에 상기 채널 영역과 접촉하는 에치 스토퍼를 더 포함하고,
    상기 에치 스토퍼는 상기 제1 전극 및 상기 제2 전극 사이에 배치되어 상기 제1 전극을 상기 제2 전극으로부터 절연하는 것을 특징으로 하는 표시 기판.
  12. 제8항에 있어서,
    상기 데이터 라인의 상면 및 측면을 커버하고, 그래핀을 포함하는 데이터 캡핑층을 더 포함하는 것을 특징으로 하는 표시 기판.
  13. 제8항에 있어서,
    상기 액티브 패턴은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물을 포함하는 것을 특징으로 하는 표시 기판.
  14. 데이터 라인을 베이스 기판 상에 형성하는 단계;
    상기 데이터 라인 및 상기 베이스 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 소스 영역, 드레인 영역 및 상기 소스 영역 및 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴을 포함하는 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 원시 제2 절연층을 형성하는 단계;
    상기 원시 제2 절연층 상에 게이트 전극을 형성하는 단계;
    상기 원시 제2 절연층을 패터닝 하여 상기 액티브 패턴의 상기 소스 영역과 상기 드레인 영역을 노출하는 제2 절연층을 형성하는 단계;
    상기 게이트 전극의 상면 및 측면을 커버하고, 그래핀을 포함하는 게이트 캡핑층을 형성하는 단계;
    상기 소스 영역과 상기 드레인 영역 상에 각각 제1 전극 및 제2 전극을 형성하는 단계; 및
    상기 제1 전극 및 상기 제2 전극을 커버하는 제3 절연층을 형성하는 단계를 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  15. 제14항에 있어서, 상기 제1 전극 및 상기 제2 전극을 형성하는 단계는
    아르곤(Ar) 첨가 조건 하의 아세틸렌(C2H2) 화학 기상 증착(CVD)에 의해 그래핀을 포함하는 상기 제1 전극 및 상기 제2 전극을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제14항에 있어서, 상기 제3 절연층을 통해 형성되고, 상기 제1 전극을 노출하는 제1 콘택홀 및 상기 제2 전극을 노출하는 제2 콘택홀을 형성하는 단계; 및
    상기 제3 절연층 상에 상기 제2 콘택홀을 통해 상기 제2 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.

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