KR102108759B1 - A Reference Voltage Control Amplifier - Google Patents

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Abstract

Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700), CLK 발생부 (701), Sensor부 (702) 및 기준 전압 발생부(712)로 구성된다.
S_OUT 신호 입력 Transistor (706)는 Sensor부 (702)의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.
S_REF 신호 입력 Transistor (707)는 Sensor부 (702)의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.
Sensing Detection Voltage 생성부(618)는 상기 S_REF 신호 입력 Transistor (707)와 상기 감지 설정 저항 R612 영역의 회로로 정의를 하고, 상기 S_OUT 신호와 상기 S_REF 신호 전압이 같은 크기로 입력될 경우에, 상기 감지 설정 저항 R612 에 흐르는 전류에 의해 각각의 노드 N608과 노드 N610에 흐르는 전류 값에서 차이가 나도록 하는 것을 포함하는 것을 특징으로 한다.Block configuration of strong-ARM Latch amplification circuit generating Sensing Detection Voltage consists of Sensing Detection Voltage generation strong-ARM amplification unit 700, CLK generation unit 701, Sensor unit 702, and reference voltage generation unit 712. .
The S_OUT signal input transistor 706 is a transistor element for inputting the S_OUT signal of the sensor unit 702.
The S_REF signal input transistor 707 is a transistor element for inputting the S_REF signal of the sensor unit 702.
Sensing Detection Voltage generation unit 618 is defined as a circuit of the S_REF signal input Transistor 707 and the detection setting resistor R612, and when the S_OUT signal and the S_REF signal voltage are input with the same magnitude, the sensing It is characterized in that it comprises a difference in the current value flowing through each node N608 and node N610 by the current flowing through the set resistor R612.

Description

기준 전압 제어 증폭 회로 장치 {A Reference Voltage Control Amplifier}Reference voltage control amplifier circuit device {A Reference Voltage Control Amplifier}

Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부, CLK 발생부, Sensor부 (702) 및 기준 전압 발생부(712)로 구성된다.Sensing Detection Voltage Generation The strong-ARM Latch amplification circuit block consists of the Sensing Detection Voltage generation strong-ARM amplification section, CLK generation section, Sensor section 702, and reference voltage generation section 712.

S_OUT 신호 입력 Transistor는 Sensor부의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.S_OUT Signal Input Transistor is a transistor element for inputting the S_OUT signal of the sensor.

S_REF 신호 입력 Transistor는 Sensor부의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.S_REF signal input Transistor is a transistor element for inputting the S_REF signal of the sensor.

Sensing Detection Voltage 생성부(618)는 상기 S_REF 신호 입력 Transistor (707)와 상기 감지 설정 저항 R612 영역의 회로로 정의를 하고, 상기 S_OUT 신호와 상기 S_REF 신호 전압이 같은 크기로 입력될 경우에, 상기 감지 설정 저항 R612 에 흐르는 전류에 의해 각각의 노드 N608과 노드 N610에 흐르는 전류 값에서 차이가 나도록 하는 것을 특징으로 하는 회로에 관련된 기술이다.Sensing Detection Voltage generation unit 618 is defined as the circuit of the S_REF signal input Transistor 707 and the detection setting resistor R612, and when the S_OUT signal and the S_REF signal voltage are input with the same magnitude, the detection It is a technology related to the circuit characterized in that the current flowing through each node N608 and node N610 differs by the current flowing through the set resistor R612.

차동 증폭기(differential amplifier)는 아날로그 집적회로(IC: integrated circuit)를 구성하는 기본적인 기능 블록으로서 연산 증폭기와 비교기 IC의 입력단으로 사용된다.Differential amplifier (differential amplifier) is a basic functional block constituting an analog integrated circuit (IC: integrated circuit) is used as the input terminal of the operational amplifier and the comparator IC.

차동 증폭기는 두 개의 입력단자와 한 개 또는 두 개의 출력단자를 가지면, 두 입력신호의 차를 증폭하는 기능을 갖는다.The differential amplifier has a function of amplifying the difference between two input signals when it has two input terminals and one or two output terminals.

차동 증폭기는 저 전압, 저 소비 전력, 고 감도 성능 및 저 비용의 회로를 구현할 수 있는 회로 개선이 필요하다.Differential amplifiers require circuit improvements that enable low voltage, low power consumption, high sensitivity performance and low cost circuitry.

또한, 차동 증폭기의 입력단자 및 전원 회로는 통신 분야의 system transients와 lightning-induced transients로부터 시스템을 보호해주는 써지 보호 역할과, 이동 통신 단말기, 노트북 PC, 전자수첩, PDA등의 정전기에 대하여 회로를 보호해주는 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor)가 필요하다.In addition, the input terminal and power supply circuit of the differential amplifier serve as a surge protection that protects the system from system transients and lightning-induced transients in the communication field, and protects the circuit against static electricity such as mobile communication terminals, notebook PCs, electronic notebooks, PDAs, etc. PN varistor is required as the role of electrostatic discharge (ESD) protection.

각종 정보기기, 제어기기 등 전기를 사용하는 제품에 갑작스런 전압의 변화(surge) 가전제품에 대한 기기 손상을 방지하기 위한 써지 흡수소자로서 사용 된다. 또한 발전소, 변전소, 송전소 같은 전력 기기 분야에서 낙뢰로부터 설비를 안전하게 보호하기 위한 전력용 피뢰기의 핵심 소자에 이르기까지 다양한 부분에 사용된다. It is used as a surge absorber to prevent equipment damage to electrical appliances such as sudden voltage surges in products that use electricity, such as various information devices and controllers. In addition, it is used in various parts, such as power plants, substations, and transmission stations, from lightning strikes to the core elements of power arresters to safely protect equipment.

이에 따라 이들 장비에 발생하는 전원서지, 낙뇌서지 등으로부터 시스템을 보호하기 위한 필요성이 그 어느 때보다도 강하게 요구되고 있다.Accordingly, the need to protect the system from power surges, lightning surges, and the like generated in these equipment is more strongly demanded than ever.

전력 계통에 설치되는 전자기기들을 이러한 과도 외부 서지로부터 파괴, 또는 오동작하지 않도록 서지를 차단하기 위해서는 서지 보호 장치(Surge Protection Device: SPD, Voltage Transient Management System: VTMS, or Transient Voltage Surge Suppressor: TVSS)를 설치한다. 또한, 전력 계통에 설치되는 전자기기들은 이상 전류, 이상 전압 혹은 누설 전류와 같은 각종 고장 사고에 의한 재해를 방지할 수 있는 감지(Sensing) 보호 장치를 설치하여야 한다.
Surge protection device (SPD, Voltage Transient Management System: VTMS, or Transient Voltage Surge Suppressor: TVSS) is used to block the surge from destroying or malfunctioning electronic devices installed in the power system from such excessive external surges. Install it. In addition, electronic devices installed in the power system should install a sensing protection device that can prevent disasters caused by various failure accidents such as abnormal current, abnormal voltage, or leakage current.

본 발명의 실시예는 다음과 같은 특징을 갖는다. The embodiments of the present invention have the following features.

첫째, Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부, CLK 발생부 및 Sensor부로 구성되게 하는 특징을 갖는다.First, the block configuration of the strong-ARM latch amplification circuit that generates the Sensing Detection Voltage has a feature that it consists of the strong-ARM amplification, CLK generation, and sensor units that generate the Sensing Detection Voltage.

둘째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복되는 특징을 갖는다.Second, while power is being supplied, amplification and precharge operations are periodically repeated in response to a certain frequency period of CLK.

셋째, Sensing Detection Voltage 생성부(618)는 S_REF 신호를 입력 시키기 위한 Transistor 소자와 감지 설정 저항 R612를 포함하는 특징을 갖는다.
Third, the Sensing Detection Voltage generator 618 has a characteristic that includes a Transistor element for inputting an S_REF signal and a sense setting resistor R612.

저 전압, 저 소비 전력, 고 감도 성능 회로 구현 및 저 비용의 회로를 구성할 수 있도록 하기 위해 아래 구조와 같은 증폭 회로 기술을 포함하는 것을 특징으로 한다. It features low-voltage, low-power, high-sensitivity performance circuit implementations, and includes amplification circuit technology such as the structure below to enable construction of low-cost circuits.

Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700), CLK 발생부 (701) 및 Sensor부 (702) 로 구성된다.Sensing Detection Voltage Generation The strong-ARM Latch amplification circuit block consists of the Sensing Detection Voltage generation strong-ARM amplification unit 700, CLK generation unit 701, and Sensor unit 702.

S_OUT 신호 입력 Transistor (706)는 Sensor부 (702)의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.The S_OUT signal input transistor 706 is a transistor element for inputting the S_OUT signal of the sensor unit 702.

S_REF 신호 입력 Transistor (707)는 Sensor부 (702)의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.The S_REF signal input transistor 707 is a transistor element for inputting the S_REF signal of the sensor unit 702.

Sensing Detection Voltage 생성부(618)는 상기 S_REF 신호 입력 Transistor (707)와 상기 감지 설정 저항 R612 영역의 회로로 정의를 하고, 상기 S_OUT 신호와 상기 S_REF 신호 전압이 같은 크기로 입력될 경우에, 상기 감지 설정 저항 R612 에 흐르는 전류에 의해 각각의 노드 N608과 노드 N610에 흐르는 전류 값에서 차이가 나도록 하는 것을 포함하는 것을 특징으로 한다.
Sensing Detection Voltage generation unit 618 is defined as a circuit of the S_REF signal input Transistor 707 and the detection setting resistor R612, and when the S_OUT signal and the S_REF signal voltage are input with the same magnitude, the sensing It is characterized in that it comprises a difference in the current value flowing through each node N608 and node N610 by the current flowing through the set resistor R612.

이상에서 설명한 바와 같이, 본 발명의 실시예는 다음과 같은 효과를 갖는다. As described above, the embodiment of the present invention has the following effects.

첫째, Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부, CLK 발생부 및 Sensor부로 구성되게 하는 것을 특징으로 하는 효과를 제공한다.First, the block configuration of the strong-ARM Latch amplification circuit generating the Sensing Detection Voltage provides an effect characterized by being composed of a strong-ARM amplifying unit, a CLK generation unit, and a Sensor unit generating the Sensing Detection Voltage.

둘째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복되는 것을 특징으로 하는 효과를 제공한다.Second, it provides an effect characterized in that the amplification operation and the precharge operation are periodically repeated in response to a certain frequency period of the CLK while the power is being supplied.

셋째, Sensing Detection Voltage 생성부(618)는 S_REF 신호를 입력 시키기 위한 Transistor 소자와 감지 설정 저항 R612를 포함하는 것을 특징으로 하는 효과를 제공한다.Third, the Sensing Detection Voltage generator 618 provides an effect characterized by including a Transistor element for inputting an S_REF signal and a sensing setting resistor R612.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
In addition, the preferred embodiment of the present invention is for the purpose of illustration, and those skilled in the art will be able to make various modifications, changes, replacements, and additions through the technical spirit and scope of the appended claims, such modifications and the like as follows. You should see it as being in scope.

도 1은 통상의 차동 증폭기 회로의 구성도.
도 2는 본 발명의 VDD 전원 발생 회로의 구성도
도 3은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 구성도.
도 4은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 동작 파형도.
도 5는 본 발명의 기준 전압 발생부(712) 회로의 상세 구성도1 is a block diagram of a typical differential amplifier circuit.
2 is a block diagram of the VDD power generation circuit of the present invention
Figure 3 is a configuration diagram of the Sensing Detection Voltage generation strong-ARM Latch amplifying circuit of the present invention.
Figure 4 is an operational waveform diagram of the Sensing Detection Voltage generation strong-ARM Latch amplification circuit of the present invention.
5 is a detailed configuration diagram of the reference voltage generator 712 circuit of the present invention

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 통상의 차동 증폭기 회로의 구성도이다.1 is a block diagram of a typical differential amplifier circuit.

차동 증폭기(differential amplifier)는 아날로그 집적회로(IC: integrated circuit)를 구성하는 기본적인 기능 블록으로서 연산 증폭기와 비교기 IC의 입력단으로 사용된다.Differential amplifier (differential amplifier) is a basic functional block constituting an analog integrated circuit (IC: integrated circuit) is used as the input terminal of the operational amplifier and the comparator IC.

차동 증폭기는 두 개의 입력단자와 한 개 또는 두 개의 출력단자를 가지면, 두 입력신호의 차를 증폭하는 기능을 갖는다.The differential amplifier has a function of amplifying the difference between two input signals when it has two input terminals and one or two output terminals.

두 개의 NPN 트랜지스터 Q1 (104), Q2 (106)가 이미터 결합 차동쌍을 구성하고 있으며, 이 트랜지스터들은 정전류원 IEE에 의해 선형영역으로 바이어스되어 있다.Two NPN transistors Q1 (104) and Q2 (106) form an emitter-coupled differential pair, which are biased in a linear region by a constant current source IEE.

Base 단자는 I1과 I2 입력단으로 구성되어 있고, 차동 모드 전류 입력에 의해 차동 증폭 모드로 동작하게 된다.Base terminal is composed of I1 and I2 input terminals, and operates in differential amplification mode by differential mode current input.

차동 모드 이득을 크게 하기 위해 컬렉터 저항 대신에 트랜지스터를 이용한 능동부하(active load)가 사용되기도 한다.In order to increase the differential mode gain, an active load using a transistor is used instead of a collector resistor.

Q3 (108), Q4 (110)는 전류거울(current mirror) 형태의 능동부하로 사용된다.Q3 (108) and Q4 (110) are used as active loads in the form of current mirrors.

출력 단자는 Out 으로 표시된다.The output terminal is marked Out.

양의 전압은 VCC (100)로 표시되고 음의 전압은 ?EE (102)로 표시된다.The positive voltage is represented by VCC 100 and the negative voltage is represented by? EE 102.

도 2는 본 발명의 VDD 전원 발생 회로의 구성도이다.2 is a configuration diagram of the VDD power generation circuit of the present invention.

본 발명의 교류 입력 전원에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서, 교류 입력 전원(200)의 한쪽 전극(202)은 전류 제한 소자인 저항 R1의 한쪽 단자에 연결된다.In the voltage conversion device for converting the AC input power supply of the present invention to a voltage of a low voltage DC power supply, one electrode 202 of the AC input power supply 200 is connected to one terminal of the resistor R1 as a current limiting element.

저항 R1의 다른 쪽 단자(204)는 Zener diode (206)의 Cathode 와 Diode D1의 P 전극 쪽에 공통으로 연결된다.The other terminal 204 of the resistor R1 is commonly connected to the Cathode of the Zener diode 206 and the P electrode side of the Diode D1.

상기 Zener diode (206)의 Anode 단자는 공통의 접지 단자에 연결된다.The Anode terminal of the Zener diode 206 is connected to a common ground terminal.

상기 Diode D1의 N 전극 쪽에는 저 전압 출력 단자인 VDD가 연결된다.A low voltage output terminal VDD is connected to the N electrode side of the diode D1.

교류 입력 전원(200)의 다른 쪽 전극(208)은 전류 제한 소자인 저항 R2의 한쪽 단자에 연결된다.The other electrode 208 of the AC input power source 200 is connected to one terminal of the resistor R2, which is a current limiting element.

저항 R2의 다른 쪽 단자(210)는 Zener diode (212)의 Cathode 와 Diode D2의 P 전극 쪽에 공통으로 연결된다.The other terminal 210 of the resistor R2 is commonly connected to the Cathode of the Zener diode 212 and the P electrode side of the Diode D2.

상기 Zener diode (212)의 Anode 단자는 공통의 접지 단자에 연결된다.The Anode terminal of the Zener diode 212 is connected to a common ground terminal.

상기 Diode D2의 N 전극 쪽에는 저 전압 출력 단자인 VDD가 공통으로 연결된다.A low voltage output terminal VDD is commonly connected to the N electrode side of the diode D2.

도 3은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 구성도이다.3 is a block diagram of the Sensing Detection Voltage generation strong-ARM Latch amplifying circuit of the present invention.

Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700), CLK 발생부 (701), Sensor부 (702) 및 기준 전압 발생부(712)로 구성된다.Block configuration of strong-ARM Latch amplification circuit generating Sensing Detection Voltage consists of Sensing Detection Voltage generation strong-ARM amplification unit 700, CLK generation unit 701, Sensor unit 702, and reference voltage generation unit 712. .

상기 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)는 out- 단자의 precharge transistor (703), out+ 단자의 precharge transistor (704), Latch 증폭부 (705), S_OUT 신호 입력 Transistor (706), S_REF 신호 입력 Transistor (707), 감지 설정 저항 R612, 전류 제한 저항 R618 및 활성화 제어 Transistor (708) 로 구성된다.The sensing detection voltage generation strong-ARM amplification unit 700 includes an out- terminal precharge transistor 703, an out + terminal precharge transistor 704, a latch amplification unit 705, an S_OUT signal input transistor 706, and an S_REF signal. It consists of an input transistor 707, a sense setting resistor R612, a current limiting resistor R618, and an activation control transistor 708.

상기 precharge transistor (703) 와 precharge transistor (704)는 PMOS FET(Field Effect Transistor) 소자로 구성되고, out- 단자와 out+ 단자를 각각 High 전압으로 Precharge 시키는 사용되는 Transistor 이다.The precharge transistor 703 and the precharge transistor 704 are PMOS FET (Field Effect Transistor) elements, and are used to precharge the out- and out + terminals with high voltage, respectively.

Latch 증폭부 (705)는 NMOS 및 PMOS FET(Field Effect Transistor) 소자로 구성되고, out- 단자와 out+ 단자를 증폭시키기 위한 cross-coupled latch 회로로 구성된다.The Latch amplification unit 705 is composed of NMOS and PMOS field effect transistor (FET) elements, and is composed of a cross-coupled latch circuit for amplifying out- and out + terminals.

S_OUT 신호 입력 Transistor (706)는 NMOS FET(Field Effect Transistor) 소자로 구성되고, Sensor부 (702)의 한쪽 신호인 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.The S_OUT signal input transistor 706 is composed of an NMOS FET (Field Effect Transistor) element, and is a transistor element for inputting an S_OUT signal, which is one signal of the sensor unit 702.

따라서, 상기 S_OUT 신호 입력 Transistor (706)의 Gate 단자는 상기 Sensor부 (702)의 한쪽 신호인 S_OUT 신호를 입력 시킨다.Therefore, the gate terminal of the S_OUT signal input transistor 706 inputs the S_OUT signal, which is one signal of the sensor unit 702.

S_REF 신호 입력 Transistor (707)는 NMOS FET(Field Effect Transistor) 소자로 구성되고, Sensor부 (702)의 다른 쪽 신호인 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.The S_REF signal input transistor 707 is composed of an NMOS FET (Field Effect Transistor) element, and is a transistor element for inputting an S_REF signal, which is the other signal of the sensor unit 702.

따라서, 상기 S_REF 신호 입력 Transistor (707)의 Gate 단자는 상기 Sensor부 (702)의 다른 쪽 신호인 S_REF 신호를 입력 시킨다.Accordingly, the gate terminal of the S_REF signal input transistor 707 inputs the other signal of the sensor unit 702, the S_REF signal.

상기 Latch 증폭부 (705)의 PMOS FET(Field Effect Transistor) 전원 단자는 VDD 전원에 연결된다.The PMOS FET (Field Effect Transistor) power supply terminal of the Latch amplification unit 705 is connected to a VDD power supply.

상기 Latch 증폭부 (705)의 한쪽 Source 단자 (노드 N608)는 상기 S_OUT 신호 입력 Transistor (706)의 Drain 단자에 연결된다.One source terminal (node N608) of the Latch amplification unit 705 is connected to the drain terminal of the S_OUT signal input transistor 706.

상기 Latch 증폭부 (705)의 다른 쪽 Source 단자 (노드 N610)는 상기 S_REF 신호 입력 Transistor (707)의 Drain 단자와 상기 감지 설정 저항 R612의 한쪽 단자에 공통으로 연결된다.The other source terminal (node N610) of the latch amplification unit 705 is commonly connected to the drain terminal of the S_REF signal input transistor 707 and one terminal of the sense setting resistor R612.

상기 감지 설정 저항 R612의 다른 쪽 단자는 노드 N614에 연결된다.The other terminal of the sense setting resistor R612 is connected to the node N614.

상기 감지 설정 저항 R612는 감지 Sensing Level 값을 설정하기 위한 소자로써 Passive Resistor 혹은 Active Resistor를 포함한다.The sensing setting resistor R612 is a device for setting the sensing sensing level value and includes a passive resistor or an active resistor.

상기 S_OUT 신호 입력 Transistor (706)의 Source 단자와 상기 S_REF 신호 입력 Transistor (707)의 Source 단자는 노드 N616에 공통으로 연결된다.The source terminal of the S_OUT signal input transistor 706 and the source terminal of the S_REF signal input transistor 707 are commonly connected to a node N616.

상기 전류 제한 저항 R618은 전류의 흐름을 제한하기 위한 소자이다.The current limiting resistor R618 is a device for limiting the flow of current.

상기 전류 제한 저항 R618의 한쪽 단자는 노드 N616에 연결된다.One terminal of the current limiting resistor R618 is connected to the node N616.

상기 전류 제한 저항 R618의 다른 쪽 단자는 노드 N614에 연결된다.The other terminal of the current limiting resistor R618 is connected to the node N614.

상기 활성화 제어 Transistor (708)의 Drain 단자는 노드 N614에 연결되고, Gate 단자는 CLK 신호에 연결되고, Source 단자는 Ground 전원에 연결된다.The drain terminal of the activation control transistor 708 is connected to the node N614, the gate terminal is connected to the CLK signal, and the source terminal is connected to the ground power source.

Sensing Detection Voltage 생성부(618)는 상기 S_REF 신호 입력 Transistor (707)와 상기 감지 설정 저항 R612 영역의 회로로 정의를 하고, 상기 S_OUT 신호와 상기 S_REF 신호 전압이 같은 크기로 입력될 경우에, 상기 감지 설정 저항 R612 에 흐르는 전류에 의해 각각의 노드 N608과 노드 N610에 흐르는 전류 값에서 차이가 나도록 하는 것을 특징으로 한다.Sensing Detection Voltage generation unit 618 is defined as the circuit of the S_REF signal input Transistor 707 and the detection setting resistor R612, and when the S_OUT signal and the S_REF signal voltage are input with the same magnitude, the detection It is characterized in that the current flowing through each node N608 and node N610 differs by the current flowing through the set resistor R612.

상기 활성화 제어 Transistor (708)는 NMOS FET(Field Effect Transistor) 소자로 구성되고, CLK 신호가 High 일 때는 동작을 활성화 시키고, CLK 신호가 Low 일 때는 Precharge 시키는 동작을 수행한다. The activation control transistor 708 is composed of an NMOS FET (Field Effect Transistor) device, and activates an operation when the CLK signal is high and precharges when the CLK signal is low.

상기 CLK 발생부 (701)는 전원을 인가하면 자체적으로 일정 주기의 clock 신호인 CLK 을 발생함을 특징으로 하는 회로 Block이다.The CLK generation unit 701 is a circuit block characterized in that when power is applied, a clock signal of a certain cycle is generated by itself.

상기 Sensor부 (702)는 온도 Sensor, 자기 Sensor, 가스 Sensor 등 각종 Sensor 신호를 발생하는 Sensor 회로 Block이다.The sensor unit 702 is a sensor circuit block that generates various sensor signals such as a temperature sensor, a magnetic sensor, and a gas sensor.

상기 Sensor부 (702)는 외부의 Sensing 신호 입력 조건에 따라 아주 큰 Level의 Sensing 신호가 유입되어 Surge Current 가 상기 S_OUT 과 S_REF 에 생성되는 경우가 발생하게 된다.The sensor unit 702 may generate a case where a surge signal is generated in the S_OUT and S_REF because a very large level of sensing signal is introduced according to an external sensing signal input condition.

이러한 Surge Current를 방전시키지 못하면 상기 S_OUT 과 S_REF 에 연결된 Transistor를 파괴하는 경우가 발생한다.If the surge current cannot be discharged, the transistor connected to S_OUT and S_REF is destroyed.

따라서 이러한 Surge Current를 방전할 수 있는 보호 장치가 필요하게 된다.Therefore, a protection device capable of discharging the surge current is required.

상기 기준 전압 발생부(712)는 상기 S_OUT 신호와 상기 S_REF 신호에 기준 전압을 공급하기 위한 회로 구성이다.The reference voltage generator 712 is a circuit configuration for supplying a reference voltage to the S_OUT signal and the S_REF signal.

도 4는 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 동작 파형도이다.4 is an operational waveform diagram of the Sensing Detection Voltage generation strong-ARM Latch amplifying circuit of the present invention.

상기 CLK 발생부 (701)의 CLK 신호가 Low인 구간에서는 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)가 비활성화 되어 Precharge 동작을 수행한다.In the section where the CLK signal of the CLK generation unit 701 is low, the strong-ARM amplification unit 700 generating the Sensing Detection Voltage is deactivated to perform a precharge operation.

한편, 상기 CLK 발생부 (701)의 CLK 신호가 High인 구간에서는 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)가 활성화 되어 정상 증폭 동작을 수행한다.Meanwhile, in a section in which the CLK signal of the CLK generation unit 701 is High, the strong-ARM amplification unit 700 generating the Sensing Detection Voltage is activated to perform a normal amplification operation.

본 발명의 회로는 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복됨을 특징으로 한다.The circuit of the present invention is characterized in that the amplification operation and the precharge operation are periodically repeated in response to a certain frequency period of the CLK while power is being supplied.

도 5는 본 발명의 기준 전압 발생부(712) 회로의 상세 구성도이다.5 is a detailed configuration diagram of the reference voltage generator 712 circuit of the present invention.

제1 전압 분배 저항 R502의 한쪽 단자는 VDD 전원에 연결되고, 제1 전압 분배 저항 R502의 다른 쪽 단자는 노드 N504에 연결되고, 노드 N504는 S_OUT 단자에 연결된다.One terminal of the first voltage distribution resistor R502 is connected to the VDD power supply, the other terminal of the first voltage distribution resistor R502 is connected to the node N504, and the node N504 is connected to the S_OUT terminal.

제2 전압 분배 저항 R506의 한쪽 단자는 노드 N504에 연결되고, 제2 전압 분배 저항 R506의 다른 쪽 단자는 공통의 노드 N514에 연결된다.One terminal of the second voltage distribution resistor R506 is connected to the node N504, and the other terminal of the second voltage distribution resistor R506 is connected to the common node N514.

제3 전압 분배 저항 R508의 한쪽 단자는 VDD 전원에 연결되고, 제3 전압 분배 저항 R508의 다른 쪽 단자는 노드 N510에 연결되고, 노드 N510는 S_REF 단자에 연결된다.One terminal of the third voltage distribution resistor R508 is connected to the VDD power supply, the other terminal of the third voltage distribution resistor R508 is connected to the node N510, and the node N510 is connected to the S_REF terminal.

제4 전압 분배 저항 R512의 한쪽 단자는 노드 N510에 연결되고, 제4 전압 분배 저항 R512의 다른 쪽 단자는 공통의 노드 N514에 연결된다.One terminal of the fourth voltage distribution resistor R512 is connected to the node N510, and the other terminal of the fourth voltage distribution resistor R512 is connected to the common node N514.

기준 전압 발생 활성화 Transistor 소자 (516)는 NMOS FET으로 구성되고, Drain 단자는 공통의 노드 N514에 연결되고, Gate 단자는 노드 N518에 연결되고, Source 단자는 공통의 Ground 단자에 연결된다.The reference voltage generating activation transistor element 516 is composed of an NMOS FET, the drain terminal is connected to a common node N514, the gate terminal is connected to a node N518, and the source terminal is connected to a common ground terminal.

제1 PN Diode (524) 와 제2 PN Diode (522)가 직렬로 연결되어 있고, 제1 PN Diode (524)의 Anode 단자는 VDD 전원에 연결되고, 제2 PN Diode (522)의 Cathode 단자는 노드 N518에 연결되어 있다.The first PN Diode 524 and the second PN Diode 522 are connected in series, the Anode terminal of the first PN Diode 524 is connected to the VDD power supply, and the Cathode terminal of the second PN Diode 522 is It is connected to node N518.

복수개의 PN Diode 소자의 직렬 연결 개수를 달리 설정함으로써 기준 전압 발생부(712)의 활성화 동작 전압을 달리 결정할 수 있게 된다.By setting the number of series connections of a plurality of PN diode elements differently, the activation operating voltage of the reference voltage generator 712 can be determined differently.

Pull down 저항 R520의 한쪽 단자는 노드 N518에 연결되고, Pull down 저항 R520의 다른 쪽 단자는 공통의 Ground 단자에 연결된다.
One terminal of the pull down resistor R520 is connected to the node N518, and the other terminal of the pull down resistor R520 is connected to a common ground terminal.

100 VCC
102 -VEE
104 Q1
106 Q2
108 Q3
110 Q4
200 입력 전원100 VCC
102 -VEE
104 Q1
106 Q2
108 Q3
110 Q4
200 input power

Claims (1)

센싱 감지 전압 (Sensing Detection Voltage) 생성 스트롱암 래치 (strong-ARM Latch) 증폭 회로 장치에서,
센싱 감지 전압 (Sensing Detection Voltage) 생성 스트롱암 (strong-ARM) 증폭부 (700); 및
클록 (CLK) 발생부 (701); 및
센서 (Sensor)부 (702); 및
기준 전압 발생부(712)로 구성되고,
상기 센싱 감지 전압 (Sensing Detection Voltage) 생성 스트롱암 (strong-ARM) 증폭부 (700)는 out- 단자의 프리차지 트랜지스터 (precharge transistor) (703), out+ 단자의 프리차지 트랜지스터 (precharge transistor) (704), 래치 (Latch) 증폭부 (705), S_OUT 신호 입력 트랜지스터 (Transistor) (706), S_REF 신호 입력 트랜지스터 (Transistor) (707), 전류 제한 저항 R618 및 활성화 제어 트랜지스터 (Transistor) (708) 로 구성되고,
상기 out- 단자는 상기 프리차지 트랜지스터 (precharge transistor) (703)의 드레인 (Drain) 단자에 연결되고,
상기 out+ 단자는 상기 프리차지 트랜지스터 (precharge transistor) (704)의 드레인 (Drain) 단자에 연결되고,
상기 클록 (CLK) 발생부 (701)의 출력 신호 단자는 클록 (CLK) 신호에 연결되고,
상기 클록 (CLK) 신호는 상기 프리차지 트랜지스터 (precharge transistor) (703)와 상기 프리차지 트랜지스터 (precharge transistor) (704)의 게이트 (Gate) 단자에 연결되고,
상기 프리차지 트랜지스터 (precharge transistor) (703) 와 상기 프리차지 트랜지스터 (precharge transistor) (704)는 상기 out- 단자와 상기 out+ 단자를 각각 하이 (High) 전압으로 프리차지 (Precharge) 시키고,
상기 래치 (Latch) 증폭부 (705)는 상기 out- 단자와 상기 out+ 단자를 증폭시키기 위한 래치 (Latch) 회로로 구성되고,
상기 S_OUT 신호 입력 트랜지스터 (Transistor) (706)의 게이트 (Gate) 단자는 상기 센서 (Sensor)부 (702)의 한쪽 신호인 S_OUT 신호를 입력시키고,
상기 S_REF 신호 입력 트랜지스터 (Transistor) (707)의 게이트 (Gate) 단자는 상기 센서 (Sensor)부 (702)의 다른 쪽 신호인 S_REF 신호를 입력시키고,
상기 래치 (Latch) 증폭부 (705)의 한쪽 소스 (Source) 단자 (노드 N608)는 상기 S_OUT 신호 입력 트랜지스터 (Transistor) (706)의 드레인 (Drain) 단자에 연결되고,
상기 래치 (Latch) 증폭부 (705)의 다른 쪽 소스 (Source) 단자 (노드 N610)는 상기 S_REF 신호 입력 트랜지스터 (Transistor) (707)의 드레인 (Drain) 단자에 연결되고,
상기 S_OUT 신호 입력 트랜지스터 (Transistor) (706)의 소스 (Source) 단자와 상기 S_REF 신호 입력 트랜지스터 (Transistor) (707)의 소스 (Source) 단자는 노드 N616에 공통으로 연결되고,
상기 전류 제한 저항 R618은 전류의 흐름을 제한하기 위한 소자이고,
상기 전류 제한 저항 R618의 한쪽 단자는 상기 노드 N616에 연결되고,
상기 전류 제한 저항 R618의 다른 쪽 단자는 노드 N614에 연결되고,
상기 활성화 제어 트랜지스터 (Transistor) (708)의 드레인 (Drain) 단자는 상기 노드 N614에 연결되고,
상기 활성화 제어 트랜지스터 (Transistor) (708)의 게이트 (Gate) 단자는 상기 클록 (CLK) 신호가 연결되고,
상기 활성화 제어 트랜지스터 (Transistor) (708)는 상기 클록 (CLK) 신호가 하이 (High) 일 때는 상기 래치 (Latch) 증폭부(705)의 동작을 활성화 시키고, 상기 클록 (CLK) 신호가 로우 (Low) 일 때는 상기 래치 (Latch) 증폭부(705)를 프리차지 (Precharge) 시키는 동작을 수행하고,
상기 클록 (CLK) 발생부 (701)는 전원을 인가하면 자체적으로 일정 주기의 클록 (clock) 신호인 상기 클록 (CLK) 신호를 발생하고,
상기 센서 (Sensor)부 (702)는 센서 (Sensor) 신호인 상기 S_OUT 신호와 상기 S_REF 신호를 발생하고,
상기 기준 전압 발생부(712)는 상기 S_OUT 신호와 상기 S_REF 신호에 기준 전압을 공급하고,
상기 기준 전압 발생부(712)에서,
제1 전압 분배 저항 R502의 한쪽 단자는 VDD 전원에 연결되고, 상기 제1 전압 분배 저항 R502의 다른 쪽 단자는 노드 N504에 연결되고, 상기 노드 N504는 S_OUT 단자에 연결되고,
제2 전압 분배 저항 R506의 한쪽 단자는 상기 노드 N504에 연결되고, 상기 제2 전압 분배 저항 R506의 다른 쪽 단자는 공통의 노드 N514에 연결되고,
제3 전압 분배 저항 R508의 한쪽 단자는 상기 VDD 전원에 연결되고, 상기 제3 전압 분배 저항 R508의 다른 쪽 단자는 노드 N510에 연결되고, 상기 노드 N510는 S_REF 단자에 연결되고,
제4 전압 분배 저항 R512의 한쪽 단자는 상기 노드 N510에 연결되고, 제4 상기 전압 분배 저항 R512의 다른 쪽 단자는 상기 공통의 노드 N514에 연결되는 것을 특징으로 하는 센싱 감지 전압 (Sensing Detection Voltage) 생성 스트롱암 래치 (strong-ARM Latch) 증폭 회로 장치.
In a strong-arm latch amplifying circuit device generating a sensing detection voltage,
Sensing Detection Voltage (Sensing Detection Voltage) generation strong arm (strong-ARM) amplification unit 700; And
A clock (CLK) generator 701; And
A sensor unit 702; And
It is composed of a reference voltage generator 712,
The sensing-sensing voltage generation strong-ARM amplification unit 700 includes an out- terminal precharge transistor 703 and an out + terminal precharge transistor 704 ), Latch amplification section 705, S_OUT signal input transistor (Transistor) 706, S_REF signal input transistor (Transistor) 707, current limiting resistor R618 and activation control transistor (Transistor) 708. Become,
The out- terminal is connected to a drain terminal of the precharge transistor 703,
The out + terminal is connected to a drain terminal of the precharge transistor 704,
The output signal terminal of the clock (CLK) generator 701 is connected to a clock (CLK) signal,
The clock (CLK) signal is connected to the gate terminal of the precharge transistor 703 and the precharge transistor 704,
The precharge transistor 703 and the precharge transistor 704 precharge the out- terminal and the out + terminal with high voltage, respectively.
The latch (Latch) amplification unit 705 is composed of a latch (Latch) circuit for amplifying the out- terminal and the out + terminal,
The gate terminal of the S_OUT signal input transistor 706 inputs the S_OUT signal, which is one signal of the sensor unit 702,
The gate terminal of the S_REF signal input transistor 707 inputs the other signal S_REF signal of the sensor unit 702,
One source terminal (node N608) of the latch (Latch) amplifier 705 is connected to the drain (Drain) terminal of the S_OUT signal input transistor (Transistor) 706,
The other source terminal (node N610) of the latch amplification unit 705 is connected to a drain terminal of the S_REF signal input transistor 707,
The source terminal of the S_OUT signal input transistor (Transistor) 706 and the source terminal of the S_REF signal input transistor (Transistor) 707 are commonly connected to a node N616,
The current limiting resistor R618 is a device for limiting the flow of current,
One terminal of the current limiting resistor R618 is connected to the node N616,
The other terminal of the current limiting resistor R618 is connected to the node N614,
The drain terminal of the activation control transistor (Transistor) 708 is connected to the node N614,
A gate terminal of the activation control transistor (Transistor) 708 is connected to the clock (CLK) signal,
The activation control transistor (Transistor) 708 activates the operation of the latch amplification unit 705 when the clock (CLK) signal is high, and the clock (CLK) signal is low (Low). ), Pre-charges the latch amplifying unit 705,
The clock (CLK) generator 701 generates the clock (CLK) signal, which is a clock signal of a certain period, when power is applied.
The sensor unit 702 generates the S_OUT signal and the S_REF signal, which are sensor signals,
The reference voltage generator 712 supplies a reference voltage to the S_OUT signal and the S_REF signal,
In the reference voltage generator 712,
One terminal of the first voltage distribution resistor R502 is connected to the VDD power supply, the other terminal of the first voltage distribution resistor R502 is connected to the node N504, and the node N504 is connected to the S_OUT terminal,
One terminal of the second voltage distribution resistor R506 is connected to the node N504, the other terminal of the second voltage distribution resistor R506 is connected to the common node N514,
One terminal of the third voltage distribution resistor R508 is connected to the VDD power supply, the other terminal of the third voltage distribution resistor R508 is connected to the node N510, and the node N510 is connected to the S_REF terminal,
One terminal of the fourth voltage distribution resistor R512 is connected to the node N510, the other terminal of the fourth voltage distribution resistor R512 is connected to the common node N514, generating a sensing detection voltage (Sensing Detection Voltage) Strong-arm latch amplification circuit device.
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