KR102096614B1 - e-fuse structure of a semiconductor device - Google Patents
e-fuse structure of a semiconductor device Download PDFInfo
- Publication number
- KR102096614B1 KR102096614B1 KR1020140022774A KR20140022774A KR102096614B1 KR 102096614 B1 KR102096614 B1 KR 102096614B1 KR 1020140022774 A KR1020140022774 A KR 1020140022774A KR 20140022774 A KR20140022774 A KR 20140022774A KR 102096614 B1 KR102096614 B1 KR 102096614B1
- Authority
- KR
- South Korea
- Prior art keywords
- fuse
- fuse link
- metal
- dummy
- anode
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 장치의 이-퓨즈 구조체가 제공된다. 반도체 장치의 이-퓨즈 구조체는 캐소드와 애노드 사이에 연결되며, 제 1 금속 물질로 이루어진 퓨즈 링크, 상기 퓨즈 링크의 상부면을 덮는 캡핑 유전막, 및 상기 캡핑 유전막을 관통하여 상기 퓨즈 링크의 일부분과 접촉하는 더미 금속 플러그로서, 상기 더미 금속 플러그는 금속층 및 상기 금속층과 상기 퓨즈 링크 사이에 개재된 배리어 금속층을 포함하되, 상기 배리어 금속층은 상기 제 1 금속 물질과 다른 제 2 금속 물질로 이루어질 수 있다. An e-fuse structure of a semiconductor device is provided. The e-fuse structure of the semiconductor device is connected between the cathode and the anode, a fuse link made of a first metal material, a capping dielectric film covering the upper surface of the fuse link, and penetrating through the capping dielectric film to contact a portion of the fuse link As a dummy metal plug, the dummy metal plug includes a metal layer and a barrier metal layer interposed between the metal layer and the fuse link, wherein the barrier metal layer may be made of a second metal material different from the first metal material.
Description
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 반도체 장치의 이-퓨즈 구조체에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to an e-fuse structure of a semiconductor device.
반도체 기술 분야에서, 퓨즈는 다양한 목적을 구현하기 위해 사용되고 있다. 예를 들면, 메모리 소자의 경우, 칩의 수율 향상을 위해, 퓨즈는 불량 메모리 셀을 리던던시 메모리 셀로 대체하는 리페어 공정을 위해 사용되고 있다. 이러한 리페어 공정 이외에도, 퓨즈는 칩들 각각의 제조 이력(fabrication history) 등에 대한 정보를 기록하는 칩 확인(chip identification) 또는 팹아웃 이후 단계에서 칩들 각각의 특성을 최적화시키는 칩 커스토마이제이션(chip customization) 등을 위해 사용될 수 있다.In the field of semiconductor technology, fuses are used to achieve various purposes. For example, in the case of a memory device, in order to improve the yield of a chip, a fuse is used for a repair process in which a defective memory cell is replaced with a redundant memory cell. In addition to this repair process, the fuse is chip identification that records information about the fabrication history of each chip, or chip customization that optimizes the characteristics of each chip in a step after fab out. Can be used for etc.
이러한 퓨즈는, 프로그램 방법에 따라, 크게 레이저 퓨즈와 이-퓨즈로 구분될 수 있다. 레이저 퓨즈는 레이저를 이용하여 선택적으로 프로그램(즉, 단선)시킬 수 있도록 구성되고, 이-퓨즈는 전류를 이용하여 선택적으로 프로그램시킬 수 있도록 구성된다. These fuses can be roughly classified into a laser fuse and an e-fuse according to a programming method. The laser fuse is configured to be selectively programmed (ie, disconnected) using a laser, and the e-fuse is configured to be selectively programmed using a current.
본원 발명이 해결하고자 하는 과제는 퓨징 성능을 향상시킬 수 있는 반도체 장치의 이-퓨즈 구조체를 제공하는데 있다. The problem to be solved by the present invention is to provide an e-fuse structure of a semiconductor device capable of improving fusing performance.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 이-퓨즈 구조체는 캐소드와 애노드 사이에 연결되며, 제 1 금속 물질로 이루어진 퓨즈 링크, 상기 퓨즈 링크의 상부면을 덮는 캡핑 유전막, 및 상기 캡핑 유전막을 관통하여 상기 퓨즈 링크의 일부분과 접촉하는 더미 금속 플러그로서, 상기 더미 금속 플러그는 금속층 및 상기 금속층과 상기 퓨즈 링크 사이에 개재된 배리어 금속층을 포함하되, 상기 배리어 금속층은 상기 제 1 금속 물질과 다른 제 2 금속 물질로 이루어질 수 있다.In order to achieve the problem to be solved, the e-fuse structure of a semiconductor device according to an embodiment of the present invention is connected between a cathode and an anode, a fuse link made of a first metal material, covering an upper surface of the fuse link A capping dielectric film, and a dummy metal plug penetrating through the capping dielectric film and contacting a portion of the fuse link, wherein the dummy metal plug includes a metal layer and a barrier metal layer interposed between the metal layer and the fuse link, wherein the barrier metal layer is It may be made of a second metal material different from the first metal material.
일 실시예에 따르면, 상기 제 1 금속 물질의 전기적 전도율(electrical conductivity)이 상기 제 2 금속 물질의 전기적 전도율보다 클 수 있다. According to an embodiment, the electrical conductivity of the first metal material may be greater than the electrical conductivity of the second metal material.
일 실시예에 따르면, 상기 제 1 금속 물질은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금 중에서 선택된 적어도 하나로 이루어지며, 상기 제 2 금속 물질은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, 또는 WN 중 선택된 어느 하나이거나 이들의 조합으로 이루어질 수 있다.According to one embodiment, the first metal material is made of at least one selected from tungsten (W), aluminum (Al), copper (Cu), or copper alloy, and the second metal material is Ta, TaN, TaSiN, Ti , TiN, TiSiN, W, or any one selected from WN or a combination thereof.
일 실시예에 따르면, 상기 이-퓨즈 구조체는 상기 퓨즈 링크에 프로그램 전류를 공급하여 프로그램 가능하며, 상기 퓨즈 링크는 상기 애노드와 상기 금속 더미 플러그 사이에 보이드를 가질 수 있다.According to one embodiment, the e-fuse structure is programmable by supplying a program current to the fuse link, and the fuse link may have a void between the anode and the metal dummy plug.
일 실시예에 따르면, 상기 보이드와 상기 애노드 사이의 거리보다 상기 보이드와 상기 더미 금속 플러그 사이의 거리가 작을 수 있다.According to an embodiment, a distance between the void and the dummy metal plug may be smaller than a distance between the void and the anode.
일 실시예에 따르면, 상기 더미 금속 플러그의 하부 폭은 상기 퓨즈 링크의 상부 폭보다 작을 수 있다.According to an embodiment, the lower width of the dummy metal plug may be smaller than the upper width of the fuse link.
일 실시예에 따르면, 상기 더미 금속 플러그의 하부 폭은 상기 퓨즈 링크의 상부 폭보다 크고, 상기 더미 금속 플러그는 상기 퓨즈 링크의 상부면 및 측벽 일부분과 접촉할 수 있다.According to one embodiment, the lower width of the dummy metal plug is greater than the upper width of the fuse link, and the dummy metal plug may contact a portion of the upper surface and sidewall of the fuse link.
일 실시예에 따르면, 상기 배리어 금속층은 상기 금속층의 하부면 및 측벽들을 덮을 수 있다.According to an embodiment, the barrier metal layer may cover the lower surface and side walls of the metal layer.
일 실시예에 따르면, 상기 배리어 금속층은 상기 금속층의 하부면에서 보다 상기 금속층의 측벽들에 두껍게 형성될 수 있다.According to one embodiment, the barrier metal layer may be formed thicker on the sidewalls of the metal layer than on the lower surface of the metal layer.
일 실시예에 따르면, 상기 더미 금속 플러그의 바닥면은 상기 퓨즈 링크의 상부면과 하부면 사이에 위치할 수 있다.According to one embodiment, the bottom surface of the dummy metal plug may be located between the upper surface and the lower surface of the fuse link.
일 실시예에 따르면, 상기 금속층은 제 1 폭을 갖는 콘택부와 상기 제 1 폭보다 큰 제 2 폭을 갖는 배선부를 포함한다. According to one embodiment, the metal layer includes a contact portion having a first width and a wiring portion having a second width greater than the first width.
일 실시예에 따르면, 상기 퓨즈 링크의 폭은 상기 애노드 및 상기 캐소드의 폭들과 동일하거나 작을 수 있다. According to an embodiment, the width of the fuse link may be equal to or smaller than the widths of the anode and the cathode.
일 실시예에 따르면, 상기 더미 금속 플러그의 상부면에 배치된 더미 금속 패턴을 더 포함하되, 상기 더미 금속 패턴의 두께는 상기 퓨즈 링크의 두께보다 클 수 있다.According to an embodiment, a dummy metal pattern disposed on an upper surface of the dummy metal plug may be further included, and the thickness of the dummy metal pattern may be greater than the thickness of the fuse link.
일 실시예에 따르면, 상기 퓨즈 링크 양측에 배치된 더미 퓨즈 링크들을 더 포함하되, 상기 더미 금속 패턴의 폭은 상기 더미 퓨즈 링크들 간의 거리보다 작을 수 있다.According to an embodiment, the fuse link further includes dummy fuse links disposed on both sides, and the width of the dummy metal pattern may be smaller than a distance between the dummy fuse links.
일 실시예에 따르면, 상기 더미 금속 플러그는 상기 애노드와 상기 캐소드 사이에서 복수 개 배치될 수 있다.According to an embodiment, a plurality of dummy metal plugs may be disposed between the anode and the cathode.
일 실시예에 따르면, 상기 더미 금속 플러그는 상기 퓨즈 링크의 장축(longitudinal axis)에 대해 실질적으로 수직한 방향으로 연장될 수 있다.According to one embodiment, the dummy metal plug may extend in a direction substantially perpendicular to a longitudinal axis of the fuse link.
상기 애노드 및 상기 캐소드는 서로 다른 높이에 위치하며, 상기 퓨즈 링크 및 상기 더미 금속 플러그는 수직적 관점에서, 상기 애노드와 상기 캐소드 사이에 위치할 수 있다.The anode and the cathode may be located at different heights, and the fuse link and the dummy metal plug may be positioned between the anode and the cathode from a vertical point of view.
일 실시예에 따르면, 상기 애노드 및 상기 캐소드는 하부막의 상부면으로부터 제 1 높이에 배치되고, 상기 퓨즈 링크는 상기 하부막의 상기 상부면으로부터 상기 제 1 높이보다 큰 제 2 높이에 배치될 수 있다.According to one embodiment, the anode and the cathode may be disposed at a first height from the upper surface of the lower film, and the fuse link may be disposed at a second height greater than the first height from the upper surface of the lower film.
일 실시예에 따르면, 반도체 기판 및 상기 반도체 기판 상에 형성된 게이트 전극을 포함하는 모스 트랜지스터를 더 포함하되, 상기 게이트 전극은 상기 제 1 금속 물질로 형성되고, 상기 게이트 전극 및 상기 퓨즈 링크는 실질적으로 동일한 높이에 형성될 수 있다.According to one embodiment, further comprising a MOS transistor comprising a semiconductor substrate and a gate electrode formed on the semiconductor substrate, the gate electrode is formed of the first metal material, the gate electrode and the fuse link is substantially It can be formed at the same height.
일 실시예에 따르면, 반도체 기판 및 상기 반도체 기판과 이격되어 형성된 금속 배선들을 더 포함하되, 상기 금속 배선들은 상기 제 1 금속 물질로 형성되고, 상기 금속 배선들 및 상기 퓨즈 링크는 실질적으로 동일한 높이에 형성될 수 있다. According to one embodiment, further comprising a semiconductor substrate and metal wires formed spaced apart from the semiconductor substrate, the metal wires are formed of the first metal material, and the metal wires and the fuse link are substantially at the same height. Can be formed.
일 실시예에 따르면, 상기 이-퓨즈 구조체는 상기 퓨즈 링크에 프로그램 전류를 공급하여 프로그램 가능하며, 상기 프로그램 전류가 공급될 때, 상기 더미 금속 플러그는 상기 퓨즈 링크 내의 온도 구배를 변화시킬 수 있다.According to one embodiment, the e-fuse structure is programmable by supplying a program current to the fuse link, and when the program current is supplied, the dummy metal plug may change a temperature gradient in the fuse link.
일 실시예에 따르면, 상기 퓨즈 링크는 상기 더미 금속 플러그와 접촉하는 제 1 영역과 상기 캡핑 유전막과 접촉하는 제 2 영역을 포함하되, 상기 프로그램 전류가 공급될 때, 상기 퓨즈 링크의 상기 제 2 영역에서 최대 온도를 가질 수 있다.According to one embodiment, the fuse link includes a first region in contact with the dummy metal plug and a second region in contact with the capping dielectric layer, when the program current is supplied, the second region of the fuse link Can have a maximum temperature at
일 실시예에 따르면, 상기 퓨즈 링크는 상기 더미 금속 플러그와 접촉하는 제 1 영역과 상기 캡핑 유전막과 접촉하는 제 2 영역을 포함하되, 상기 이-퓨즈 구조체는 상기 퓨즈 링크에 프로그램 전류를 공급하여 프로그램 가능하며, 상기 프로그램 전류가 공급될 때, 상기 퓨즈 링크의 상기 제 1 영역에서 전자적 이동 현상에 의한 제 1 전자적 구동력과 상기 퓨즈 링크의 상기 제 2 영역에서 전자적 이동 현상에 의한 제 2 전자적 구동력이 서로 다를 수 있다.According to one embodiment, the fuse link includes a first region in contact with the dummy metal plug and a second region in contact with the capping dielectric film, wherein the e-fuse structure supplies a program current to the fuse link to program When the program current is supplied, the first electronic driving force due to the electronic movement phenomenon in the first region of the fuse link and the second electronic driving force due to the electronic movement phenomenon in the second region of the fuse link are can be different.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치의 이-퓨즈 구조체는 애노드와 캐소드 사이에 연결되며, 제 1 금속 물질로 이루어진 퓨즈 링크, 상기 애노드, 상기 캐소드 및 상기 퓨즈 링크를 덮는 층간 절연막, 상기 퓨즈 링크의 상부면과 상기 층간 절연막 사이에 배치되며, 상기 층간 절연막과 다른 절연 물질로 이루어진 캡핑 유전막, 및 상기 층간 절연막 및 상기 캡핑 유전막을 관통하여 상기 퓨즈 링크의 일부분과 접촉하는 더미 금속 플러그로서, 상기 더미 금속 플러그는 금속층 및 상기 금속층과 상기 퓨즈 링크 사이에 개재된 배리어 금속층을 포함하되, 상기 배리어 금속층은 상기 제 1 금속 물질과 다른 제 2 금속 물질로 이루어질 수 있다.In order to achieve the problem to be solved, the e-fuse structure of the semiconductor device according to another embodiment of the present invention is connected between the anode and the cathode, and a fuse link made of a first metal material, the anode, the cathode and the fuse An interlayer insulating film covering the link, a capping dielectric film formed between the upper surface of the fuse link and the interlayer insulating film, and made of a dielectric material different from the interlayer insulating film, and a portion of the fuse link through the interlayer insulating film and the capping dielectric film As a dummy metal plug in contact, the dummy metal plug includes a metal layer and a barrier metal layer interposed between the metal layer and the fuse link, wherein the barrier metal layer may be made of a second metal material different from the first metal material.
일 실시예에 따르면, 상기 제 1 금속 물질의 전기적 전도율(electrical conductivity)이 상기 제 2 금속 물질의 전기적 전도율보다 클 수 있다.According to an embodiment, the electrical conductivity of the first metal material may be greater than the electrical conductivity of the second metal material.
일 실시예에 따르면, 상기 제 1 금속 물질은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금 중에서 선택된 적어도 하나로 이루어지며, 상기 제 2 금속 물질은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, 또는 WN 중 선택된 어느 하나이거나 이들의 조합으로 이루어질 수 있다.According to one embodiment, the first metal material is made of at least one selected from tungsten (W), aluminum (Al), copper (Cu), or copper alloy, and the second metal material is Ta, TaN, TaSiN, Ti , TiN, TiSiN, W, or any one selected from WN or a combination thereof.
일 실시예에 따르면, 상기 배리어 금속층은 상기 금속층의 하부면 및 측벽들을 덮을 수 있다.According to an embodiment, the barrier metal layer may cover the lower surface and side walls of the metal layer.
일 실시예에 따르면, 상기 배리어 금속층은 상기 금속층의 하부면에서 보다 상기 금속층의 측벽들에 두껍게 형성될 수 있다.According to one embodiment, the barrier metal layer may be formed thicker on the sidewalls of the metal layer than on the lower surface of the metal layer.
일 실시예에 따르면, 상기 이-퓨즈 구조체는 상기 퓨즈 링크에 프로그램 전류를 공급하여 프로그램 가능하며, 상기 프로그램 전류가 공급될 때, 상기 애노드와 상기 금속 더미 플러그 사이의 상기 퓨즈 링크에 보이드가 형성될 수 있다.According to one embodiment, the e-fuse structure is programmable by supplying a program current to the fuse link, and when the program current is supplied, a void is formed in the fuse link between the anode and the metal dummy plug. You can.
일 실시예에 따르면, 상기 보이드와 상기 애노드 사이의 거리보다 상기 보이드와 상기 더미 금속 플러그 사이의 거리가 작을 수 있다.According to an embodiment, a distance between the void and the dummy metal plug may be smaller than a distance between the void and the anode.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 이-퓨즈 구조체는 하부막의 상부면에 배치된 캐소드 패턴, 상기 하부막의 상기 상부면으로부터 제 1 높이에 배치된 애노드 패턴, 상기 하부막의 상기 상부면으로부터 상기 제 1 높이보다 작은 제 2 높이에 배치며, 상기 캐소드 패턴과 상기 애노드 패턴에 직렬적으로 연결된 퓨즈 링크, 및 상기 애노드 패턴의 일부분과 접촉되는 더미 금속 플러그로서, 상기 더미 금속 플러그는 금속층 및 상기 금속층과 상기 애노드 패턴 사이에 개재된 배리어 금속층을 포함하되, 상기 애노드 패턴은 제 1 금속 물질로 형성되고, 상기 배리어 금속층은 상기 제 1 금속 물질과 다른 제 2 금속 물질로 형성될 수 있다.In order to achieve the object to be solved, the e-fuse structure of a semiconductor device according to another embodiment of the present invention includes a cathode pattern disposed on an upper surface of a lower layer and an anode disposed at a first height from the upper surface of the lower layer A pattern, a fuse link disposed in a second height smaller than the first height from the upper surface of the lower layer, the fuse link connected in series to the cathode pattern and the anode pattern, and a dummy metal plug in contact with a portion of the anode pattern , The dummy metal plug includes a metal layer and a barrier metal layer interposed between the metal layer and the anode pattern, wherein the anode pattern is formed of a first metal material, and the barrier metal layer is a second metal different from the first metal material. It can be formed of materials.
일 실시예에 따르면, 상기 제 1 금속 물질의 전기적 전도율(electrical conductivity)이 상기 제 2 금속 물질의 전기적 전도율보다 클 수 있다.According to an embodiment, the electrical conductivity of the first metal material may be greater than the electrical conductivity of the second metal material.
일 실시예에 따르면, 상기 제 1 금속 물질은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금 중에서 선택된 적어도 하나로 이루어지며, 상기 제 2 금속 물질은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, 또는 WN 중 선택된 어느 하나이거나 이들의 조합으로 이루어질 수 있다.According to one embodiment, the first metal material is made of at least one selected from tungsten (W), aluminum (Al), copper (Cu), or copper alloy, and the second metal material is Ta, TaN, TaSiN, Ti , TiN, TiSiN, W, or any one selected from WN or a combination thereof.
일 실시예에 따르면, 상기 퓨즈 링크와 상기 캐소드 패턴을 연결하는 제 1 콘택 플러그, 및 상기 퓨즈 링크와 상기 애노드 패턴을 연결하는 제 2 콘택 플러그를 더 포함하되, 상기 제 1 및 제 2 콘택 플러그들은, 평면적 관점에서 서로 다른 위치에 배치되며, 상기 더미 금속 플러그는, 평면적 관점에서, 상기 제 2 콘택 플러그에 인접하게 배치될 수 있다.According to one embodiment, the first contact plug for connecting the fuse link and the cathode pattern, and further comprising a second contact plug for connecting the fuse link and the anode pattern, wherein the first and second contact plugs , Disposed at different positions in a planar view, and the dummy metal plug may be arranged adjacent to the second contact plug in a planar view.
일 실시예에 따르면, 상기 애노드 패턴은 제 1 방향으로 연장되는 제 1 부분들 및 상기 제 1 방향에 수직한 제 2 방향으로 연장되되, 상기 제 1 부분들과 연결된 제 2 부분들을 포함한다.According to one embodiment, the anode pattern includes first portions extending in a first direction and second portions extending in a second direction perpendicular to the first direction and connected to the first portions.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 이-퓨즈 구조체는 애노드와 캐소드 사이에 연결되며, 프로그램 전류를 공급하여 프로그램 가능한 퓨즈 링크, 및 상기 퓨즈 링크의 일부분과 접촉하는 더미 금속 플러그를 포함하되, 상기 퓨즈 링크는 제 1 금속 물질을 포함하며, 상기 더미 금속 플러그는 상기 제 1 금속 물질과 다른 제 2 금속 물질을 포함하며, 상기 퓨즈 링크에 프로그램 전류가 공급될 때, 상기 더미 금속 플러그는 상기 퓨즈 링크 내 전자적 이동에 의한 전자적 구동력 및 상기 퓨즈 링크 내 열적 이동에 의한 열적 구동력을 변화시킬 수 있다.In order to achieve the above-mentioned problem, an e-fuse structure of a semiconductor device according to another embodiment of the present invention is connected between an anode and a cathode, and a programmable fuse link is supplied by supplying a program current, and a part of the fuse link And a dummy metal plug in contact with the fuse link, wherein the fuse link includes a first metal material, the dummy metal plug includes a second metal material different from the first metal material, and a program current is supplied to the fuse link. When possible, the dummy metal plug may change an electronic driving force due to electronic movement within the fuse link and a thermal driving force due to thermal movement within the fuse link.
일 실시예에 따르면, 상기 더미 금속 플러그는 금속층 및 상기 금속층과 상기 퓨즈 링크 사이에 개재된 배리어 금속층을 포함하되, 상기 배리어 금속층은 상기 제 2 금속 물질로 형성될 수 있다.According to one embodiment, the dummy metal plug includes a metal layer and a barrier metal layer interposed between the metal layer and the fuse link, wherein the barrier metal layer may be formed of the second metal material.
일 실시예에 따르면, 상기 제 1 금속 물질의 전기적 전도율이 상기 제 2 금속 물질의 전기적 전도율보다 클 수 있다.According to one embodiment, the electrical conductivity of the first metal material may be greater than the electrical conductivity of the second metal material.
일 실시예에 따르면, 상기 퓨즈 링크에 상기 프로그램 전류가 공급될 때, 상기 전자적 구동력과 상기 열적 구동력이 합해진 총 구동력은 상기 애노드와 상기 더미 금속 플러그 사이에서 최대치를 가질 수 있다. According to an embodiment, when the program current is supplied to the fuse link, the total driving force combined with the electronic driving force and the thermal driving force may have a maximum value between the anode and the dummy metal plug.
일 실시예에 따르면, 상기 애노드, 상기 캐소드 및 상기 퓨즈 링크를 덮는 층간 절연막, 및 상기 퓨즈 링크의 상부면과 상기 층간 절연막 사이에 배치되며, 상기 층간 절연막과 다른 절연 물질로 이루어진 캡핑 유전막을 더 포함하되, 상기 퓨즈 링크는 상기 더미 금속 플러그와 접촉하는 제 1 영역과 상기 캡핑 유전막과 접촉하는 제 2 영역을 포함한다.According to one embodiment, the anode, the cathode and the interlayer insulating film covering the fuse link, and disposed between the upper surface of the fuse link and the interlayer insulating film, the interlayer insulating film and a capping dielectric film made of another insulating material further comprises However, the fuse link includes a first region contacting the dummy metal plug and a second region contacting the capping dielectric layer.
일 실시예에 따르면, 상기 퓨즈 링크의 상기 제 1 영역에서 전자적 이동 현상에 의한 제 1 전자적 구동력은, 상기 퓨즈 링크의 상기 제 2 영역에서 전자적 이동 현상에 의한 제 2 전자적 구동력보다 작을 수 있다.According to an embodiment, the first electronic driving force due to the electronic movement phenomenon in the first region of the fuse link may be less than the second electronic driving force due to the electronic movement phenomenon in the second region of the fuse link.
일 실시예에 따르면, 상기 퓨즈 링크에 상기 프로그램 전류가 공급될 때, 상기 퓨즈 링크의 상기 제 2 영역에서 최대 온도를 가질 수 있다.According to an embodiment, when the program current is supplied to the fuse link, it may have a maximum temperature in the second region of the fuse link.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the detailed description and drawings.
본 발명의 실시예들에 따르면, 제 1 금속 물질로 이루어진 퓨즈 링크에 제 2 금속 물질을 포함하는 더미 금속 플러그를 부착함으로써, 이-퓨즈 구조체를 프로그램할 때, 퓨즈 링크의 온도 구배 및 전자적 이동에 의한 구동력을 조절할 수 있다. 온도 구배 및 전자적 이동에 의한 구동력을 조절함에 따라 퓨즈 링크에 가해지는 총 구동력을 증가시킬 수 있으므로, 저전압에서 이-퓨즈 구조체를 프로그램하는 것이 가능할 수 있다. 또한, 더미 금속 플러그의 부피, 접촉 면적, 또는 개수 등을 조절하여 퓨즈 링크에 가해지는 총 구동력을 제어할 수 있다. 나아가, 더미 금속 플러그의 위치에 따라 이-퓨즈 구조체의 프로그램시 보이드가 형성되는 위치를 제어할 수 있다. According to embodiments of the present invention, by attaching a dummy metal plug comprising a second metal material to a fuse link made of a first metal material, when programming the e-fuse structure, the temperature gradient and electronic movement of the fuse link The driving force by can be adjusted. Since it is possible to increase the total driving force applied to the fuse link by adjusting the driving force due to the temperature gradient and electronic movement, it may be possible to program the e-fuse structure at a low voltage. In addition, the total driving force applied to the fuse link can be controlled by adjusting the volume, contact area, or number of dummy metal plugs. Furthermore, according to the position of the dummy metal plug, it is possible to control a position where voids are formed during programming of the e-fuse structure.
도 1은 본 발명의 실시예들에 따른 이-퓨즈 구조체의 프로그램 과정에서 전자적 이동의 효과를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 이-퓨즈 구조체의 프로그램 과정에서 열적 이동 효과를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예들에 따른 이-퓨즈 구조체의 프로그램 과정에서 열적 이동 및 전자적 이동의 효과를 설명하기 위한 도면이다.
도 4a는 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 평면도이다.
도 4b는 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 단면도로서, 도 4a의 I-I'선 및 II-II'선을 따라 자른 단면들이다.
도 5는 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 프로그램 과정에서 전자적 이동의 효과를 설명하기 위한 도면이다.
도 6은 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 프로그램 과정에서 열적 이동 효과를 설명하기 위한 도면이다.
도 7은 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 프로그램 과정에서 열적 이동 및 전자적 이동의 효과를 설명하기 위한 도면이다.
도 8a 내지 도 8c는 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 변형례들을 나타내는 도면들이다.
도 9a 및 도 10a는 본 발명의 제 2 실시예에 따른 이-퓨즈 구조체의 평면도들이다.
도 9b 및 도 10b는 본 발명의 제 2 실시예에 따른 이-퓨즈 구조체의 단면도들로서, 각각 도 9a 및 도 10a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다.
도 9c 및 도 10c는 본 발명의 제 2 실시예에 따른 이-퓨즈 구조체의 변형례를 나타낸다.
도 11a 및 도 12a는 본 발명의 제 2 실시예에 따른 이-퓨즈 구조체의 프로그램 과정에서 열적 이동 효과를 설명하기 위한 도면들이다.
도 11b 및 도 12b는 본 발명의 제 2 실시예들에 따른 이-퓨즈 구조체의 프로그램 과정에서 열적 이동 및 전자적 이동의 효과를 설명하기 위한 도면들이다.
도 13a 및 도 14a는 본 발명의 제 3 실시예에 따른 이-퓨즈 구조체의 평면도들이다.
도 13b 및 도 14b는 본 발명의 제 3 실시예에 따른 이-퓨즈 구조체의 단면도들로서, 각각 도 13a 및 도 14a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다.
도 15a는 본 발명의 제 4 실시예에 따른 이-퓨즈 구조체의 평면도이다.
도 15b는 본 발명의 제 4 실시예에 따른 이-퓨즈 구조체의 단면도들로서, 도 15a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다.
도 16a는 본 발명의 제 5 실시예에 따른 이-퓨즈 구조체를 나타내는 평면도이다.
도 16b는 본 발명의 제 5 실시예에 따른 이-퓨즈 구조체를 나타내는 단면도로서, 도 16a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다.
도 17a는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 평면도이다.
도 17b는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 단면도들로서, 도 17a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다.
도 18a는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 평면도이다.
도 18b는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 단면도들로서, 도 18a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다.
도 19는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 변형례를 나타낸다.
도 20a, 도 20b, 도 21a, 및 도 21b는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 또 다른 변형례를 나타낸다.
도 22 및 도 23은은 본 발명의 제 7 실시예에 따른 이-퓨즈 구조체의 다양한 실시예들을 나타내는 단면도들이다.
도 24a 및 도 24b는 본 발명의 제 8 실시예에 따른 이-퓨즈 구조체의 다양한 실시예들을 나타내는 사시도들이다.
도 25a 내지 도 25c는 본 발명의 실시예들에 따른 이-퓨즈 구조체를 포함하는 반도체 장치의 단면도들이다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명의 일 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 28은 본 발명에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다. 1 is a view for explaining the effect of electronic movement in the course of programming an e-fuse structure according to embodiments of the present invention.
2 is a view for explaining the effect of thermal movement in the course of programming an e-fuse structure according to embodiments of the present invention.
3 is a view for explaining the effect of thermal movement and electronic movement in the program process of the e-fuse structure according to embodiments of the present invention.
4A is a plan view of an e-fuse structure according to a first embodiment of the present invention.
4B is a cross-sectional view of the e-fuse structure according to the first embodiment of the present invention, and is a cross-sectional view taken along line I-I 'and II-II' of FIG. 4A.
5 is a view for explaining the effect of electronic movement in the course of programming the e-fuse structure according to the first embodiment of the present invention.
6 is a view for explaining the effect of thermal movement in the course of programming the e-fuse structure according to the first embodiment of the present invention.
7 is a view for explaining the effect of thermal movement and electronic movement in the program process of the e-fuse structure according to the first embodiment of the present invention.
8A to 8C are diagrams illustrating modifications of the e-fuse structure according to the first embodiment of the present invention.
9A and 10A are plan views of an e-fuse structure according to a second embodiment of the present invention.
9B and 10B are cross-sectional views of the e-fuse structure according to the second embodiment of the present invention, respectively, and show cross-sections taken along lines I-I 'and II-II' in FIGS.
9C and 10C show modified examples of the e-fuse structure according to the second embodiment of the present invention.
11A and 12A are diagrams for describing a thermal movement effect in a program process of an e-fuse structure according to a second embodiment of the present invention.
11B and 12B are diagrams for explaining the effects of thermal movement and electronic movement in the programming process of the e-fuse structure according to the second embodiments of the present invention.
13A and 14A are plan views of an e-fuse structure according to a third embodiment of the present invention.
13B and 14B are cross-sectional views of an e-fuse structure according to a third embodiment of the present invention, respectively, and show cross-sections taken along lines I-I 'and II-II' of FIGS. 13A and 14A, respectively.
15A is a plan view of an e-fuse structure according to a fourth embodiment of the present invention.
15B is a cross-sectional view of the e-fuse structure according to the fourth embodiment of the present invention, and shows a cross-section taken along line I-I 'and II-II' of FIG. 15A.
16A is a plan view showing an e-fuse structure according to a fifth embodiment of the present invention.
16B is a cross-sectional view showing an e-fuse structure according to a fifth embodiment of the present invention, and shows a cross-section taken along line I-I 'and II-II' of FIG. 16A.
17A is a plan view of an e-fuse structure according to a sixth embodiment of the present invention.
17B is a cross-sectional view of the e-fuse structure according to the sixth embodiment of the present invention, and shows a cross-section taken along the line I-I 'and II-II' of FIG. 17A.
18A is a plan view of an e-fuse structure according to a sixth embodiment of the present invention.
18B is a cross-sectional view of the e-fuse structure according to the sixth embodiment of the present invention, and shows a cross-section along the line I-I 'and II-II' of FIG. 18A.
19 shows a modification of the e-fuse structure according to the sixth embodiment of the present invention.
20A, 20B, 21A, and 21B show another modification of the e-fuse structure according to the sixth embodiment of the present invention.
22 and 23 are cross-sectional views illustrating various embodiments of an e-fuse structure according to a seventh embodiment of the present invention.
24A and 24B are perspective views illustrating various embodiments of the e-fuse structure according to the eighth embodiment of the present invention.
25A to 25C are cross-sectional views of a semiconductor device including an e-fuse structure according to embodiments of the present invention.
26 is a schematic block diagram illustrating an example of a memory system including a semiconductor device according to embodiments of the present invention.
27 is a schematic block diagram illustrating an example of a memory card having a semiconductor device according to an embodiment of the present invention.
28 is a schematic block diagram showing an example of an information processing system equipped with a semiconductor device according to the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be clarified with reference to embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and only the present embodiments allow the disclosure of the present invention to be complete, and the general knowledge in the art to which the present invention pertains. It is provided to fully inform the holder of the scope of the invention, and the invention is only defined by the scope of the claims. The same reference numerals throughout the specification refer to the same components.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for describing the embodiments and is not intended to limit the present invention. In this specification, the singular form also includes the plural form unless otherwise specified in the phrase. As used herein, 'comprises' and / or 'comprising' refers to the elements, steps, operations and / or elements mentioned above, the presence of one or more other components, steps, operations and / or elements. Or do not exclude additions.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, embodiments described herein will be described with reference to cross-sectional views and / or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for effective description of technical content. Therefore, the shape of the exemplary diagram may be modified by manufacturing technology and / or tolerance. Accordingly, the embodiments of the present invention are not limited to the specific shapes shown, but also include changes in shapes generated according to the manufacturing process. For example, the etched area illustrated at a right angle may be rounded or have a predetermined curvature. Accordingly, the regions illustrated in the figures have schematic properties, and the shapes of the regions illustrated in the figures are intended to illustrate specific shapes of regions of the device and are not intended to limit the scope of the invention.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 이-퓨즈 구조체에 대해 상세히 설명한다. Hereinafter, an e-fuse structure of a semiconductor device according to embodiments of the present invention will be described in detail with reference to the drawings.
도 1은 본 발명의 실시예들에 따른 이-퓨즈 구조체의 프로그램 과정에서 전자적 이동의 효과를 설명하기 위한 도면이다. 도 2는 본 발명의 실시예들에 따른 이-퓨즈 구조체의 프로그램 과정에서 열적 이동 효과를 설명하기 위한 도면이다. 1 is a view for explaining the effect of electronic movement in the course of programming an e-fuse structure according to embodiments of the present invention. 2 is a view for explaining the effect of thermal movement in the course of programming an e-fuse structure according to embodiments of the present invention.
도 1 및 도 2를 참조하면, 이-퓨즈 구조체는 캐소드(cathode; C), 애노드(anode; A) 및 캐소드(C)와 애노드(A)를 연결하는 퓨즈 링크(F)를 포함한다.1 and 2, the e-fuse structure includes a cathode (C), an anode (A), and a fuse link (F) connecting the cathode (C) and the anode (A).
이-퓨즈 구조체를 프로그램하는 것은 캐소드(C)와 애노드(A) 사이에 소정의 전압을 인가하여 퓨즈 링크(F)에 프로그램 전류를 제공하는 것을 포함한다. 이-퓨즈 구조체의 프로그램을 위해 캐소드(C)에 음의 전압이 인가되고, 애노드(A)에 양의 전압이 인가될 수 있다. 이에 따라, 퓨즈 링크(F) 내에서 캐소드(C)에서 애노드(A) 방향으로 전자 흐름이 발생할 수 있다. 퓨즈 링크(F) 내에서 전자들이 이동할 때, 전자들과 퓨즈 링크(F)를 구성하는 원자들이 충돌하여 원자들이 이동하는 전자적-이동(electromigration; EM) 현상이 발생할 수 있다. 퓨즈 링크(F) 내 전자적 이동에 의한 구동력(driving force)(즉, 전자적 구동력; FEM)은 도 1에 도시된 바와 같이, 퓨즈 링크(F) 내 위치에 상관 없이, 전 영역에 균일하게 제공될 수 있다.Programming the e-fuse structure includes applying a predetermined voltage between the cathode (C) and the anode (A) to provide a program current to the fuse link (F). For the programming of the e-fuse structure, a negative voltage may be applied to the cathode C, and a positive voltage may be applied to the anode A. Accordingly, electron flow may occur from the cathode C to the anode A in the fuse link F. When electrons move within the fuse link F, electrons and atoms constituting the fuse link F collide, and an electron migration (EM) phenomenon may occur. The driving force (ie, the electronic driving force; F EM ) due to the electronic movement in the fuse link F is uniformly provided in all regions regardless of the position in the fuse link F, as shown in FIG. 1. Can be.
이에 더하여, 퓨즈 링크(F)는 텅스텐, 알루미늄 및 구리와 같은 금속성 물질로 형성될 수 있으며, 이러한 퓨즈 링크(F)에 프로그램 전류가 제공되면 프로그램 전류에 의해 퓨즈 링크(F)에서 줄열(Joule's heat)이 발생할 수 있다. 프로그램 전류에 의해 발생되는 줄열은, 도 2에 도시된 바와 같이, 퓨즈 링크(F) 내에서 불균일한 온도 분포(distribution)를 가질 수 있으며, 퓨즈 링크(F)의 중심 부분에서 온도가 가장 높을 수 있다. 이와 같이, 불균일한 온도 분포는 퓨즈 링크(F) 내에서 원자들의 열적 이동(thermomigration; TM1, TM2) 현상을 발생시킬 수 있다. 열적 이동 현상은 원자들이 퓨즈 링크(F)의 중심 부분에서 애노드(A) 방향으로 이동하는 제 1 열적 이동(TM1)과, 퓨즈 링크(F)의 중심 부분에서 캐소드(C) 방향으로 이동하는 제 2 열적 이동(TM2)을 포함한다. In addition, the fuse link F may be formed of a metallic material such as tungsten, aluminum, and copper, and when a program current is provided to the fuse link F, Joule's heat is generated in the fuse link F by the program current. ) May occur. Joule heat generated by the program current may have a non-uniform temperature distribution in the fuse link F, as shown in FIG. 2, and the temperature in the central portion of the fuse link F may be highest. have. As such, the non-uniform temperature distribution may cause thermal migration (TM1, TM2) of atoms in the fuse link F. The thermal movement phenomenon includes the first thermal movement TM1 in which atoms move in the direction of the anode A from the central portion of the fuse link F and the cathode C moving in the center portion of the fuse link F. 2 thermal migration (TM2).
도 3은 본 발명의 실시예들에 따른 이-퓨즈 구조체의 프로그램 과정에서 열적 이동 및 전자적 이동의 효과를 설명하기 위한 도면이다.3 is a view for explaining the effect of thermal movement and electronic movement in the program process of the e-fuse structure according to embodiments of the present invention.
도 3의 A 곡선은 이-퓨즈 구조체를 프로그램할 때 퓨즈 링크 내 전자적 이동에 의한 구동력을 나타낸다. 도 3의 B 곡선은 이-퓨즈 구조체를 프로그램할 때 퓨즈 링크 내 온도 분포를 미분하여 나타낸 열적 이동에 의한 구동력을 나타낸다. 도 3의 C 곡선은 열적 이동과 전자적 이동의 조합(combine)에 의한 총 구동력을 나타낸다. The curve A of FIG. 3 represents the driving force by electronic movement in the fuse link when programming the e-fuse structure. The B curve of FIG. 3 represents the driving force due to thermal movement, which is differentiated by temperature distribution in the fuse link when programming the e-fuse structure. The C curve of FIG. 3 represents the total driving force by a combination of thermal and electronic movements.
도 3을 참조하면, 퓨즈 링크 내 전자적 이동에 의한 구동력(즉, 전자적 구동력; FEM)은 퓨즈 링크 내 위치에 상관 없이, 전 영역에 균일하게 제공될 수 있다. 그리고, 퓨즈 링크는 불균일한 온도 분포를 가지므로, 퓨즈 링크의 중심 부분 양측에서 서로 반대되는 열적 이동에 의한 구동력(즉, 열적 구동력; FTM)이 작용할 수 있다. Referring to FIG. 3, the driving force due to electronic movement in the fuse link (ie, the electronic driving force; F EM ) may be uniformly provided in all regions regardless of the position in the fuse link. In addition, since the fuse link has a non-uniform temperature distribution, the driving force (ie, thermal driving force; F TM ) by thermal movement opposite to each other on both sides of the central portion of the fuse link may act.
애노드와 퓨즈 링크의 중심 부분 사이에서, 전자적 이동(EM)에 의한 원자들의 이동 방향과 제 1 열적 이동(TM1)에 의한 원자들의 이동 방향은 동일하므로, 전자적 구동력과 열적 구동력이 합해져서(combined) 퓨즈 링크 내 가해지는 총 구동력(FEM+TM)이 증가될 수 있다. 이와 달리, 캐소드와 퓨즈 링크의 중심 부분 사이에서, 전자적 이동(EM)에 의한 원자들의 이동 방향과 제 2 열적 이동(TM2)에 의한 원자들의 이동 방향이 반대이므로, 전자적 구동력과 열적 구동력이 합해져서 퓨즈 링크 내 가해지는 총 구동력(FEM + TM)이 감소될 수 있다. 즉, 도 3에 도시된 바와 같이, 퓨즈 링크 내 불균일한 온도 분포에 의해 열적 구동력과 전자적 구동력이 합해져서 플럭스 다이버젼스(flux divergence, 다시 말해, 불균일한 원자 흐름(non-uniform atomic flow rates))이 발생할 수 있다. 그리고, 플럭스 다이버젼스가 발생하는 영역에서 원자들이 공핍되거나 축적될 수 있다. 상세하게, 퓨즈 링크의 소정영역에서 나아가는 원자들의 플럭스(out-flowing flux)가 들어오는 원자들의 플럭스(in-flowing flux)보다 크면, 원자들이 공핍되어 보이드(void)가 형성될 수 있다. 이와 반대로, 퓨즈 링크의 소정 영역에서 들어오는 플럭스가 나아가는 플럭스보다 크면 원자들이 축적되어 힐록(hilllocks)이 형성될 수 있다. 이와 같이, 플럭스 다이버젼스에 의한 보이드 형성은 퓨즈 링크의 저항을 증가시키며, 퓨즈 링크의 저항 증가에 의해 이-퓨즈 구조체가 프로그램될 수 있다.Between the anode and the central portion of the fuse link, the direction of movement of atoms by the electromagnetic movement (EM) and the direction of movement of atoms by the first thermal movement (TM1) are the same, so the electronic driving force and the thermal driving force are combined (combined). The total driving force F EM + TM applied in the fuse link may be increased. On the other hand, between the cathode and the central portion of the fuse link, since the direction of movement of atoms by the electron movement (EM) and the direction of movement of atoms by the second thermal movement (TM2) are opposite, the electronic driving force and the thermal driving force are combined, The total driving force (F EM + TM ) applied in the fuse link can be reduced. That is, as shown in FIG. 3, the thermal driving force and the electronic driving force are combined by the non-uniform temperature distribution in the fuse link, and thus, flux divergence, that is, non-uniform atomic flow rates. ) May occur. In addition, atoms may deplete or accumulate in a region where flux divergence occurs. In detail, if the flux of atoms advancing from a predetermined region of the fuse link is greater than the flux of incoming atoms (in-flowing flux), atoms may deplete and voids may be formed. Conversely, when the flux coming from a certain region of the fuse link is larger than the traveling flux, atoms accumulate and hilllocks can be formed. Thus, void formation by flux diversification increases the resistance of the fuse link, and the e-fuse structure can be programmed by increasing the resistance of the fuse link.
이와 같이, 이 퓨즈 구조체를 프로그램할 때, 퓨즈 링크 내에 큰 플럭스 다이버젼스를 제공할수록 원자들의 공핍에 의한 보이드 형성이 빨라질 수 있다. 이에 따라, 본 발명의 실시예들에서는 퓨즈 링크에 제공되는 총 구동력을 조절하여 큰 플럭스 다이버젼스를 제공할 수 있는 방법을 개시한다. As such, when programming this fuse structure, the larger the flux divergence within the fuse link, the faster void formation due to depletion of atoms can occur. Accordingly, embodiments of the present invention disclose a method capable of providing a large flux divergence by adjusting the total driving force provided to the fuse link.
도 4a는 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 평면도이다. 도 4b는 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 단면도로서, 도 4a의 I-I'선 및 II-II'선을 따라 자른 단면들이다.4A is a plan view of an e-fuse structure according to a first embodiment of the present invention. 4B is a cross-sectional view of the e-fuse structure according to the first embodiment of the present invention, and is a cross-sectional view taken along line I-I 'and II-II' of FIG. 4A.
도 4a 및 도 4b를 참조하면, 이-퓨즈 구조체는 하부막(10) 상에 형성되는 금속막(20), 금속막(20)의 상부면을 덮는 캡핑 유전막(30), 및 캡핑 유전막(30) 상의 층간 절연막(40)을 포함할 수 있다. 여기서, 금속막은 캐소드(20c), 애노드(20a), 캐소드(20c)와 애노드(20a)를 연결하는 퓨즈 링크(20f)를 구성할 수 있다. 나아가, 이 실시예에 따른 이-퓨즈 구조체는 더미 퓨즈 링크(20f)의 일부분과 접촉되는 더미 금속 플러그(50)를 포함한다. 4A and 4B, The e-fuse structure includes a
하부막(10)은 절연성 박막일 수 있으며, 반도체 기판 상에 형성되어 활성영역들을 한정하는 소자분리막 패턴 또는 트랜지스터들 상에 형성되어 금속 배선들을 지지하는 층간 절연막(40)들 중의 하나일 수 있다. The
금속막(20)은 캐소드(20c), 애노드(20a) 및 퓨즈 링크(20f)를 구성하는 박막일 수 있다. 일 실시예에 따르면, 금속막(20)은 제 1 금속 물질로 이루어질 수 있다. 예를 들어, 금속막(20)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금으로 이루어질 수 있다. 여기서, 구리 합금은 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr을 포함한다. The
애노드(20a), 캐소드(20c) 및 퓨즈 링크(20f)는 하부막(10) 상에 금속막(20)을 증착하고 패터닝하여 형성될 수 있다. 이와 달리, 애노드(20a), 캐소드(20c) 및 퓨즈 링크(20f)는 절연막 내에 트렌치를 형성하고 트렌치를 금속 물질을 채우는 다마신(damascene) 방법을 이용하여 형성될 수 있다. 상세하게, 퓨즈 링크(20f)는 일방향으로 연장될 수 있으며, 퓨즈 링크(20f) 일측 끝단에 애노드(20a)가 연결되고, 퓨즈 링크(20f)의 타측 끝단에 캐소드(20c)가 연결될 수 있다. 애노드(20a) 및 캐소드(20c)는 퓨즈 링크(20f)보다 큰 폭을 가질 수 있다. 도면에는 애노드(20a)와 캐소드(20c)가 대칭적으로 형성되는 것을 도시하였으나, 이와 달리, 애노드(20a)와 캐소드(20c)는 비대칭적으로 형성될 수 있다. The
일 실시예에서, 퓨즈 링크(20f)는 더미 금속 플러그(50)와 퓨즈 링크(20f)가 접촉되는 제 1 영역(R1)과, 애노드(20a)와 더미 금속 플러그(50) 사이에서 캡핑 유전막(30)과 퓨즈 링크(20f)가 접촉되는 제 2 영역(R2), 및 캐소드(20c)와 더미 금속 플러그(50) 사이에서 캡핑 유전막(30)과 퓨즈 링크(20f)가 접촉되는 제 3 영역(R3)을 포함한다. In one embodiment, the
캡핑 유전막(30)은 층간 절연막(40)과 퓨즈 링크(20f)의 상부면 사이에 개재될 수 있다. 캡핑 유전막(30)은 하부막(10) 및 층간 절연막(40)과 다른 절연 물질로 형성될 수 있으며, 균일한 두께를 가지면서 퓨즈 링크(20f)의 상부면을 컨포말하게 덮을 수 있다. 예를 들어, 캡핑 유전막(30)은 SiO2, SiON, Si3N4, SiCN, SiC, 및 SiCN 중에서 선택되는 어느 하나의 물질로 형성될 수 있다. 층간 절연막(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수 있다.The capping
더미 금속 플러그(50)는 캡핑 유전막(30) 및 층간 절연막(40)을 관통하여 퓨즈 링크(20f)의 일부분을 노출시키는 더미 콘택 홀을 형성한 후에, 더미 콘택 홀 내에 금속 물질을 충진시켜 형성될 수 있다. 일 실시예에서, 더미 금속 플러그(50)는 퓨즈 링크(20f)의 중심 부분에 배치되며, 더미 금속 플러그(50)는 퓨즈 링크(20f)의 상부면과 접촉할 수 있다. 더미 금속 플러그(50)의 하부 폭은 퓨즈 링크(20f)의 상부 폭보다 클 수 있으며, 더미 금속 플러그(50)의 상부 폭은 더미 금속 플러그(50)의 하부폭보다 클 수 있다. The
상세하게, 더미 금속 플러그(50)는 금속층(53) 및 금속층(53)과 퓨즈 링크(20f) 사이에 개재된 배리어 금속층(51)을 포함한다. 배리어 금속층(51)은 금속층(53)의 하부면에서 측벽들로 연장되며, 일 실시예에서, 배리어 금속층(51)은 금속층(53)의 측벽 및 바닥면 상에서 균일한 두께를 가질 수 있다. 배리어 금속층(51)은 금속층(53)을 구성하는 금속 물질이 주변의 층간 절연막(40)으로 확산되는 것을 방지할 수 있는 물질로 형성된다. 일 실시예에서, 배리어 금속층(51)은 퓨즈 링크(20f)를 구성하는 제 1 금속 물질과 다른 제 2 금속 물질로 이루어질 수 있으며, 제 2 금속 물질의 전기적 전도율(electrical conductivity)이 제 1 금속 물질의 전기적 전도율보다 작을 수 있다. 예를 들어, 배리어 금속층(51)은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, 또는 WN 중에서 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. In detail, the
일 실시예에서, 금속층(53)은 배리어 금속층(51)을 구성하는 제 2 금속 물질과 다른 제 3 금속 물질로 이루어질 수 있다. 그리고, 금속층(53)은 퓨즈 링크(20f)를 구성하는 제 1 금속 물질과 동일할 수도 있으며, 이와 다를 수도 있다. 예를 들어, 금속층(53)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금에서 선택되는 적어도 어느 하나로 형성될 수 있다. 여기서, 구리 합금은 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr을 포함한다. In one embodiment, the
도 5는 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 프로그램 과정에서 전자적 이동의 효과를 설명하기 위한 도면이다. 도 6은 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 프로그램 과정에서 열적 이동 효과를 설명하기 위한 도면이다. 도 7은 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 프로그램 과정에서 열적 이동 및 전자적 이동의 효과를 설명하기 위한 도면이다. 5 is a view for explaining the effect of electronic movement in the course of programming the e-fuse structure according to the first embodiment of the present invention. 6 is a view for explaining the effect of thermal movement in the course of programming the e-fuse structure according to the first embodiment of the present invention. 7 is a view for explaining the effect of thermal movement and electronic movement in the program process of the e-fuse structure according to the first embodiment of the present invention.
도 5를 참조하면, 캐소드(20c)와 애노드(20a) 사이에 소정의 전압을 인가하여 이-퓨즈 구조체를 프로그램하는 것이 가능하다. 일 실시예에서, 이-퓨즈 구조체의 프로그램을 위해 캐소드(C)에 음의 전압이 인가되고, 애노드(A)에 양의 전압이 인가될 수 있으며, 더미 금속 플러그(50)는 전기적으로 플로팅(floating)될 수 있다. 캐소드(C)와 애노드(A) 사이에 소정의 전압차가 제공되어 퓨즈 링크(20f) 내에 프로그램 전류가 공급될 때, 캐소드(20c)에서 애노드(20a) 방향으로 전자 흐름이 발생할 수 있다. 그리고, 전자들이 이동하면서 퓨즈 링크(20f) 내의 원자들과 충돌하여 원자들이 이동하는 전자적 이동 현상이 발생할 수 있으며, 이러한 전자적 이동 현상은 주로 금속막의 표면을 따라 발생할 수 있다. 그리고, 전자적 이동 현상이 금속막의 표면을 따라 발생할 때, 퓨즈 링크(20f)와 접촉하는 물질에 따라 전자적 이동 현상에 의한 원자들의 구동력이 다를 수 있다. 즉, 앞에서 설명한 것처럼, 퓨즈 링크(20f)는 더미 금속 플러그(50)와 퓨즈 링크(20f)가 접촉되는 제 1 영역(R1)과, 더미 금속 플러그와 애노드(20a) 사이에서 캡핑 유전막과 퓨즈 링크(20f)가 접촉되는 제 2 영역, 및 더미 금속 플러그(50)와 캐소드(20c) 사이에서 캡핑 유전막((30)과 퓨즈 링크(20f)가 접촉되는 제 3 영역(R3)을 포함한다. 여기서, 전자적 이동 현상에 의한 원자들의 구동력은 제 1 영역(R1)과 제 2 영역(R2)에서 다를 수 있으며, 제 1 영역(R1)과 제 3 영역(R3)에서 다를 수 있다. 상세하게, 금속과 유전막이 접하는 제 2 영역(R2) 및 제 3 영역(R3)에서의 전자적 이동에 의한 제 1 전자적 구동력(EM1)보다 서로 다른 금속 물질이 접촉하는 제 1 영역(R1)에서의 전자적 이동에 의한 제 2 전자적 구동력(EM2)이 작을 수 있다. Referring to Figure 5, It is possible to program the e-fuse structure by applying a predetermined voltage between the
도 6을 참조하면, 이-퓨즈 구조체를 프로그램할 때, 퓨즈 링크(20f)에서 줄열(Joule's heat)이 발생할 수 있으며, 퓨즈 링크(20f) 내에 온도 구배가 불균일할 수 있다. 일 실시예에 따르면, 퓨즈 링크(20f)의 중심 부분에서 줄열이 가장 많이 발생하되, 더미 금속 플러그(50)와 퓨즈 링크(20f)가 접촉하는 제 1 영역(R1)에서 열이 확산되어 온도가 떨어질 수 있다. 즉, 더미 금속 플러그(50)가 퓨즈 링크(20f)와 접촉함에 따라, 퓨즈 링크(20f) 내 온도 구배가 변화될 수 있다. 상세하게, 이-퓨즈 구조체에 프로그램 전류가 제공될 때 더미 금속 플러그(50)로 인해 퓨즈 링크(20f) 내 온도의 최대치가 두 지점에서 나타날 수 있다. 즉, 퓨즈 링크(20f) 내 온도는 더미 금속 플러그(50) 양측의 제 2 및 제 3 영역들(R2, R3)에서 최대값을 가질 수 있다. Referring to Figure 6, When programming the e-fuse structure, Joule's heat may occur in the
도 7을 참조하면, A 곡선은 이-퓨즈 구조체를 프로그램할 때 퓨즈 링크 내 전자적 이동에 의한 구동력을 나타내며, B 곡선은 이-퓨즈 구조체를 프로그램할 때 퓨즈 링크 내 온도 분포를 미분하여 나타낸 열적 이동에 의한 구동력을 나타낸다. 그리고, C 곡선은 열적 이동과 전자적 이동의 중첩에 의한 총 구동력을 나타낸다. Referring to FIG. 7, the curve A represents the driving force due to electronic movement in the fuse link when programming the e-fuse structure, and the curve B represents the thermal movement represented by differentiating the temperature distribution in the fuse link when programming the e-fuse structure. Indicates the driving force. In addition, the C curve represents the total driving force due to the superposition of thermal and electronic movements.
일 실시예에 따르면, 더미 금속 플러그(50)로 인해 퓨즈 링크(20f) 내 온도의 최대치가 두 지점에서 나타날 수 있으며, 더미 금속 플러그(50) 아래에서 온도가 감소될 수 있다. 그리고, 더미 금속 플러그(50) 아래에서 전자 이동에 의한 구동력이 감소될 수 있다. 이러한 열적 구동력과 전자적 구동력의 중첩에 의한 총 구동력이 퓨즈 링크(20f)의 제 1 영역(R1)에서 급격하게(steep) 발생할 수 있다. 상세하게, 일 실시예에 따른 퓨즈 링크(20f) 내의 총 구동력(FEM + TM)의 기울기의 변화가 도 3을 참조하여 설명한 퓨즈 링크(20f) 내의 총 구동력(FEM + TM)의 기울기 변화보다 커질 수 있다. 즉, 더미 금속 플러그(50)가 접촉된 제 1 영역(R1)에서 플럭스 다이버젼스가 급격하게 발생하므로, 동일한 전압에서 이-퓨즈 구조체가 빠르게 프로그램 될 수 있다. 다시 말해, 저전압에 이-퓨즈 구조체를 프로그램하는 것이 가능할 수 있다. 그리고, 도 7에 도시된 바와 같이, 퓨즈 링크(20f) 내 총 구동력(FEM + TM)은 애노드와 인접한 더미 금속 플러그(50)의 일측의 퓨즈 링크(20f) 내에서 최대값을 가질 수 있다. 즉, 나아가는 플럭스가 급격하게 증가하므로 더미 금속 플러그(50)와 인접하는 퓨즈 링크(20f)의 제 2 영역(R2)에서 원자들이 빠르게 공핍되어 보이드(Void)가 형성될 수 있다. 다시 말해, 프로그램된 이-퓨즈 구조체는 애노드(20a)와 더미 금속 플러그(50) 사이에 보이드(V)를 가질 수 있으며, 보이드(V)와 더미 금속 플러그(50) 사이의 거리가 보이드(V)와 애노드(20a) 사이의 거리보다 작을 수 있다. According to an embodiment, the maximum value of the temperature in the
도 8a 내지 도 8c는 본 발명의 제 1 실시예에 따른 이-퓨즈 구조체의 변형례들을 나타내는 도면들이다.8A to 8C are diagrams illustrating modifications of the e-fuse structure according to the first embodiment of the present invention.
도 8a 내지 도 8c를 참조하면, 도 4b를 참조하여 설명한 바와 같이, 이-퓨즈 구조체는 캐소드(20c), 애노드(20a), 퓨즈 링크(20f) 및 더미 금속 플러그(50)를 포함한다. 또한, 퓨즈 링크(20f)는 더미 금속 플러그(50)와 퓨즈 링크(20f)가 접촉되는 제 1 영역(R1)과, 애노드(20a)와 더미 금속 플러그(50) 사이에서 캡핑 유전막(20)과 퓨즈 링크(20f)가 접촉되는 제 2 영역(R2), 및 캐소드(20c)와 더미 금속 플러그(50) 사이에서 캡핑 유전막(20)과 퓨즈 링크(20f)가 접촉되는 제 3 영역(R3)을 포함한다.8A to 8C, as described with reference to FIG. 4B, the e-fuse structure includes a
도 8a, 도 8b, 및 도 8c를 참조하면, 더미 금속 플러그(50)는 앞에서 설명한 바와 같이, 배리어 금속층(51) 및 금속층(53)을 포함하며, 더미 금속 플러그(50)의 바닥면이 퓨즈 링크(20f)의 상부면보다 아래에 위치할 수 있다. 그리고, 더미 금속 플러그(50)의 바닥면은 하부막(10)의 상부면과 이격될 수 있다. 즉, 퓨즈 링크(20f)의 제 1 영역(R1)에서의 두께가 퓨즈 링크(20f)의 제 2 및 제 3 영역들(R2, R3)에서의 두께보다 작을 수 있다. 또한, 도 8a 및 도 8b에 도시된 바와 같이, 더미 금속 플러그(50)의 하부 폭은 퓨즈 링크(20f)의 상부 폭보다 작을 수 있다. 나아가, 도 8b를 참조하면, 금속층(53)의 바닥면에서 배리어 금속층(51)의 두께가 금속층(53)의 측벽에서 배리어 금속층의 두께보다 두꺼울 수 있다. 8A, 8B, and 8C, the
도 8c에 도시된 실시예에 따르면, 더미 금속 플러그(50)는 라운드진 하부 모서리를 가질 수 있다. 그리고, 더미 금속 플러그(50)의 하부 폭이 퓨즈 링크(20f)의 상부 폭보다 클 수 있으며, 더미 금속 플러그(50)가 퓨즈 링크(20f)의 상부면 및 측벽들 일부를 덮을 수 있다. 즉, 배리어 금속층(51)이 퓨즈 링크(20f)의 상부면 및 측벽들 일부분과 직접 접촉할 수 있다. According to the embodiment shown in FIG. 8C, the
도 9a 및 도 10a는 본 발명의 제 2 실시예에 따른 이-퓨즈 구조체의 평면도들이다. 도 9b 및 도 10b는 본 발명의 제 2 실시예에 따른 이-퓨즈 구조체의 단면도들로서, 각각 도 9a 및 도 10a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다. 도 9c 및 도 10c는 본 발명의 제 2 실시예에 따른 이-퓨즈 구조체의 변형례를 나타낸다. 9A and 10A are plan views of an e-fuse structure according to a second embodiment of the present invention. 9B and 10B are cross-sectional views of the e-fuse structure according to the second embodiment of the present invention, respectively, showing cross-sections taken along lines I-I 'and II-II' of FIGS. 9A and 10A. 9C and 10C show modified examples of the e-fuse structure according to the second embodiment of the present invention.
제 2 실시예에 따르면, 이-퓨즈 구조체는 퓨즈 링크(20f)에 접속되는 더미 금속 플러그(50) 및 더미 금속 패턴(80)을 포함하며, 더미 금속 패턴(80)의 부피를 조절하여 이-퓨즈 구조체의 퓨징 성능을 조절할 수 있다. According to the second embodiment, the e-fuse structure includes a
도 9a, 도 9b, 도 10a, 및 도 10b를 참조하면, 이-퓨즈 구조체는 하부막(10) 상에 형성되는 금속막(20), 금속막(20)의 상부면을 덮는 캡핑 유전막(30), 및 캡핑 유전막(30) 상의 층간 절연막(40)을 포함할 수 있다. 여기서, 금속막(20)은 캐소드(20c), 애노드(20a), 캐소드(20c)와 애노드(20a)를 연결하는 퓨즈 링크(20f)를 구성할 수 있다. 나아가, 이 실시예에 따른 이-퓨즈 구조체는 더미 퓨즈 링크(20f)의 일부분과 접촉되는 더미 금속 플러그(50) 및 더미 금속 패턴(80)을 포함한다. 이에 더하여, 애노드(20a)에 제 1 콘택 플러그(60a) 및 제 1 도전 패턴(90a)이 접속될 수 있으며, 캐소드(20c)에 제 2 콘택 플러그(60b) 및 제 2 도전 패턴(90b)이 접속될 수 있다. 9A, 9B, 10A, and 10B, the e-fuse structure includes a
보다 상세하게, 퓨즈 링크(20f)는 일방향으로 연장될 수 있으며, 퓨즈 링크(20f)의 일측 끝단에 애노드(20a)가 연결되고, 퓨즈 링크(20f)의 타측 끝단에 캐소드(20c)가 연결될 수 있다. 애노드(20a) 및 캐소드(20c)는 퓨즈 링크(20f)의 폭보다 큰 폭을 가질 수 있다. 일 실시예에 따르면, 금속막(20)은 제 1 금속 물질로 이루어질 수 있다. 예를 들어, 금속막(20)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금으로 이루어질 수 있다. 여기서, 구리 합금은 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr을 포함한다.In more detail, the
애노드(20a), 캐소드(20c), 및 퓨즈 링크(20f)가 형성된 하부막(10) 상에 캡핑 유전막(30) 및 제 1 층간 절연막(40)이 차례로 적층될 수 있다. 캡핑 유전막(30)은 하부막(10) 및 제 1 층간 절연막(40)과 다른 절연 물질로 형성될 수 있으며, 균일한 두께를 가지면서 퓨즈 링크(20f)의 상부면을 덮을 수 있다. 예를 들어, 캡핑 유전막(30)은 SiO2, SiON, Si3N4, SiCN, SiC, 및 SiCN 중에서 선택되는 어느 하나의 물질로 형성될 수 있다.The capping
더미 금속 플러그(50)는 캡핑 유전막(30) 및 제 1 층간 절연막(40)을 관통하여 퓨즈 링크(20f)의 일부분을 노출시키는 더미 콘택 홀을 형성한 후에, 더미 콘택 홀 내에 금속 물질을 충진시켜 형성될 수 있다. 제 1 콘택 플러그(60a)는 캡핑 유전막(30) 및 제 1 층간 절연막(40)을 관통하여 애노드의 일부분을 노출시키는 제 1 콘택 홀을 형성한 후에, 제 1 콘택 홀 내에 금속 물질을 충진시켜 형성될 수 있다. 그리고, 제 2 콘택 플러그(60b)는 캡핑 유전막(30) 및 제 1 층간 절연막(40)을 관통하여 캐소드(20c)의 일부분을 노출시키는 제 2 콘택 홀을 형성한 후에, 제 2 콘택 홀 내에 금속 물질을 충진시켜 형성될 수 있다. 일 실시예에서, 더미 금속 플러그(50)는 제 1 및 제 2 콘택 플러그들(60a, 60b)과 동시에 형성될 수 있으며, 더미 금속 플러그(50)는 제 1 및 제 2 콘택 플러그들(60a, 60b)과 동일한 금속 물질을 포함할 수 있다. The
일 실시예에 따르면, 더미 금속 플러그(50)와 제 1 및 제 2 금속 콘택 플러그들(60a, 60b)은 제 1 배리어 금속층(51) 및 제 1 금속층(53)을 포함한다. 제 1 배리어 금속층(51)은 더미 콘택 홀의 측벽 및 바닥면 상에서 균일한 두께를 가질 수 있다. 일 실시예에서, 제 1 배리어 금속층(51)은 퓨즈 링크(20f)를 구성하는 제 1 금속 물질과 다른 제 2 금속 물질로 이루어질 수 있으며, 제 2 금속 물질의 전기적 전도율이 제 1 금속 물질의 전기적 전도율보다 작을 수 있다. 예를 들어, 제 1 배리어 금속층(51)은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 제 1 금속층(53)은 제 1 배리어 금속층(51)을 구성하는 제 2 금속 물질과 다른 제 3 금속 물질로 이루어질 수 있다. 제 3 금속 물질은 제 1 금속 물질과 동일할 수도 있으며, 다를 수도 있다. 예를 들어, 제 1 금속층(53)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금으로 형성될 수 있다. 여기서, 구리 합금이란 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼입된 것을 말한다. According to one embodiment, the
더미 금속 플러그(50), 제 1 및 제 2 콘택 플러그들(60a, 60b)가 형성된 제 1 층간 절연막(40) 상에 제 2 층간 절연막(70)이 형성될 수 있다. 제 2 층간 절연막(70) 내에 제 1 및 제 2 도전 패턴들(90a, 90b)과, 더미 금속 패턴(80)이 형성될 수 있다. The second
더미 금속 패턴(80)은 제 2 금속층(83) 및 제 2 금속층(83)과 더미 금속 플러그(50) 사이에 개재된 제 2 배리어 금속층(81)을 포함한다. 더미 금속 패턴(80)은, 제 2 층간 절연막(70)에 더미 금속 플러그(50)의 상부면을 노출시키는 트렌치를 형성한 후, 트렌치 내에 제 2 배리어 금속층(81) 및 제 2 금속층(83)을 차례로 충진시켜 형성될 수 있다. 여기서, 제 2 배리어 금속층(81)은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 그리고, 제 2 금속층(83)은 더미 금속 플러그(50)를 구성하는 제 1 금속층(51)과 다른 금속 물질로 이루어질 수 있다. 또한, 제 1 및 제 2 도전 패턴들(90a, 90b)은 더미 금속 패턴(80)과 동시에 형성될 수 있다. 즉, 제 1 및 제 2 도전 패턴들(90a, 90b)은 더미 금속 패턴(80)과 동일한 금속 물질로 이루어질 수 있다. The
도 9a 및 도 9b에 도시된 실시예에 따르면, 더미 금속 플러그(50)의 폭(W2)은 퓨즈 링크(20f)의 폭(W1)보다 작을 수 있으며, 더미 금속 패턴(80)의 폭(W3)은 퓨즈 링크(20f)의 폭(W1)보다 클 수 있다. 또한, 더미 금속 패턴(80)은 퓨즈 링크(20f)의 두께(t1)보다 작은 제 1 두께(t2)을 가질 수 있다. According to the embodiment illustrated in FIGS. 9A and 9B, the width W2 of the
도 10a 및 도 10b에 도시된 실시예에 따르면, 더미 금속 플러그(50)의 폭(W2)은 퓨즈 링크(20f)의 폭(W1)보다 작을 수 있으며, 더미 금속 패턴(80)의 폭(W3)은 퓨즈 링크(20f)의 폭(W1)보다 클 수 있다. 그리고, 더미 금속 패턴(80)은 퓨즈 링크(20f)의 두께(t1)보다 큰 제 2 두께(t3)를 가질 수 있다. According to the embodiment shown in FIGS. 10A and 10B, the width W2 of the
제 2 실시예에 따르면, 도 9a 및 도 9b에 도시된 더미 금속 패턴(80)의 부피와 도 10a 및 도 10b에 도시된 더미 금속 패턴(80)의 부피가 서로 다를 수 있다. 예를 들면, 도 9a 및 도 9b에 도시된 더미 금속 패턴(80)의 부피가 도 10a 및 도 10b에 도시된 더미 금속 패턴(80)의 부피보다 작을 수 있다. According to the second embodiment, the volume of the
도 9c 및 도 10c에 도시된 실시예들에 따르면, 이-퓨즈 구조체는 하부막(10) 상에 형성되는 금속막(20), 금속막(20)의 상부면을 덮는 캡핑 유전막(30), 및 캡핑 유전막(30) 상의 제 1 및 제 2 층간 절연막들(40, 70)을 포함할 수 있다. 여기서, 금속막(20)은 캐소드(20c), 애노드(20a), 및 캐소드(20c)와 애노드(20a)를 연결하는 퓨즈 링크(20f)를 구성할 수 있다. 일 실시예에서, 애노드(20a) 및 캐소드(20c)는 퓨즈 링크(20f)의 폭보다 큰 폭을 가질 수 있다. 그리고, 금속막(20)은 제 1 금속 물질로 이루어질 수 있으며, 예를 들어, 금속막(20)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금으로 이루어질 수 있다. 여기서, 구리 합금은 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr을 포함한다.According to the embodiments illustrated in FIGS. 9C and 10C, the e-fuse structure includes a
나아가, 이 실시예에 따른 이-퓨즈 구조체는 더미 퓨즈 링크(20f)의 일부분과 접촉되는 더미 콘택 플러그(50)를 포함한다. 여기서, 더미 콘택 플러그(50)는 배리어 금속층(51), 콘택부(53a), 및 배선부(53b)를 포함한다. 여기서, 배리어 금속층(51)은 콘택부(53a) 및 배선부(53b)을 구성하는 금속 물질이 주변의 제 1 및 제 2 층간 절연막들(40, 70)로 확산되는 것을 방지할 수 있는 도전 물질로 형성된다. 배리어 금속층(51)은 제 1 금속 물질과 다른 제 2 금속 물질로 형성될 수 있으며, 제 2 금속 물질의 전기적 전도율(electrical conductivity)이 제 1 금속 물질의 전기적 전도율보다 작을 수 있다. 예를 들어, 배리어 금속층(51)은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, 또는 WN 중에서 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. Furthermore, the e-fuse structure according to this embodiment is in contact with a portion of the
일 실시예에서, 콘택부(53a)는 제 1 층간 절연막(40)을 관통하여 퓨즈 링크(20f)와 연결될 수 있으며, 배선부(53b)은 제 2 층간 절연막(70) 내에서 콘택부(53a)와 연결될 수 있다. 그리고, 배선부(53b)는 콘택부(53a)보다 큰 폭을 가질 수 있다. 콘택부(53a) 및 배선부(53b)은 제 2 금속 물질과 다른 제 3 금속 물질로 형성될 수 있다. 예를 들어, 콘택부(53a) 및 배선부(53b)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금에서 선택되는 적어도 어느 하나로 형성될 수 있다. 여기서, 구리 합금은 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr을 포함한다. In one embodiment, the
도 9c에 도시된 실시예에서, 더미 콘택 플러그(50)의 하부 폭(W2)은 퓨즈 링크(20f)의 폭(W1)보다 작을 수 있으며, 더미 콘택 플러그(50)의 상부 폭(W3)은 퓨즈 링크(20f)의 폭(W1)보다 클 수 있다. 더미 콘택 플러그(50)에서 배선부(53b)은 퓨즈 링크(20f)의 두께(t1)보다 작은 제 1 두께(t2)을 가질 수 있다. 이와 달리, 도 10c를 참조하면, 더미 콘택 플러그(50)의 하부 폭(W2)은 퓨즈 링크(20f)의 폭(W1)보다 작을 수 있으며, 더미 콘택 플러그(50)의 상부 폭(W3)은 퓨즈 링크(20f)의 폭(W1)보다 클 수 있다. 그리고, 더미 금속 플러그(50)의 배선부(53b)는 퓨즈 링크(20f)의 두께(t1)보다 큰 제 2 두께(t3)를 가질 수 있다. 즉, 도 9c에 도시된 더미 콘택 플러그(50)의 배선부(53b)의 부피가 도 10c에 도시된 더미 콘택 플러그(50)의 배선부(53b)의 부피보다 작을 수 있다.In the embodiment illustrated in FIG. 9C, the lower width W2 of the
이러한 더미 콘택 플러그(50)은 제 1 및 제 2 층간 절연막들(40. 70)을 차례로 적층하고, 제 1 및 제 2 층간 절연막들(40, 70)을 관통하는 비아 홀을 형성하는 것, 제 2 층간 절연막(70)을 패터닝하여 비아 홀과 연결되는 트렌치를 형성하는 것, 및 비아 홀 및 트렌치의 내에 배리어 금속층 및 금속층을 차례로 형성하는 것을 포함할 수 있다. 이와 같이, 더미 콘택 플러그(50)을 형성할 때, 제 1 및 제 2 접속 패턴들(65a, 65b) 또한 동시에 형성될 수 있다. 제 1 접속 패턴(65a)은 애노드(20a)에 연결될 수 있으며, 제 2 접속 패턴(65b)은 캐소드(20c)에 연결될 수 있다. 제 1 및 제 2 접속 패턴들(65a, 65b)은, 더미 콘택 플러그(50)처럼 비아부 및 배선부와 이를 감싸는 배리어 금속층을 포함할 수 있다. The
도 11a 및 도 12a는 본 발명의 제 2 실시예에 따른 이-퓨즈 구조체의 프로그램 과정에서 더미 금속 패턴의 부피에 따른 열적 이동 효과를 설명하기 위한 도면들이다. 11A and 12A are diagrams for describing a thermal movement effect according to a volume of a dummy metal pattern in a program process of an e-fuse structure according to a second embodiment of the present invention.
제 2 실시예에 따르면, 이-퓨즈 구조체의 프로그램을 위해 캐소드(C)에 음의 전압이 인가되고, 애노드(A)에 양의 전압이 인가될 수 있으며, 더미 금속 플러그(50)는 전기적으로 플로팅(floating)될 수 있다. 캐소드(C)와 애노드(A) 사이에 소정의 전압차가 제공되어 퓨즈 링크(20f) 내에 프로그램 전류가 공급될 때, 캐소드(20c)에서 애노드(20a) 방향으로 전자 흐름이 발생할 수 있다.According to the second embodiment, for the programming of the e-fuse structure, a negative voltage may be applied to the cathode C, a positive voltage may be applied to the anode A, and the
제 2 실시예에 따르면, 도 11a 및 도 12a에 도시된 바와 같이, 이-퓨즈 구조체를 프로그램할 때, 더미 콘택 플러그(50)의 부피에 따라 퓨즈 링크(20f)의 온도 구배를 조절할 수 있다. 도 11a에서 더미 콘택 플러그(50)의 배선부(53b)은 퓨즈 링크(20f)의 두께(t1)보다 작은 제 1 두께(t2)를 가지며, 도 12a에서 더미 콘택 플러그(50)의 배선부(53b) 은 퓨즈 링크(20f)의 두께(t1)보다 큰 제 2 두께(t3)를 가질 수 있다. 즉, 도 11a에 도시된 더미 콘택 플러그(50)의 배선부(53b)의 부피보다 도 12a에 도시된 더미 콘택 플러그(50)의 배선부(53b)의 부피가 클 수 있다. 그리고, 더미 콘택 플러그(50) 의 부피가 클수록 퓨즈 링크(20f)의 제 1 영역(R1)에서 쿨링(cooling) 효과가 커질 수 있다. 즉, 퓨즈 링크(20f)의 제 1 영역(R1)에서의 온도가 퓨즈 링크(20f)의 제 1 영역(R1)의 주변보다 떨어질 수 있으며, 도 12a에 도시된 이-퓨즈 구조체의 제 1 영역(R1)에서 온도 감소가 도 11b에 도시된 이-퓨즈 구조체의 제 1 영역(R1)에서 온도 감소보다 클 수 있다. 즉, 도 11a의 퓨즈 링크(20f)보다 도 12a의 퓨즈 링크(20f) 내 온도 구배의 불균일성이 커질 수 있다. 도 11b 및 도 12b는 본 발명의 제 2 실시예들에 따른 이-퓨즈 구조체의 프로그램 과정에서 열적 이동 및 전자적 이동의 효과를 설명하기 위한 도면들이다.According to the second embodiment, as illustrated in FIGS. 11A and 12A, when programming the e-fuse structure, the temperature gradient of the
도 11b 및 도 12b에서 A 곡선은 이-퓨즈 구조체를 프로그램할 때 퓨즈 링크(20f) 내 전자적 이동에 의한 구동력을 나타낸다. 도 11b 및 도 12b에서 B 곡선은 이-퓨즈 구조체를 프로그램할 때 퓨즈 링크(20f) 내 온도 분포를 미분하여 나타낸 열적 이동에 의한 구동력을 나타낸다. 도 11b 및 도 12b에서 C 곡선은 열적 이동과 전자적 이동에 의한 총 구동력을 나타낸다. The curve A in FIGS. 11B and 12B represents the driving force due to electronic movement in the
도 11b를 참조하면, 퓨즈 링크(20f)의 제 1 영역(R1)에서 전기적 구동력의 차이(?FEM)가 열적 구동력의 차이(?FTM)보다 클 수 있으며, 이러한 경우 퓨즈 링크(20f)의 제 1 영역(R1)에서 총 구동력은 전기적 구동력의 차이(?FEM)에 지배적(dominant)일 수 있다.Referring to FIG. 11B, in the first region R1 of the
도 12b를 참조하면, 퓨즈 링크(20f)의 제 1 영역(R1)에서 열적 구동력의 차이(?FTM)가 전기적 구동력의 차이(?FEM)보다 클 수 있으며, 이러한 경우 퓨즈 링크(20f)의 제 1 영역(R1)에서 총 구동력은 열적 구동력의 차이(?FTM)에 지배적일 수 있다. Referring to FIG. 12B, in the first region R1 of the
실시예들에 따르면, 열적 구동력이 커질수록 퓨즈 링크(20f)의 제 1 영역(R1) 내에서 총 구동력의 변화가 커질 수 있다. 따라서, 동일한 전압 조건에서 이-퓨즈 구조체를 프로그램할 때 보다 빠르게 프로그램할 수 있으며, 저전압에서 이-퓨즈 구조체를 프로그램하는 것이 가능하다.According to embodiments, as the thermal driving force increases, a change in the total driving force in the first region R1 of the
도 13a 및 도 14a는 본 발명의 제 3 실시예에 따른 이-퓨즈 구조체의 평면도들이다. 도 13b 및 도 14b는 본 발명의 제 3 실시예에 따른 이-퓨즈 구조체의 단면도들로서, 각각 도 13a 및 도 14a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다. 13A and 14A are plan views of an e-fuse structure according to a third embodiment of the present invention. 13B and 14B are cross-sectional views of an e-fuse structure according to a third embodiment of the present invention, respectively, and show cross-sections taken along lines I-I 'and II-II' of FIGS. 13A and 14A, respectively.
도 13a, 도 13b, 도 14a, 및 도 14b를 참조하면, 이-퓨즈 구조체는 하부막(10) 상에 형성되는 금속막(20), 금속막(20)의 상부면을 덮는 캡핑 유전막(30), 및 캡핑 유전막(30) 상의 층간 절연막(40)을 포함할 수 있다. 여기서, 금속막은 제 1 금속 물질로 이루어질 수 있으며, 캐소드(20c), 애노드(20a), 캐소드(20c)와 애노드(20a)를 연결하는 퓨즈 링크(20f)를 구성할 수 있다. 나아가, 이-퓨즈 구조체는 퓨즈 링크(20f)의 일부분과 접촉되는 더미 금속 플러그(50) 및 더미 금속 패턴(80)을 포함한다. 이에 더하여, 애노드(20a)에 제 1 콘택 플러그(60a) 및 제 1 도전 패턴(90a)이 접속될 수 있으며, 캐소드에 제 2 콘택 플러그(60b) 및 제 2 도전 패턴(90b)이 접속될 수 있다. 13A, 13B, 14A, and 14B, the e-fuse structure includes a
한편, 퓨즈 링크(20f)의 일부분과 접촉되는 더미 금속 플러그(50) 및 더미 금속 패턴(80)은, 도 9c 및 도 10c에 도시된 더미 콘택 플러그(50)처럼 다마신 공정을 이용하여 동시에 형성될 수 있다. 즉, 더미 금속 플러그(50)의 금속층(53)과 더미 금속 패턴(80)의 금속층(83) 사이의 배리어 금속층(81)은 생략될 수 있다. On the other hand, the
제 3 실시예에 따르면, 더미 금속 플러그(50)와 퓨즈 링크(20f) 간의 접촉 면적을 변화시킴으로써, 이-퓨즈 구조체를 프로그램할 때 퓨즈 링크의 온도 구배를 조절할 수 있다. 상세하게, 도 13a 및 도 13b에 도시된 실시예에 따르면, 더미 금속 플러그(50)는 퓨즈 링크(20f)의 상부 폭(W1)보다 작은 제 1 하부 폭(W2)을 가질 수 있다. 그리고, 더미 금속 패턴(80)의 하부 폭은 퓨즈 링크(20f)의 상부 폭(W1)보다 클 수 있다. 도 14a 및 도 14b에 도시된 실시예에 따르면, 더미 금속 플러그(50)는 퓨즈 링크(20f)의 상부 폭(W1)보다 큰 제 2 의 하부 폭(W3)을 가질 수 있다. 그리고, 더미 금속 패턴(80)의 하부 폭은 퓨즈 링크(20f)의 상부 폭(W1)보다 클 수 있다. 제 3 실시예에 따르면, 도 13a 및 도 13b에 도시된 이-퓨즈 구조체를 프로그램할 때 퓨즈 링크(20f)의 온도 구배는, 도 14a 및 도 14b에 도시된 이-퓨즈 구조체를 프로그램할 때 퓨즈 링크(20f)의 온도 구배와 다를 수 있다. According to the third embodiment, by changing the contact area between the
도 15a는 본 발명의 제 4 실시예에 따른 이-퓨즈 구조체를 나타내는 평면도이다. 도 15b는 본 발명의 제 4 실시예에 따른 이-퓨즈 구조체의 구조체를 나타내는 단면도로서, 도 15a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다. 15A is a plan view showing an e-fuse structure according to a fourth embodiment of the present invention. 15B is a cross-sectional view showing the structure of the e-fuse structure according to the fourth embodiment of the present invention, and shows a cross-section taken along line I-I 'and II-II' of FIG. 15A.
도 15a 및 도 15b를 참조하면, 이-퓨즈 구조체는 앞에서 설명한 것처럼, 하부막(10) 상에 형성되는 금속막(20), 금속막(20)의 상부면을 덮는 캡핑 유전막(30), 및 캡핑 유전막(30) 상의 층간 절연막(40)을 포함할 수 있다. 여기서, 금속막(20)은 캐소드(20c), 애노드(20a), 캐소드(20c)와 애노드(20a)를 연결하는 퓨즈 링크(20f)를 구성할 수 있다. 나아가, 이-퓨즈 구조체는 퓨즈 링크(20f)의 일부분과 접촉되는 더미 금속 플러그(50) 및 더미 금속 패턴(80)을 포함한다. 이에 더하여, 애노드(20a)에 제 1 콘택 플러그(60a) 및 제 1 도전 패턴(90a)이 접속될 수 있으며, 캐소드에 제 2 콘택 플러그(60b) 및 제 2 도전 패턴(90b)이 접속될 수 있다. 한편, 퓨즈 링크(20f)의 일부분과 접촉되는 더미 금속 플러그(50) 및 더미 금속 패턴(80)은, 도 9c 및 도 10c에 도시된 더미 콘택 플러그(50)처럼 동시에 형성될 수 있다. 즉, 더미 금속 플러그(50)의 금속층(53)과 더미 금속 패턴(80)의 금속층(83) 사이의 배리어 금속층(81)은 생략될 수 있다. 15A and 15B, the e-fuse structure is a
이 실시예에 따르면, 더미 금속 플러그(50), 및 더미 금속 패턴(80)의 위치는 애노드(20a)와 캐소드(20c) 사이에서 달라질 수 있다. 예를 들어, 도 15a에 도시된 바와 같이, 더미 금속 플러그(50)와 캐소드(20c) 사이의 거리보다 더미 금속 플러그(50)와 애노드(20c) 사이의 거리가 클 수 있다. 이와 같이, 더미 금속 플러그(50)의 위치에 따라, 이-퓨즈 구조체의 프로그램시 형성되는 보이드의 위치가 제어될 수 있다. According to this embodiment, the positions of the
도 16a는 본 발명의 제 5 실시예에 따른 이-퓨즈 구조체를 나타내는 평면도이다. 도 16b는 본 발명의 제 5 실시예에 따른 이-퓨즈 구조체를 나타내는 단면도로서, 도 16a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다. 16A is a plan view showing an e-fuse structure according to a fifth embodiment of the present invention. 16B is a cross-sectional view showing an e-fuse structure according to a fifth embodiment of the present invention, and shows a cross-section taken along line I-I 'and II-II' of FIG. 16A.
도 16a 및 도 16b를 참조하면, 이-퓨즈 구조체는 앞에서 설명한 것처럼, 하부막(10) 상에 형성되는 금속막(20), 금속막(20)의 상부면을 덮는 캡핑 유전막(30), 및 캡핑 유전막(30) 상의 층간 절연막(40)을 포함할 수 있다. 여기서, 금속막은 제 1 금속 물질로 이루어지며, 캐소드(20c), 애노드(20a), 캐소드(20c)와 애노드(20a)를 연결하는 퓨즈 링크(20f)를 구성할 수 있다. 16A and 16B, the e-fuse structure is a
나아가, 이 실시예에 따른 이-퓨즈 구조체는 더미 퓨즈 링크(20f)의 일부분과 접촉되는 제 1 및 제 2 더미 금속 플러그들(50a, 50b) 및 제 1 및 제 2 더미 금속 패턴들(80a, 80b)을 포함한다. 제 1 및 제 2 더미 금속 플러그들(50a, 50b)은 애노드(20a)와 캐소드(20c) 사이에서 서로 이격되어 배치될 수 있다. 제 1 및 제 2 더미 금속 플러그들(50a, 50b) 각각은 배리어 금속층(51) 및 금속층(53)을 포함하며, 배리어 금속층(51)은 제 1 금속 물질과 다른 제 2 금속 물질로 이루어질 수 있으며, 제 2 금속 물질의 전기적 전도율이 제 1 금속 물질의 전기적 전도율 보다 작을 수 있다. 이에 더하여, 애노드(20a)에 제 1 콘택 플러그(60a) 및 제 1 도전 패턴(90a)이 접속될 수 있으며, 캐소드에 제 2 콘택 플러그(60b) 및 제 2 도전 패턴(90b)이 접속될 수 있다.Furthermore, the e-fuse structure according to this embodiment includes first and second dummy metal plugs 50a and 50b and first and second
한편, 다른 실시예에서, 제 1 더미 금속 플러그(50a)와 제 1 더미 금속 패턴(80a)은, 도 9c 및 도 10c에 도시된 더미 콘택 플러그(50)처럼 동시에 형성될 수 있다. 마찬가지로, 제 2 더미 금속 플러그(50b)와 제 2 더미 금속 패턴(80b)은 동시에 형성될 수 있다. Meanwhile, in another embodiment, the first
도 17a는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 평면도이다. 도 17b는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 단면도들로서, 도 17a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다. 17A is a plan view of an e-fuse structure according to a sixth embodiment of the present invention. 17B is a cross-sectional view of the e-fuse structure according to the sixth embodiment of the present invention, and shows a cross-section taken along the line I-I 'and II-II' of FIG. 17A.
도 17a 및 도 17b를 참조하면, 이-퓨즈 구조체는 앞에서 설명한 것처럼, 하부막(10) 상에 형성되는 금속막(20), 금속막(20)의 상부면을 덮는 캡핑 유전막(30), 및 캡핑 유전막(30) 상의 층간 절연막(40)을 포함할 수 있다. 여기서, 금속막(20)은 캐소드(20c), 애노드(20a), 캐소드(20c)와 애노드(20a)를 연결하는 퓨즈 링크(20f)를 구성할 수 있으며, 퓨즈 링크(20f) 양측의 더미 퓨즈 링크들(20d)을 구성할 수 있다. 상세하게, 더미 퓨즈 링크들(20d)은 퓨즈 링크(20f)와 실질적으로 동일한 선폭을 가질 수 있으며, 퓨즈 링크(20f) 나란하게 연장될 수 있다. 더미 퓨즈 링크들(20d)은 애노드(20a), 캐소드(20c), 및 퓨즈 링크(20c)와 이격되어 배치될 수 있다. 17A and 17B, the e-fuse structure is a
나아가, 이 실시예에 따른 이-퓨즈 구조체는 퓨즈 링크(20f)의 일부분과 접촉되는 더미 금속 플러그(50) 및 더미 금속 패턴(80)을 포함하되, 더미 금속 패턴(80)의 폭은 인접하는 더미 퓨즈 링크들(20d) 간의 간격(D)보다 작을 수 있다. 한편, 퓨즈 링크(20f)의 일부분과 접촉되는 더미 금속 플러그(50) 및 더미 금속 패턴(80)은, 도 9c 및 도 10c에 도시된 더미 콘택 플러그(50)처럼 동시에 형성될 수 있다. 즉, 더미 금속 플러그(50)의 금속층(53)과 더미 금속 패턴(80)의 금속층(83) 사이의 배리어 금속층(81)은 생략될 수 있다.Furthermore, the e-fuse structure according to this embodiment includes a
도 18a는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 평면도이다. 도 18b는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 단면도들로서, 도 18a의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다. 18A is a plan view of an e-fuse structure according to a sixth embodiment of the present invention. 18B is a cross-sectional view of the e-fuse structure according to the sixth embodiment of the present invention, and shows a cross-section along the line I-I 'and II-II' of FIG. 18A.
제 6 실시예에 따르면, 이-퓨즈 구조체는 하부막(10) 내에 형성되는 금속막(20), 금속막(20)의 상부면을 덮는 캡핑 유전막(30), 및 캡핑 유전막(30) 상의 층간 절연막(40)을 포함할 수 있다. 여기서, 금속막(20)은 제 1 금속 물질로 이루어질 수 있으며, 캐소드(20c), 애노드(20a), 캐소드(20c)와 애노드(20a)를 연결하는 퓨즈 링크(20f)를 구성할 수 있다. 또한, 이-퓨즈 구조체는 퓨즈 링크(20f)의 일부분과 접촉되는 더미 금속 플러그(50) 및 더미 금속 패턴(80)을 포함한다. 여기서, 더미 금속 플러그(50)는 퓨즈 링크(20f)의 장축(longitudinal axis)에 대해 실질적으로 수직한 방향으로 연장될 수 있다. 더미 금속 플러그(50)는 앞에서 설명한 바와 같이, 배리어 금속층(51) 및 금속층(53)을 포함할 수 있다. 여기서, 배리어 금속층(51)은 제 1 금속 물질과 다른 제 2 금속 물질로 형성될 수 있으며, 금속층(53)은 제 2 금속 물질과 다른 제 3 금속 물질로 형성될 수 있다.According to the sixth embodiment, the e-fuse structure includes a
이에 더하여, 애노드(20a)에 제 1 콘택 플러그(60a) 및 제 1 도전 패턴(90a)이 접속될 수 있으며, 캐소드(20c)에 제 2 콘택 플러그(60b) 및 제 2 도전 패턴(90b)이 접속될 수 있다. 이 실시예에서, 제 1 콘택 플러그(60a)와 제 2 콘택 플러그(60b)는, 더미 금속 플러그(50)와 나란하게 연장될 수 있다. In addition, the
나아가, 이 실시예에 따르면, 제 1 및 제 2 도전 패턴들(90a, 90b)을 형성하는 것은, 제 1 및 제 2 콘택 플러그들(60a, 60b)과 더미 금속 플러그(50)가 형성된 제 1 층간 절연막(40) 상에 제 2 층간 절연막(70)을 형성하는 것, 제 2 층간 절연막(70) 내에 비아 홀(71) 및 트렌치(73)를 형성하는 것, 및 비아 홀(71) 및 트렌치(73) 내에 제 2 배리어 금속층 및 제 2 금속층을 차례로 형성하는 것을 포함할 수 있다. 그리고, 이 실시예에서, 더미 금속 플러그(50)의 상부면은 제 2 층간 절연막(70)에 의해 커버될 수 있다. Furthermore, according to this embodiment, forming the first and second
도 19는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 변형례를 나타낸다.19 shows a modification of the e-fuse structure according to the sixth embodiment of the present invention.
도 19를 참조하면, 이-퓨즈 구조체는 하부막(10) 내에 형성되는 금속막(20), 금속막(20)의 상부면을 덮는 캡핑 유전막(30), 및 캡핑 유전막(30) 상의 층간 절연막(40)을 포함할 수 있다. 여기서, 금속막(20)은 제 1 금속 물질로 이루어질 수 있으며, 캐소드(20c), 애노드(20a), 캐소드(20c)와 애노드(20a)를 연결하는 퓨즈 링크(20f)를 구성할 수 있다. 여기서, 애노드(20a)와 캐소드(20c)의 폭들이 퓨즈 링크(20f)의 폭보다 클 수 있다. Referring to FIG. 19, the e-fuse structure includes a
나아가, 이-퓨즈 구조체는 퓨즈 링크(20f)의 일부분과 접촉되는 더미 금속 플러그(50)와, 더미 금속 플러그(50) 상에 배치되는 더미 금속 패턴(80)을 포함한다. Furthermore, the e-fuse structure includes a
이 실시예에서, 애노드(20a)에 복수 개의 제 1 콘택 플러그들(60a)이 복수 개의 제 1 콘택 플러그들(60a)에 공통으로 제 1 도전 패턴(90a)이 접속될 수 있다. 또한, 캐소드(20c)에 복수 개의 제 2 콘택 플러그들(60b)이 접속될 수 있으며, 복수 개의 제 2 콘택 플러그들(60b)에 공통으로 제 2 도전 패턴(90b)이 접속될 수 있다.In this embodiment, a plurality of first contact plugs 60a may be connected to the
도 20a, 도 20b, 도 21a, 및 도 21b는 본 발명의 제 6 실시예에 따른 이-퓨즈 구조체의 또 다른 변형례들을 나타낸다.20A, 20B, 21A, and 21B show further modifications of the e-fuse structure according to the sixth embodiment of the present invention.
도 20a, 도 20b, 도 21a, 및 도 21b를 참조하면,, 이-퓨즈 구조체는 애노드(20a), 캐소드(20c), 및 캐소드(20c)와 애노드(20a)를 연결하는 퓨즈 링크(20f)를 포함하며, 이 실시예에서, 애노드(20a), 캐소드(20c), 및 퓨즈 링크(20f)는 실질적으로 균일한 선폭을 가질 수 있다. 20A, 20B, 21A, and 21B, the e-fuse structure includes an
또한, 이-퓨즈 구조체는 퓨즈 링크(20f)의 일부분과 접촉되는 더미 금속 플러그(50)를 포함한다. 여기서, 더미 금속 플러그(50)는 퓨즈 링크(20f)의 장축(longitudinal axis)에 대해 실질적으로 수직한 방향으로 연장될 수 있다. 더미 금속 플러그(50)는 앞에서 설명한 바와 같이, 배리어 금속층(51) 및 금속층(53)을 포함할 수 있다. 여기서, 배리어 금속층(51)은 제 1 금속 물질과 다른 제 2 금속 물질로 형성될 수 있으며, 금속층(53)은 제 2 금속 물질과 다른 제 3 금속 물질로 형성될 수 있다.Further, the e-fuse structure includes a
나아가, 도 20a 및 도 20b에 도시된 실시예에 따르면, 애노드(20a) 상에 복수 개의 제 1 콘택 플러그들(60a)이 접속될 수 있으며, 캐소드(20c) 상에 제 2 콘택 플러그들(60b)이 접속될 수 있다. 제 1 및 제 2 콘택 플러그들(60a, 60b)은 퓨즈 링크(20f)의 장축(longitudinal axis)에 대해 수직한 장축을 갖는 바(bar) 형태일 수 있다. 제 1 및 제 2 콘택 플러그들(60a, 60b)은 더미 금속 플러그(50)와 동일한 물질로 형성될 수 있다. Furthermore, according to the embodiment illustrated in FIGS. 20A and 20B, a plurality of first contact plugs 60a may be connected on the
제 1 콘택 플러그들(60a) 상에 공통으로 제 1 도전 패턴(90a)이 접속되며, 제 2 콘택 플러그들(60b) 상에 제 2 도전 패턴(90b)이 접속될 수 있다. 여기서, 제 1 도전 패턴(90a)은 제 2 층간 절연막(70)에 복수 개의 비아 홀들(71) 및 비아 홀들(71)과 연결되는 트렌치(73)를 형성한 후, 비아 홀들(71) 및 트렌치(73) 내에 배리어 금속층 및 금속층을 차례로 형성함으로써 형성될 수 있다. 여기서, 비아 홀들(71)은 제 1 콘택 플러그들(60a) 상에 배치되며, 서로 수직하는 제 1 및 제 2 방향들을 따라 서로 이격될 수 있다. 제 2 도전 패턴(90b) 또한 제 1 도전 패턴(90b)과 동일하게 형성될 수 있다. The first
한편, 도 21a 및 도 21b에 도시된 실시예에 따르면, 애노드(20a)에 복수 개의 제 1 콘택 플러그들(60a)이 접속될 수 있으며, 캐소드(20c)에 복수 개의 제 2 콘택 플러그들(60b)이 접속될 수 있다. 그리고, 복수 개의 제 1 콘택 플러그들(60a)에 공통으로 제 1 도전 패턴(90a)이 접속되며, 복수 개의 제 2 콘택 플러그들(60b)에 공통으로 제 2 도전 패턴(90b)이 접속될 수 있다. 이 실시예에서, 제 1 및 제 2 콘택 플러그들(60b)은 더미 금속 플러그(50)와 실질적으로 평행할 수 있다. 즉, 제 1 및 제 2 콘택 플러그들(60a, 60b)은 퓨즈 링크(20f)의 장축(longitudinal axis)에 대해 실질적으로 수직한 방향으로 연장될 수 있다. Meanwhile, according to the embodiment illustrated in FIGS. 21A and 21B, a plurality of first contact plugs 60a may be connected to the
이 실시예에서, 제 1 및 제 2 도전 패턴들(90a, 90b)은 제 2 층간 절연막(70)에 복수 개의 비아 홀들(71) 및 비아 홀들(71)과 연결되는 트렌치(73)를 형성한 후, 비아홀들(71) 및 트렌치(73) 내에 배리어 금속층 및 금속층을 차례로 형성함으로써 형성될 수 있다. 여기서, 제 1 도전 패턴(90a)의 비아 홀들(71)은 인접하는 제 1 콘택 플러그들(60a)을 노출시킬 수 있다. 그리고, 제 2 도전 패턴(90b)의 비아 홀들(71)은 인접하는 제 2 콘택 플러그들(60b)을 노출시킬 수 있다. In this embodiment, the first and second
도 22 및 도 23은 본 발명의 제 7 실시예에 따른 이-퓨즈 구조체의 다양한 실시예들을 나타내는 단면도들이다.22 and 23 are cross-sectional views illustrating various embodiments of an e-fuse structure according to a seventh embodiment of the present invention.
도 22를 참조하면, 이-퓨즈 구조체는 애노드 패턴(110a), 캐소드 패턴(110b), 퓨즈 링크(130), 애노드 패턴(110a)과 퓨즈 링크(130)를 연결하는 제 1 콘택 플러그(125a), 캐소드 패턴(110b)과 퓨즈 링크(130)를 연결하는 제 2 콘택 플러그(125b), 및 퓨즈 링크(130)의 일부분과 접촉되는 더미 금속 플러그(150)를 포함할 수 있다. 이 실시예에서, 퓨즈 링크(130)는 애노드 패턴(110a) 및 캐소드 패턴(110b)과 다른 높이에 배치될 수 있다. Referring to Figure 22, The e-fuse structure includes an
상세하게, 애노드 패턴(110a) 및 캐소드 패턴(110b)은 하부막(100) 내에 다마신 공정을 이용하여 형성될 수 있으며, 서로 이격되어 배치될 수 있다. 제 1 콘택 플러그(125a)가 제 1 층간 절연막(120)을 관통하여 애노드 패턴(110a)에 접속될 수 있으며, 제 2 콘택 플러그(125b)가 제 1 층간 절연막(120)을 관통하여 캐소드 패턴(110b)에 접속될 수 있다. In detail, the
퓨즈 링크(130)는 제 1 층간 절연막(120) 상에 제 1 금속 물질로 이루어진 금속막을 패터닝하여 형성될 수 있다. 퓨즈 링크(130)는 제 1 및 제 2 콘택 플러그들(125a, 125b)과 접속될 수 있다. The
퓨즈 링크(130)가 형성된 제 1 층간 절연막(120) 상에 제 2 층간 절연막(140)이 배치될 수 있으며, 제 2 층간 절연막(140)과 퓨즈 링크(130)의 상부면 사이에 캡핑 유전막(135)이 개재될 수 있다. A second
더미 금속 플러그(150)는 제 2 층간 절연막(140) 및 캡핑 유전막(135)을 관통하여 퓨즈 링크(130)의 일부분과 접촉될 수 있다. 더미 금속 플러그(150)는 앞에서 설명한 바와 같이, 배리어 금속층(151) 및 금속층(153)을 포함할 수 있다. 여기서, 배리어 금속층(151)은 퓨즈 링크(130)를 구성하는 제 1 금속 물질과 다른 제 2 금속 물질로 형성될 수 있으며, 금속층(130)은 제 2 금속 물질과 다른 제 3 금속 물질로 형성될 수 있다. The
도 23을 참조하면, 하부막(100) 상에 애노드 패턴(110)이 배치되며, 하부막(100)으로부터 제 1 높이에 퓨즈 링크(130)가 배치고, 하부막(100)으로부터 제 1 높이보다 큰 제 2 높이에 캐소드 패턴(160)이 배치될 수 있다. Referring to FIG. 23, an
상세하게, 애노드 패턴(110)이 형성된 하부막(100) 상에 제 1 층간 절연막(120)이 배치될 수 있다. 제 1 콘택 플러그(125)가 제 1 층간 절연막(120)을 관통하여 애노드 패턴(110)과 접속될 수 있으며, 제 1 콘택 플러그(125) 상에 제 1 금속 물질로 이루어진 퓨즈 링크(130)가 배치될 수 있다. 제 1 콘택 플러그(125)는 퓨즈 링크(130)의 일측 끝단에 접속될 수 있다. 그리고, 이 실시예에 따르면, 퓨즈 링크(130)는 다마신 공정을 이용하여 제 1 층간 절연막(120) 내에 형성될 수 있다. In detail, the first
퓨즈 링크(130) 상에 캡핑 유전막(135) 및 제 2 층간 절연막(140)이 차례로 형성될 수 있으며, 퓨즈 링크(130)의 타측 끝단에 제 2 콘택 플러그(155)가 접속될 수 있다. 퓨즈 링크(130)의 일부분과 접촉되는 더미 금속 플러그(150)가 제 2 콘택 플러그(155)와 이격되어 제 2 층간 절연막(140) 내에 배치될 수 있다. 더미 금속 플러그(150)와 제 2 콘택 플러그(155)는 동시에 형성될 수 있으며, 배리어 금속층(151) 및 금속층(153)을 포함할 수 있다. 여기서, 배리어 금속층(151)은 제 1 금속 물질과 다른 제 2 금속 물질로 형성될 수 있으며, 금속층(153)은 제 2 금속 물질과 다른 제 3 금속 물질로 형성될 수 있다. 나아가, 캐소드 패턴(160)이 제 2 층간 절연막(140) 내에서 제 2 콘택 플러그(155)와 접속될 수 있으며, 더미 금속 패턴이 더미 금속 플러그(150)와 연결될 수 있다. The capping
도 24a 및 도 24b는 본 발명의 제 8 실시예에 따른 이-퓨즈 구조체의 다양한 실시예들을 나타내는 사시도들이다. 24A and 24B are perspective views illustrating various embodiments of the e-fuse structure according to the eighth embodiment of the present invention.
도 24a 및 도 24b에 도시된 실시예에 따르면, 이-퓨즈 구조체는 3차원 입체 구조를 가질 수 있다. 상세하게, 이-퓨즈 구조체는 캐소드 패턴(210), 퓨즈 링크(220), 및 애노드 패턴(230)을 포함한다. 캐소드 패턴(210)은 하부막(200) 상에 배치될 수 있으며, 퓨즈 링크(220)는 하부막(200)의 상부면으로부터 제 1 높이에 배치되고, 애노드 패턴(230)은 절연막의 상부면으로부터 제 1 높이보다 큰 제 2 높이에 배치될 수 있다. 또한, 퓨즈 링크(220)와 동일한 높이에 더미 퓨즈 링크들(220d)이 배치될 수 있다. According to the embodiment shown in FIGS. 24A and 24B, the e-fuse structure may have a three-dimensional solid structure. In detail, the e-fuse structure includes a
이 실시예에 따르면, 프로그램 동작시 열이 집적될 수 있도록 캐소드 패턴(210)은 제 1 방향(x축 방향)으로 연장되는 제 1 부분들(210a)과 제 2 방향(y축 방향)으로 연장되는 제 2 부분들(210b)을 가질 수 있다. 그리고, 퓨즈 링크(220)와 캐소드 패턴(210)을 연결하는 제 1 콘택 플러그(215)가 캐소드 패턴(210)의 일단에 접속될 수 있다.According to this embodiment, the
애노드 패턴(230)은, 캐소드 패턴(210)과 유사하게, 제 1 방향(x축 방향)으로 연장되는 제 1 부분들(230a)과 제 2 방향(y축 방향)으로 연장되는 제 2 부분들(230b)을 가질 수 있다. 퓨즈 링크(220)와 애노드 패턴(230)을 연결하는 제 2 콘택 플러그(225)가 애노드 패턴(230)의 일단에 접속될 수 있다. 이 실시예에서, 제 1 콘택 플러그(215)와 제 2 콘택 플러그(225)는, 평면적 관점에서, 서로 어긋나게 배치될 수 있다. The
이 실시예에서, 캐소드 패턴(210), 퓨즈 링크(220) 및 애노드 패턴(230)은 제 1 금속 물질로 이루어질 수 있다. 예를 들어, 제 1 금속 물질은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금으로 이루어질 수 있다. 여기서, 구리 합금은 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr을 포함한다.In this embodiment, the
나아가, 이-퓨즈 구조체는 더미 금속 플러그(235) 및 더미 금속 패턴(240)을 포함한다. 여기서, 더미 금속 플러그(235)는 애노드 패턴(230)의 일부분과 접촉될 수 있다. 도 21a에 도시된 실시예에 따르면, 애노드 패턴(230)의 제 1 부분(230a)에 접속될 수 있으며, 평면적 관점에서, 제 2 콘택 플러그(225)와 인접하게 배치될 수 있다. 이와 달리, 도 21b에 도시된 바와 같이, 더미 금속 플러그(235)는 평면적 관점에서, 제 2 콘택 플러그(225)와 이격된 위치에 배치될 수 있다. Furthermore, the e-fuse structure includes a
이러한 더미 금속 플러그(235)는 앞에서 설명한 바와 같이, 배리어 금속층 및 금속층을 포함할 수 있다. 배리어 금속층은 애노드 패턴(230)을 구성하는 제 1 금속 물질과 다른 제 2 금속 물질로 이루어질 수 있으며, 금속층은 배리어 금속층과 다른 제 3 금속 물질로 이루어질 수 있다. 여기서, 제 2 금속 물질의 전기적 전도율이 제 1 금속 물질의 전기적 전도율보다 작을 수 있다. 나아가, 더미 금속 플러그(235) 상에 더미 금속 패턴(240)이 접속될 수 있다. As described above, the
도 24a 및 도 24b에 도시된 바와 같이, 입체 구조를 갖는 이-퓨즈 구조체는 프로그램시 보다 열을 집적시킬 수 있어 프로그램 동작 성능을 개선할 수 있다. 이러한 입체 구조를 갖는 이-퓨즈 구조체의 프로그램을 위해 캐소드 패턴(210)에 음의 전압이 인가되고, 애노드 패턴(230)에 양의 전압이 인가될 수 있으며, 더미 금속 플러그(235) 및 더미 금속 패턴(240)는 전기적으로 플로팅(floating)될 수 있다. 캐소드 패턴(210)과 애노드 패턴(230) 애노드(A) 사이에 소정의 전압차가 제공되어 퓨즈 링크(220) 내에 프로그램 전류가 공급될 때, 캐소드 패턴(210)에서 애노드 패턴(230) 방향으로 전자 흐름이 발생할 수 있다. 이와 같이 전자 흐름이 발생할 때, 더미 금속 플러그(235) 아래의 애노드 패턴(230)에서 전자적 구동력 및 열적 구동력이 변화될 수 있다. 이에 따라, 더미 금속 플러그(235)와 인접한 애노드 패턴(230)의 소정 영역에서 보이드가 형성될 수 있다. As shown in FIGS. 24A and 24B, the e-fuse structure having a three-dimensional structure can integrate heat more when programming, thereby improving program operation performance. For the program of the e-fuse structure having such a three-dimensional structure, a negative voltage may be applied to the
도 25a, 도 25b, 및 도 25c는 본 발명의 실시예들에 따른 이-퓨즈 구조체를 포함하는 반도체 장치의 단면도들이다. 25A, 25B, and 25C are cross-sectional views of a semiconductor device including an e-fuse structure according to embodiments of the present invention.
도 25a, 도 25b, 및 도 25c를 참조하면, 반도체 기판(300)은 메모리 셀 영역(A) 및 퓨즈 영역(B)을 포함할 수 있다. 메모리 셀 영역(A)의 반도체 기판(300) 상에 모스 트랜지스터들이 형성될 수 있으며, 퓨즈 영역(B)의 반도체 기판(300) 상에 이-퓨즈 구조체가 형성될 수 있다.25A, 25B, and 25C, the
상세하게, 반도체 기판(300)에 활성 영역들을 정의하는 소자 분리막(301)이 형성될 수 있으며, 활성 영역을 가로질러 게이트 전극들(310g)이 배치될 수 있다. 게이트 전극들(310g) 양측의 반도체 기판(300) 내에 불순물 영역들이 형성될 수 있다. In detail, a
모스 트랜지스터들 및 퓨즈 링크가 형성된 반도체 기판(300) 상에 제 1 층간 절연막(320)이 배치될 수 있으며, 셀 콘택 플러그들(321)이 제 1 층간 절연막(310)을 관통하여 모스 트랜지스터들과 전기적으로 연결될 수 있다.The first
메모리 셀 영역(A)의 제 1 층간 절연막(320) 상에 셀 콘택 플러그와 전기적으로 연결되는 제 1 배선들(325)이 배치될 수 있다. 제 1 층간 절연막 상에 제 2 층간 절연막(330)이 배치되며, 제 2 층간 절연막(330) 내에 제 2 배선들(335)이 배치될 수 있다. 제 2 배선들(335)은 제 1 배선들(325)보다 큰 선폭을 가질 수 있다. 또한, 제 2 층간 절연막(330) 상에 제 3 층간 절연막(340)이 배치되며, 제 3 층간 절연막(340) 내에 제 3 배선들(345)이 배치될 수 있다. 제 3 배선들(345)은 제 2 배선들(335)보다 큰 선폭을 가질 수 있다.
계속해서, 도 25a에 도시된 실시예에 따르면, 퓨즈 영역(B)의 소자 분리막(301) 상에 퓨즈 링크(310f)가 형성될 수 있으며, 퓨즈 링크(310f)의 상부면은 캡핑 유전막(315)에 의해 커버될 수 있다. 퓨즈 링크(310f)는 메모리 셀 영역(A)의 게이트 전극들(310g)과 동시에 형성될 수 있으며, 제 1 금속 물질로 이루어질 수 있다. 예를 들어, 제 1 금속 물질은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금으로 이루어질 수 있다. 여기서, 구리 합금은 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr을 포함한다.Subsequently, according to the embodiment illustrated in FIG. 25A, a
퓨즈 영역(B)에서, 제 1 및 제 2 콘택 플러그들(321a, 321b)과 더미 금속 플러그(321d)가 제 1 층간 절연막(320)을 관통하여 퓨즈 링크(310f)와 연결될 수 있다. 여기서, 더미 금속 플러그(321d)는, 앞에서 설명한 바와 같이, 제 1 금속 물질과 다른 제 2 금속 물질로 이루어진 배리어 금속층과 제 3 금속 물질로 이루어진 금속층을 포함할 수 있다. 나아가, 더미 금속 플러그(321d)는 메모리 셀 영역(A)의 셀 콘택 플러그들(321)과 동시에 형성될 수 있다.In the fuse region B, the first and second contact plugs 321a and 321b and the
퓨즈 영역(B)의 제 1 층간 절연막(320) 상에 제 1 및 제 2 도전 패턴들(325a, 325b)과 더미 금속 패턴(325d)이 배치될 수 있다. 제 1 도전 패턴(325a)은 제 1 콘택 플러그(321a)와 전기적으로 연결될 수 있으며, 제 2 도전 패턴(325b)은 제 2 콘택 플러그(321b)와 전기적으로 연결될 수 있다. 더미 금속 패턴(325d)은 더미 금속 플러그(321d)의 상부면과 접촉될 수 있다. 이 실시예에서, 제 1 및 제 2 도전 패턴들(325a, 325b)과 더미 금속 패턴(325d)은 메모리 셀 영역(A)의 제 1 배선들(325)과 동시에 형성될 수 있다.First and second
도 25b에 도시된 실시예에 따르면, 퓨즈 영역(B)에 배치되는 이-퓨즈 구조체는 메모리 셀 영역(A)의 제 1 배선들(325)과 동시에 형성될 수 있다. 즉, 이-퓨즈 구조체의 퓨즈 링크(325f)는 제 1 층간 절연막(320) 상에 형성되며, 반도체 기판(300)의 상부면과 이격될 수 있다. 그리고, 제 1 배선들(325)과 퓨즈 링크(325f)는 제 1 금속 물질로 이루어질 수 있으며, 퓨즈 링크(325f)의 상부면은 캡핑 유전막(327)에 의해 커버될 수 있다. According to the embodiment shown in Figure 25b, The e-fuse structure disposed in the fuse region B may be formed simultaneously with the
퓨즈 영역(B)에서, 제 1 및 제 2 콘택 플러그들(331a, 331b)과 더미 금속 플러그(331d)가 제 2 층간 절연막(330) 및 캡핑 유전막(327)을 관통하여 퓨즈 링크(310f)와 연결될 수 있다. 여기서, 더미 금속 플러그(331d)는, 앞에서 설명한 바와 같이, 제 1 금속 물질과 다른 제 2 금속 물질로 이루어진 배리어 금속층과 제 3 금속 물질로 이루어진 금속층을 포함할 수 있다. In the fuse region B, the first and second contact plugs 331a and 331b and the
퓨즈 영역(B)의 제 2 층간 절연막(330) 상에 제 1 및 제 2 도전 패턴들(335a, 335b)과 더미 금속 패턴(335d)이 배치될 수 있다. 제 1 도전 패턴(335a)은 제 1 콘택 플러그(331a)와 전기적으로 연결될 수 있으며, 제 2 도전 패턴(335b)은 제 2 콘택 플러그(331b)와 전기적으로 연결될 수 있다.First and second
도 25c에 도시된 실시예에 따르면, 퓨즈 영역(B)에 배치되는 이-퓨즈 구조체는 메모리 셀 영역(A)의 제 3 배선들(345)과 동시에 형성될 수 있다. 즉, 이-퓨즈 구조체의 퓨즈 링크(345f)는 반도체 기판(300)의 상부면과 이격될 수 있다. 그리고, 제 3 배선들(345)과 퓨즈 링크(345f)는 제 1 금속 물질로 이루어질 수 있으며, 퓨즈 링크(345f)의 상부면은 캡핑 유전막(347)에 의해 커버될 수 있다.According to the embodiment shown in Figure 25c, The e-fuse structure disposed in the fuse area B may be formed simultaneously with the
퓨즈 영역(B)에서, 제 1 및 제 2 콘택 플러그들(351a, 351b)과 더미 금속 플러그(351d)가 제 3 층간 절연막(340) 및 캡핑 유전막(347)을 관통하여 퓨즈 링크(345f)와 연결될 수 있다. 여기서, 더미 금속 플러그(351d)는, 앞에서 설명한 바와 같이, 제 1 금속 물질과 다른 제 2 금속 물질로 이루어진 배리어 금속층과 제 3 금속 물질로 이루어진 금속층을 포함할 수 있다. In the fuse region B, the first and second contact plugs 351a and 351b and the
퓨즈 영역(B)의 제 3 층간 절연막(340) 상에 제 1 및 제 2 도전 패턴들(353a, 353b)과 더미 금속 패턴(353d)이 배치될 수 있다. 제 1 도전 패턴(353a)은 제 1 콘택 플러그(351a)와 전기적으로 연결될 수 있으며, 제 2 도전 패턴(353b)은 제 2 콘택 플러그(351b)와 전기적으로 연결될 수 있다.First and second
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다. 26 is a schematic block diagram illustrating an example of a memory system including a semiconductor device according to embodiments of the present invention.
도 26을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.Referring to FIG. 26, the
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.The
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.The
메모리(1130)는 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.The
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.The
도 27은 본 발명의 일 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다. 27 is a schematic block diagram illustrating an example of a memory card having a semiconductor device according to an embodiment of the present invention.
도 27을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다. Referring to FIG. 27, a
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. The
도 28은 본 발명에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다. 28 is a schematic block diagram showing an example of an information processing system equipped with a semiconductor device according to the present invention.
도 28을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.Referring to FIG. 28, the
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
The embodiments of the present invention have been described above with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains can implement the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.
Claims (20)
상기 퓨즈 링크의 상부면을 덮는 캡핑 유전막;
상기 캡핑 유전막을 덮는 층간 절연막;
상기 층간 절연막 및 상기 캡핑 유전막을 관통하여 각각 상기 캐소드 및 상기 애노드와 연결되는 제1 및 제2 콘택 플러그들;
상기 제1 및 제2 콘택 플러그들과 각각 연결되는 제1 및 제2 도전 패턴들;
상기 층간 절연막 및 상기 캡핑 유전막을 관통하여 상기 퓨즈 링크의 일부분과 접촉하는 더미 금속 플러그; 및
상기 더미 금속 플러그의 상부면에 배치된 더미 금속 패턴을 포함하되,
상기 더미 금속 플러그는 금속층 및 상기 금속층과 상기 퓨즈 링크 사이에 개재된 배리어 금속층을 포함하고,
상기 배리어 금속층은 상기 제 1 금속 물질과 다른 제 2 금속 물질로 이루어지고,
상기 퓨즈 링크의 폭은 상기 캐소드의 폭 및 상기 애노드의 폭보다 작은 반도체 장치의 이-퓨즈 구조체.A fuse link connected between the cathode and the anode and made of a first metal material;
A capping dielectric film covering an upper surface of the fuse link;
An interlayer insulating film covering the capping dielectric film;
First and second contact plugs penetrating through the interlayer insulating film and the capping dielectric film and respectively connected to the cathode and the anode;
First and second conductive patterns respectively connected to the first and second contact plugs;
A dummy metal plug penetrating through the interlayer insulating film and the capping dielectric film and contacting a portion of the fuse link; And
A dummy metal pattern disposed on an upper surface of the dummy metal plug includes
The dummy metal plug includes a metal layer and a barrier metal layer interposed between the metal layer and the fuse link,
The barrier metal layer is made of a second metal material different from the first metal material,
The width of the fuse link is less than the width of the cathode and the width of the anode, the e-fuse structure of the semiconductor device.
상기 제 1 금속 물질의 전기적 전도율(electrical conductivity)이 상기 제 2 금속 물질의 전기적 전도율보다 큰 반도체 장치의 이-퓨즈 구조체.According to claim 1,
An e-fuse structure of a semiconductor device in which the electrical conductivity of the first metal material is greater than the electrical conductivity of the second metal material.
상기 제 1 금속 물질은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금 중에서 선택된 적어도 하나로 이루어지며,
상기 제 2 금속 물질은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, 또는 WN 중 선택된 어느 하나이거나 이들의 조합으로 이루어지는 반도체 장치의 이-퓨즈 구조체. According to claim 1,
The first metal material is made of at least one selected from tungsten (W), aluminum (Al), copper (Cu), or copper alloy,
The second metal material may be any one selected from Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, or WN, or a combination of semiconductor devices.
상기 이-퓨즈 구조체는 상기 퓨즈 링크에 프로그램 전류를 공급하여 프로그램 가능하며,
상기 프로그램 전류가 공급될 때, 상기 애노드와 상기 더미 금속 플러그 사이의 상기 퓨즈 링크에 보이드가 형성되는 반도체 장치의 이-퓨즈 구조체.According to claim 1,
The e-fuse structure is programmable by supplying a program current to the fuse link,
An e-fuse structure of a semiconductor device in which a void is formed in the fuse link between the anode and the dummy metal plug when the program current is supplied.
상기 보이드와 상기 애노드 사이의 거리보다 상기 보이드와 상기 더미 금속 플러그 사이의 거리가 작은 반도체 장치의 이-퓨즈 구조체.The method of claim 4,
An e-fuse structure of a semiconductor device having a smaller distance between the void and the dummy metal plug than a distance between the void and the anode.
상기 더미 금속 플러그의 하부 폭은 상기 퓨즈 링크의 상부 폭보다 작은 반도체 장치의 이-퓨즈 구조체. According to claim 1,
The lower width of the dummy metal plug is less than the upper width of the fuse link e-fuse structure of the semiconductor device.
상기 더미 금속 플러그의 하부 폭은 상기 퓨즈 링크의 상부 폭보다 크고,
상기 더미 금속 플러그는 상기 퓨즈 링크의 상부면 및 측벽 일부분과 접촉하는 반도체 장치의 이-퓨즈 구조체. According to claim 1,
The lower width of the dummy metal plug is larger than the upper width of the fuse link,
The dummy metal plug is an e-fuse structure of a semiconductor device in contact with a portion of the upper surface and sidewall of the fuse link.
상기 배리어 금속층은 상기 금속층의 하부면 및 측벽들을 감싸는 반도체 장치의 이-퓨즈 구조체.According to claim 1,
The barrier metal layer is an e-fuse structure of a semiconductor device surrounding the lower surface and sidewalls of the metal layer.
상기 배리어 금속층은 상기 금속층의 하부면에서 보다 상기 금속층의 측벽들에 두껍게 형성된 반도체 장치의 이-퓨즈 구조체.The method of claim 8,
The barrier metal layer is an e-fuse structure of a semiconductor device formed thicker on sidewalls of the metal layer than on a lower surface of the metal layer.
상기 더미 금속 플러그의 바닥면은 상기 퓨즈 링크의 상부면과 하부면 사이에 위치하는 반도체 장치의 이-퓨즈 구조체. According to claim 1,
The bottom surface of the dummy metal plug is an e-fuse structure of a semiconductor device positioned between an upper surface and a lower surface of the fuse link.
상기 금속층은 제 1 폭을 갖는 콘택부와 상기 제 1 폭보다 큰 제 2 폭을 갖는 배선부를 포함하는 반도체 장치의 이-퓨즈 구조체.According to claim 1,
The metal layer comprises a contact portion having a first width and a wiring portion having a second width greater than the first width.
상기 더미 금속 패턴의 두께는 상기 퓨즈 링크의 두께보다 큰 반도체 장치의 이-퓨즈 구조체. According to claim 1,
The thickness of the dummy metal pattern is greater than the thickness of the fuse link e-fuse structure of the semiconductor device.
상기 퓨즈 링크 양측에 배치된 더미 퓨즈 링크들을 더 포함하되,
상기 더미 금속 패턴의 폭은 상기 더미 퓨즈 링크들 간의 거리보다 작은 반도체 장치의 이-퓨즈 구조체.The method of claim 12,
Dummy fuse links arranged on both sides of the fuse link further comprises,
The width of the dummy metal pattern is less than the distance between the dummy fuse links e-fuse structure of the semiconductor device.
상기 더미 금속 플러그는 상기 애노드와 상기 캐소드 사이에서 복수 개 배치되는 반도체 장치의 이-퓨즈 구조체. According to claim 1,
The dummy metal plug is an e-fuse structure of a semiconductor device disposed in plurality between the anode and the cathode.
상기 더미 금속 플러그는 상기 퓨즈 링크의 장축(longitudinal axis)에 대해 수직한 방향으로 연장되는 반도체 장치의 이-퓨즈 구조체.According to claim 1,
The dummy metal plug is an e-fuse structure of a semiconductor device extending in a direction perpendicular to a longitudinal axis of the fuse link.
상기 애노드 및 상기 캐소드는 서로 다른 높이에 위치하며,
상기 퓨즈 링크 및 상기 더미 금속 플러그는 수직적 관점에서, 상기 애노드와 상기 캐소드 사이에 위치하는 반도체 장치의 이-퓨즈 구조체. According to claim 1,
The anode and the cathode are located at different heights,
The fuse link and the dummy metal plug are e-fuse structures of a semiconductor device positioned between the anode and the cathode from a vertical perspective.
상기 애노드 및 상기 캐소드는 하부막의 상부면으로부터 제 1 높이에 배치되고,
상기 퓨즈 링크는 상기 하부막의 상기 상부면으로부터 상기 제 1 높이보다 큰 제 2 높이에 배치되는 반도체 장치의 이-퓨즈 구조체.According to claim 1,
The anode and the cathode are disposed at a first height from the upper surface of the lower film,
The fuse link is an e-fuse structure of a semiconductor device disposed at a second height greater than the first height from the upper surface of the lower layer.
반도체 기판 및 상기 반도체 기판 상에 형성된 게이트 전극을 포함하는 모스 트랜지스터를 더 포함하되,
상기 게이트 전극은 상기 제 1 금속 물질로 형성되고, 상기 게이트 전극 및 상기 퓨즈 링크는 동일한 높이에 형성된 반도체 장치의 이-퓨즈 구조체.According to claim 1,
Further comprising a MOS transistor including a semiconductor substrate and a gate electrode formed on the semiconductor substrate,
The gate electrode is formed of the first metal material, and the gate electrode and the fuse link are e-fuse structures of a semiconductor device formed at the same height.
반도체 기판 및 상기 반도체 기판과 이격되어 형성된 금속 배선들을 더 포함하되,
상기 금속 배선들은 상기 제 1 금속 물질로 형성되고, 상기 금속 배선들 및 상기 퓨즈 링크는 실질적으로 동일한 높이에 형성된 반도체 장치의 이-퓨즈 구조체.According to claim 1,
Further comprising a semiconductor substrate and metal wiring formed spaced apart from the semiconductor substrate,
The metal wires are formed of the first metal material, and the metal wires and the fuse link are formed at substantially the same height.
상기 애노드, 상기 캐소드 및 상기 퓨즈 링크를 덮는 층간 절연막;
상기 퓨즈 링크의 상부면과 상기 층간 절연막 사이에 배치되며, 상기 층간 절연막과 다른 절연 물질로 이루어진 캡핑 유전막; 및
상기 층간 절연막 및 상기 캡핑 유전막을 관통하여 상기 퓨즈 링크의 일부분과 접촉하는 더미 금속 플러그로서, 상기 더미 금속 플러그는 금속층 및 상기 금속층과 상기 퓨즈 링크 사이에 개재된 배리어 금속층;
상기 층간 절연막 및 상기 캡핑 유전막을 관통하여 각각 상기 캐소드 및 상기 애노드와 연결되는 제1 및 제2 콘택 플러그들; 및
상기 제1 및 제2 콘택 플러그들과 각각 연결되는 제1 및 제2 도전 패턴들을 포함하되,
상기 배리어 금속층은 상기 제 1 금속 물질과 다른 제 2 금속 물질로 형성되고,
상기 퓨즈 링크의 폭은 상기 캐소드의 폭 및 상기 애노드의 폭보다 작고,
상기 제1 및 제2 도전 패턴들의 폭들은 상기 캐소드의 폭 및 상기 애노드의 폭보다 작고,
상기 퓨즈 링크에 프로그램 전류가 공급되어 프로그램 가능하되,
상기 프로그램 전류가 공급될 때, 상기 더미 금속 플러그는 상기 퓨즈 링크 내의 온도 구배, 전기적 구동력 및 열적 구동력을 변화시키는 반도체 장치의 이-퓨즈 구조체.
A fuse link connected between the anode and the cathode and made of a first metal material;
An interlayer insulating film covering the anode, the cathode, and the fuse link;
A capping dielectric film disposed between the upper surface of the fuse link and the interlayer insulating film, the capping dielectric film made of an insulating material different from the interlayer insulating film; And
A dummy metal plug penetrating through the interlayer insulating film and the capping dielectric layer and contacting a portion of the fuse link, the dummy metal plug comprising a metal layer and a barrier metal layer interposed between the metal layer and the fuse link;
First and second contact plugs penetrating through the interlayer insulating film and the capping dielectric film and respectively connected to the cathode and the anode; And
And first and second conductive patterns respectively connected to the first and second contact plugs,
The barrier metal layer is formed of a second metal material different from the first metal material,
The width of the fuse link is smaller than the width of the cathode and the width of the anode,
The widths of the first and second conductive patterns are smaller than the width of the cathode and the width of the anode,
Programmable current is supplied to the fuse link to be programmable,
When the program current is supplied, the dummy metal plug is an e-fuse structure of a semiconductor device that changes the temperature gradient, electrical driving force, and thermal driving force in the fuse link.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/503,563 US9099469B2 (en) | 2013-10-11 | 2014-10-01 | E-fuse structure of semiconductor device |
DE201410220316 DE102014220316A1 (en) | 2013-10-11 | 2014-10-07 | E fuse structure of a semiconductor device |
TW103135016A TWI691054B (en) | 2013-10-11 | 2014-10-08 | E-fuse structure of semiconductor device |
CN201410528528.6A CN104576604B (en) | 2013-10-11 | 2014-10-09 | The electric fuse structure of semiconductor device |
CN201810309622.0A CN108305867B (en) | 2013-10-11 | 2014-10-09 | Electric fuse structure of semiconductor device |
US14/814,049 US9368445B2 (en) | 2013-10-11 | 2015-07-30 | E-fuse structure of semiconductor device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201361889911P | 2013-10-11 | 2013-10-11 | |
US61/889,911 | 2013-10-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20150044789A KR20150044789A (en) | 2015-04-27 |
KR102096614B1 true KR102096614B1 (en) | 2020-04-03 |
Family
ID=53037021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020140022774A KR102096614B1 (en) | 2013-10-11 | 2014-02-26 | e-fuse structure of a semiconductor device |
Country Status (3)
Country | Link |
---|---|
KR (1) | KR102096614B1 (en) |
CN (2) | CN108305867B (en) |
TW (1) | TWI691054B (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109786364A (en) * | 2017-11-14 | 2019-05-21 | 中芯国际集成电路制造(上海)有限公司 | Fusing structure and forming method thereof |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008171953A (en) * | 2007-01-10 | 2008-07-24 | Renesas Technology Corp | Semiconductor device |
JP2008277412A (en) * | 2007-04-26 | 2008-11-13 | Renesas Technology Corp | Fusing element |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3135039B2 (en) * | 1995-11-15 | 2001-02-13 | 日本電気株式会社 | Semiconductor device |
JP2003115535A (en) * | 2001-10-04 | 2003-04-18 | Hitachi Ltd | Semiconductor integrated circuit device |
TWI274410B (en) * | 2005-09-05 | 2007-02-21 | United Microelectronics Corp | Fuse structure for a semiconductor device |
US20070252238A1 (en) * | 2006-04-27 | 2007-11-01 | Charles Lin | Tungstein plug as fuse for IC device |
JP5132162B2 (en) * | 2006-08-11 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | Semiconductor integrated circuit |
US7411818B1 (en) * | 2007-02-07 | 2008-08-12 | International Business Machines Corporation | Programmable fuse/non-volatile memory structures using externally heated phase change material |
KR101354585B1 (en) * | 2007-08-07 | 2014-01-22 | 삼성전자주식회사 | Semiconductor Device And Method Of Forming The Same |
US20090243032A1 (en) * | 2008-03-27 | 2009-10-01 | Shi-Bai Chen | Electrical fuse structure |
JP2010040904A (en) * | 2008-08-07 | 2010-02-18 | Nec Electronics Corp | Semiconductor device and method of manufacturing the same |
CN101752344B (en) * | 2008-12-08 | 2012-11-21 | 联华电子股份有限公司 | Contact plug electric fuse structure and method for manufacturing contact plug electric fuse device |
CN101771021B (en) * | 2008-12-29 | 2013-07-24 | 联华电子股份有限公司 | Electric fuse structure and manufacture method thereof |
US8890260B2 (en) * | 2009-09-04 | 2014-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polysilicon design for replacement gate technology |
KR20110114047A (en) * | 2010-04-12 | 2011-10-19 | 주식회사 하이닉스반도체 | Semiconductor device |
KR20110135501A (en) * | 2010-06-11 | 2011-12-19 | 주식회사 하이닉스반도체 | Semiconductor device with fuse part |
CN102347269B (en) * | 2010-07-30 | 2014-03-12 | 上海丽恒光微电子科技有限公司 | Fuse structure and method for forming same |
US20120154102A1 (en) * | 2010-12-16 | 2012-06-21 | Shi-Bai Chen | Electrical fuse structure |
US8716831B2 (en) * | 2011-09-29 | 2014-05-06 | Broadcom Corporation | One time programmable structure using a gate last high-K metal gate process |
CN103208456B (en) * | 2013-03-22 | 2016-12-28 | 上海华虹宏力半导体制造有限公司 | The forming method of semiconductor structure |
CN104681422B (en) * | 2013-11-27 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | The forming method of semiconductor devices |
-
2014
- 2014-02-26 KR KR1020140022774A patent/KR102096614B1/en active IP Right Grant
- 2014-10-08 TW TW103135016A patent/TWI691054B/en active
- 2014-10-09 CN CN201810309622.0A patent/CN108305867B/en active Active
- 2014-10-09 CN CN201410528528.6A patent/CN104576604B/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008171953A (en) * | 2007-01-10 | 2008-07-24 | Renesas Technology Corp | Semiconductor device |
JP2008277412A (en) * | 2007-04-26 | 2008-11-13 | Renesas Technology Corp | Fusing element |
Also Published As
Publication number | Publication date |
---|---|
CN104576604A (en) | 2015-04-29 |
TWI691054B (en) | 2020-04-11 |
TW201528477A (en) | 2015-07-16 |
CN104576604B (en) | 2018-04-24 |
CN108305867A (en) | 2018-07-20 |
CN108305867B (en) | 2021-06-15 |
KR20150044789A (en) | 2015-04-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110062958B (en) | Method for forming three-dimensional memory device | |
CN110121778B (en) | Three-dimensional memory device | |
KR101979752B1 (en) | Semiconductor devices and methods of manufacturing the same | |
US9099469B2 (en) | E-fuse structure of semiconductor device | |
TWI728529B (en) | Memory arrays and methods used in forming a memory array | |
US10163782B2 (en) | Fuse structure having multiple air dummy fuses | |
US20120058639A1 (en) | Semiconductor devices and methods of fabricating the same | |
KR20150027363A (en) | Semiconductor devices and methods of manufacturing the same | |
CN103681550A (en) | Semiconductor device and fabricating method thereof | |
US20160163643A1 (en) | E-fuse devices and method for fabricating the same | |
US9679903B2 (en) | Anti-fuse of semiconductor device, semiconductor module and system each including the semiconductor device, and method for forming the anti-fuse | |
US10186485B2 (en) | Planarized interlayer dielectric with air gap isolation | |
KR20090050775A (en) | Non-volatile memory devices and methdos of forming the same | |
JP2011066418A (en) | Semiconductor device including resistor and method of fabricating the same | |
KR102096614B1 (en) | e-fuse structure of a semiconductor device | |
CN109755245A (en) | Memory device and its manufacturing method | |
US9024411B2 (en) | Conductor with sub-lithographic self-aligned 3D confinement | |
KR20220077736A (en) | integrated circuit device | |
CN101266942A (en) | Semiconductor device and method for fabricating the same | |
KR102127178B1 (en) | e-fuse structure of a semiconductor device | |
WO2021180124A1 (en) | Semiconductor structure and method for forming same, and fuse array | |
KR100954417B1 (en) | Method for fabricating fuse of semiconductor device | |
US20100317183A1 (en) | Method for fabricating semiconductor memory device | |
CN114334899A (en) | Semiconductor structure and preparation method thereof | |
KR20080028030A (en) | Semiconductor device having electronic blocks formed by independent processes and methods of forming the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right |