KR102079177B1 - 하프늄 옥시나이트라이트 막의 형성 방법 및 이를 이용한 반도체 소자 - Google Patents

하프늄 옥시나이트라이트 막의 형성 방법 및 이를 이용한 반도체 소자 Download PDF

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Abstract

하프늄 옥시 나이트라이드 막의 형성 방법은, Ⅲ-Ⅴ족 화합물 반도체 기판을 챔버에 준비하는 단계; 상기 Ⅲ-Ⅴ족 화합물 반도체 기판을 하프늄을 포함하는 전구체 소스 가스에 노출시키고, 상기 Ⅲ-Ⅴ족 화합물 반도체 기판 상에 하프늄 전구체 막을 형성하는 단계; 상기 하프늄 전구체 막을 이소프로판올(isopropanol)로 산화하여 하프늄 옥사이드 막을 형성하는 단계 및 상기 챔버내에 질소 플라즈마를 발생시켜 상기 하프늄 옥사이드 막에 질소를 결합시켜 하프늄 옥시 나이트라이드 막을 생성하는 단계를 포함한다.

Description

하프늄 옥시나이트라이트 막의 형성 방법 및 이를 이용한 반도체 소자{Method for forming hafnium oxynitride film and semiconductor device using the same}
하프늄 옥시 나이트라이트 막 형성 방법 및 이를 이용한 반도체 소자에 관한 것으로, 구체적으로 Ⅲ-Ⅴ족 화합물 반도체 물질의 기판 상에 하프늄 옥시나이트라이트 산화막을 형성하는 방법 및 이를 이용한 반도체 소자에 관한 것이다.
[국가지원 연구개발에 대한 설명]
본 연구는 연세대학교 산학협력단의 주관 하에 과학기술정보통신부의 Ⅲ-Ⅴ Channel을 이용한 CMOS extension 기술 개발에 관한 연구, 과제 고유번호: 1711058694, 세부과제번호: 10045216)의 지원에 의하여 이루어진 것이다.
4차 산업 혁명과 함께, 각종 전자 장치에 들어가는 반도체 소자들의 직접도가 점차 증가하고 있으며, 소자의 소형화가 요구되고 있다. 이에 따라 종래 사용되고 있는 실리콘(Si) 기판을 대체할 수 있는 소재에 대한 연구가 진행되고 있으며, Ⅲ-Ⅴ족 화합물 반도체 물질의 소자, 특히 낮은 동작 전압 및 높은 전류 밀도 특성을 가지는 인듐갈륨아세나이드(InGaAs) 물질이 주목 받고 있다. 다만, 인듐갈륨아세나이드 기판은 종래 실리콘 기판과 비교하여 계면 특성이 나쁜 문제가 있다. 즉, 인듐갈륨아세나이드 기판은 산화막 사이에 계면층이 형성될 수 있어 산화막 두께(EOT)를 증가시키고, 산화막의 유전율을 감소시켜 정전용량 값을 떨어뜨리는 등 오히려 소자의 전기적 특성을 저하시키는 문제점이 있다.
그리고, 반도체 소자의 소형화 추세에 따라 게이트 산화막의 두께 또한 점차 얇아지고 있다. 산화막의 두께가 얇아짐에 따라서 기판과 게이트 전극 사이의 직접 터널링(direct tunneling)에 의해서 누설전류(gate leakage current)가 증가하여 트랜지스터의 이상 작동을 유발하며 디램(DRAM)과 같은 반도체 메모리 소자의 경우 커패시터와 관련된 리프레시 타임(refresh time)이 감소하는 등의 문제점이 발생하고 있다. 기존의 실리콘 산화막(SiO2)를 대신하여 고유전율의 절연막(high-k dielectric), 예를 들어 하프늄 옥사이드를 게이트 산화막을 형성하고자 하는 연구 또한 진행되고 있다.
다만, 상술한 인듐갈륨아세나이드(InGaAs) 기판에 하프늄 옥사이드를 절연막으로 적용하는 경우, 하프늄 옥사이드에 존재하는 많은 결함이나 산소 공공(oxygen vacancy) 등에 기판과 산화막 사이의 계면 특성이 보다 저해지는 문제가 발생하였다. 이를 해결하기 위해 종래 계면 특성이 양호한 것으로 알려진 알루미늄 옥사이드(Al2O3)를 계면 박막으로 증착하는 것이 제안되었으나, 알루미늄 옥사이드의 낮은 유전 상수값 때문에 전체적인 게이트 절연막의 두께를 감소하는 데 한계가 발생하며, 서로 다른 전구 물질을 사용하게 됨으로써 공정이 복잡해지고 고품질의 박막 특성을 유지하기가 어려운 한계가 있었다.
따라서, Ⅲ-Ⅴ족 화합물 반도체 물질의 기판과 고유전율의 절연막 사이의 계면 특성을 최소화할 수 있는 연구가 필요한 실정이다.
일본 특허 출원 문헌 JP2004-256916 (2004년 09월 16일)
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, Ⅲ-Ⅴ족 화합물 반도체 물질의 기판 상에 계면층의 형성을 최소화하여 고유전율의 절연막을 형성할 수 있는 방법 및 이에 따라 계면 특성을 개선된 반도체 소자를 개시한다. 구체적으로, 인듐갈륨아세나이드(InGaAs) 기판 상에 하프늄 옥시나이트라이트(HfON) 절연막을 높은 품질로 형성하는 방법 및 이를 적용한 반도체 소자를 개시한다.
본 명세서의 일 실시예에 따른 하프늄 옥시 나이트라이드 막의 형성 방법은 Ⅲ-Ⅴ족 화합물 반도체 기판을 챔버에 준비하는 단계, 상기 Ⅲ-Ⅴ족 화합물 반도체 기판을 하프늄을 포함하는 전구체 소스 가스에 노출시키고, 상기 Ⅲ-Ⅴ족 화합물 반도체 기판 상에 하프늄 전구체 막을 형성하는 단계, 상기 하프늄 전구체 막을 이소프로판올(isopropanol)로 산화하여 하프늄 옥사이드 막을 형성하는 단계 및 상기 챔버내에 질소 플라즈마를 발생시켜 상기 하프늄 옥사이드 막에 질소를 결합시켜 하프늄 옥시 나이트라이드 막을 생성하는 단계를 포함한다.
일 실시예에서, 상기 Ⅲ-Ⅴ족 화합물 반도체는 갈륨아세나이드(GaAs), 인듐갈륨아세나이드(InGaAs) 및 인듐포스페이트(InP) 중 어느 하나일 수 있다.
일 실시예에서, 하프늄을 포함하는 전구체 소스 가스는 TDMAH, TEMAH 및 TDEAH 중 어느 하나일 수 있다.
일 실시예에서, 상기 하프늄 전구체 막을 형성하는 단계, 상기 하프늄 옥사이드 막을 형성하는 단계 및 하프늄 옥시 나이트라이드 막을 생성하는 단계는 하나의 증착 공정 사이클을 구성하며, 상기 하프늄 옥시 나이트라이드 막이 소정 두께 이상 증착될 때까지 상기 증착 공정 사이클은 반복 실시될 수 있다.
일 실시예에서, 상기 증착 공정 사이클은 상기 각 단계의 전, 후에 비활성 가스를 상기 챔버에 주입하는 퍼지 단계를 더 포함할 수 있다.
일 실시예에서, 상기 퍼지 단계에서 주입되는 비활성 가스는 질소 가스이며, 상기 하프늄 옥시 나이트라이드 막을 생성하는 단계는 상기 질소 플라즈마를 발생하기 이전에, 질소 가스를 상기 챔버 내에 충진하여 안정화하는 단계를 더 포함하고, 상기 안정화 단계의 질소 단위 유량은 상기 퍼지 단계의 질소 단위 유량보다 낮을 수 있다.
일 실시예에서, 상기 하프늄 전구체 막을 형성하는 단계는 2초 동안 수행되고, 상기 하프늄 옥사이드 막을 형성하는 단계는 320℃에서 3초 동안 진행되며, 상기 질소 플라즈마는 50W RF 전력으로 5초간 발생될 수 있다.
일 실시예에서, 상기 Ⅲ-Ⅴ족 화합물 반도체 기판을 챔버에 준비하는 단계는, 상기 챔버에 로딩된 Ⅲ-Ⅴ족 화합물 반도체 기판에 대한 전 처리 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상술한 실시예에 따른 방법에 따라 하프늄 옥시 나이트라이드 막이 형성된 Ⅲ-Ⅴ족 화합물 반도체 기판; 상기 하프늄 옥시 나이트라이드 막 상에 위치한 제1 전극; 및 상기 Ⅲ-Ⅴ족 화합물 반도체 기판의 하부에 위치한 제2 전극을 포함한다.
일 실시예에서, 상기 기판은 갈륨아세나이드(GaAs), 인듐갈륨아세나이드(InGaAs) 및 인듐포스페이트(InP) 중 어느 하나이고, 상기 제1 전극은 게이트 전극, 상기 제2 전극은 하부 전극일 수 있다.
본 실시예에 따른 형성 방법에서, 이소프로판올 산화제에 의해 표면 산화가 최소화될 수 있어, 기판과 산화막 사이의 계면 형성은 억제될 수 있다. 따라서, Ⅲ-Ⅴ족 화합물 반도체 기판 상에 고유전율의 하프늄 옥사이드 막을 계면 품질의 저하없이 형상할 수 있다.
또한, 하프늄 옥사이드 막의 품질 개선을 위한 주기적 질소 플라즈마 처리 공정을 통해 하프늄 옥시 나이트라이드 막을 형성할 수 있다. 이에 따라, 기판에 미치는 영향을 최소화하면서 하프늄 옥사이드 막의 단점을 개선할 수 있다. 즉, Ⅲ-Ⅴ족 화합물 반도체 기판 상 보다 높은 품질의 고유전율 박막을 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 하프늄 옥시 나이트라이드 막의 형성 방법의 순서도이다.
도 2는 본 발명의 일 실시예에 따른 하프늄 옥시 나이트라이드 막의 증착 프로세스를 나타낸 것이다.
도 3은 산화제에 따른 박막 증착 정도를 비교한 그래프이다.
도 4는 산화제에 따른 기판과 산화막 사이의 계면 상태를 비교한 전자 현미경 사진이다.
도 5는 산화제에 따른 계면 특성을 분석하기 위해 XPS spectra를 측정한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자이다.
도 7은 질소 결합 여부를 확인하기 위한 SIMS 결과 데이터이다.
도 8은 반도체 소자의 주파수 분산 현상을 관찰한 그래프이다.
도 9는 반도체 소자의 계면 에너지 준위 분포를 나타낸 그래프이다.
도 10은 반도체 소자의 누설 전류 특성을 분석한 그래프이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하는 것은 아니다.
이하, 첨부된 도면을 참조하여 본원의 구현예 및 실시예를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 하프늄 옥시 나이트라이드 막의 형성 방법의 순서도이다. 도 2는 본 발명의 일 실시예에 따른 하프늄 옥시 나이트라이드 막의 증착 프로세스를 나타낸 것이다. 도 3은 산화제에 따른 박막 증착 정도를 비교한 그래프이다. 도 4는 산화제에 따른 기판과 산화막 사이의 계면 상태를 비교한 전자 현미경 사진이다. 도 5는 산화제에 따른 계면 특성을 분석하기 위해 XPS spectra를 측정한 그래프이다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 하프늄 옥시 나이트라이드 막의 형성 방법은 Ⅲ-Ⅴ족 화합물 반도체 기판을 챔버에 준비하는 단계(S100); 상기 Ⅲ-Ⅴ족 화합물 반도체 기판을 하프늄을 포함하는 전구체 소스 가스에 노출시키고, 상기 Ⅲ-Ⅴ족 화합물 반도체 기판 상에 하프늄 전구체 막을 형성하는 단계(S110); 상기 하프늄 전구체 막을 이소프로판올(isopropanol)로 산화하여 하프늄 옥사이드 막을 형성하는 단계(S120); 및 상기 챔버내에 질소 플라즈마를 발생시켜 상기 하프늄 옥사이드 막에 질소를 결합시켜 하프늄 옥시 나이트라이드 막을 형성하는 단계(S130)를 포함한다.
먼저, Ⅲ-Ⅴ족 화합물 반도체 기판을 챔버에 준비한다(S100).
Ⅲ-Ⅴ족 화합물 반도체 기판이 준비될 수 있다. 여기서, Ⅲ-Ⅴ족 화합물 반도체는 갈륨아세나이드(GaAs), 인듐갈륨아세나이드(InGaAs) 및 인듐포스페이트(InP) 중 어느 하나일 수 있다. Ⅲ-Ⅴ족 화합물 반도체 기판은 기초 기판 및 기초 기판 상에 Ⅲ-Ⅴ족 화합물이 성장된 에피택셜층을 포함할 수 있다. 여기서, 기초 기판은 실리콘 기판 또는 Ⅲ-Ⅴ족 화합물로 형성된 기판일 수 있으며, 에피택셜층은 에피택셜 증착, 예를 들어, 분자 빔 에피택시(MBE: Molecular Beam Epitaxy), 금속 유기 화학 증착(MOCVD: Metal-Organic Chemical Vapour Deposition), 하이드라이드 증기 상 에피택시(HVPE: Hydride Vapor Phase Epitaxy) 등을 통해 상기 기초 기판 상에 증착될 수 있다. 준비된 Ⅲ-Ⅴ족 화합물 반도체 기판이 챔버에 로딩될 수 있다.
Ⅲ-Ⅴ족 화합물 반도체 기판을 챔버에 준비하는 단계(S100)는 로딩된 Ⅲ-Ⅴ족 화합물 반도체 기판에 대한 전 처리 단계를 포함할 수 있다. 즉, 기판에 박막 증착을 위한 전처리 작업이 수행될 수 있다.
후술하는 단계들은 박막의 증착 공정으로, 본 실시예에서는 원자층 증착 방법(Atomic Layer Deposition, ALD)이 적용될 수 있다. 후술한 박막 증착 공정에 해당하는 단계(S110, S120, S130)는 하나의 증착 공정 사이클을 구성할 수 있다. 도 2는 이러한 증착 공정의 한 사이클을 나타낸다. 여기서, X축은 한 사이클에서 해당 각 단계가 수행되는 시간의 비율일 수 있으며, Y축은 각 단계에서 챔버에 채워지는 물질을 나타낸다.
또한, 본 실시예에 따른 형성 방법은 각 단계 사이에 챔버내에 충진된 기체를 배출하는 펴지 단계(S115, S125, S135)를 더 포함할 수 있다. 퍼지 단계(S115, S125, S135)는 표면과 원료 물질 간의 화학 결합에서 생성된 부산물과 물리 흡착된 전구체를 제거해 주어 표면에 화학 흡착된 반응물만 남도록 하는 것일 수 있다. 비활성 가스는 질소(N2), 아르곤(Ar) 등이 사용될 수 있으며, 각 퍼지 단계의 퍼지 시간은 상이할 수 있다. 질소를 이용하여 퍼지를 하는 경우, 예시적으로 1000sccm 가스 유량, 1.5 torr 챔버 압력의 조건에서 진행될 수 있다.
다음으로, Ⅲ-Ⅴ족 화합물 반도체 기판 상에 하프늄 전구체 막을 형성한다(S110).
Ⅲ-Ⅴ족 화합물 반도체 기판을 하프늄을 포함하는 전구체 소스 가스에 노출시킨다. 챔버내에 충진되는 하프늄 함유 전구체 소스 가스의 일부는 기판 상에 증착될 수 있고, 기판 상에 하프늄 전구체 막이 형성될 수 있다. 여기서, 하프늄 함유 전구체는 TDMAH(Tetrakis(dimethylamino)hafnium)일 수 있으나, 이에 한정되는 것은 아니며, TEMAH(Tetrakis(ethylmethylamido)hafnium) 또는 TDEAH(Tetrakis(diethylamino)hafnium)일 수 있다.
일 실시예에서 본 단계(S110)는 2초 동안 수행될 수 있다.
다음으로, 상기 하프늄 전구체 막을 이소프로판올(isopropanol)로 산화하여 하프늄 옥사이드 막을 형성한다(S120).
본 실시예에서, 하프늄 전구체 막의 산화를 위한 산소 소스(Oxygen Source)는 이소프로판올(isopropanol)일 수 있다. 종래의 원자층 증착 방법에서 산화제는 오존(O3) 또는 수분(H2O)을 이용하나, 이러한 종래의 산화제는 Ⅲ-Ⅴ족 화합물 반도체 기판의 표면 또한 산화시킬 수 있다. 즉, 증착 전 최적화된 표면 전처리 공정을 수행하더라도 증착 시 발생하는 과도한 기판 표면의 산화에 따라 하프늄 옥사이드 막의 품질이 저하될 수 있다. 본 실시예에서, Ⅲ-Ⅴ족 화합물 반도체 기판의 표면 산화를 최소화하기 위해 이소프로판올을 산화제로 사용하여 하프늄 옥사이드(HfO2) 막을 형성한다.
도 3은 종래와 같이 오존(O3) 산화제를 사용하여 하프늄 옥사이드의 원자층 증착을 수행한 실험과 이소프로판올(IPA) 산화제를 사용하여 하프늄 옥사이드의 원자층 증착을 수행한 실험을 비교한 그래프이다. 도 3의 그래프는 이소프로판올이 산화제로써 종래 오존 산화제와 동일한 기능을 수행할 수 있는 지를 확인하기 위한 것이다. 도 3(a)에 도시된 바와 같이, 이소프로판올(IPA)의 적절한 공정 온도(320℃ 이상)는 오존의 적절 공정 온도(250℃) 보다 다소 높을 수 있으나, 도 3(b)에 도시된 바와 같이, 일정 공정 시간 이후에 증착률이 안정화되는 것을 알 수 있으며, 도 3(c)에 도시된 바와 같이, 원자층 증착 사이클이 증가함에 따라 오존 산화제 및 이소프로판올 산화제 모두 선형적으로 산화막이 형성되는 것을 알 수 있다. 일 실시예에서, 본 단계는 3초 동안 320℃의 온도에서 진행될 수 있다.
즉, 이소프로판올 산화제는 종래 오존 산화제와 동등한 수준으로 안정적으로 산화막을 형성시킬 수 있으며, 오존 산화제 대비 Ⅲ-Ⅴ족 화합물 반도체 기판과 산화막 사이의 계면층이 생성되는 것을 최소화할 수 있다.
도 4(a)는 오존 산화제(O3)를 사용하여 InGaAs 기판에 하프늄 옥사이드 막(HfO2)을 형성한 전자 현미경 이미지이며, 도 4(b)는 이소프로판올 산화제(IPA)를 사용하여 InGaAs 기판에 하프늄 옥사이드 막(HfO2)을 형성한 전자 현미경 이미지이다.
도 4(a)에서 기판과 하프늄 옥사이드 막 사이에 형성된 약 1.2nm의 다소 두꺼운 계면층을 관찰할 수 있다. 즉, InGaAs 기판이 산화됨에 따라 계면에 의도치 않은 산화막이 된 것을 알 수 있다. 반면, 도 4(b)에 도시된 바와 같이, IPA 산화제를 사용한 경우, 이러한 계면층이 관찰되지 않으며 기판의 원자 격자(atomic lattice)도 뚜렷하게 관찰되는 것을 확인할 수 있다.
도 5는 산화제에 따른 계면 특성을 비교하기 위한 것으로 계면 구조를 분석하기 위해 XPS spectra를 측정한 결과 그래프이다. 광전자 방출을 허용하도록 하프늄 옥사이드(HfO2)를 1mm의 두께로 오존 산화제(O3) 및 이소프로판올 산화제(IPA)를 이용하여 얇게 형성하고 As 산화물의 신호(도 5(a)), In 산화물의 신호(도 5(b)), Ga 산화물의 신호(도 5(c))를 각각 검출하였다. 오존 산화제를 사용한 경우(O3-HfO2), In, Ga, As 산화물의 신호(As-O, In-O, Ga-O)가 크게 나타나는 반면, 이소프로판올 산화제를 사용한 경우(IPA-HfO2), In, Ga, As 산화물의 신호가 거의 검출되지 않았다. 이러한 기판의 산화물들은 심각한 페르미 준위 고정 및 고밀도 계면 준위 상태를 야기하는 것으로 알려져 있는 바, 이소프로판올을 산화제로 사용함으로써 기판의 표면 산화가 줄어들고 기판 계면 품질이 개선되는 것을 도 5의 실험 결과를 통해서도 확인할 수 있다.
다음으로, 하프늄 옥사이드 막에 질소를 결합시켜 하프늄 옥시 나이트라이드 막을 생성한다(S130).
하프늄 옥사이드 막을 질산화하여 하프늄 옥시 나이트라이드(HfON) 막을 생성할 수 있다. 하프늄 옥시 나이트라이드 막을 적용한 소자는 하프늄 옥사이드 막을 적용한 소자 대비 누설 전류 특성이 개선되고 모든 바이어스 범위에서 주파수 분산 현상을 억제될 수 있다. 이러한 질소 결합에 따른 개선 효과에 대해서는 이후 보다 상세히 설명하도록 한다. 종래 질소를 결합시키는 공정은 고온(약 500℃ 이상)에서 열처리를 통하는 방법 또는 강한 플라즈마를 띄우는 방법으로, 이러한 종래의 공정은 열적 안정도가 다소 낮고 강한 플라즈마에 취약한 Ⅲ-Ⅴ족 화합물 반도체 기판에 적용하기에는 다소 무리가 있다. 따라서, 본 실시예에 따른 질소 결합 단계(S130)는 챔버내에 질소 플라즈마를 발생시켜 질소를 결합하되, 종래 공정 온도 대비 저온인 320℃, 저기압의 낮은 출력으로 공정을 진행한다. 또한, 질소 플라즈마를 띄우는 공정은 매 증착 사이클마다 진행될 수 있다.
일 실시예에서, 본 단계(S130)는 챔버에 5초간 100sccm 0.2torr로 질소를 충진하여 안정화하는 단계 및 320℃의 온도에서, 50W의 RF 전력으로 플라즈마를 5초간 발생하여 하프늄 옥사이드 막에 질소를 결합시키는 단계를 포함한다. 본 단계(S130)의 전, 후에는 질소를 이용한 퍼지 단계(S125, S135)가 진행될 수 있는 데, 퍼지 단계(S125, S135)의 질소 단위 유량(sccm)은 질소 결합 단계(S130)와 상이할 수 있다. 즉, 질소 결합 단계(S130)는 낮은 출력의 질소 플라즈마를 형성하기 위해 단위 유량이 퍼지 단계들(S125, S135)의 단위 유량보다 낮을 수 있다. 낮은 플라즈마 파워로 Ⅲ-Ⅴ족 화합물 반도체 기판에 영향을 미치지 않고, 질소를 결합시킴에 따라 계면 특성이 보다 향상될 수 있다.
원하는 두께 및 품질의 하프늄 옥시 나이트라이드 막을 형성하기 위해, 상기 증착 공정 사이클은 반복 실시될 수 있다. 즉, 질소 플라즈마 공정(S130)은 공정 사이클에 포함되어 주기적으로 반복 수행될 수 있다. 이러한, 낮은 출력의 질소 플라즈마에 따라 Ⅲ-Ⅴ족 화합물 반도체 기판에 영향을 최소화하면서 높은 품질의 하프늄 옥시 나이트라이드(HfON) 막이 형성될 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 소자 및 이를 활용한 실험예에 대해 설명하도록 한다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자(10)이다.
도 6을 참조하면, 반도체 소자(10)는 Ⅲ-Ⅴ족 화합물 반도체 기판(100), 고유전율 박막(110), 제1 전극(120), 제2 전극(130)을 포함한다. 반도체 소자(10)는 MOS 커패시터일 수 있다.
여기서, Ⅲ-Ⅴ족 화합물 반도체 기판(100), 고유전율 박막(110)은 도 1 내지 도 5의 형성 방법으로 형성한 박막 기판일 수 있다. 즉, 도 1 내지 도 5의 방법으로 반도체 기판(100) 상에 고유전율 박막(110)을 형성한 상태에서, 제1 전극(120)이 고유전율 박막(110) 일면에 형성되고, 반도체 기판(100)의 타면에 제2 전극(130)이 형성될 수 있다. 제1 전극(120)은 게이트 전극일 수 있으며, 제2 전극(130)은 하부 전극일 수 있고, 고유전율 박막(110)은 게이트 절연막일 수 있다.
본 실시예에 따른 반도체 소자(10)는 Ⅲ-Ⅴ족 화합물 반도체 기판으로 구성되어 낮은 동작 전압 및 높은 전류 밀도 특성을 제공할 수 있어, 소형화된 전자 장치에 용이하게 적용될 수 있다. 여기서, Ⅲ-Ⅴ족 화합물 반도체 기판(100)은 InGaAs 기판일 수 있다. 또한, 본 실시예에 따른 반도체 소자(10)는 고율전율 박막(110)으로 구성되어 보다 얇은 두께로 형성될 수 있어, 소형화된 전자 장치에 보다 용이하게 적용될 수 있다. 여기서, 고유전율 박막(110)은 하프늄 옥시 나이트라이드일 수 있다. 또한, 본 실시예에 따른 반도체 소자(10)는 반도체 기판(100)과 고유전율 박막(110) 사이에 계면층이 존재하지 않을 수 있다.
이하, 실험을 통해 본 발명의 일 실시예에 따른 반도체 소자(10)와 다른 비교예의 성능을 비교하도록 한다.
실시예 1 (InGaAs-HfON, IPA)
MBE 방식으로 성장시킨 n형 1.0*1017의 도핑 농도의 InGaAs 기판을 준비한다. HCl (1:3)으로 희석된 용액에 1분간 처리하고 증류수(DI water)에 30초 린싱하며, NH4OH(29%) 용액에 3분간 처리후 DI water에 30초 린싱하여 전처리를 수행한다. TEMAH을 Hf 소스로 사용(Pulse time 2초)하였으며, IPA를 산화제로 사용하여 HfO2를 증착한다(증착 온도 320℃, Pulse time 3초). 질소 플라즈마를 통해 HfO2에 질소를 결합하여 HfON 박막을 형성한다(5초간 100sccm 0.2torr로 안정화 시간 이후 50W 플라즈마를 5초 발생). HfON 박막의 두께가 6nm까지 형성되도록 상기 사이클을 반복 수행한다. 이후, 게이트 금속 및 하부 금속을 증착하여 반도체 소자를 생성한다.
비교예 1 (InGaAs-HfO 2 , IPA)
실시예 1에서 질소 플라즈마 공정을 실시하지 않고, HfO2 박막을 6nm까지 형성하고, 게이트 금속 및 하부 금속을 증착하여 반도체 소자를 생성한다.
비교예 2 (InGaAs-HfON, O 3 )
실시예 1에서 IPA 산화제 대신 종래 사용하던 오존(O3)을 산화제로 사용((증착 온도 250℃, Pulse time 1초)하여 반도체 소자를 생성한다.
비교예 3 (InGaAs-HfO 2 , O 3 )
비교예 1에서 IPA 산화제 대신 종래 사용하던 오존(O3)을 산화제로 사용((증착 온도 250℃, Pulse time 1초)하여 반도체 소자를 생성한다.
실험예 1
질소 플라즈마 공정에 의해 질소가 HfO2 박막에 효과적으로 결합되었는 지 여부를 확인하기 위해, 실시예 1, 비교예 1, 비교예 2, 비교예 3에 대해 SIMS(Secondary ion mass spectrometry) 측정을 수행하였다. 도 7은 질소 결합 여부를 확인하기 위한 SIMS 결과 데이터이다. 도 7(a)은 비교예 3(InGaAs-HfO2, O3)에 대한 결과, 도 7(b)은 비교예 1(InGaAs-HfO2, IPA)에 대한 결과, 도 7(c)는 비교예 2(InGaAs-HfON, O3)에 대한 결과, 도 7(d)은 실시예 1(InGaAs-HfON, IPA)에 대한 결과를 각각 나타낸다.
도 7(c) 및 도 7(d)을 도 7(a) 및 도 7(b)와 비교하면, InGaAs와 절연막(High-K) 사이의 계면에서 최대 10배 이상의 질소 이온 세기가 검출되는 것을 확인할 수 있다. 실시예 1(InGaAs-HfON, IPA), 비교예 2(InGaAs-HfON, O3)의 계면에는 질소 플라즈마 공정에 따라 질소가 효과적으로 증착된 상태임을 확인할 수 있으며, 이에 따라 계면 특성과 박막 특성이 향상되는 것은 하기 실험예들에서 확인할 수 있다.
실험예 2
실시예 1, 비교예 1, 비교예 2, 비교예 3에서 제작한 반도체 소자(Mos 커패시터)의 주파수 분산 현상을 각각 관찰하여 기판과 게이트 절연막 사이의 계면 및 게이트 절연막의 품질을 비교하였다. 도 8은 반도체 소자의 주파수 분산 현상을 관찰한 그래프이다. 도 8(a)은 비교예 3(InGaAs-HfO2, O3)에 대한 결과, 도 8(b)은 비교예 1(InGaAs-HfO2, IPA)에 대한 결과, 도 8(c)는 비교예 2(InGaAs-HfON, O3)에 대한 결과, 도 8(d)은 실시예 1(InGaAs-HfON, IPA)에 대한 결과를 각각 나타낸다.
먼저, 산화제에 따른 계면 특성 변화를 분석한다. 도 8(a)와 도 8(b)를 비교하면, 오존 산화제를 사용한 비교예 3의 경우, C-V곡선에서 큰 Inversion hump 현상이 관찰된 반면, IPA 산화제를 사용한 비교예 1은 Inversion hump현상이 크게 억제된 결과를 보였다. Inversion hump현상은 대개 인터페이스 결함 밀도를 평가하는 기준이 되는데 그 현상이 크게 나타날수록 더 많은 계면 포획(interface trap)이 존재한다고 볼 수 있다. 그리고 게이트 바이어스에 따른 conductance peak 움직임을 보았을 때에도 페르미 준위가 더 자유롭게 움직이는 IPA 산화제 HfO2 박막이 O3 산화제 HfO2 박막보다 더 우수한 계면 특성을 가진다고 평가할 수 있다. 나아가 IPA 산화제를 사용함으로써 커패시턴스 등가 두께(CET)가 2.3nm에서 2nm로 개선된 것이 확인되었다.
다음으로, 주기적 질소 플라즈마를 통한 질소 결합 기술을 이용한 효과에 대해 분석한다. 도 8(c) 및 도 8(d)을 도 8(a) 및 도 8(b)와 비교하면, 주파수 분산 현상이 모든 바이어스 범위에서 효과적으로 억제됨을 확인할 수 있다. 즉, Inversion hump 현상이 상당 부분 감소한 것을 확인할 수 있으며, mid-gap level에 위치한 결함에 질소가 결합됨으로써 계면 특성이 향상될 수 있다. HfO2 내에 형성될 수 있는 산소 결핍층을 통해 산소가 확산되는 것을 질소 결합을 통해 방지할 수 있으며, 이에 따라 계면 특성이 향상될 수 있다. 결과적으로 IPA 산화제와 주기적 질소 플라즈마 기술을 동시에 사용한 HfON 박막(실시예 1)이 가장 우수한 계면 특성을 나타내는 것을 확인할 수 있다.
실험예 3
실시예 1, 비교예 1, 비교예 2, 비교예 3에서 제작한 반도체 소자(Mos 커패시터)의 계면 준위 분포를 비교 분석하였다. C-V측정 결과에 따른 계면준위분포는 conductance method로 추출하여 분석하였다. 도 9는 반도체 소자의 계면 에너지 준위 분포를 나타낸 그래프이며, InGaAs-HfON, IPA(실시예 1), InGaAs-HfO2, IPA(비교예 1), InGaAs-HfON, O3(비교예 2), InGaAs-HfO2, O3(비교예 3)에 대한 계면 준위 분포를 각각 나타낸다. InGaAs-HfON이 InGaAs-HfO2 대비 더 낮은 계면 준위를 나타내는 것을 알 수 있으며, 특히, InGaAs-HfON (실시예 1)의 계면 준위는 Ec-Et=0.2keV 에서 InGaAs-HfO2, O3 (비교예 3)에 비해 10배 작은 8.0Х1011eV-2로 감소된 것을 알 수 있다. HfO2 내에 형성될 수 있는 산소 결핍층을 통해 산소가 확산되는 것을 질소 결합을 통해 방지할 수 있으며, 이에 따라 계면 준위의 안정화를 가져오는 것을 확인할 수 있다. 결과적으로 IPA 산화제와 주기적 질소 플라즈마 기술을 동시에 사용한 HfON 박막(실시예 1)이 가장 낮은 계면 준위를 가지는 것을 확인할 수 있다.
실험예 4
실시예 1, 비교예 1, 비교예 2, 비교예 3에서 제작한 반도체 소자(Mos 커패시터)의 누설 전류 특성을 비교 분석하였다. 도 10은 반도체 소자의 누설 전류 특성을 분석한 그래프이며, InGaAs-HfON, IPA(실시예 1), InGaAs-HfO2, IPA(비교예 1), InGaAs-HfON, O3(비교예 2), InGaAs-HfO2, O3(비교예 3)에 대한 누설 전류 특성을 나타낸다. InGaAs-HfON이 InGaAs-HfO2 대비 누설 전류 특성이 개선되는 것을 확인할 수 있다. HfO2 내에 형성될 수 있는 산소 결핍층을 통해 흐르는 누설 전류를 질소 결합을 통해 방지할 수 있으며, 이에 따라 누설 전류가 감소되어 계면 특성이 향상될 수 있다.
상기 설명한 바와 같이, 본 실시예에 따른 반도체 소자는 이소프로판올 산화제에 의해 표면 산화가 최소화될 수 있어, 기판과 산화막 사이의 계면 형성이 억제될 수 있다. 따라서, Ⅲ-Ⅴ족 화합물 반도체 기판 상에 고유전율의 하프늄 옥사이드 막을 계면 품질의 저하없이 적용할 수 있다.
또한, 하프늄 옥사이드 막의 품질 개선을 위한 주기적 질소 플라즈마 처리 공정을 통해 하프늄 옥시 나이트라이드 막을 형성할 수 있다. 이에 따라, 기판에 미치는 영향을 최소화하면서 하프늄 옥사이드 막의 단점을 개선할 수 있다. 즉, Ⅲ-Ⅴ족 화합물 반도체 기판 상 보다 높은 품질의 고유전율 박막을 형성할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만 본 발명은 이러한 실시예들 또는 도면에 의해 한정되는 것으로 해석되어서는 안 되며, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 반도체 기판
110: 고유전율 박막
120: 제1 전극
130: 제2 전극

Claims (10)

  1. Ⅲ-Ⅴ족 화합물 반도체 기판을 챔버에 준비하는 단계;
    상기 Ⅲ-Ⅴ족 화합물 반도체 기판을 하프늄을 포함하는 전구체 소스 가스에 노출시키고, 상기 Ⅲ-Ⅴ족 화합물 반도체 기판 상에 하프늄 전구체 막을 형성하는 단계;
    상기 하프늄 전구체 막을 이소프로판올(isopropanol)로 산화하여 하프늄 옥사이드 막을 형성하는 단계; 및
    상기 챔버내에 질소 플라즈마를 발생시켜 상기 하프늄 옥사이드 막에 질소를 결합시켜 하프늄 옥시 나이트라이드 막을 생성하는 단계를 포함하되,
    상기 Ⅲ-Ⅴ족 화합물 반도체는 인듐갈륨아세나이드(InGaAs)인 하프늄 옥시 나이트라이드 막의 형성 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 하프늄을 포함하는 전구체 소스 가스는 TDMAH(Tetrakis(dimethylamino)hafnium), TEMAH(Tetrakis(ethylmethylamido)hafnium) 및 TDEAH(Tetrakis(diethylamino)hafnium) 중 어느 하나인 하프늄 옥시 나이트라이드 막의 형성 방법.
  4. 제1 항에 있어서,
    상기 하프늄 전구체 막을 형성하는 단계, 상기 하프늄 옥사이드 막을 형성하는 단계 및 하프늄 옥시 나이트라이드 막을 생성하는 단계는 하나의 증착 공정 사이클을 구성하며,
    상기 하프늄 옥시 나이트라이드 막이 소정 두께 이상 증착될 때까지 상기 증착 공정 사이클은 반복 실시되는 하프늄 옥시 나이트라이드 막의 형성 방법.
  5. 제4 항에 있어서,
    상기 증착 공정 사이클은 상기 각 단계의 전, 후에 비활성 가스를 상기 챔버에 주입하는 퍼지 단계를 더 포함하는 하프늄 옥시 나이트라이드 막의 형성 방법.
  6. 제5 항에 있어서,
    상기 퍼지 단계에서 주입되는 비활성 가스는 질소 가스이며,
    상기 하프늄 옥시 나이트라이드 막을 생성하는 단계는 상기 질소 플라즈마를 발생하기 이전에, 질소 가스를 상기 챔버 내에 충진하여 안정화하는 단계를 더 포함하고,
    상기 안정화 단계의 질소 단위 유량은 상기 퍼지 단계의 질소 단위 유량보다 낮은 하프늄 옥시 나이트라이드 막의 형성 방법.
  7. 제1 항에 있어서,
    상기 하프늄 전구체 막을 형성하는 단계는 2초 동안 수행되고,
    상기 하프늄 옥사이드 막을 형성하는 단계는 320℃에서 3초 동안 진행되며,
    상기 질소 플라즈마는 50W RF 전력으로 5초간 발생되는 하프늄 옥시 나이트라이드 막의 형성 방법.
  8. 제1 항에 있어서,
    상기 Ⅲ-Ⅴ족 화합물 반도체 기판을 챔버에 준비하는 단계는, 상기 챔버에 로딩된 Ⅲ-Ⅴ족 화합물 반도체 기판에 대한 전 처리 단계를 더 포함하는 하프늄 옥시 나이트라이드 막의 형성 방법.
  9. 제1 항 및 제3항 내지 제8 항 중 어느 한항에 따른 방법에 따라 하프늄 옥시 나이트라이드 막이 형성된 Ⅲ-Ⅴ족 화합물 반도체 기판;
    상기 하프늄 옥시 나이트라이드 막 상에 위치한 제1 전극; 및
    상기 Ⅲ-Ⅴ족 화합물 반도체 기판의 하부에 위치한 제2 전극을 포함하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제1 전극은 게이트 전극,
    상기 제2 전극은 하부 전극인 반도체 소자.
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