KR102063350B1 - Timing controller and display device using the same - Google Patents
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Abstract
본 발명은 타이밍 콘트롤러와 이를 이용한 표시장치에 관한 것으로, 이 타이밍 콘트롤러는 수신된 데이터의 에러를 카운트하는 에러 카운터를 내장한 인터페이스 수신회로; 상기 인터페이스 수신회로를 통해 수신된 데이터를 정렬하고, 타이밍 제어신호들을 발생하는 신호 처리부; 상기 신호 처리부에 의해 정렬된 데이터를 외부로 전송하는 인터페이스 송신회로; 및 상기 에러 카운터로부터의 에러 카운트값이 소정의 문턱값 보다 많으면 상기 인터페이스 수신회로, 상기 신호 처리부 및 상기 인터페이스 송신회로 중 하나 이상을 초기화하는 초기화 제어부를 포함한다. The present invention relates to a timing controller and a display device using the same, the timing controller comprising: an interface receiving circuit including an error counter for counting an error of received data; A signal processor for aligning data received through the interface receiving circuit and generating timing control signals; An interface transmission circuit for transmitting the data arranged by the signal processor to the outside; And an initialization control unit for initializing at least one of the interface receiving circuit, the signal processing unit, and the interface transmitting circuit if the error count value from the error counter is greater than a predetermined threshold.
Description
본 발명은 타이밍 콘트롤러와 이를 이용한 표시장치에 관한 것이다.
The present invention relates to a timing controller and a display device using the same.
평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 유기발광 표시장치(Organic Light Emitting Display Device: OLED Display), 전기영동 표시장치(Electrophoretic Display Device: EPD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등이 있다.Flat display devices include Liquid Crystal Display Device (LCD), Organic Light Emitting Display Device (OLED Display), Electrophoretic Display Device (EPD), Plasma Display Panel : PDP).
액정표시장치에서 데이터 전송을 위한 인터페이스 방식은 LVDS(Low-Voltage Differential Signaling) 인터페이스가 주로 이용되어 왔다. LVDS 인터페이스는 액정표시장치의 고해상도, 컬러 뎁쓰(Color Depth) 확장, 응답 속도 향상을 위한 2 배속 또는 4 배속 구동으로 인한 데이터양 증가에 적절히 대응할 수 없었다. Full HD(1920×1080)에서 10bit Color Depth의 120Hz 패널(Panel)에서는 LVDS 인터페이스를 채택할 대 24 페어(Pair) 48 개의 배선이 필요하다. LVDS 인터페이스에서는 데이터와 함께 클럭신호도 전송된다. 따라서, LVDS 인터페이스에서는 데이터양이 많아질수록 클럭 주파수도 높게 되어 EMI(Electromagnetic interference) 제어가 필요하다. As an interface method for data transmission in a liquid crystal display, a low-voltage differential signaling (LVDS) interface has been mainly used. The LVDS interface could not adequately cope with the increased data amount due to the high resolution of the liquid crystal display, the color depth expansion, and the 2x or 4x driving to improve the response speed. In Full HD (1920 x 1080), a 120Hz panel with 10-bit color depth requires 48 pairs of 24 pairs to adopt the LVDS interface. In the LVDS interface, the clock signal is transmitted along with the data. Therefore, in the LVDS interface, as the amount of data increases, the clock frequency also increases, requiring electromagnetic interference (EMI) control.
LVDS 인터페이스 규격에 의하면 그라운드(GND)에서 1.2V의 전압을 중심으로 변화하는 신호를 전송해야 한다. LSI(Large Scale Integration)의 미세화 공정 구현으로 인하여 LVDS 인터페이스에서 요구되는 신호 전압의 규격이 LSI 설계상의 큰 제한을 가져오게 되었다. 이러한 상황에서 DVI(Digital Video Interface)와 HDMI(High Definition Multimedia Interface), 디스플레이 포트(DisplayPort) 등과 같은 인터페이스가 실용화되었다. The LVDS interface specification requires a signal that varies around 1.2V at ground (GND). The implementation of the large scale integration (LSI) miniaturization process has placed a significant limitation on the LSI design due to the signal voltage specification required at the LVDS interface. In this situation, interfaces such as DVI (Digital Video Interface), HDMI (High Definition Multimedia Interface), and DisplayPort have been put to practical use.
DVI와 HDMI는 스큐(Skew) 조정 기능이 있고, HDMI에는 컨텐츠 보호기능으로 HDCP(High-bandwidth digital Content Protection)가 내장되어 있기 때문에 기기 간 영상 신호 전송에 많은 잇점이 있지만, 라이센스 비용이 필요하고 기기 내부의 영상신호 전송으로는 기능이 과도하고 소비전력이 큰 단점도 있다. DVI and HDMI have skew adjustment, and HDMI has built-in high-bandwidth digital content protection (HDCP) as a content protection feature, which has many advantages in transmitting video signals between devices, but requires license fees and Internal video signal transmission has the disadvantage of excessive function and high power consumption.
DisplayPort 인터페이스는 VESA(Video Electronics Standards Association)에서 LVDS를 대체할 수 있는 사양으로 규격화되었다. DisplayPort 인터페이스는 세 개의 독립되지만 서로 연결된 표준으로 구성된다. DisplayPort 인터페이스는 외부 DisplayPort 인터페이스, 모바일 PC에 사용되는 임베디드 DisplayPort(eDP) 및 디지털 TV에 사용되는 내부 DisplayPort(iDP)로 나뉘어진다. 외부 DisplayPort 인터페이스는 주로 모니터에 PC를 연결한다. 2008년 소개된 eDP는 모바일 PC와 올인원 데스크톱 PC 내부의 LVDS를 대체하기 위해 설계되었다.The DisplayPort interface is standardized as a replacement for LVDS by the Video Electronics Standards Association (VESA). The DisplayPort interface consists of three independent but interconnected standards. The DisplayPort interface is divided into an external DisplayPort interface, an embedded DisplayPort (eDP) for mobile PCs, and an internal DisplayPort (iDP) for digital TVs. The external DisplayPort interface primarily connects the PC to the monitor. Introduced in 2008, eDP is designed to replace LVDS inside mobile PCs and all-in-one desktop PCs.
표시장치는 얇고 가볍게 그리고 고해상도로 급격히 발전되고 있다. 이러한 추세에 따라 표시장치의 인터페이스로서 DisplayPort 인터페이스와 같은 고속 데이터 인터페이스 적용이 확대되고 있다. 고속 데이터 인터페이스 IC 칩(Integrated Circuit Chip)은 소비전력을 줄이기 위해 저전력 처리(Low Power Process)를 적용하고 있지만, 저전력 처리로 인하여 정전기(electrostatic discharge, ESD) 문제에 더 취약하다. Display devices are rapidly developing thin, light and high resolution. In accordance with this trend, applications of high-speed data interfaces such as a DisplayPort interface are expanding as an interface of a display device. High-speed data interface integrated circuit chips (ICs) employ low power processes to reduce power consumption, but they are more vulnerable to electrostatic discharge (ESD) problems due to low power processing.
표시장치의 구동회로는 데이터 전압을 출력하는 데이터 구동부, 데이터 전압에 동기되는 게이트펄스(또는 스캔펄스)를 출력하는 게이트 구동부(또는 스캔 구동회로), 및 데이터 구동부와 게이트 구동부의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(Timing controller, TCON) 등을 포함한다. 타이밍 콘트롤러는 DisplayPort와 같은 표준 고속 데이터 인터페이스를 통해 외부의 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터를 수신하고 그 데이터를 정렬하여 데이터 구동부로 전송한다. 그리고 타이밍 콘트롤러는 호스트 시스템으로부터 입력 영상 데이터와 동기되는 타이밍 신호를 수신하여 그 타이밍 신호를 바탕으로 데이터 구동부와 게이트 구동부의 동작 타이밍을 제어한다. The driving circuit of the display device may include a data driver for outputting a data voltage, a gate driver (or scan driver) for outputting a gate pulse (or scan pulse) in synchronization with the data voltage, and controlling operation timing of the data driver and the gate driver. Timing controller (TCON), and the like. The timing controller receives digital video data of an input image from an external host system through a standard high-speed data interface such as DisplayPort, and aligns the data to the data driver. The timing controller receives a timing signal synchronized with the input image data from the host system and controls an operation timing of the data driver and the gate driver based on the timing signal.
타이밍 콘트롤러에 고속 데이터 인터페이스 수신회로가 내장되는 경우에, 정전기(ESD)에 취약해진다. 예를 들어, 타이밍 콘트롤러에 정전기(ESD)가 인가될 때, 타이밍 콘트롤러 내의 디지털 로직 회로가 오동작하고 이러한 오동작이 표시 영상에서 노이즈로 보이게 된다.
When the high-speed data interface receiving circuit is incorporated in the timing controller, it is vulnerable to electrostatic discharge (ESD). For example, when electrostatic discharge (ESD) is applied to the timing controller, the digital logic circuit in the timing controller malfunctions and this malfunction appears to be noise in the display image.
본 발명은 정전기에 의해 초래되는 오동작을 줄이도록 한 타이밍 콘트롤러와 이를 이용한 표시장치를 제공한다.
The present invention provides a timing controller and a display device using the same to reduce the malfunction caused by static electricity.
본 발명의 타이밍 콘트롤러는 수신된 데이터의 에러를 카운트하는 에러 카운터를 내장한 인터페이스 수신회로; 상기 인터페이스 수신회로를 통해 수신된 데이터를 정렬하고, 타이밍 제어신호들을 발생하는 신호 처리부; 상기 신호 처리부에 의해 정렬된 데이터를 외부로 전송하는 인터페이스 송신회로; 및 상기 에러 카운터로부터의 에러 카운트값이 소정의 문턱값 보다 많으면 상기 인터페이스 수신회로, 상기 신호 처리부 및 상기 인터페이스 송신회로 중 하나 이상을 초기화하는 초기화 제어부를 포함한다. The timing controller of the present invention includes an interface receiving circuit having an error counter for counting an error of received data; A signal processor for aligning data received through the interface receiving circuit and generating timing control signals; An interface transmission circuit for transmitting the data arranged by the signal processor to the outside; And an initialization control unit for initializing at least one of the interface receiving circuit, the signal processing unit, and the interface transmitting circuit if the error count value from the error counter is greater than a predetermined threshold.
본 발명의 표시장치는 표시패널의 픽셀들에 데이터를 기입하는 표시패널 구동부; 및 입력 영상의 데이터를 상기 표시패널 구동부로 전송하고 상기 표시패널 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함한다. According to an exemplary embodiment of the present invention, a display device includes: a display panel driver which writes data into pixels of a display panel; And a timing controller configured to transmit data of an input image to the display panel driver and to control an operation timing of the display panel driver.
상기 타이밍 콘트롤러는 상기 인터페이스 수신회로, 상기 신호 처리부, 상기 인터페이스 송신회로, 및 상기 초기화 제어부를 포함한다.
The timing controller includes the interface receiving circuit, the signal processor, the interface transmitting circuit, and the initialization controller.
본 발명은 타이밍 콘트롤러에 수신되는 데이터의 에러를 카운트하여 그 카운트값이 소정의 문턱값 보다 많을 때 타이밍 콘트롤러의 내장 회로를 초기화하여 정전기에 의해 초래되는 타이밍 콘트롤러의 오동작을 최소화할 수 있다.
The present invention can minimize the malfunction of the timing controller caused by static electricity by initializing the internal circuit of the timing controller when the count value of the data received by the timing controller is greater than the predetermined threshold value.
도 1은 본 발명의 실시예에 따른 타이밍 콘트롤러를 보여 주는 블록도이다.
도 2는 본 발명의 실시에에 따른 타이밍 콘트롤러의 인터페이스 수순을 보여 주는 흐름도이다.
도 3은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.1 is a block diagram illustrating a timing controller according to an embodiment of the present invention.
2 is a flowchart illustrating an interface procedure of a timing controller according to an embodiment of the present invention.
3 is a block diagram illustrating a display device according to an exemplary embodiment of the present invention.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, when it is determined that a detailed description of known functions or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
본 발명의 표시장치는 표시패널, 표시패널의 구동회로, 및 구동회로의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함하는 어떠한 평판 표시장치로도 구현 가능하다. 예컨대, 본 발명의 표시장치는 액정표시장치(LCD), 유기발광 표시장치(OLED Display), 전기영동 표시장치(EPD), 플라즈마 디스플레이 패널(PDP) 등의 평판 표시장치로 구현될 수 있다. The display device of the present invention can be implemented as any flat panel display device including a display panel, a driving circuit of the display panel, and a timing controller for controlling the operation timing of the driving circuit. For example, the display device of the present invention may be implemented as a flat panel display device such as a liquid crystal display (LCD), an organic light emitting display (OLED display), an electrophoretic display (EPD), a plasma display panel (PDP).
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 타이밍 콘트롤러(100)는 인터페이스 수신회로(Rx(DP))(102), 에러 카운터(101), 신호 처리부(104), 초기화 제어부(108), 및 인터페이스 송신회로(Tx(TCON))(110)를 포함한다. 1 and 2, a
타이밍 콘트롤러(100)는 외부의 호스트 시스템으로부터 입력되는 입력 영상의 디지털 비디오 데이터를 재정렬하여 데이터 구동부에 전송한다. 또한, 타이밍 콘트롤러(100)는 입력 영상의 데이터와 동기되는 입력 타이밍신호를 호스트 시스템으로부터 수신하여 그 입력 타이밍 신호와 미리 설정된 파형 정보를 바탕으로 데이터 구동부(도 3, 12)와 게이트 구동부(도 3, 14)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 입력 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 및 메인 클럭(CLK)을 포함한다. 타이밍 콘트롤러(100)와 호스트 시스템 간의 고속 데이터 인터페이스의 종류에 따라 입력 타이밍 신호 구성이 달라질 수 있다. The
본 발명은 타이밍 콘트롤러(100)와 호스트 시스템 간의 데이터 송수신 과정에서 주기적으로 데이터의 에러 횟수를 카운트하여 그 에러 횟수가 미리 설정된 문턱값 이상일 때 타이밍 콘트롤러(100)의 신호 처리부(104)를 초기화한다. 이를 위하여, 타이밍 콘트롤러(100)와 호스트 시스템 간의 고속 데이터 인터페이스를 에러 체크 회로를 추가할 수도 있으나, 별도의 에러 체크 회로를 추가하지 않도록 에러 체크 기능을 갖는 고속 데이터 인터페이스 표준 예를 들어, 디스플레이 포트(DisplayPort) 인터페이스를 타이밍 콘트롤러(100)에 내장하는 것이 바람직하다. The present invention periodically counts the number of errors of data during data transmission and reception between the
인터페이스 수신회로(102)는 타이밍 콘트롤러(100)에 내장되어 호스트 시스템의 인터페이스 송신회로와 연결되어 데이터를 수신한다. 인터페이스 수신회로(102)는 CDR(Clok and Data Recovery) 회로를 내장할 수 있다. CDR 회로는 호스트 시스템으로부터 수신된 클럭을 복원하여 내부 클럭을 발생한다. 타이밍 콘트롤러(100)는 내부 클럭 타이밍에 맞추어 데이터를 샘플링한다. The interface receiving
호스트 시스템의 인터페이스 송신회로와 타이밍 콘트롤러(100)의 인터페이스 수신회로(102)는 에러 체크 기능을 갖는 고속 데이터 인터페이스 표준의 프로토콜을 따라 데이터를 송수신한다. 인터페이스 수신회로(02)의 에러 카운터(101)는 호스트 시스템과 타이밍 콘트롤러(100) 사이의 메인 링크(Main Link)에 대한 링크 트레이닝(Link training) 이후에 데이터가 수신될 때 수신된 데이터의 에러 횟수를 카운트하여 그 결과를 초기화 제어부(108)에 공급한다. The interface transmitting circuit of the host system and the interface receiving
신호 처리부(104)는 인터페이스 수신회로(102)를 통해 수신된 디지털 비디오 데이터를 정렬하는 데이터 처리 로직회로, EEPROM(Electrically Erasable Programmable Read-Only Memory)(106)으로부터의 타이밍 정보를 저장하는 레지스터, 및 입력 타이밍 신호와 타이밍 정보를 바탕으로 데이터 구동부(12)와 게이트 구동부(14)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생하는 타이밍 신호 발생회로 등을 포함한다. The
EEPROM(106)에 저장된 타이밍 정보는 데이터 구동부(12)와 게이트 구동부(14)의 동작 타이밍을 제어하기 위한 타이밍 제어신호의 펄스 라이징 타이밍, 펄스 듀레이션(duration), 펄스 폴링 타이밍 정보 등을 포함한다. 표시장치에 전원이 턴-온(turn-on)되면 EEPROM(106)의 타이밍 정보는 신호 처리부(104)의 레지스터에 공급되어 그 레지스터에 저장된다. The timing information stored in the EEPROM 106 includes pulse rising timing, pulse duration, pulse polling timing information of timing control signals for controlling the operation timings of the
타이밍 콘트롤러(100)와 데이터 구동부 간의 데이터 송수신을 위하여 데이터 인터페이스가 적용된다. 이 데이터 인터페이스는 mini LVDS(Low Voltage Differential Signaling)으로 선택될 수 있다. 또한, 타이밍 콘트롤러(100)와 데이터 구동부 간의 데이터 인터페이스는 본원 출원인이 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 인터페이스으로 적용될 수 있다. 타이밍 콘트롤러(100)와 데이터 구동부 간의 인터페이스를 구현하기 위하여, 타이밍 콘트롤러(100)는 인터페이스 송신회로(110)를 내장하고, 데이터 구동부(12)는 인터페이스 수신회로를 내장한다. A data interface is applied to transmit and receive data between the
초기화 제어부(108)는 인터페이스 수신회로(102)로부터의 에러 카운트값을 미리 설정된 문턱값과 비교한다. 초기화 제어부(108)는 에러 카운트값이 문턱값 보다 많으면 인터페이스 수신회로(102), 신호 처리부(104), 인터페이스 송신회로(110) 중 하나 이상을 초기화한다. The
타이밍 콘트롤러(100)에 정전기(EPD)가 인가되면 타이밍 콘트롤러(100)에 수신되는 데이터의 에러 횟수가 급증한다. 이 때, 초기화 제어부(108)는 에러 카운트값을 모니터하여 신호 처리부(104)를 초기화한다. 본 발명은 타이밍 콘트롤러(100)에 정전기가 인가될 때 인터페이스 수신회로(102), 신호 처리부(104), 인터페이스 송신회로(110) 중 하나 이상을 초기화하여 타이밍 콘트롤러(100)의 오동작을 방지하고 비정상적인(abnormal) 영상 표시를 최소화한다. When electrostatic discharge (EPD) is applied to the
도 2는 타이밍 콘트롤러(100)의 인터페이스 수순을 보여 주는 흐름도이다. 2 is a flowchart illustrating an interface procedure of the
도 2를 참조하면, 표시장치의 전원이 턴-온(turn-on)되면 타이밍 콘트롤러(100)와 호스트 시스템 간의 인터페이스가 구동되기 시작한다. Referring to FIG. 2, when the power of the display device is turned on, the interface between the
먼저, 인터페이스 송신회로는 미리 정해진 링크 트레이닝 패턴 신호를 인터페이스 수신회로(102))로 전송하여 인터페이스 수신회로(102)의 CDR 회로를 구동한다.(S1) 링크 트레이닝이 완료되지 않으면 소정의 시간 만큼 지연된 후에 다시 링크 트레이닝이 재개된다.(S7) First, the interface transmitting circuit transmits a predetermined link training pattern signal to the
인터페이스 송신회로는 링크 트레이닝 이후에 정상 디스플레이 모드(Normal Display mode)로 이행하여 데이터를 인터페이스 수신회로(102)로 전송하기 시작한다.(S2 및 S3) 정상 디스플레이 모드에서, 인터페이스 수신회로(102)의 에러 카운터는 미리 설정된 시간 단위로 수신된 데이터의 에러양을 카운트하고 그 카운트값을 초기화 제어부(108)에 전송한다.(S4) After the link training, the interface transmitting circuit shifts to the normal display mode and starts transmitting data to the
초기화 제어부(108)는 에러 카운트값을 미리 설정된 문턱값과 비교한다. 초기화 제어부(108)는 에러 카운트값이 문턱값 보다 많으면 인터페이스 수신회로(102), 신호 처리부(104), 인터페이스 송신회로(110) 중 하나 이상을 초기화한다.(S5 및 S6) 반면에, 에러 카운터(101)는 에러 카운트값이 문턱값 이하이면 초기화 제어부(108)의 제어 하에 소정의 시간만큼 지연된 후에 다시 에러 카운트를 재개한다.(S5 및 S8)The
도 3은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.3 is a block diagram illustrating a display device according to an exemplary embodiment of the present invention.
도 3을 참조하면, 본 발명의 표시장치는 표시패널(10), 표시패널 구동부, 타이밍 콘트롤러(100), 및 호스트 시스템(200)을 포함한다.Referring to FIG. 3, the display device of the present invention includes a
표시패널(10)은 입력 영상이 표시되는 픽셀 어레이를 포함한다. 픽셀 어레이는 데이터 전압이 공급되는 데이터 라인들(13), 데이터 라인들(13)과 직교되는 게이트 라인들(15), 및 데이터 라인들(13)과 게이트 라인들(15)의 교차에 의해 정의된 매트릭스 형태로 배치되는 픽셀들(11)을 포함한다. 픽셀들(11) 각각은 하나 이상의 TFT와 커패시터를 포함할 수 있다.The
표시패널 구동부는 입력 영상의 데이터를 표시패널(10)의 픽셀들에 기입한다. 표시패널 구동부는 데이터 구동부(12)와 게이트 구동부(14)를 포함한다. 데이터 구동부(12)는 타이밍 콘트롤러(100)로부터 입력되는 입력 영상의 디지털 비디오 데이터를 아날로그 감마 보상 전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 데이터 라인들(DL)에 공급한다. 게이트 구동부(102)는 데이터 전압에 동기되는 게이트 펄스를 발생하고, 그 게이트 펄스를 시프트시키면서 게이트 라인들(GL)에 순차적으로 공급한다. The display panel driver writes data of an input image to pixels of the
타이밍 콘트롤러(100)는 호스트 시스템(200)으로부터 입력 영상의 디지털 비디오 데이터(RGB)과 타이밍 신호들을 입력받는다. 타이밍 콘트롤러(100)는 타이밍 신호들을 이용하여 데이터 구동부(12)와 게이트 구동부(14)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발성한다.The
타이밍 콘트롤러(100)는 에러 체크 기능을 갖는 고속 데이터 인터페이스를 통해 호스트 시스템(200)으로부터 입력 영상의 데이터를 수신하고 그 데이터의 에러를 체크하여 정전기(ESD) 발생시에 내부 회로들을 초기화한다. The
호스트 시스템은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현되어 입력 영상을 수신한다. 호스트 시스템은 터치 콘트롤러(100)로부터 수신된 터치 입력 좌표에 연계된 응용 프로그램을 실행한다.The host system is implemented as any one of a television system, a set top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system to receive an input image. The host system executes an application program associated with the touch input coordinates received from the
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
10 : 표시패널 12 : 데이터 구동부
14 : 게이트 구동부 100 : 타이밍 콘트롤러(TCON)
200 : 호스트 시스템10: display panel 12: data driver
14: gate driver 100: timing controller (TCON)
200: host system
Claims (8)
상기 인터페이스 수신회로를 통해 수신된 데이터를 정렬하고, 타이밍 제어신호들을 발생하는 신호 처리부;
상기 신호 처리부에 의해 정렬된 데이터를 데이터 구동부로 전송하는 인터페이스 송신회로; 및
상기 에러 카운터로부터의 에러 카운트값이 소정의 문턱값 보다 많으면 상기 인터페이스 수신회로, 상기 신호 처리부 및 상기 인터페이스 송신회로 중 하나 이상을 초기화하는 초기화 제어부를 포함하는 것을 특징으로 하는 타이밍 콘트롤러. An interface receiving circuit incorporating an error counter for counting an error of data received from the host system;
A signal processor for aligning data received through the interface receiving circuit and generating timing control signals;
An interface transmission circuit for transmitting the data arranged by the signal processor to a data driver; And
And an initialization control unit for initializing at least one of the interface receiving circuit, the signal processing unit, and the interface transmitting circuit if the error count value from the error counter is greater than a predetermined threshold value.
상기 인터페이스 수신회로는 디스플레이 포트(DisplayPort) 인터페이스 수신회로인 것을 특징으로 하는 타이밍 콘트롤러. The method of claim 1,
And the interface receiving circuit is a display port interface receiving circuit.
호스트 시스템으로부터 입력된 입력 영상의 데이터를 상기 표시패널 구동부로 전송하고 상기 표시패널 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함하고,
상기 타이밍 콘트롤러는,
상기 호스트 시스템으로부터 수신된 데이터의 에러를 카운트하는 에러 카운터를 내장한 인터페이스 수신회로;
상기 인터페이스 수신회로를 통해 수신된 데이터를 정렬하고, 타이밍 제어신호들을 발생하는 신호 처리부;
상기 신호 처리부에 의해 정렬된 데이터를 상기 표시패널 구동부로 전송하는 인터페이스 송신회로; 및
상기 에러 카운터로부터의 에러 카운트값이 소정의 문턱값 보다 많으면 상기 인터페이스 수신회로, 상기 신호 처리부 및 상기 인터페이스 송신회로 중 하나 이상을 초기화하는 초기화 제어부를 포함하는 것을 특징으로 하는 표시장치.
A display panel driver which writes data to pixels of the display panel; And
A timing controller which transmits data of an input image input from a host system to the display panel driver and controls an operation timing of the display panel driver;
The timing controller,
An interface receiving circuit incorporating an error counter for counting an error of data received from the host system;
A signal processor for aligning data received through the interface receiving circuit and generating timing control signals;
An interface transmission circuit for transmitting the data arranged by the signal processor to the display panel driver; And
And an initialization control unit for initializing at least one of the interface receiving circuit, the signal processing unit, and the interface transmitting circuit if the error count value from the error counter is greater than a predetermined threshold value.
상기 인터페이스 수신회로는 디스플레이 포트(DisplayPort) 인터페이스 수신회로인 것을 특징으로 하는 표시장치. The method of claim 3, wherein
And the interface receiving circuit is a display port interface receiving circuit.
상기 인터페이스 수신회로는 상기 호스트 시스템으로부터 타이밍 신호들과 디지털 비디오 데이터(RGB)를 수신하고,
상기 신호 처리부는 상기 인터페이스 수신회로를 통해 수신된 상기 디지털 비디오 데이터를 정렬하는 데이터 처리 로직회로, 기 저장된 타이밍 정보를 저장하는 레지스터, 및 수신된 상기 타이밍 신호들과 상기 기 저장된 타이밍 정보를 바탕으로 상기 표시패널 구동부의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생하는 타이밍 신호 발생회로를 포함하는 것을 특징으로 하는 표시장치.
The method of claim 3, wherein
The interface receiving circuit receives timing signals and digital video data RGB from the host system.
The signal processor may include a data processing logic circuit to align the digital video data received through the interface receiving circuit, a register to store prestored timing information, and the received timing signals and the stored timing information. And a timing signal generation circuit for generating timing control signals for controlling the operation timing of the display panel driver.
상기 인터페이스 수신회로는 상기 호스트 시스템으로부터 수신된 클럭에 기초하여 내부 클럭을 발생하는 CDR(Clok and Data Recovery) 회로를 내장하고,
상기 신호 처리부는 상기 CDR 회로에서 발생한 상기 내부 클럭에 따라 상기 비디오 데이터를 샘플링 하는 것을 특징으로 하는 표시장치.
The method of claim 5,
The interface receiving circuit has a built-in CDR (Clok and Data Recovery) circuit for generating an internal clock based on the clock received from the host system,
And the signal processor samples the video data according to the internal clock generated by the CDR circuit.
상기 표시패널 구동부는,
데이터 구동부와 게이트 구동부를 포함하는 것을 특징으로 하는 표시장치.
The method of claim 3, wherein
The display panel driver,
And a data driver and a gate driver.
상기 에러 카운터는 에러 카운트값이 문턱값 이하이면 초기화 제어부의 제어 하에 소정의 시간만큼 지연된 후에 다시 에러 카운트를 재개하는 것을 특징으로 하는 표시장치.
The method of claim 3, wherein
And the error counter resumes the error count after a delay for a predetermined time under the control of the initialization controller if the error count value is less than or equal to the threshold value.
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