KR102061233B1 - 표시 장치 및 집적 회로 칩 - Google Patents

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Abstract

표시 장치는 복수의 화소, 상기 복수의 화소 중에서 특정 위치의 일부 화소에 대한 보정값을 포함하는 룩업테이블 및 이중 선형 보간법을 위한 치환값을 저장하고 있는 메모리, 및 상기 룩업테이블 및 치환값을 이용한 이중 선형 보간법으로 영상 신호가 표시될 위치에 대응하는 보정값을 산출하는 데이터 보상부를 포함하고, 상기 치환값은 상기 이중 선형 보간법에서 나눗셈 연산자를 제거하기 위한 비트 시프트에 의해 결정된다.

Description

표시 장치 및 집적 회로 칩{DISPLAY DEVICE AND INTEGRATED CIRCUIT CHIP}
본 발명은 표시 장치 및 집적 회로 칩에 관한 것으로, 보다 상세하게는 생산 공정상에서 발생하는 무라(mura)를 개선할 수 있는 표시 장치 및 집적 회로 칩에 관한 것이다.
표시 장치에는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 플라즈마 표시 패널(Plasma Display Panel) 및 유기 발광 표시 장치(Organic Light Emitting Display) 등이 있다.
일반적으로 표시 장치는 박막 트랜지스터(thin film transistor, TFT)가 구비된 적어도 하나의 표시 패널을 포함한다.
표시 패널의 제조 공정은 세정(cleaning), 증착(deposition), 노광(photolithography), 식각(etching), PR 제거(photo resist strip), 검사(inspection) 등의 단위 공정을 포함한다. 이러한 단위 공정이 반복적으로 진행되어 표시 패널에 박막 트랜지스터 및 각종 전극들이 형성된다. 이러한 표시 패널의 제조 공정에서 표시 장치의 고유 감마 특성이 결정된다.
최근에는 표시 장치가 대형화되고 있다. 표시 장치가 대형화됨에 따라 공정상의 한계로 하나의 표시 패널 내에서 위치 별로 감마커브가 달라지는 문제가 발생하고 있다. 표시 패널의 위치 별로 감마커브가 달라지면, 표시 패널 전체에 동일한 데이터 전압이 인가되더라도 위치 별로 휘도차가 발생하게 되어 얼룩처럼 보이게 된다. 이를 무라(mura)라 한다.
이러한 생산 공정상에서 발생하는 무라를 개선하기 위하여 표시 패널의 위치 별로 서로 다른 감마 보정을 실시하게 된다. 표시 패널 전체에 동일한 데이터 전압을 인가한 후 얼룩이 발생하는 영역을 검출하고, 어두운 영역에는 데이터 전압에 양의 보정값을 더하고, 밝은 영역에는 데이터 전압에 음의 보정값을 더하는 방식으로 감마 보정이 이루어지게 된다. 즉, 표시 패널에 인가되는 데이터 전압을 조정함으로써 얼룩 영역이 눈에 띄지 않게 한다.
표시 패널의 감마 보정을 위한 보정값은 룩업테이블(look up table, LUT)로 만들어질 수 있다. 표시 패널에 포함된 모든 화소에 대한 보정값을 룩업테이블로 저장하게 되면 룩업테이블의 크기가 매우 커지게 되고 메모리 사용량이 크게 증가하는 문제가 생긴다.
메모리 사용량을 절감하기 위하여 모든 화소에 대한 보정값을 룩업테이블로 저장하지 않고, 특정 위치의 일부 화소에 대한 보정값만을 룩업테이블로 저장하고, 룩업테이블에 보정값이 저장되어 있지 않은 화소에 대한 보정값은 이중 선형 보간법(bilinear interpolation)으로 산출하는 방식을 이용할 수 있다.
이중 선형 보간법으로 보정값을 산출하는 방식은 ASIC(application specific integrated circuit)에 탑재될 수 있다. 이때, 덧셈, 뺄셈, 곱셈 연산자는 덧셈기 또는 덧셈기의 조합으로 구현될 수 있으나, 나눗셈 연산자는 나눗셈기를 사용하여야 한다. 나눗셈기는 상대적으로 큰 하드웨어 용량을 필요로 할 뿐만아니라, 그 결과값이 출력되는데 시간이 오래 걸리는 문제가 있다.
본 발명이 해결하고자 하는 기술적 과제는 생산 공정상에서 발생하는 무라를 개선하기 위해 이중 선형 보간법으로 보정값을 산출함에 있어서 하드웨어 용량을 줄이고 동작 속도를 향상시킬 수 있는 표시 장치 및 그 구동 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소, 상기 복수의 화소 중에서 특정 위치의 일부 화소에 대한 보정값을 포함하는 룩업테이블 및 이중 선형 보간법을 위한 치환값을 저장하고 있는 메모리, 및 상기 룩업테이블 및 치환값을 이용한 이중 선형 보간법으로 영상 신호가 표시될 위치에 대응하는 보정값을 산출하는 데이터 보상부를 포함하고, 상기 치환값은 상기 이중 선형 보간법에서 나눗셈 연산자를 제거하기 위한 비트 시프트에 의해 결정된다.
상기 데이터 보상부는 복수의 덧셈기, 복수의 곱셈기, 비트 시프터만으로 구성될 수 있다.
상기 데이터 보상부는 8개의 덧셈기 및 7개의 곱셈기를 포함할 수 있다.
상기 비트 시프터는 16 비트 시프트를 수행하는 제1 비트 시프터 및 제2 비트 시프터, 및 32 비트 시프트를 수행하는 제3 비트 시프터를 포함할 수 있다.
상기 데이터 보상부는 아래의 수식을 이용하여 상기 이중 선형 보간법을 수행하고,
Figure 112014005847878-pat00001
상기 g는 상기 영상 신호가 표시될 위치에 대응하는 보정값이고, 상기 a, b, c, d는 상기 룩업테이블에 포함되어 있는 보정값이고, 상기 x, y는 상기 영상 신호가 표시될 위치를 지시하는 위치값이고, 상기 >>16bit는 16비트 시프트를 의미하고, 상기 >>32bit는 32비트 시프트를 의미하고, 상기 K1, K2, K3은 상기 치환값일 수 있다.
상기 치환값 K1은
Figure 112014005847878-pat00002
이고, 상기 치환값 K2는
Figure 112014005847878-pat00003
이고, 상기 K3은
Figure 112014005847878-pat00004
이고, 상기 W는 상기 룩업테이블에 포함된 보정값 a와 b에 대응하는 2 화소 사이에 배치되는 화소의 수를 나타내고, 상기 H는 상기 룩업테이블에 포함된 보정값 a와 c에 대응하는 2 화소 사이에 배치되는 화소의 수를 나타낼 수 있다.
상기 복수의 덧셈기는, 제1 보정값과 제2 보정값을 더하는 제1 덧셈기, 상기 제1 보정값과 제3 보정값을 더하는 제2 덧셈기, 상기 제1 보정값과 상기 제2 보정값을 더하는 제3 덧셈기, 상기 제3 보정값과 제4 보정값을 더하는 제4 덧셈기, 및 상기 제3 덧셈기의 산출값과 상기 제4 덧셈기의 산출값을 더하는 제5 덧셈기를 포함하고, 상기 제1 내지 제4 보정값은 상기 룩업테이블에 저장되어 있는 복수의 보정값일 수 있다.
상기 복수의 곱셈기는, 상기 제1 덧셈기의 산출값과 제1 위치값을 곱하는 제1 곱셈기, 상기 제1 곱셈기의 산출값과 제1 치환값을 곱하는 제2 곱셈기, 상기 제2 덧셈기의 산출값과 제2 위치값을 곱하는 제3 곱셈기, 상기 제3 곱셈기의 산출값과 제2 치환값을 곱하는 제4 곱셈기, 상기 제1 위치값과 상기 제2 위치값을 곱하는 제5 곱셈기, 상기 제5 덧셈기의 산출값과 상기 제5 곱셈기의 산출값을 곱하는 제6 곱셈기, 및 상기 제6 곱셈기의 산출값과 제3 치환값을 곱하는 제7 곱셈기를 포함하고, 상기 위치값은 상기 제1 위치값 및 상기 제2 위치값을 포함하고, 상기 치환값은 상기 제1 내지 제3 치환값을 포함할 수 있다.
상기 비트 시프터는, 상기 제2 곱셈기의 산출값을 16 비트 시프트하는 제1 비트 시프터, 상기 제4 곱셈기의 산출값을 16 비트 시프트하는 제2 비트 시프터, 및 상기 제7 곱셈기의 산출값을 32 비트 시프트하는 제3 비트 시프터를 포함할 수 있다.
상기 복수의 덧셈기는, 상기 제1 보정값과 상기 제1 비트 시프터의 산출값을 더하는 제6 덧셈기, 상기 제6 덧셈기의 산출값과 상기 제2 비트 시프터의 산출값을 더하는 제7 덧셈기, 및 상기 제7 덧셈기의 산출값과 상기 제3 비트 시프터의 산출값을 더하는 제8 덧셈기를 더 포함할 수 있다.
상기 데이터 보상부는 집적 회로 칩의 형태로 마련될 수 있다.
상기 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 마련될 수 있다.
본 발명의 다른 실시예에 따른 집적 회로 칩은 룩업테이블에 저장되어 있는 복수의 보정값 간에 덧셈을 수행하는 복수의 덧셈기, 상기 복수의 뎃셈기의 산출값에 위치를 지시하는 위치값 및 비트 시프트에 의한 치환값을 곱하는 복수의 곱셈기, 및 상기 치환값이 곱해진 값을 소정의 비트 수만큼 비트 시프트하는 비트 시프터를 포함한다.
상기 복수의 덧셈기는, 제1 보정값과 제2 보정값을 더하는 제1 덧셈기, 상기 제1 보정값과 제3 보정값을 더하는 제2 덧셈기, 상기 제1 보정값과 상기 제2 보정값을 더하는 제3 덧셈기. 상기 제3 보정값과 제4 보정값을 더하는 제4 덧셈기, 및 상기 제3 덧셈기의 산출값과 상기 제4 덧셈기의 산출값을 더하는 제5 덧셈기를 포함하고, 상기 제1 내지 제4 보정값은 상기 룩업테이블에 저장되어 있는 복수의 보정값일 수 있다.
상기 복수의 곱셈기는, 상기 제1 덧셈기의 산출값과 제1 위치값을 곱하는 제1 곱셈기, 상기 제1 곱셈기의 산출값과 제1 치환값을 곱하는 제2 곱셈기, 상기 제2 덧셈기의 산출값과 제2 위치값을 곱하는 제3 곱셈기, 상기 제3 곱셈기의 산출값과 제2 치환값을 곱하는 제4 곱셈기, 상기 제1 위치값과 상기 제2 위치값을 곱하는 제5 곱셈기, 상기 제5 덧셈기의 산출값과 상기 제5 곱셈기의 산출값을 곱하는 제6 곱셈기, 및 상기 제6 곱셈기의 산출값과 제3 치환값을 곱하는 제7 곱셈기를 포함하고, 상기 위치값은 상기 제1 위치값 및 상기 제2 위치값을 포함하고, 상기 치환값은 상기 제1 내지 제3 치환값을 포함할 수 있다.
상기 비트 시프터는, 상기 제2 곱셈기의 산출값을 16 비트 시프트하는 제1 비트 시프터, 상기 제4 곱셈기의 산출값을 16 비트 시프트하는 제2 비트 시프터, 및 상기 제7 곱셈기의 산출값을 32 비트 시프트하는 제3 비트 시프터를 포함할 수 있다.
상기 복수의 덧셈기는, 상기 제1 보정값과 상기 제1 비트 시프터의 산출값을 더하는 제6 덧셈기, 상기 제6 덧셈기의 산출값과 상기 제2 비트 시프터의 산출값을 더하는 제7 덧셈기, 및 상기 제7 덧셈기의 산출값과 상기 제3 비트 시프터의 산출값을 더하는 제8 덧셈기를 더 포함할 수 있다.
생산 공정상에서 발생하는 무라를 개선하기 위한 보정값을 룩업테이블로 저장함에 있어서 모든 화소에 대한 보정값을 저장할 필요가 없으므로 메모리 사용량을 줄일 수 있다.
그리고 이중 선형 보간법으로 보정값을 산출함에 있어서 나눗셈기를 사용하지 않게 되어 하드웨어 용량을 줄이고 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 이중 선형 보간법을 설명하기 위한 예시도이다.
도 3은 본 발명의 일 실시예에 따른 이중 선형 보간법을 수행하는 데이터 보상부를 나타내는 블록도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치는 신호 제어부(100), 스캔 구동부(200), 데이터 구동부(300), 표시부(400), 데이터 보상부(500) 및 메모리(600)를 포함한다.
표시부(400)는 복수의 스캔 라인(S1~Sn), 복수의 데이터 라인(D1~Dm) 및 복수의 신호 라인(S1~Sn, D1~Dm)에 연결되어 대략 행렬의 형태로 배열되는 복수의 화소(PX)를 포함한다. 복수의 스캔 라인(S1~Sn)은 대략 행 방향으로 연장되어 서로가 거의 평행한다. 복수의 데이터 라인(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다.
메모리(600)는 생산 공정상에서 발생하는 무라를 개선하기 위한 보정값을 포함하는 룩업테이블을 저장한다. 룩업테이블은 표시부(400)에 포함된 모든 화소에 대한 보정값이 포함되지 않고, 특정 위치의 일부 화소에 대한 보정값만을 포함할 수 있다. 특정 위치의 일부 화소에 대한 보정값만이 룩업테이블에 저장됨으로써, 메모리(600)의 사용량을 줄일 수 있다.
그리고 메모리(600)는 이중 선형 보간법(bilinear interpolation)을 위한 제1 치환값(K1), 제2 치환값(K2) 및 제3 치환값(K3)을 저장한다. 제1 치환값(K1), 제2 치환값(K2) 및 제3 치환값(K3)에 대해서는 후술한다. 메모리(600)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)와 같은 비휘발성 메모리로 마련될 수 있다.
데이터 보상부(500)는 외부 장치로부터 입력되는 영상 신호(ImS) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 영상 신호(ImS)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며 휘도는 정해진 수효, 예를 들어 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가지고 있다. 입력 제어 신호의 예로는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다.
데이터 보상부(500)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 메인 클록 신호(MCLK) 등을 이용하여 영상 신호(ImS)가 표시될 위치를 판단할 수 있다. 데이터 보상부(500)는 메모리(600)에 저장된 룩업테이블에서 보정값을 읽어 온다. 그리고 데이터 보상부(500)는 이중 선형 보간법(bilinear interpolation)을 위한 제1 치환값(K1), 제2 치환값(K2) 및 제3 치환값(K3)을 메모리(600)로부터 읽어 온다. 데이터 보상부(500)는 룩업테이블에서 읽어온 보정값, 제1 치환값(K1), 제2 치환값(K2) 및 제3 치환값(K3)을 이용한 이중 선형 보간법(bilinear interpolation)으로 영상 신호(ImS)가 표시될 위치에 대응하는 보정값을 산출할 수 있다. 데이터 보상부(500)는 영상 신호(ImS)에 산출된 보정값을 부가하여 보정 영상 신호(ImS')를 생성한다.
신호 제어부(100)는 데이터 보상부(500)로부터 보정 영상 신호(ImS') 및 입력 제어 신호를 수신한다. 신호 제어부(100)는 보정 영상 신호(ImS')와 입력 제어 신호를 기초로 보정 영상 신호(ImS')를 표시부(400) 및 데이터 구동부(300)의 동작 조건에 맞게 적절히 처리하고 스캔 제어신호(CONT1), 데이터 제어신호(CONT2) 및 영상 데이터 신호(DAT)를 생성한다. 신호 제어부(100)는 스캔 제어신호(CONT1)를 스캔 구동부(200)에 전달한다. 신호 제어부(100)는 데이터 제어신호(CONT2) 및 영상 데이터 신호(DAT)를 데이터 구동부(300)에 전달한다.
스캔 구동부(200)는 복수의 스캔 라인(S1~Sn)에 연결되고, 스캔 제어신호(CONT1)에 따라 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 스캔 신호를 복수의 스캔 라인(S1~Sn)에 인가한다. 스캔 구동부(200)는 복수의 스캔 라인(S1~Sn)에 스캔 신호를 순차적으로 인가할 수 있다.
데이터 구동부(300)는 복수의 데이터 라인(D1~Dm)에 연결되고, 데이터 제어신호(CONT2)에 입력된 영상 데이터 신호(DAT)를 샘플링 및 홀딩하고, 복수의 데이터 라인(D1~Dm)에 데이터 전압을 인가한다. 데이터 구동부(300)는 게이트 온 전압의 주사 신호에 대응하여 복수의 데이터 라인(D1~Dm)에 소정의 전압 범위를 갖는 데이터 전압을 인가할 수 있다.
이상에서, 데이터 보상부(500)가 신호 제어부(100)와 별도로 마련되는 것으로 설명하였으나, 데이터 보상부(500)는 신호 제어부(100)에 포함될 수 있다. 예를 들어, 데이터 보상부(500)는 ASIC(application specific integrated circuit)와 같은 집적 회로 칩의 형태로 구현될 수 있으며, ASIC는 신호 제어부(100) 및 데이터 보상부(500)의 기능을 통합할 수 있다.
상술한 구동 장치(100, 200, 300, 500, 600) 각각은 적어도 하나의 집적 회로 칩의 형태로 표시부(400) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film) 위에 장착되거나 TCP(tape carrier package)의 형태로 표시부(400)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board) 위에 장착되거나, 또는 신호선(S1~Sn, D1~Dm)과 함께 표시부(400)에 집적될 수 있다.
이하, 도 2 및 도 3을 참조하여 제안하는 이중 선형 보간법에 대하여 설명한다.
도 2는 이중 선형 보간법을 설명하기 위한 예시도이다. 도 3은 본 발명의 일 실시예에 따른 이중 선형 보간법을 수행하는 데이터 보상부를 나타내는 블록도이다.
도 2 및 3을 참조하면, 메모리(600)에 저장된 룩업테이블에는 모든 화소에 대한 보정값이 포함되지 않고, 특정 위치의 일부 화소에 대한 보정값만이 포함된다. 표시부(400)에 포함되는 복수의 화소 중에서 특정 위치의 일부 화소는 행렬의 형태로 선택될 수 있으며, 룩업테이블에 포함되는 보정값은 행렬의 형태로 배열되는 일부 화소에 대한 보정값일 수 있다.
도 2에 도시한 바와 같이, 룩업테이블에 포함된 보정값이 a, b, c, d 일 때, 보정값 g를 산출한다고 가정한다. 이때, 보정값 a와 b에 대응하는 2 화소 사이에 배치되는 화소의 수는 W이고, 보정값 a와 c에 대응하는 2 화소 사이에 배치되는 화소의 수는 H이다. W와 H는 룩업테이블의 생성 단계에서 미리 정해지는 값이다.
이중 선형 보간법에 따라 보정값 a와 b 사이의 제1 보정값 e는 수학식 1에 따라 산출되고, 보정값 c와 d 사이의 제2 보정값 f는 수학식 2에 따라 산출되고, 제1 보정값 e와 제2 보정값 f 사이의 제3 보정값 g는 수학식 3에 따라 산출될 수 있다.
Figure 112014005847878-pat00005
Figure 112014005847878-pat00006
Figure 112014005847878-pat00007
여기서, x는 보정값 a와 e에 대응하는 2 화소 사이에 배치되는 화소의 수를 나타내고, y는 보정값 e와 g에 대응하는 2 화소 사이에 배치되는 화소의 수를 나타낸다. 제3 보정값 g가 산출하고자 하는 보정값이다. x 및 y는 보정값 a에 대응하는 화소의 위치를 기준으로 산출하고자 하는 제3 보정값 g에 대응하는 화소의 위치를 지시하는 위치값으로, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 메인 클록 신호(MCLK) 등을 이용하여 영상 신호(ImS)가 표시될 위치를 판단함에 따라 산출될 수 있다.
수학식 3을 정리하면 수학식 4와 같이 나타낼 수 있다.
Figure 112014005847878-pat00008
수학식 4를 하드웨어로 구현함으로써, 이중 선형 보간법을 ASIC와 같은 집적 회로 칩의 형태로 구현할 수 있다. 이때, 수학식 4에는 나눗셈 연산자가 포함되어 있다. 나눗셈 연산자는 피제수(dividend)가 2의 승수가 아닐 경우, ASIC에 나눗셈기가 포함되어야 한다. 나눗셈기는 상대적으로 큰 하드웨어 용량을 필요로 할 뿐만아니라, 그 결과값이 출력되는데 시간이 오래 걸리게 된다.
수학식 4에서 비트 시프트를 이용하여 나눗셈 연산자를 제거할 수 있으며, 이때의 제1 치환값(K1), 제2 치환값(K2) 및 제3 치환값(K3)이 결정된다. 제1 치환값(K1), 제2 치환값(K2) 및 제3 치환값(K3)는 메모리(600)에 저장될 수 있다.
수학식 5는 비트 시프트에 의한 제1 치환값(K1)을 나타내고, 수학식 6은 비트 시프트에 의한 제2 치환값(K2)을 나타내고, 수학식 7은 비트 시프트에 의한 제3 치환값(K3)을 나타낸다.
Figure 112014005847878-pat00009
Figure 112014005847878-pat00010
Figure 112014005847878-pat00011
여기서, >>는 비트를 옮기는 시프트 연산자를 의미한다. >>16bit은 16 비트 시프트를 의미하며 비트를 2의 배수만큼 16번 감소시키는 것이다. >>32bit은 32 비트 시프트를 의미하며 비트를 2의 배수만큼 32번 감소시키는 것이다.
W와 H는 룩업테이블의 생성 단계에서 미리 정해지는 값이므로, 제1 치환값(K1), 제2 치환값(K2) 및 제3 치환값(K3)은 미리 정해지는 고정값이다. 따라서, 나눗셈 연산자를 포함하는 요소 1/W, 1/H, 1/HW을 집적 회로 칩에서 계산하는 대신에 메모리(600)에 제1 치환값(K1), 제2 치환값(K2) 및 제3 치환값(K3)을 저장하고, 메모리(600)에서 저장된 치환값을 읽어 오는 방식으로 집적 회로 칩에 덧셈기 및 곱셈기만을 포함시킬 수 있다.
비트 시프트에 의해 수학식 4는 수학식 8과 같이 변환될 수 있다.
Figure 112014005847878-pat00012
도 3에 도시한 바와 같이, 수학식 8은 집적 회로 칩에서 8개의 덧셈기(501 내지 508), 7개의 곱셈기(511 내지 517)와 3개의 비트 시트터(521 내지 523)로 구현될 수 있다.
즉, 데이터 보상부(500)는 8개의 덧셈기(501 내지 508), 7개의 곱셈기(511 내지 517)와 3개의 비트 시트터(521 내지 523)를 포함할 수 있다.
제1 덧셈기(501)는 룩업테이블의 보정값 b와 보정값 -a를 더하여 제1 산출값을 산출하고, 제1 산출값을 제1 곱셈기(511)에 전달한다.
제1 곱셈기(511)는 제1 산출값과 x를 곱하여 제2 산출값을 산출하고, 제2 산출값을 제2 곱셈기(512)에 전달한다.
제2 곱셈기(512)는 제2 산출값과 제1 치환값(K1)을 곱하여 제3 산출값을 산출하고, 제3 산출값을 제1 비트 시프터(521)에 전달한다.
제1 비트 시프터(521)는 제3 산출값을 16 비트 시프트하여 제4 산출값을 산출하고, 제4 산출값을 제6 덧셈기(506)에 전달한다.
제6 덧셈기(506)는 제4 산출값과 룩업테이블의 보정값 a를 더하여 제5 산출값을 산출하고, 제5 산출값을 제7 덧셈기(506)에 전달한다.
제2 덧셈기(502)는 룩업테이블의 보정값 c와 보정값 -a를 더하여 제6 산출값을 산출하고, 제6 산출값을 제3 곱셈기(513)에 전달한다.
제3 곱셈기(513)는 제6 산출값과 y를 곱하여 제7 산출값을 산출하고, 제7 산출값을 제4 곱셈기(514)에 전달한다.
제4 곱셈기(514)는 제7 산출값과 제2 치환값(K2)을 곱하여 제8 산출값을 산출하고, 제8 산출값을 제2 비트 시프터(522)에 전달한다.
제2 비트 시프터(521)는 제8 산출값을 16 비트 시프트하여 제9 산출값을 산출하고, 제9 산출값을 제7 덧셈기(507)에 전달한다.
제7 덧셈기(507)는 제9 산출값과 제5 산출값을 더하여 제10 산출값을 산출하고, 제10 산출값을 제8 덧셈기(508)에 전달한다.
제3 덧셈기(503)는 룩업테이블의 보정값 a와 보정값 -b를 더하여 제11 산출값을 산출하고, 제11 산출값을 제5 덧셈기(505)에 전달한다.
제4 덧셈기(504)는 룩업테이블의 보정값 d와 보정값 -c를 더하여 제12 산출값을 산출하고, 제12 산출값을 제5 덧셈기(505)에 전달한다.
제5 덧셈기(505)는 제11 산출값과 제12 산출값을 더하여 제13 산출값을 산출하고, 제13 산출값을 제6 곱셈기(516)에 전달한다.
제5 곱셈기(515)는 x와 y를 곱하여 제14 산출값을 산출하고, 제14 산출값을 제6 곱셈기(516)에 전달한다.
제6 곱셈기(516)는 제13 산출값과 제14 산출값을 곱하여 제15 산출값을 산출하고, 제15 산출값을 제7 곱셈기(517)에 전달한다.
제7 곱셈기(517)는 제15 산출값과 제3 치환값(K3)을 곱하여 제16 산출값을 산출하고, 제16 산출값을 제3 비트 시프터(523)에 전달한다.
제3 비트 시프터(523)는 제16 산출값을 32 비트 시프트하여 제17 산출값을 산출하고, 제17 산출값을 제8 덧셈기(508)에 전달한다.
제8 덧셈기(508)는 제10 산출값과 제17 산출값을 더하여 제18 산출값을 산출하고, 제18 산출값을 출력한다. 제18 산출값이 구하고자 하는 제3 보정값 g가 된다.
상술한 바와 같이, 이중 선형 보간법으로 보정값을 산출함에 있어서 집적 회로 칩에 나눗셈기가 포함되지 않기 때문에 하드웨어 용량이 줄어들게 되고 보정값을 산출하는 동작 속도가 향상될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 신호 제어부
200 : 스캔 구동부
300 : 데이터 구동부
400 : 표시부
500 : 데이터 보상부
600 : 메모리

Claims (17)

  1. 복수의 화소;
    상기 복수의 화소 중에서 특정 위치의 일부 화소에 대한 보정값을 포함하는 룩업테이블 및 이중 선형 보간법을 위한 치환값을 저장하고 있는 메모리; 및
    상기 룩업테이블 및 치환값을 이용한 이중 선형 보간법으로 영상 신호가 표시될 위치에 대응하는 보정값을 산출하는 데이터 보상부를 포함하고,
    상기 치환값은 상기 이중 선형 보간법에서 나눗셈 연산자를 제거하기 위한 비트 시프트에 의해 결정되는 표시 장치.
  2. 제1 항에 있어서,
    상기 데이터 보상부는 복수의 덧셈기, 복수의 곱셈기, 비트 시프터만으로 구성되는 표시 장치.
  3. 제2 항에 있어서,
    상기 데이터 보상부는 8개의 덧셈기 및 7개의 곱셈기를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 비트 시프터는
    16 비트 시프트를 수행하는 제1 비트 시프터 및 제2 비트 시프터; 및
    32 비트 시프트를 수행하는 제3 비트 시프터를 포함하는 표시 장치.
  5. 제2 항에 있어서,
    상기 데이터 보상부는 아래의 수식을 이용하여 상기 이중 선형 보간법을 수행하고,
    Figure 112014005847878-pat00013

    상기 g는 상기 영상 신호가 표시될 위치에 대응하는 보정값이고, 상기 a, b, c, d는 상기 룩업테이블에 포함되어 있는 보정값이고, 상기 x, y는 상기 영상 신호가 표시될 위치를 지시하는 위치값이고, 상기 >>16bit는 16비트 시프트를 의미하고, 상기 >>32bit는 32비트 시프트를 의미하고, 상기 K1, K2, K3은 상기 치환값인 표시 장치.
  6. 제5 항에 있어서,
    상기 치환값 K1은
    Figure 112014005847878-pat00014
    이고, 상기 치환값 K2는
    Figure 112014005847878-pat00015
    이고, 상기 K3은
    Figure 112014005847878-pat00016
    이고,
    상기 W는 상기 룩업테이블에 포함된 보정값 a와 b에 대응하는 2 화소 사이에 배치되는 화소의 수를 나타내고,
    상기 H는 상기 룩업테이블에 포함된 보정값 a와 c에 대응하는 2 화소 사이에 배치되는 화소의 수를 나타내는 표시 장치.
  7. 제2 항에 있어서,
    상기 복수의 덧셈기는,
    제1 보정값과 제2 보정값을 더하는 제1 덧셈기;
    상기 제1 보정값과 제3 보정값을 더하는 제2 덧셈기;
    상기 제1 보정값과 상기 제2 보정값을 더하는 제3 덧셈기;
    상기 제3 보정값과 제4 보정값을 더하는 제4 덧셈기; 및
    상기 제3 덧셈기의 산출값과 상기 제4 덧셈기의 산출값을 더하는 제5 덧셈기를 포함하고,
    상기 제1 내지 제4 보정값은 상기 룩업테이블에 저장되어 있는 복수의 보정값인 표시 장치.
  8. 제7 항에 있어서,
    상기 복수의 곱셈기는,
    상기 제1 덧셈기의 산출값과 제1 위치값을 곱하는 제1 곱셈기;
    상기 제1 곱셈기의 산출값과 제1 치환값을 곱하는 제2 곱셈기;
    상기 제2 덧셈기의 산출값과 제2 위치값을 곱하는 제3 곱셈기;
    상기 제3 곱셈기의 산출값과 제2 치환값을 곱하는 제4 곱셈기;
    상기 제1 위치값과 상기 제2 위치값을 곱하는 제5 곱셈기;
    상기 제5 덧셈기의 산출값과 상기 제5 곱셈기의 산출값을 곱하는 제6 곱셈기; 및
    상기 제6 곱셈기의 산출값과 제3 치환값을 곱하는 제7 곱셈기를 포함하고,
    상기 위치값은 상기 제1 위치값 및 상기 제2 위치값을 포함하고, 상기 치환값은 상기 제1 내지 제3 치환값을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 비트 시프터는,
    상기 제2 곱셈기의 산출값을 16 비트 시프트하는 제1 비트 시프터;
    상기 제4 곱셈기의 산출값을 16 비트 시프트하는 제2 비트 시프터; 및
    상기 제7 곱셈기의 산출값을 32 비트 시프트하는 제3 비트 시프터를 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 복수의 덧셈기는,
    상기 제1 보정값과 상기 제1 비트 시프터의 산출값을 더하는 제6 덧셈기;
    상기 제6 덧셈기의 산출값과 상기 제2 비트 시프터의 산출값을 더하는 제7 덧셈기; 및
    상기 제7 덧셈기의 산출값과 상기 제3 비트 시프터의 산출값을 더하는 제8 덧셈기를 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 데이터 보상부는 집적 회로 칩의 형태로 마련되는 표시 장치.
  12. 제1 항에 있어서,
    상기 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 마련되는 표시 장치.
  13. 룩업테이블에 저장되어 있는 복수의 보정값 간에 덧셈을 수행하는 복수의 덧셈기;
    상기 복수의 뎃셈기의 산출값에 위치를 지시하는 위치값 및 비트 시프트에 의한 치환값을 곱하는 복수의 곱셈기; 및
    상기 치환값이 곱해진 값을 소정의 비트 수만큼 비트 시프트하는 비트 시프터를 포함하는 집적 회로 칩.
  14. 제13 항에 있어서,
    상기 복수의 덧셈기는,
    제1 보정값과 제2 보정값을 더하는 제1 덧셈기;
    상기 제1 보정값과 제3 보정값을 더하는 제2 덧셈기;
    상기 제1 보정값과 상기 제2 보정값을 더하는 제3 덧셈기;
    상기 제3 보정값과 제4 보정값을 더하는 제4 덧셈기; 및
    상기 제3 덧셈기의 산출값과 상기 제4 덧셈기의 산출값을 더하는 제5 덧셈기를 포함하고,
    상기 제1 내지 제4 보정값은 상기 룩업테이블에 저장되어 있는 복수의 보정값인 집적 회로 칩.
  15. 제14 항에 있어서,
    상기 복수의 곱셈기는,
    상기 제1 덧셈기의 산출값과 제1 위치값을 곱하는 제1 곱셈기;
    상기 제1 곱셈기의 산출값과 제1 치환값을 곱하는 제2 곱셈기;
    상기 제2 덧셈기의 산출값과 제2 위치값을 곱하는 제3 곱셈기;
    상기 제3 곱셈기의 산출값과 제2 치환값을 곱하는 제4 곱셈기;
    상기 제1 위치값과 상기 제2 위치값을 곱하는 제5 곱셈기;
    상기 제5 덧셈기의 산출값과 상기 제5 곱셈기의 산출값을 곱하는 제6 곱셈기; 및
    상기 제6 곱셈기의 산출값과 제3 치환값을 곱하는 제7 곱셈기를 포함하고,
    상기 위치값은 상기 제1 위치값 및 상기 제2 위치값을 포함하고, 상기 치환값은 상기 제1 내지 제3 치환값을 포함하는 집적 회로 칩.
  16. 제15 항에 있어서,
    상기 비트 시프터는,
    상기 제2 곱셈기의 산출값을 16 비트 시프트하는 제1 비트 시프터;
    상기 제4 곱셈기의 산출값을 16 비트 시프트하는 제2 비트 시프터; 및
    상기 제7 곱셈기의 산출값을 32 비트 시프트하는 제3 비트 시프터를 포함하는 집적 회로 칩.
  17. 제16 항에 있어서,
    상기 복수의 덧셈기는,
    상기 제1 보정값과 상기 제1 비트 시프터의 산출값을 더하는 제6 덧셈기;
    상기 제6 덧셈기의 산출값과 상기 제2 비트 시프터의 산출값을 더하는 제7 덧셈기; 및
    상기 제7 덧셈기의 산출값과 상기 제3 비트 시프터의 산출값을 더하는 제8 덧셈기를 더 포함하는 집적 회로 칩.
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