KR102042535B1 - 평판표시장치 - Google Patents

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Abstract

본원의 일 실시예는 금속기판의 구비 여부에 관계없이, 실링제의 도포 여부를 더욱 용이하게 검사할 수 있는 평판표시장치를 제공하기 위한 것으로, 본원은 화상이 표시되는 표시영역과 그 외곽인 비표시영역을 포함하는 평판표시장치에 있어서, 상호 대향하는 제 1 및 제 2 기판; 상기 제 1 및 제 2 기판을 합착하도록, 상기 제 1 및 제 2 기판 사이에 형성되고, 적어도 상기 비표시영역 중 상기 표시영역을 둘러싸는 일부에 대응하는 실링제; 및 상기 제 1 기판 상에 형성되는 셀 어레이를 포함하는 평판표시장치를 제공한다.
여기서, 상기 셀 어레이는, 상기 표시영역에 대응하여 복수의 화소영역을 정의하고, 상기 복수의 화소영역에 대응한 복수의 박막트랜지스터를 포함하는 박막트랜지스터 어레이; 상기 비표시영역 중 패드영역에 대응하여 형성되고, 외부 회로와 접속되는 적어도 하나의 패드부; 및 상기 비표시영역 중 링크영역에 대응하여 형성되고, 상기 박막트랜지스터 어레이와 상기 각 패드부 사이를 연결하는 링크들을 포함하는 링크부를 포함한다.
그리고, 상기 실링제의 외곽과 상기 링크부가 중첩하는 영역에서, 상기 링크부의 링크들 중 상호 이웃하는 두 개의 링크 사이의 최소간격은 15㎛ 이상이다.

Description

평판표시장치{FLAT DISPLAY DEVICE}
본원은 평판표시장치에 관한 것으로, 특히, 신뢰도 및 수율을 향상시킬 수 있는 평판표시장치에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면 합착된 구조이다.
한편, 평판표시장치는 종이처럼 휘어져도 표시성능을 그대로 유지할 수 있는 플렉서블 표시장치(flexible display device)로 구현되기 위하여, 연성재료의 플렉서블 기판(flexible substrate)을 포함할 수 있다.
이때, 연성재료의 플렉서블 기판은 플라스틱(plastic)과 같이 투명한 재료일 수 있고, 또는 금속(metal)과 같이 불투명한 재료일 수도 있다.
이와 같이, 한 쌍의 기판 중 어느 하나가 불투명한 재료인 경우, 한 쌍의 기판 사이를 합착 불량을 검사하기 어려운 문제점이 있다.
즉, 한 쌍의 기판이 모두 플라스틱 및 유리(glass)와 같이 투명한 재료인 경우, 한 쌍의 기판 중 적어도 하나의 기판을 통해 실링제가 형성되지 않은 영역이 식별될 수 있다. 그러므로, 실링제의 전반적인 도포 상태가 용이하게 식별될 수 있어, 실링제의 도포 상태에 따른 합착 불량 여부를 용이하게 검사할 수 있다.
그에 반해, 한 쌍의 기판 중 어느 하나의 기판이 금속(metal)과 같이 불투명한 재료인 경우, 광을 차단하는 기판에 의해 실링제가 가려짐으로써, 실링제가 형성되지 않은 영역이 식별될 수 없다.
특히, 한 쌍의 기판 중 어느 하나가 금속기판이고, 다른 나머지 하나 상에 금속패턴이 형성되며, 금속패턴과 금속기판 사이에 실링제가 배치되는 영역에서, 실링제의 도포 상태를 검사하는 것은 사실상 불가능하다.
따라서, 한 쌍의 기판 중 어느 하나가 금속기판인 경우, 실링제의 도포 상태에 따른 합착 불량 여부를 검사함에 있어 검사의 정확도가 향상되기 어려우며, 그로 인해 평판표시장치의 신뢰도 및 수율을 향상시키기가 어려운 문제점이 있다.
본원은 한 쌍의 기판 중 어느 하나의 기판이 불투명한 재료인지 여부에 관계없이, 실링제 도포 상태를 비교적 용이하게 검사할 수 있어, 신뢰도 및 수율이 향상될 수 있는 평판표시장치를 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 화상이 표시되는 표시영역과 그 외곽인 비표시영역을 포함하는 평판표시장치에 있어서, 상호 대향하는 제 1 및 제 2 기판; 상기 제 1 및 제 2 기판을 합착하도록, 상기 제 1 및 제 2 기판 사이에 형성되고, 적어도 상기 비표시영역 중 상기 표시영역을 둘러싸는 일부에 대응하는 실링제; 및 상기 제 1 기판 상에 형성되는 셀 어레이를 포함하는 평판표시장치를 제공한다.
여기서, 상기 셀 어레이는, 상기 표시영역에 대응하여 복수의 화소영역을 정의하고, 상기 복수의 화소영역에 대응한 복수의 박막트랜지스터를 포함하는 박막트랜지스터 어레이; 상기 비표시영역 중 패드영역에 대응하여 형성되고, 외부 회로와 접속되는 적어도 하나의 패드부; 및 상기 비표시영역 중 링크영역에 대응하여 형성되고, 상기 박막트랜지스터 어레이와 상기 각 패드부 사이를 연결하는 링크들을 포함하는 링크부를 포함한다.
그리고, 상기 실링제의 외곽과 상기 링크부가 중첩하는 영역에서, 상기 링크부의 링크들 중 상호 이웃하는 두 개의 링크 사이의 최소간격은 15㎛ 이상이다.
더불어, 상기 링크부는 상기 박막트랜지스터 어레이에 전원을 공급하는 전원링크를 포함하며, 상기 전원링크는, 서로 다른 패드부에 연결되고 상호 이웃하는 두 개의 신호링크 사이에, 상기 두 개의 신호링크로부터 15㎛ 이상의 간격으로 이격되고, 상기 두 개의 신호링크 각각보다 넓은 너비로 형성된 단일금속패턴을 포함한다.
또한, 평판표시장치는 상기 실링제의 외곽과 상기 링크부가 중첩하는 영역에 형성되고, 상기 전원링크의 상기 단일금속패턴을 관통하는 적어도 하나의 홀패턴을 더 포함할 수 있다.
본원의 일 실시예에 따르면, 15㎛ 이상의 최소간격으로 상호 이격된 링크를 포함함으로써, 링크 간의 이격영역에 대응한 실링제의 도포 여부가 검사될 수 있다. 이에, 불투명한 금속기판을 포함하더라도, 실링제의 도포 상태에 따른 합착 불량 여부를 검사할 수 있다.
그리고, 본원의 다른 일 실시예에 따르면, 전원링크의 단일금속패턴을 관통하고, 15㎛ 이상의 너비로 형성되는 적어도 하나의 홀패턴을 포함함으로써, 홀패턴에 대응한 실링제의 도포 여부가 더 검사될 수 있다.
이에, 실링제의 도포 여부가 검사될 수 있는 영역이 증가하여, 실링제의 도포 상태에 따른 합착 불량 여부를 검사함에 있어, 검사의 정확도가 더욱 증가할 수 있으므로, 평판표시장치의 신뢰도 및 수율이 향상될 수 있다.
도 1은 본원의 일 실시예에 따른 평판표시장치를 나타낸 단면도이다.
도 2는 본원의 일 실시예에 따른 평판표시장치 중 일부를 나타낸 평면도이다.
도 3은 도 2의 박막트랜지스터 어레이를 나타낸 등가회로도이다.
도 4는 본원의 일 실시예에 따른 평판표시장치에 있어, 실링제의 다른 예시를 나타낸 평면도이다.
도 5는 본원의 일 실시예에 따른 도 2 및 도 3의 I-부분을 나타낸 평면도이다.
도 6은 도 5의 II-II'를 나타낸 단면도이다.
도 7은 본원의 다른 일 실시예에 따른 도 2의 I-부분을 나타낸 평면도이다.
도 8은 도 7의 III-III'를 나타낸 단면도이다.
이하, 본원의 일 실시예에 따른 평판표시장치에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
도 1은 본원의 일 실시예에 따른 평판표시장치를 나타낸 단면도이고, 도 2는 본원의 일 실시예에 따른 평판표시장치 중 일부를 나타낸 평면도이며, 도 3은 도 2의 박막트랜지스터 어레이를 나타낸 등가회로도이다. 그리고, 도 4는 본원의 일 실시예에 따른 평판표시장치에 있어, 실링제의 다른 예시를 나타낸 평면도이다.
도 5는 본원의 일 실시예에 따른 도 2 및 도 3의 I-부분을 나타낸 평면도이고, 도 6은 도 5의 II-II'를 나타낸 단면도이다. 또한, 도 7은 본원의 다른 일 실시예에 따른 도 2의 I-부분을 나타낸 평면도이고, 도 8은 도 7의 III-III'를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 본원의 일 실시예에 따른 평판표시장치(DP)는 화상이 표시되는 표시영역(AA)과, 표시영역(AA) 외곽인 비표시영역(NA)을 포함한다.
이러한 평판표시장치(DP)는 상호 대향하는 제 1 기판(10)과 제 2 기판(20), 제 1 및 제 2 기판(10, 20) 사이에 형성되어 제 1 및 제 2 기판(10, 20)을 합착하는 실링제(30), 및 제 1 기판(10) 상에 형성되는 셀 어레이(40)를 포함한다.
제 1 및 제 2 기판(10, 20) 각각은 연성재료의 플렉서블 기판일 수 있다. 예시적으로, 제 1 및 제 2 기판(10, 20) 중 어느 하나는 금속(metal) 및 플라스틱(plastic) 중 어느 하나일 수 있다.
실링제(30)는 제 1 및 제 2 기판(10, 20) 각각의 상호 대향하는 면 사이에 형성된다. 그리고, 실링제(30)는 적어도 비표시영역(NA) 중 표시영역(AA)을 둘러싸는 일부에 대응하여 형성된다.
도 2에 도시한 바와 같이, 유기발광표시장치(Organic Light Emitting Display device: OLED) 등과 같이, 평판표시장치(DP)가 제 1 및 제 2 기판(10, 20) 사이에 주입된 액상 재료를 포함하지 않는 경우, 실링제(30)는 비표시영역(NA) 중 표시영역(AA)을 둘러싸는 일부와 표시영역(AA)에 대응하도록 형성될 수 있다. 여기서, 표시영역(AA)에 대응하는 실링제(30)는 투명한 재료로 형성됨으로써, 실링제(30)에 의한 평판표시장치(DP)의 화질 저하가 방지될 수 있다.
셀 어레이(40)는 표시영역(AA)에 대응하는 박막트랜지스터 어레이(41), 비표시영역(NA) 중 가장 외곽인 패드영역(PDA)에 대응하는 적어도 하나의 패드부(42) 및 비표시영역(NA) 중 링크영역(LKA)에 대응하는 링크부(43)를 포함한다.
예시적으로, 도 3에 도시한 바와 같이, 박막트랜지스터 어레이(41)는 표시영역(AA)에 대응하여 복수의 화소영역(PA)이 정의되도록 상호 교차하여 형성되는 게이트라인(GL)과 데이터라인(DL), 및 복수의 화소영역(PA)에 대응하여 게이트라인(GL)과 데이터라인(DL) 사이의 교차영역에 형성되는 복수의 박막트랜지스터(TFT)를 포함한다.
다시, 도 2를 이어서 설명한다.
도 2에 도시한 바와 같이, 적어도 하나의 패드부(42)는 비표시영역(NA) 중 패드영역(PDA)에 대응하여 형성되고, 외부 회로와 접속된다.
여기서, 외부 회로는 각종 전원과, 게이트라인(GL) 및 데이터라인(DL)과 같은 신호라인에 구동신호를 공급하여, 박막트랜지스터 어레이(41)를 구동한다. 예시적으로, 외부 회로는 타이밍 컨트롤러, 게이트 드라이버, 데이터 드라이버, 인터페이스, 기준전압공급부, 전원전압공급부 등을 포함할 수 있다.
링크부(43)는 비표시영역(NA) 중 링크영역(LKA)에 대응하여 형성되고, 적어도 하나의 패드부(42) 각각과 박막트랜지스터 어레이(41) 사이를 연결하는 링크들(44, 45)을 포함한다. 이때, 링크들(44, 45) 중 상호 이웃하는 두 개의 링크 사이의 최소간격은 15㎛ 이상이고, 특히 50㎛ 이상일 수 있다. 이에 대해서는 이하에서 더욱 상세히 설명한다.
도 2에 상세히 도시되어 있지 않으나, 링크부(43)는 박막트랜지스터 어레이(41)의 게이트라인(GL) 및 데이터라인(DL) 중 어느 하나의 신호라인에 연결되는 신호링크(44), 및 박막트랜지스터 어레이(41)에 전원을 공급하는 전원링크(45)를 포함한다.
각 신호링크(44)는 게이트라인(GL) 및 데이터라인(DL) 중 어느 하나의 신호라인으로부터 연장되어 형성될 수 있다.
이러한 신호링크(44) 중 게이트라인(GL)에 연결된 신호링크는 게이트 드라이버(미도시)에 연결된 패드부(42)와 연결되어, 게이트라인(GL)에 게이트신호를 공급한다. 그리고, 신호링크(44) 중 데이터라인(DL)에 연결된 신호링크는 데이터 드라이버(미도시)에 연결된 패드부(42)와 연결되어, 데이터라인(DL)에 데이터신호를 공급한다.
전원링크(45)는 서로 다른 패드부(42)에 연결되고 상호 이웃하는 신호링크(44) 사이에 형성되는 단일금속패턴을 포함한다.
즉, 전원링크(45)의 단일금속패턴은 서로 다른 패드부(42)에 연결되고 상호 이웃하는 신호링크(44) 사이를 채우도록, 신호링크(44)보다 넓은 너비로 형성되고, 인접한 신호링크(44)로부터 절연되도록 소정 간격으로 이격된다.
이와 같이, 전원링크(45)가 단일금속패턴을 포함하는 경우, 제 1 기판(10) 상의 링크영역(LKA)을 증가시키지 않고서도, 전원링크(45)의 저항을 낮출 수 있는 장점이 있다.
한편, 도 2는 실링제(30)가 비표시영역(NA) 중 표시영역(AA)을 둘러싸는 일부뿐만 아니라, 표시영역(AA)에도 대응하도록 형성된 것을 도시하고 있으나, 본원의 일 실시예는 이에 국한되지 않는다.
즉, 도 4에 도시한 바와 같이, 액정표시장치(Liquid Crystal Display device: LCD) 등과 같이, 평판표시장치(DP)가 제 1 및 제 2 기판(10, 20) 사이에 주입된 액상재료(예를 들면, 액정(Liquid crystal))를 포함하는 경우, 실링제(30)는 비표시영역(NA) 중 표시영역(AA)을 둘러싸는 일부에만 대응하도록 형성될 수 있다. 실링제(30)는 표시영역(AA)에 대응하지 않고, 비표시영역(NA)의 일부에만 표시영역(AA)을 둘러싸는 형태로 형성될 수 있다.
한편, 도 2 및 도 4에 도시된 바와 같이, 실링제(30)는 적어도 비표시영역(NA)의 일부에 표시영역(AA)을 둘러싸는 형태로 형성되고, 링크영역(LKA)의 링크부(43)는 표시영역(AA)의 박막트랜지스터 어레이(41)와 연결되도록 형성된다. 이에, 실링제(30)는 링크부(43)의 적어도 일부와 중첩되며, 특히, 실링제(30)의 외곽은 링크부(43)와 중첩된다.
그리고, 앞서 언급한 바와 같이, 제 1 및 제 2 기판(10, 20) 중 어느 하나가 금속(metal)과 같이 불투명한 재료인 경우, 제 1 및 제 2 기판(10, 20) 사이에 형성된 실링제(30)의 전반적인 도포 상태를 검사하는 것은 사실상 불가능하다.
그러나, 링크부(43)는 소정간격으로 이격된 다수의 링크들(44, 45)을 포함하므로, 실링제(30)와 링크부(43)이 중첩하는 영역에서, 링크들(44, 45) 간의 이격영역을 이용하여, 실링제(30)의 도포 여부는 식별될 수 있다.
도 5는 도 2 및 도 4의 I-부분, 즉 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역을 나타낸 평면도이고, 도 6은 도 5의 II-II'를 나타낸 단면도이다.
도 5에 도시한 바와 같이, 링크부(43)는 적어도 하나의 패드부(42) 중 어느 하나의 패드부(42A)에 연결된 복수의 신호링크(44A)를 포함한다.
그리고, 전원링크(45)의 단일금속패턴은 복수의 신호링크(44A) 양측에, 신호링크(44A)로부터 소정 간격으로 이격되도록 형성될 수 있다.
그리고, 도 5 및 도 6에 도시한 바와 같이, 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역에서, 복수의 신호링크(44A) 중 상호 이웃하는 두 개의 신호링크(44A) 사이의 최소 간격(SD)은 15㎛ 이상이다.
즉, 일반적으로 현미경으로 관측 가능한 너비는 15㎛ 이상인 것으로 알려져 있다. 이에, 상호 이웃한 신호링크(44A)가 15㎛ 이상의 최소 간격(SD)으로 이격되면, 신호링크(44) 간의 이격영역(SD)을 현미경으로 관측함으로써, 실링제(30)의 도포 여부가 검사될 수 있다.
또는, 실링제(30)의 외곽과 링크부(43)가 중첩되는 영역에서, 복수의 신호링크(44A) 중 상호 이웃하는 두 개의 신호링크(44A) 사이의 최소 간격(SD)은 50㎛ 이상일 수도 있다.
이와 같이 하면, 사람의 육안으로 관측 가능한 너비는 50㎛ 이상인 것으로 알려져 있으므로, 신호링크(44) 간의 이격영역(SD)에 대응한 실링제(30)의 도포 여부를 육안으로도 관측할 수 있어, 실링제(30)의 도포 여부가 더욱 용이하게 검사될 수 있다.
더불어, 신호링크(44)의 이격영역(SD)이 과도하게 넓어지면, 그만큼 비표시영역(NA)이 과도하게 넓어지므로, 베젤이 증가될 수 있다. 이에, 신호링크(44)의 이격영역(SD)은 베젤의 너비에 영향을 미치지 않는 범위 이내로 한정됨은 당연하다.
그러나, 실링제(30)의 전반적인 도포 영역에 비해 신호링크(44A) 간의 이격영역은 매우 작다. 즉, 신호링크(44A) 간의 이격영역(SD)을 포함한 실링제(30)의 도포 여부가 검사될 수 있는 영역은 실링제(30)의 전반적인 도포 영역의 약 2.5%에 불과하다.
이에, 본원의 다른 일 실시예에 따른 평판표시장치(DP)는 전원배선(45)의 단일금속패턴을 관통하는 적어도 하나의 홀패턴을 더 포함한다.
도 7은 본원의 다른 일 실시예에 따른 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역을 나타낸 평면도이고, 도 8은 도 7의 III-III'를 나타낸 단면도이다.
도 7 및 도 8에 도시한 바와 같이, 본원의 다른 일 실시예에 따른 평판표시장치(DP)는 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역에 형성되고, 전원링크(45)의 단일금속패턴을 관통하는 적어도 하나의 홀패턴(HP)을 더 포함한다는 점을 제외하면, 도 1 내지 도 6에 도시한 본원의 일 실시예와 동일하므로, 이하에서는 중복되는 설명을 생략한다.
적어도 하나의 홀패턴(HP)은 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역 내에 적어도 일부 배치된다.
각 홀패턴(HP)의 너비(W)는 15㎛ 이상이다.
앞서 언급한 바와 같이, 현미경으로 관측 가능한 너비는 15㎛ 이상인 것으로 알려져 있다. 이에, 너비(W)가 15㎛ 이상인 홀패턴(HP)을 현미경으로 관측함으로써, 전원링크(45)의 단일금속패턴이 형성된 영역에서도, 홀패턴(HP)에 대응한 실링제(30)의 도포 여부가 검사될 수 있다.
또는, 각 홀패턴(HP)의 너비(W)는 50㎛ 이상일 수도 있다.
이와 같이 하면, 사람의 육안으로 관측 가능한 너비는 50㎛ 이상인 것으로 알려져 있으므로, 홀패턴(HP)에 대응한 실링제(30)의 도포 여부를 육안으로도 관측할 수 있어, 실링제(30)의 도포 여부가 더욱 용이하게 검사될 수 있다.
더불어, 홀패턴(HP)의 너비(W)가 과도하게 넓어지면, 그만큼 전원링크(45)의 저항이 커지므로, 단선 불량 등이 발생될 수 있다. 이에, 홀패턴(HP)의 너비는 전원링크(45)의 저항으로 인한 불량이 발생되지 않는 범위 이내로 한정됨은 당연하다.
그리고, 각 홀패턴(HP)의 길이(L)는 15㎛~3000㎛의 범위일 수 있다. 이는, 각 홀패턴(HP)의 길이(L)가 15㎛ 미만이면, 홀패턴(HP)에 대응한 실링제(30)의 도포 여부를 관측하기 어려우며, 각 홀패턴(HP)의 길이(L)가 3000㎛를 초과하면, 전원링크(45)의 단선 불량 등이 발생될 우려가 있기 때문이다.
이러한 각 홀패턴(HP)은 제 1 기판(10)을 노출하도록 형성될 수 있다. 또는, 별도로 도시하고 있지 않으나, 각 홀패턴(HP)은 제 1 기판(10) 상의 투명한 절연막을 노출하도록 형성될 수도 있다.
이와 같이, 본원의 다른 일 실시예에 따르면, 실링제(30)의 외곽과 링크부(43)가 중첩하는 영역에 교차하고, 적어도 전원링크(45)를 관통하는 적어도 하나의 홀패턴(HP)을 더 포함함으로써, 각 홀패턴(HP)에 대응한 실링제(30)의 도포 여부가 더 검사될 수 있다. 이에, 실링제(30)의 도포 여부가 검사될 수 있는 영역은 실링제(30)의 전반적인 도포 영역의 약 25.7%가 되어, 일 실시예에 비해 약 23.2% 증가될 수 있다.
그러므로, 실링제(30)의 도포 여부를 검사함에 있어, 검사의 정확도가 증가하므로, 평판표시장치의 신뢰도 및 수율이 더욱 향상될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
DP: 평판표시장치 AA: 표시영역
NA: 비표시영역
10: 제 1 기판 20: 제 2 기판
30: 실링제 40: 셀 어레이
41: 박막트랜지스터 어레이
42, 42A: 패드부 43: 링크부
44, 44A: 신호링크 45: 전원링크
PDA: 패드영역 LKA: 링크영역
GL: 게이트라인 DL: 데이터라인
TFT: 박막트랜지스터 SD: 신호링크 사이의 최소간격
HP: 홀패턴 W, L: 홀패턴의 너비 및 길이

Claims (10)

  1. 각각 화상이 표시되는 표시영역과 그 외곽인 비표시영역을 포함하며, 상호 대향하는 제 1 및 제 2 기판;
    상기 제 1 및 제 2 기판 사이에, 적어도 상기 비표시영역 중 상기 표시영역을 둘러싸는 일부에 구비된 실링제; 및
    상기 제 1 기판 상에 형성되는 셀 어레이를 포함하고,
    상기 셀 어레이는,
    상기 표시영역에 대응하여 복수의 화소영역을 정의하고, 상기 복수의 화소영역에 대응한 복수의 박막트랜지스터를 포함하는 박막트랜지스터 어레이;
    상기 비표시영역 중 패드영역에 대응하여, 외부 회로와 접속되고 서로 이격한 복수개의 패드부;
    상기 비표시영역 중 링크영역에 대응하며, 상기 박막트랜지스터 어레이의 복수개의 신호 라인과 상기 패드부 사이를 각각 연결하는 복수개의 신호링크;
    서로 이웃한 이격된 패드부들의 최외곽 신호링크 사이에, 상기 최외곽 신호링크 각각보다 넓은 너비로 구비되며, 상기 박막트랜지스터 어레이에 전원을 공급하는 전원링크; 및
    상기 실링제의 외곽과 상기 실링제와 중첩한 영역에서, 상기 신호링크의 형성 방향을 따르며 상기 전원링크를 관통한 적어도 하나의 홀패턴을 포함하고,
    상기 실링제의 외곽과 상기 실링제와 중첩하는 영역에서, 상기 신호링크들 중 상호 이웃하는 두 개의 신호링크 사이의 최소 이격 간격은 15㎛ 이상인 평판표시장치.
  2. 제 1 항에 있어서,
    상기 실링제의 외곽과 상기 실링제와 중첩한 영역에서, 상기 신호링크들 중 상호 이웃하는 두 개의 신호링크 사이의 최소 이격 간격은 50㎛ 이상인 평판표시장치.
  3. 제 1 항에 있어서,
    상기 박막트랜지스터 어레이는
    상기 복수의 화소영역을 정의하도록, 상기 표시영역에 상호 교차하여 형성되는 게이트라인과 데이터라인을 더 포함하고,
    상기 복수의 박막트랜지스터 각각은 상기 게이트라인과 데이터라인 사이의 교차영역에 형성되며,
    상기 신호링크는 각각 상기 게이트 라인과 상기 데이터 라인 중 어느 하나의 신호 라인과 연결되며,
    상기 전원링크는, 서로 다른 패드부에 연결되고 상호 이웃하는 두 개의 최외곽 신호링크 사이에, 상기 두 개의 최외곽 신호링크로부터 15㎛ 이상의 간격으로 이격된 단일금속패턴을 포함하는 평판표시장치.
  4. 제 3 항에 있어서,
    상기 전원링크의 상기 단일금속패턴은 상기 두 개의 최외곽 신호링크 각각으로부터 50㎛ 이상의 간격으로 이격되는 평판표시장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 홀패턴의 너비는 15㎛ 이상인 평판표시장치.
  7. 제 1 항에 있어서,
    상기 홀패턴의 너비는 50㎛ 이상인 평판표시장치.
  8. 제 1 항에 있어서,
    상기 홀패턴의 길이는 15-3000㎛인 평판표시장치.
  9. 제 1 항에 있어서,
    상기 홀패턴의 영역으로, 상기 실링제가 채워지는 평판표시장치.
  10. 제 1 항 내지 제 4항 및 제 6항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 실링제는 상기 표시영역에 더 대응하는 평판표시장치.
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