KR102032306B1 - 인쇄회로기판의 제조방법 - Google Patents

인쇄회로기판의 제조방법 Download PDF

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Abstract

일 실시 예에 따르는 상기 패키지 기판의 제조 방법에 있어서, 외층 절연층 및 상기 외층 절연층 상에 형성된 도금 패턴층을 포함하는 적층 기판을 제공한다. 상기 도금 패턴층을 선택적으로 노출시키는 솔더 레지스트 패턴층을 상기 외층 절연층 상에 형성한다. 이때, 상기 노출된 도금 패턴층의 부분은 전도성 패드로 정의된다. 상기 외층 절연층 상에서, 상기 솔더 레지스트 패턴층 및 상기 도금 패턴층을 덮는 마스크 박리용 물질막을 형성한다. 상기 마스크 박리용 물질막을 선택적으로 노출시키는 도금용 마스크 패턴층을 상기 마스크 박리용 물질막 상에 형성한다. 상기 도금용 마스크 패턴층에 의해 노출되는 상기 마스크 박리용 물질막을 제거하여 마스크 박리 패턴층을 형성한다. 이때, 상기 마스크 박리 패턴층은 상기 전도성 패드의 적어도 일부분을 노출시킨다. 상기 도금용 마스크 패턴층 및 상기 마스크 박리 패턴층에 의해 노출되는 상기 전도성 패드의 상기 적어도 일부분에 대하여 도금법에 의한 표면 처리를 수행한다. 상기 외층 절연층 상에서 상기 도금용 마스크 패턴층 및 상기 마스크 박리 패턴층을 순차적으로 제거한다.

Description

인쇄회로기판의 제조방법{Method of manufacturing printed circuit board}
본 발명은 인쇄회로기판의 제조 방법에 관한 것으로서, 보다 상세하게는 선택적 도금 공정을 진행할 때 마스크 박리 패턴층을 적용하는 것을 일 특징으로 하는 인쇄회로기판의 제조 방법에 관한 것이다.
일반적으로, 인쇄회로기판의 제조 방법은 코어 절연층의 양쪽 면에 적어도 한층 이상의 회로 패턴층 및 절연층을 형성하는 공정으로 진행될 수 있다. 이때, 최외층의 회로 패턴층은 솔더 레지스트 패턴층에 의해 보호되며, 상기 최외층의 회로 패턴층의 일부는 외부로 노출되어, 다른 칩, 패키지 또는 회로 보드와 전기적 연결을 하기 위한 접속 패드로 기능한다. 한편, 상기 접속 패드에는 노출된 외부 환경으로부터 보호받기 위해, 표면 처리가 진행될 수 있다.
본 출원과 관련된 선행문헌은 일 예로서, 한국 공개 특허 10-2017-0070711호(발명의 명칭: 인쇄회로기판 및 인쇄회로기판의 제조 방법)가 있다.
본 발명이 이루고자 하는 기술적 과제는, 감광성 마스크 패턴층을 이용하여 선택적 도금 공정을 진행할 때, 상기 도금 공정 후에 상기 감광성 마스크 패턴층을 효과적으로 제거하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 마스크 패턴층의 제거 방법을 적용하여, 보다 신뢰성 있는 인쇄회로기판의 제조 방법을 제공하는 것이다.
일 측면에 따르는 인쇄회로기판의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 외층 절연층 및 상기 외층 절연층 상에 형성된 도금 패턴층을 포함하는 적층 기판을 제공한다. 상기 도금 패턴층을 선택적으로 노출시키는 솔더 레지스트 패턴층을 상기 외층 절연층 상에 형성한다. 이때, 상기 노출된 도금 패턴층의 부분은 전도성 패드로 정의된다. 상기 외층 절연층 상에서, 상기 솔더 레지스트 패턴층 및 상기 도금 패턴층을 덮는 마스크 박리용 물질막을 형성한다. 상기 마스크 박리용 물질막을 선택적으로 노출시키는 도금용 마스크 패턴층을 상기 마스크 박리용 물질막 상에 형성한다. 상기 도금용 마스크 패턴층에 의해 노출되는 상기 마스크 박리용 물질막을 제거하여 마스크 박리 패턴층을 형성한다. 이때, 상기 마스크 박리 패턴층은 상기 전도성 패드의 적어도 일부분을 노출시킨다. 상기 도금용 마스크 패턴층 및 상기 마스크 박리 패턴층에 의해 노출되는 상기 전도성 패드의 상기 적어도 일부분에 대하여 도금법에 의한 표면 처리를 수행한다. 상기 외층 절연층 상에서 상기 도금용 마스크 패턴층 및 상기 마스크 박리 패턴층을 순차적으로 제거한다.
본 발명의 일 실시 예에 의하면, 마스크 박리 패턴층을 대상 기판과 도금용 마스크 패턴층 사이에 배치한 후에, 상기 도금용 마스크 패턴층을 이용하여 선택적 도금 공정을 진행한다. 그리고, 상기 선택적 도금 공정 후에, 상기 마스크 박리 패턴층을 이용함으로써, 상기 대상 기판으로부터 상기 도금용 마스크 패턴층을 효과적으로 제거할 수 있다.
이와 같이, 상기 도금용 마스크 패턴층이 보다 완벽하게 제거됨으로써, 상기 도금용 마스크 패턴층이 잔존하는 경우 발생하는 외관 불량 문제를 해결할 수 있다. 또한, 상기 도금용 마스크 패턴층이 전도성 접속 패드 상에 잔류하는 경우, 상기 접속 패드와 외부 시스템과의 전기적 접촉 불량을 발생시키거나 접합 신뢰성을 저하시키는 문제점을 방지할 수 있다.
도 1 내지 도 9는 본 발명의 일 실시 예에 의한 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 또한, 설명의 편의를 위하여 구성요소의 일부만을 도시하기도 하였으나, 당업자라면 구성요소의 나머지 부분에 대하여도 용이하게 파악할 수 있을 것이다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
한편, 본 발명에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. “제1 ” 또는 “제2 ” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수도 있다.
또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, “포함하다” 또는 “가지다”등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 발명의 실시 예에서는, 인쇄회로기판의 제조 시에, 감광성 마스크 패턴층을 이용하여, 대상 기판 상에 선택적 도금 공정을 진행하는 방법을 제공할 수 있다. 상기 선택적 도금 공정은 일 실시 예로서, 전도성 패드 상에 전도성 표면 처리층을 형성하는 공정을 포함할 수 있다. 또는 다른 실시 예로서, 상기 선택적 도금 공정은 SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process)를 이용하는 도금 패턴층 형성 공정을 포함할 수도 있다. 한편, 상기 선택적 도금 공정이 완료된 후에, 상기 감광성 마스크 패턴층을 상기 대상 기판으로부터 제거하는 공정을 진행하게 된다. 이때, 상기 감광성 마스크 패턴층이 상기 대상 기판으로부터 완벽하게 제거되지 않는 경우, 상기 감광성 마스크 패턴층의 물질 잔재가 상기 대상 기판 상에 잔류함으로써, 외관 불량을 발생시킬 수 있다. 또한, 상기 도금용 마스크 패턴층의 물질 잔재가 전도성 접속 패드 상에 잔류하는 경우, 상기 접속 패드와 외부 시스템이 접속될 때 전기적 접촉 불량이 발생하거나 접합 신뢰성이 저하될 수 있다.
본 발명의 실시 예에 따르면, 상기 대상 기판 상에 마스크 박리 패턴층과 감광성 마스크 패턴층을 순차적으로 형성할 수 있다. 상기 마스크 박리 패턴층은, 상기 감광성 마스크 패턴층보다 상기 대상 기판으로부터 상대적으로 완벽하게 제거될 수 있는 물질로 이루어질 수 있다. 상기 마스크 박리 패턴층을 적용함으로써, 상기 감광성 마스크 패턴층을 상기 대상 기판으로부터 효과적으로 제거할 수 있다. 따라서, 상술한 바와 같이 잔류 마스크 패턴층에 의해 발생하는 문제점을 해결할 수 있다.
이하에서는, 도면을 이용하여, 본 발명의 실시 예에 따르는 인쇄회로기판의 제조 방법을 상세하게 설명하도록 한다.
도 1 내지 도 9는 본 발명의 일 실시 예에 의한 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따르는 인쇄회로기판의 제조 방법에 있어서, 먼저, 적층 기판(10)을 준비한다. 적층 기판(10)은 적어도 하나 이상의 회로 패턴층과 상기 회로 패턴층을 절연하는 하나 이상의 절연층을 포함할 수 있다.
일 실시 예에서, 적층 기판(10)은 코어 절연층(110), 및 코어 절연층(110)의 상면 및 하면에 각각 배치되는 상부 회로 패턴층(120a) 및 하부 회로 패턴층(120b)를 포함할 수 있다. 코어 절연층(110)은 일 예로서, PPG, 폴리이미드, 에폭시 수지, BT(Bismaleimide Trianzine) 수지 등의 재질로 이루어질 수 있다. 상부 회로 패턴층(120a) 및 하부 회로 패턴층(120b)은 구리 도금층일 수 있다.
또한, 적층 기판(10)은 코어 절연층(110)의 상면 및 하면에서 상부 회로 패턴층(120a) 및 하부 회로 패턴층(120b)을 각각 덮는 상부 및 하부 외층 절연층(130a, 130b)을 포함할 수 있다. 한편, 본 명세서에서, 외층 절연층이라 함은, 상부 및 하부 외층 절연층(130a, 130b)을 통칭하는 의미로 사용되거나, 상부 및 하부 외층 절연층(130a, 130b) 중 어느 하나를 지칭하는 의미로 사용될 수 있다. 상기 외층 절연층은 일 예로서, PPG, 폴리이미드, 에폭시 수지, BT(Bismaleimide Trianzine) 수지 등의 재질로 이루어질 수 있다.
또한, 적층 기판(10)은 상부 및 하부 외층 절연층(130a, 130b) 상에 배치되는 상부 및 하부 도금 패턴층(140a, 140b)을 포함할 수 있다. 한편, 본 명세서에서, 상기 외층 절연층 상에 형성되는 도금 패턴층이라 함은, 상부 및 하부 도금 패턴층(140a, 140b)을 통칭하는 의미로 사용되거나, 상부 및 하부 도금 패턴층(140a, 140b) 중 어느 하나를 지칭하는 의미로 사용될 수 있다. 상기 도금 패턴층은 일 예로서, 구리 재질로 이루어질 수 있다. 상부 도금 패턴층(140a)은 제1 상부 블라인드 비아(142a)에 의해 상부 회로 패턴층(120a)와 연결될 수 있다. 하부 도금 패턴층(140b)은 제1 하부 블라인드 비아(142b)에 의해 하부 회로 패턴층(120b)와 연결될 수 있다. 제1 상부 블라인드 비아(142a) 및 제2 하부 블라인드 비아(142b)는 도금법에 의해 형성되며, 구리 재질로 이루어질 수 있다.
도 1을 다시 참조하면, 적층 기판(10)은 코어 절연층(110)을 관통하여, 상부 회로 패턴층(120a) 및 하부 회로 패턴층(120b)을 전기적으로 연결하는 관통 비아(122)를 포함할 수 있다. 관통 비아(122)는 도금법에 의해 형성되며 구리 재질로 이루어질 수 있다.
또한, 적층 기판(10)은 코어 절연층(110)에 형성되는 홀 내부에 배치되는 소자칩(20)을 포함할 수 있다. 일 예로서, 소자칩(20)이 캐패시터 소자인 경우, 소자칩(20)은 제1 전극(210), 캐패시터 유전체(220) 및 제2 전극(230)을 포함할 수 있다. 이때, 제1 및 제2 전극(210, 230)은 제2 상부 블라인드 비아(144a) 및 제2 하부 블라인드 비아(144b)에 의해, 상부 및 하부 도금 패턴층(140a, 140b)과 각각 연결될 수 있다. 제2 상부 블라인드 비아(144a) 및 제2 하부 블라인드 비아(144b)는 도금법에 의해 형성되고, 구리 재질로 이루어질 수 있다.
상술한 적층 회로(10)는 다음과 같은 순서에 따라 제조될 수 있다. 먼저, 코어 절연층(110)을 관통하는 관통 비아(122)를 형성하고, 동시에 코어 절연층(110)의 양면 상에 상부 및 하부 회로 패턴층(120a, 120b)을 형성하는 공정을 진행할 수 있다. 관통 비아(122), 상부 및 하부 회로 패턴층(120a, 120b)를 형성하는 공정은, 텐팅법, SAP(Semi-Additive Process), 및 MSAP(Modified Semi-Additive Process) 중 적어도 하나를 적용하는 도금법에 의해 진행될 수 있다. 또한, 코어 절연층(110) 내부에 홀을 형성하고, 상기 홀 내에 소자칩(20)을 배치할 수 있다. 상기 홀을 형성하는 방법은, 레이저 가공법, 물리적 드릴링법 등에 의해 진행될 수 있다.
다음으로, 상부 및 하부 회로 패턴층(120a, 120b)를 덮는 상부 및 하부 외층 절연층(130a, 130b)을 코어 절연층(110)의 양면 상에 각각 형성할 수 있다. 이어서, 상부 및 하부 외층 절연층(130a, 130b)을 선택적으로 가공하여 상부 및 하부 회로 패턴층(120a, 120b), 제1 및 제2 전극(210, 230)을 노출시키는 홀을 형성할 수 있다. 상기 홀의 가공법은 일 예로서, 레이저 가공법, 물리적 드릴링법 등을 적용할 수 있다.
다음으로, 상기 홀 내부를 채우는 제1 및 제2 상부 블라인드 비아(142a, 144a) 및 제1 및 제2 하부 블라인드 비아(142b, 144b)를 형성함과 동시에, 상부 및 하부 외층 절연층(130a, 130b) 상에 배치되는 상부 및 하부 도금 패턴층(140a, 140b)를 각각 형성한다. 제1 및 제2 상부 블라인드 비아(142a, 144a) 및 제1 및 제2 하부 블라인드 비아(142b, 144b), 상부 및 하부 도금 패턴층(140a, 140b)를 형성하는 공정은 일 예로서, 텐팅법, SAP(Semi-Additive Process), 및 MSAP(Modified Semi-Additive Process) 중 적어도 하나를 적용하는 도금법에 의해 진행될 수 있다. 한편, 도시되지 않은, 몇몇 다른 실시 예에 따르면, 상기 공정에 의해, ETS(Embedded Trace Substrate) 구조와 같이, 상부 및 하부 외층 절연층(130a, 130b) 내부에 상부 및 하부 도금 패턴층(140a, 140b)이 매립되는 구조가 형성될 수도 있다. 상술한 공정을 진행하여, 적층 기판(10)를 제조할 수 있다.
도 1 및 상기 설명에서는 본 발명의 일 실시 예로서의 적층 기판(10) 및 이의 제조 방법을 설명하고 있으나, 적층 기판(10)의 구조는 반드시 도 1의 구조에 한정되지 않을 수 있다. 한층의 코어 절연층 및 상기 코어 절연층 상에 형성되는 적어도 한층의 도금 패턴층을 구비하는 공지의 기판이라면, 본 발명의 실시 예에 따르는 적층 기판(10)에 해당될 수 있다.
도 2를 참조하면, 상부 및 하부 도금 패턴층(140a, 140b)를 선택적으로 노출시키는 상부 및 하부 솔더 레지스트 패턴층(150a, 150b)를 각각 형성할 수 있다. 이때, 상부 및 하부 솔더 레지스트 패턴층(150a, 150b)에 의해, 각각 노출되는 상부 및 하부 도금 패턴층(140a, 140b)의 부분은 전도성 패드로 정의될 수 있다. 이하에서는, 상기 노출된 전도성 패드를 나타내는 도면 부호를 각각 140a, 140b로 사용하기로 한다. 전도성 패드(140a, 140b)는 제조된 인쇄회로기판이 외부의 시스템과 접속될 때, 상기 인쇄회로기판과 상기 외부의 시스템 사이에서 전기적 신호를 교환하는 접속 패드의 역할을 수행할 수 있다. 상기 외부의 시스템은 일 예로서, 반도체 칩, 패키지, 인쇄회로기판 등일 수 있다.
도 3을 참조하면, 상부 및 하부 외층 절연층(130a, 130b) 상에서, 상부 및 하부 솔더 레지스트 패턴층(150a, 150b) 및 상부 및 하부 도금 패턴층(140a, 140b)을 각각 덮는 상부 및 하부 마스크 박리용 물질막(160a, 160b)을 각각 형성한다. 구체적으로, 상부 및 하부 마스크 박리용 물질막(160a, 160b)은 상부 및 하부 솔더 레지스트 패턴층(150a, 150b), 상부 및 하부 도금 패턴층(140a, 140b), 및 상부 및 하부 외층 절연층(130a, 130b) 상에 각각 형성될 수 있다. 한편, 본 명세서에서, 마스크 박리용 물질막이란, 상부 및 하부 마스크 박리용 물질막(160a, 160b)을 통칭하는 의미로 사용되거나, 상부 및 하부 마스크 박리용 물질막(160a, 160b) 중 어느 하나를 지칭하는 의미로 사용될 수 있다.
일 실시 예에 있어서, 상부 및 하부 마스크 박리용 물질막(160a, 160b)은 금속을 포함할 수 있다. 일 예로서, 상부 및 하부 마스크 박리용 물질막(160a, 160b)는 금속 박막일 수 있다. 상기 금속은 일 예로서, 구리(Cu), 금(Au), 팔라듐(Pd), 니켈(Ni), 은(Ag), 주석(Sn), 및 철(Fe) 중 적어도 하나를 포함할 수 있다. 상부 및 하부 마스크 박리용 물질막(160a, 160b)은 일 예로서, 증발법(evaporation), 스퍼터링법(sputtering), 도금법(plating), 코팅법 또는 이들의 둘 이상의 조합을 이용하여 형성할 수 있다.
다른 실시 예에서, 상부 및 하부 마스크 박리용 물질막(160a, 160b)은 유기물을 포함할 수 있다. 일 예로서, 상부 및 하부 마스크 박리용 물질막(160a, 160b)는 유기물 박막일 수 있다. 상기 유기물은 일 예로서, 폴리이미드, 에폭시 수지, BT(Bismaleimide Trianzine) 수지 등을 포함할 수 있다. 상기 유기물은 다른 예로서, 감광성 드라이 필름의 형태를 가질 수 있다. 상부 및 하부 마스크 박리용 물질막(160a, 160b)은 일 예로서, 코팅법, 적층법(lamination) 또는 이들의 둘 이상의 조합을 이용하여 형성할 수 있다. 상부 및 하부 마스크 박리용 물질막(160a, 160b)으로서, 감광성 드라이 필름을 적용하는 경우, 미리 준비한 상기 감광성 드라이 필름을, 상부 및 하부 솔더 레지스트 패턴층(150a, 150b), 상부 및 하부 도금 패턴층(140a, 140b), 및 상부 및 하부 외층 절연층(130a, 130b)과 압착하여 접착하는 상기 적층법이 적용될 수 있다.
도 4를 참조하면, 상부 및 하부 마스크 박리용 물질막(160a, 160b) 상에 상부 및 하부 감광성 물질막(170a, 170b)를 형성할 수 있다. 일 예로서, 상부 및 하부 감광성 물질막(170a, 170b)는 드라이 필름일 수 있다. 상부 및 하부 감광성 물질막(170a, 170b)의 상면은, 신뢰성있는 노광 작업을 위해, 평탄하게 형성될 수 있다.
상부 및 하부 감광성 물질막(170a, 170b)의 두께는 상부 및 하부 마스크 박리용 물질막(160a, 160b)의 두께보다 두꺼울 수 있다. 일 실시 예에 있어서, 상부 및 하부 마스크 박리용 물질막(160a, 160b)이 감광성 드라이 필름인 경우, 상부 및 하부 마스크 박리용 물질막(160a, 160b)과 상부 및 하부 감광성 물질막(170a, 170b)은 서로 다른 화합물로 이루어질 수 있다.
도 5를 참조하면, 상부 및 하부 마스크 박리용 물질막(160a, 160b) 상에서 상부 및 하부 감광성 물질막(170a, 170b)을 선택적으로 노광 및 현상하여, 상부 및 하부 마스크 박리용 물질막(160a, 160b)을 선택적으로 노출시키는 도금용 마스크 패턴층(175a)를 형성할 수 있다. 도 5에 따르는 실시 예에서는, 상부 감광성 물질막(170a)만 선택적 노광 및 현상을 통해 패터닝되어, 도금용 마스크 패턴층(175a)이 형성되고, 하부 감광성 물질막(170b)는 패터닝되지 않고 잔존할 수 있다. 일 실시 예에서, 상부 감광성 물질막(170a) 중 노광된 부분은 현상액에 의해 제거되지 않아 잔존하고, 상부 감광성 물질막(170a) 중 노광되지 않은 부분은 현상액에 의해 제거될 수 있다. 하부 감광성 물질막(170b)은 전체가 노광됨으로써, 현상액에 의해 제거되지 않고 잔존할 수 있다.
몇몇 실시 예들에 의하면, 도금용 마스크 패턴층(175a)이 형성된 후에, 열처리를 진행하여, 도금용 마스크 패턴층(175a)을 베이킹(baking)할 수 있다. 상기 열처리는 약 140℃ 내지 150℃의 온도에서 약 1시간 진행될 수 있다. 상기 열처리는 도금용 마스크 패턴층(175a)의 경화도를 증가시킬 수 있다. 이에 따라, 후속 공정인 습식 식각에 의해 상부 마스크 박리용 물질막(160a)을 제거하거나 또는 도금 공정에 의해 전도성 패드(140a) 상에 표면 처리층을 형성할 때, 도금용 마스크 패턴층(175a)이 구조적으로 안정된 형상을 유지하도록 할 수 있다. 또는, 상기 습식 식각 또는 도금 공정시에 도금용 마스크 패턴층(175a)의 물질이 습식 식각액 또는 도금 용액 내로 유입되는 것을 억제할 수 있다.
도 6을 참조하면, 도금용 마스크 패턴층(175a)에 의해 노출되는 상부 마스크 박리용 물질막(160a)을 제거하여 마스크 박리 패턴층(165a)을 형성할 수 있다. 마스크 박리 패턴층(165a)은 전도성 패드(140a)의 적어도 일부분을 노출시킬 수 있다.
일 실시 예에서, 상부 마스크 박리용 물질막(160a)이 금속 박막 또는 유기물 박막인 경우, 도금용 마스크 패턴층(175a)의 의해 노출되는 상기 금속 박막 또는 상기 유기물 박막을 식각함으로써, 마스크 박리 패턴층(165a)을 형성할 수 있다. 상기 식각은 식각 용액을 사용하는 습식 식각으로 진행될 수 있다. 다른 실시 예에서, 상부 마스크 박리용 물질막(160a)이 감광성 드라이 필름인 경우, 도금용 마스크 패턴층(175a)의 의해 노출되는 상기 감광성 드라이 필름을 현상액에 침지 시켜 현상함으로써, 마스크 박리 패턴층(165a)을 형성할 수 있다.
도 6을 다시 참조하면, 마스크 박리 패턴층(165a) 및 도금용 마스크 패턴층(175a)은 솔더 레지스트 패턴층(150a)의 바로 상부에 순차적으로 형성될 수 있다. 즉, 마스크 박리 패턴층(165a)은 솔더 레지스트 패턴층(150a)과 접합될 수 있으며, 도금용 마스크 패턴층(175a)은 마스크 박리 패턴층(165a)과 접합될 수 있다.
몇몇 실시 예들에 의하면, 도금용 마스크 패턴층(175a)에 대한 열처리를 진행하여, 도금용 마스크 패턴층(175a)을 베이킹(baking)할 수 있다. 상기 열처리는 약 140℃ 내지 150℃의 온도에서 약 1시간 진행될 수 있다. 상기 열처리는 도 5와 관련하여 설명한 바와 같이, 도금용 마스크 패턴층(175a)의 형성 후 마스크 박리 패턴층(165a)을 형성하기 전에 수행하거나, 또는, 도 6과 관련하여 설명한, 마스크 박리 패턴층(165a)의 형성 후에 수행될 수 있다. 또는, 상기 열처리는 마스크 박리 패턴층(165a)의 형성 전 후에 각각 수행될 수 있다.
도 7을 참조하면, 도금용 마스크 패턴층(175a) 및 마스크 박리 패턴층(165a)에 의해 노출되는 전도성 패드(140a)의 적어도 일부분에 대하여 도금법에 의한 표면 처리를 수행할 수 있다. 그 결과, 전도성 패드(140a) 상에 전도성 표면 처리층(180)이 형성될 수 있다. 도금용 마스크 패턴층(175a) 및 마스크 박리 패턴층(165a)을 마스크 패턴으로 이용하는 도금법이므로, 선택적 도금법으로 칭할 수 있다.
상기 표면 처리는 일 예로서, NiAu, NiPdAu, AuPdAu, NiPd, Au, Ag, Sn, Cu, OSP(Organic Solderability Preservative), SOP(Solder On Pad), ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold), ENEP(Electroless Nickel Electroless Palladium), ENAG(Electroless Ni Auto-catalytic Au), ENA2(Electroless Ni Electroless Au & Ag Immersion Au), ENIG(Electroless Nickel and Immersion Gold), IGEPIG(Immersion Gold Electroless Palladium Immersion Gold), IT(Immersion Tin), 또는 TiN의 박막층을 전도성 패드(140a) 상에 형성하는 과정으로 진행될 수 있다.
상기 전도성 표면 처리층(180)은 전도성 패드(140a)가 외부 환경에 노출될 경우, 전도성 패드(140a)가 상기 외부 환경과 원하지 않는 화학 반응을 하는 것을 억제할 수 있다. 구체적으로 상기 화학 반응은 전도성 패드(140a)의 산화 또는 부식을 의미할 수 있다.
도 8을 참조하면, 마스크 박리 패턴층(165a) 및 하부 마스크 박리용 물질막(160b) 상에서 도금용 마스크 패턴층(175a) 및 하부 감광성 물질막(170b)을 각각 제거할 수 있다. 일 실시 예에서, 도금용 마스크 패턴층(175a) 및 하부 감광성 물질막(170b)의 제거 공정은 제1 습식 식각액을 이용하는 습식 식각법으로 진행될 수 있다.
도 9를 참조하면, 상부 및 하부 외층 절연층(130a, 130b) 상에서, 마스크 박리 패턴층(165a) 및 하부 마스크 박리용 물질막(160b)을 각각 제거할 수 있다. 일 실시 예에서, 마스크 박리 패턴층(165a) 및 하부 마스크 박리용 물질막(160b)의 제거 공정은 제2 습식 식각액을 이용하는 습식 식각법으로 진행될 수 있다.
일 실시 예에서, 상기 제1 습식 식각액과 상기 제2 습식 식각액은 서로 다른 식각 선택비를 가질 수 있다. 즉, 상기 제1 습식 식각액은, 마스크 박리 패턴층(165a) 및 하부 마스크 박리용 물질막(160b) 상에 각각 형성된 도금용 마스크 패턴층(175a) 및 하부 감광성 물질막(170b)을 제거하는 기능을 충실히 수행하도록 최적화될 수 있다. 또한, 상기 제2 습식 식각액은, 상부 및 하부 솔더 레지스트 패턴층(150a, 150b), 전도성 패턴층(140a, 140b), 및 상부 및 하부 외층 절연층(130a, 130b) 상에 각각 형성된, 마스크 박리 패턴층(165a) 및 하부 마스크 박리용 물질막(160b)을 제거하는 기능을 충실히 수행하도록 최적화될 수 있다.
상술한 공정을 진행함으로써, 최종적으로 도 9에 도시되는 인쇄회로기판이 제조될 수 있다. 표면 처리층(180)이 형성된 전도성 패드(140a)는 상술한 외부 시스템과 접속하여, 상기 인쇄회로기판과 상기 외부 시스템 사이의 전기적 신호를 교환할 수 있다.
비록, 도 1 내지 도 9와 관련하여 상술한 인쇄회로기판의 제조 방법에서는, 상부 외층 절연층(130a) 상의 상부 전도성 패드(140a)에 표면 처리하는 공정을 개시하고 있으나, 반드시 이에 한정되지 않는다. 실질적으로 동일한 공정을 하부 외층 절연층(130b) 상에 배치되는 하부 전도성 패드(140b)에 수행하여, 표면 처리층을 형성할 수도 있으며, 외부로 노출된 상부 전도성 패드(140a) 및 하부 전도성 패드(140b) 모두에 표면 처리층을 형성할 수도 있다.
상술한 본 발명의 실시 예에 따르면, 마스크 박리용 물질막을 상부 및 하부 외층 절연층 상에 형성한 후에, 상기 마스크 박리용 물질막 상에 도금용 마스크 패턴층을 형성한다. 도금용 마스크 패턴층을 이용하여, 상기 마스크 박리용 물질막을 선택적으로 제거하여, 마스크 박리 패턴층을 형성하고 전도성 패드를 노출시킨다. 그리고, 상기 상부 또는 하부 외층 절연층 상에서 상기 도금용 마스크 패턴층을 이용하는 상기 전도성 패드의 선택적 도금 공정이 완료된 후에, 상기 마스크 박리용 물질막(또는 마스크 박리 패턴층)을 이용하여 상기 도금용 마스크 패턴층을 보다 완벽하게 박리할 수 있다. 즉, 상기 상부 및 하부 외층 절연층과 접합한 상기 마스크 박리용 물질막(또는 마스크 박리 패턴층)의 식각 제거율은 상기 상부 또는 하부 외층 절연층과 접합한 상기 마스크 패턴층의 식각 제거율보다 우수하다.
이와 같이, 상기 도금용 마스크 패턴층이 완전하게 제거됨으로써, 상기 도금용 마스크 패턴층이 잔존하는 경우 발생하는 외관 불량 문제를 해결할 수 있다. 또한, 상기 도금용 마스크 패턴층이 전도성 접속 패드 상에 잔류하는 경우, 상기 접속 패드와 외부 시스템과의 전기적 접촉 불량을 발생시키거나 접합 신뢰성을 저하시키는 것을 방지할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 적층 기판, 20: 소자칩,
110: 코어 절연층, 120a 120b: 상부 및 하부 회로 패턴층,
122: 관통 비아, 130a 130b: 상부 및 하부 외층 절연층,
140a 140b: 도금 패턴층(전도성 패드),
142a 144a: 제1 및 제2 상부 블라인드 비아,
142b, 144b: 제1 및 제2 하부 블라인드 비아,
210: 제1 전극, 220: 캐패시터 유전체, 230: 제2 전극,
150a 150b: 상부 및 하부 솔더 레지스트 패턴층,
160a 160b: 상부 및 하부 마스크 박리용 물질막,
165a: 마스크 박리 패턴층,
170a 170b: 상부 및 하부 감광성 물질막,
175a: 도금용 마스크 패턴층,
180: 전도성 표면 처리층.

Claims (17)

  1. (a) 외층 절연층 및 상기 외층 절연층 상에 형성된 도금 패턴층을 포함하는 적층 기판을 제공하는 단계;
    (b) 상기 도금 패턴층을 선택적으로 노출시키는 솔더 레지스트 패턴층을 상기 외층 절연층 상에 형성하되, 상기 노출된 도금 패턴층의 부분은 전도성 패드로 정의되는 단계;
    (c) 상기 외층 절연층 상에서, 상기 솔더 레지스트 패턴층 및 상기 도금 패턴층을 덮는 마스크 박리용 물질막을 형성하는 단계;
    (d) 상기 마스크 박리용 물질막을 선택적으로 노출시키는 도금용 마스크 패턴층을 상기 마스크 박리용 물질막 상에 형성하는 단계;
    (e) 상기 도금용 마스크 패턴층에 의해 노출되는 상기 마스크 박리용 물질막을 제거하여 마스크 박리 패턴층을 형성하되, 상기 마스크 박리 패턴층은 상기 전도성 패드의 적어도 일부분을 노출시키는 단계;
    (f) 상기 도금용 마스크 패턴층 및 상기 마스크 박리 패턴층에 의해 노출되는 상기 전도성 패드의 상기 적어도 일부분에 대하여 도금법에 의한 표면 처리를 수행하는 단계; 및
    (g) 상기 외층 절연층 상에서 상기 도금용 마스크 패턴층 및 상기 마스크 박리 패턴층을 순차적으로 제거하는 단계를 포함하고,
    (c) 단계의 상기 마스크 박리용 물질막은 유기물을 포함하는
    인쇄회로기판의 제조 방법.
  2. 제1 항에 있어서,
    (a) 단계에서
    상기 적층 기판은,
    코어 절연층;
    상기 코어 절연층의 상면 및 하면에 각각 배치되는 상부 회로 패턴층 및 하부 회로 패턴층; 및
    상기 코어 절연층 상면 및 하면에서 상기 상부 회로 패턴층 및 상기 하부 회로 패턴층을 각각 덮는 상기 외층 절연층을 포함하는
    인쇄회로기판의 제조 방법.
  3. 제2 항에 있어서,
    상기 적층 기판은
    상기 코어 절연층을 관통하여, 상기 상부 회로 패턴층 및 상기 하부 회로 패턴층을 전기적으로 연결하는 관통 비아를 더 포함하는
    인쇄회로기판의 제조 방법.
  4. 제2 항에 있어서,
    상기 적층 기판은 상기 코어 절연층에 형성되는 홀 내부에 배치되는 소자 칩을 더 포함하는
    인쇄회로기판의 제조 방법.
  5. 제1 항에 있어서,
    (c) 단계의 상기 마스크 박리용 물질막은
    금속을 포함하는
    인쇄회로기판의 제조 방법.
  6. 제5 항에 있어서,
    상기 금속은 구리(Cu), 금(Au), 팔라듐(Pd), 니켈(Ni), 은(Ag), 주석(Sn), 및 철(Fe) 중 적어도 하나를 포함하는
    인쇄회로기판의 제조 방법.
  7. 삭제
  8. 제1 항에 있어서,
    (c) 단계는
    증발법(evaporation), 스퍼터링법(sputtering), 도금법(plating), 및 박막 적층법(lamination) 중 적어도 하나를 적용하여 수행되는
    인쇄회로기판의 제조 방법.
  9. 제1 항에 있어서,
    (d) 단계는
    (d1) 상기 마스크 박리용 물질막 상에 감광성 물질막을 형성하는 단계;
    (d2) 상기 마스크 박리용 물질막 상에서 상기 감광성 물질막을 선택적으로 노광 및 현상하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 마스크 박리용 물질막이 드라이 필름인 경우,
    상기 감광성 물질막은 상기 마스크 박리용 물질막과 서로 다른 화합물로 이루어지는
    인쇄회로기판의 제조 방법.
  11. 제1 항에 있어서,
    (e) 단계는
    상기 마스크 박리용 물질막이 금속을 포함하는 경우,
    상기 도금용 마스크 패턴층을 식각 마스크로 적용하여, 상기 마스크 박리용 물질막을 식각하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  12. 제1 항에 있어서,
    (e) 단계는
    상기 마스크 박리용 물질막이 감광성 드라이 필름인 경우,
    상기 도금용 마스크 패턴층에 의해 노출되는 상기 마스크 박리용 물질막을 현상하여 제거하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  13. 제1 항에 있어서,
    상기 마스크 박리 패턴층 및 상기 도금용 마스크 패턴층은 상기 솔더 레지스트 패턴층의 바로 상부에 순차적으로 형성되는
    인쇄회로기판의 제조 방법.
  14. 제1 항에 있어서,
    (f) 단계의 상기 표면 처리는
    NiAu, NiPdAu, AuPdAu, NiPd, Au, Ag, Sn, Cu, OSP(Organic Solderability Preservative), SOP(Solder On Pad), ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold), ENEP(Electroless Nickel Electroless Palladium), ENAG(Electroless Ni Auto-catalytic Au), ENA2(Electroless Ni Electroless Au & Ag Immersion Au), ENIG(Electroless Nickel and Immersion Gold), IGEPIG(Immersion Gold Electroless Palladium Immersion Gold), IT(Immersion Tin), 및 TiN 중 어느 하나의 도금층을 상기 전도성 패드 상에 형성하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  15. 제1 항에 있어서,
    (g) 단계는
    (g1) 제1 습식 식각액을 이용하여, 상기 마스크 박리 패턴층 상에서 상기 도금용 마스크 패턴층을 제거하는 단계; 및
    (g2) 제2 습식 식각액을 이용하여, 상기 외층 절연층 상에서 상기 마스크 박리 패턴층을 제거하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 습식 식각액과 상기 제2 습식 식각액은 서로 다른 식각 선택비를 가지는
    인쇄회로기판의 제조 방법.
  17. 제1 항에 있어서,
    상기 외층 절연층 상에서 상기 마스크 박리 패턴층의 식각 제거율은
    상기 외층 절연층 상에서의 상기 도금용 마스크 패턴층의 식각 제거율보다 우수한
    인쇄회로기판의 제조 방법.
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