KR102018449B1 - 단결정 ⅲa족 나이트라이드 층을 포함하는 반도체 웨이퍼 - Google Patents

단결정 ⅲa족 나이트라이드 층을 포함하는 반도체 웨이퍼 Download PDF

Info

Publication number
KR102018449B1
KR102018449B1 KR1020177023255A KR20177023255A KR102018449B1 KR 102018449 B1 KR102018449 B1 KR 102018449B1 KR 1020177023255 A KR1020177023255 A KR 1020177023255A KR 20177023255 A KR20177023255 A KR 20177023255A KR 102018449 B1 KR102018449 B1 KR 102018449B1
Authority
KR
South Korea
Prior art keywords
group iiib
single crystal
layer
nitride layer
group
Prior art date
Application number
KR1020177023255A
Other languages
English (en)
Other versions
KR20170105605A (ko
Inventor
사라드 바하두르 타파
마이크 해버렌
마빈 죌너
토마스 슈뢰더
Original Assignee
실트로닉 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실트로닉 아게 filed Critical 실트로닉 아게
Publication of KR20170105605A publication Critical patent/KR20170105605A/ko
Application granted granted Critical
Publication of KR102018449B1 publication Critical patent/KR102018449B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H01L21/0265—Pendeoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Abstract

본 발명은, 본질적으로 실리콘으로 구성된 단결정 기판 웨이퍼(1)를 포함하는 반도체 웨이퍼(10)에 관한 것이며, 단결정 기판 웨이퍼(1)는 자신의 상부면 상에 팁들(tips)(3)을 갖도록 구조화되며, 팁들(3) 각각은 주어진 순서로 ⅢB족 실리사이드 층(5) 및 ⅢB족 나이트라이드 층(6)으로 커버 되며, ⅢB족 나이트라이드 층(6)은 단결정 ⅢA족 나이트라이드 층(7,8), 특히 InxAlzGa1 -(x+z)N(0 ≤ x, z, (x+z) ≤1) 층으로 커버된다.

Description

단결정 ⅢA족 나이트라이드 층을 포함하는 반도체 웨이퍼
본 발명은, 본질적으로 실리콘 및 단결정 메인 ⅢA족(IUPAC 13족, 붕소 패밀리 원소들) 나이트라이드(nitride) 층, 특히 InxAlzGa1 - (x+z)N(0≤ x, z, (x+z) ≤1)으로 구성된 단결정 기판 웨이퍼를 포함하는 반도체 웨이퍼에 관한 것이다.
단결정 갈륨 나이트라이드(GaN)는 고전력 및 고주파수 애플리케이션들에 대한 발광 다이오드(LED)들 및 전계 효과 트랜지스터(FET)들을 생산하기 위한 기판들로서 점점 더 중요해지고 있다. 기판의 표면적은 제조 프로세스의 생산성 및 이에 따른 LED 또는 FET의 비용에 대한 주요 쟁점이다. 고품질 GaN 에피(epi) 층들의 증착은 선천적 또는 근접하게 매칭되는 기판들의 가용성에 의해 방해를 받는다.
300mm까지 또는 심지어 450mm까지의 직경들을 갖는 단결정 실리콘 기판들은 높은 결정 및 표면 품질로 현재 이용 가능하기 때문에, GaN의 에피택셜 성장을 위한 기판으로서 단결정 실리콘을 사용하려는 노력들이 이루어지고 있다. 그러나 GaN(0001)과 Si(111) 사이의 17%의 큰 격자 미스매치 및 두 재료들의 열 팽창 계수들(TEC)의 큰 차이로 인해, 고품질 GaN 층들은 실리콘(Si) 상에 직접 성장될 수 없다. 격자의 큰 차이 및 열 미스매치는 다수의 결함들, 막의 높은 기계적 응력, 웨이퍼 휨(warpage) 및 심지어 성장된 ⅢA족 나이트라이드 막들의 균열 및 박리를 초래한다.
이러한 이유로, 에피택셜하게 성장된 GaN 층의 품질을 증가시키기 위해 다수의 타입들의 중간 또는 버퍼층들이 제안되었다.
Si 상에 GaN을 성장시키는데 주로 사용되는 방법들 중 하나는 시드 층으로서 AlN을 증착한 다음 스트레인(strain)을 감소시키기 위해 조작된 버퍼층들(engineered buffer layers)을 증착하는 것이다. 추가적인 마스킹 층, 예를 들어, 엑스-시추(ex-situ) SiO2 또는 인-시추(in-situ) SiN을 사용하는 에피택셜 레터럴 오버(Epitaxial lateral over; ELO) 성장 또는 Pendeo 에피택시 접근법들이 스레딩 전위(threading dislocation)들을 감소시키기 위한 잘 알려진 기술이다. 그러나 성장 동안 GaN 막에 압축 스트레인을 유지하는 것은 이러한 기술들을 사용하는 동안 매우 어렵다.
M. Moram 등의 J. Crystal Growth 308(2007), 302-308은 GaN 에피택시에 대한 토대로서 에피택셜 (111) 배향된 스칸듐 나이트라이드(ScN) 버퍼층의 사용을 교시한다. 질소 전구체로서 암모니아를 갖는 가스-소스 분자 빔 에피택시(GS-MBE)를 사용하여 n-타입 Si(111) 웨이퍼들 상에 50 내지 450 nm 범위의 두께를 갖는 ScN 층들이 성장된다. GaN 층들은 100 Torr에서 동작하는 Thomas Swan 근접-커플링된 샤워헤드 MOVPE 반응기를 사용하여 ScN/Si(111) 템플릿들 상에 성장되었다. GaN 성장을 위한 준비에 있어서, 사용된 각각의 템플릿은 ScN 층들의 표면으로부터 임의의 자연 산화물을 제거하기 위해 10 slm(standard liter per minute) 암모니아(NH3) 및 10 slm 수소(H2)의 유동 하에서 1 K/s의 레이트(rate)로 성장 온도까지 가열되었다. ScN 버퍼 층은 거칠고 결함들이 잔뜩 있었다. GaN은 전위가 없는 아일랜드들(dislocation-free islands) 형태로 ScN 표면 상에서 성장되었다. GaN 성장 온도를 변동시킴으로써, GaN 아일랜드는 스무스한(smooth) GaN 막을 산출하기 위해 합체될 수 있지만, 동시에 GaN 층의 표면의 스레딩 전위들의 밀도는 5 × 109cm-2까지 상당히 증가했다.
W. C. Lee 등의 J. Crystal Growth 311(2009), 2006-2009는 GaN 에피택시에 대한 템플릿으로서 단일-결정 스칸듐 산화물(Sc2O3)을 개시한다. Sc2O3 막들은 고-순도 분말-패킹-소결된(powder-packed-sintered) Sc2O3 산화물 소스로부터 e-빔 증발을 이용하여 증착된다. 분자 빔 에피택시(MBE)를 사용하여 Sc2O3 표면 상에 알루미늄(Al)의 몇 개의 단층(monolayer)들이 증착된 다음, 나이트라이드화(nitridation)를 위해 질소 플라즈마에 노출시켜 얇은 알루미늄 나이트라이드(AlN) 층을 형성한다. GaN은 이 층의 상부에 증착되었다. AlN을 성장시키기 위한 기판 온도는 초기에 약 645℃였고, 720℃(남은 GaN 성장을 위해 또한 사용됨)로 상승되었다. 이 방법은 Sc2O3 버퍼에서의 높은 결함 밀도 및 제한된 GaN 층 품질을 초래한다. 전위들은 1010cm-3의 범위의 밀도에서 발생하였다. 전위들은 Sc2O3/Si 인터페이스에서 시작하여 층 전체에 걸쳐 전파되었다.
EP 2,779,213 A1는, 본질적으로 실리콘으로 구성되고 (111) 표면 배향을 갖는 단결정 기판 웨이퍼, (111) 표면 배향을 갖는 Sc2O3의 단결정 층, (111) 표면 배향을 갖는 ScN의 단결정 층 및 (0001) 표면 배향을 갖는 AlzGa1-zN(0 ≤z ≤1)의 단결정 층을 포함하는 반도체 웨이퍼를 개시한다.
다른 방법은 라인 결함들 및 웨이퍼 휨 둘 다를 감소시키기 위한 패터닝된 Si 기판 상의 증착이다. D. Wang 등의 J. Appl. Phys. 97, 056103(2005) "금속 유기 화학 기상 증착(CVD)에 의해 패터닝된 Si(111) 상에 성장된 GaN 막들의 응력 분포에 대한 마이크로-라만-산란 연구(Micro-Raman-scattering study of stress distribution in GaN films grown on patterned Si(111) by metal-organic chemical-vapor deposition)"는 AlN을 조사한 다음, Si 기판들 상에 3.5㎛ 높이 및 상이한 레터럴 치수들(1-200㎛)을 갖는 정사각형 및 직사각형 스트라이프들의 어레이들 상에 GaN를 직접 증착시킨다.
본 발명의 목적은 실리콘 기판 상에 성장되는, 감소된 결함 밀도를 갖는 단결정 ⅢA족 나이트라이드 층을 제공하는 것이다.
본 발명의 주제는 독립항들에 따라, 반도체 웨이퍼 및 그러한 반도체 웨이퍼를 생산하기 위한 방법이다.
반도체 웨이퍼는 본질적으로 실리콘으로 구성된 단결정 기판 웨이퍼, 바람직하게는 Si(111) 또는 Si(001) 웨이퍼를 포함한다. 단결정 기판 웨이퍼는 자신의 상부면 상에 다수의 단결정 실리콘 팁들을 갖도록 구조화되며, 단결정 실리콘 팁들은 서로 분리되어 있다. 각각의 단결정 실리콘 팁은 ⅢB족 나이트라이드 패드들 또는 합체된 ⅢB족 나이트라이드 막을 생성하는 ⅢB족 실리사이드 층 및 ⅢB족 나이트라이드 층으로 주어진 순서로 커버되며, 여기서 ⅢB족는 IUPAC 3족, 스칸듐 패밀리 원소들, 특히 스칸듐(Sc) 및 이트륨(Y)을 나타낸다. ⅢB족 실리사이드 층은 폐쇄 층이고 바람직하게는 Y1- zSczSix(0≤ z ≤1)로 구성된다. 바람직하게는, ⅢB족 실리사이드 층은 5㎚ 이상인 두께를 갖는다. ⅢB족 나이트라이드 층은 바람직하게는, ScN 또는 YN의 단일 층, 또는 YN 및 ScN의 이중층(YN/ScN 또는 ScN/YN), 또는 Y1- xScxN(0≤ x ≤1)의 (상이한 화학양론의) 다수의 혼합된 또는 등급화된 층이다. 마지막으로, 단결정 ⅢA족 나이트라이드 층, 특히 InxAlzGa1 -(x+z)N(0≤ x, z, (x+z) ≤1)은 ⅢB족 나이트라이드 패드들 또는 막 상에 성장된다. ⅢA족 나이트라이드 층은 합체된 막 또는 구조화된 층, 예를 들어, (나노-) 로드들, 블록들, 팁들 또는 피라미드들의 어레이일 수 있다.
본 발명에서, 종래 기술의 문제점들은 "나노팁들(nanotips)", 즉, 예를 들어, 서로에 대한 특정한 중심간 거리(주기)(100nm 내지 10㎛)로, 수 nm 내지 10㎛ 바닥 폭 및 100nm 내지 50㎛ 높이 구조들의 니들(needle)형 Si 구조들이 생성되도록 하는 방식으로, 기판 웨이퍼를 구조화함으로써 나노헤테로에피택시 기술(nanoheteroepitaxy technique)(다른 것 상에 하나의 반도체의 단일-결정 성장) 을 이용하여 해결된다.
그 후, 나노팁들의 최상위 부분은 후속 층들의 에피택셜 관계가 유지되도록 Si로부터 ⅢB족 실리사이드, 바람직하게는 ScSix 또는 YSix로 변형되고, 이어서 에피택셜 ⅢB족 나이트라이드, 바람직하게는 ScN, 특히 ScN(111)의 증착이 이루어진다. 마지막으로, ⅢA족 나이트라이드는 ⅢB족 나이트라이드의 상단 상에 증착된다. ⅢB족 나이트라이드 패드들 상의 합체된 ⅢA족 나이트라이드 막의 경우, ⅢB족 나이트라이드 패드들과 합체된 ⅢA족 나이트라이드 막 사이의 접촉 영역이 합체된 ⅢA족 나이트라이드 막의 50% 이하인 것이 유리하다.
본 발명의 바람직한 실시예에 따라, ⅢB족 실리사이드 층의 두께는 50nm 이하이다.
본 발명의 바람직한 실시예에 따라, ⅢB족 나이트라이드는, ⅢB족 실리사이드 표면, 바람직하게는 ScSix 또는 YSix 표면, 특히 ScSix(0001) 또는 YSix(0001) 표면의 인 시추 나이트라이드화(in situ nitridation)에 의해, 또는 MBE 기술에 의해 ⅢB족 실리사이드의 상단 상에 증착된다.
본 발명은 Si 나노팁들이 탄성 방식으로 스트레인 중 일부를 흡수하는 가능성으로 인해 기계적 스트레인의 쟁점을 해결한다. 에피층의 탄성 변형으로 인한 스트레인의 흡수는 Si와 ⅢA족 나이트라이드 층 사이의 3D 공극 네트워크의 체적에 의존한다. 최적화된 구조는 응력을 릴리즈하고 증착 온도로부터 냉각 시에 ⅢA족 나이트라이드 층의 균열을 방지한다.
본 발명은 중간층들의 형성에 의한 격자 미스매치를 해결한다. 바람직하게는, Si 나노팁들의 ⅢB족 실리사이드 토핑은, -4.7%의 Si(111)에 대한 격자 미스매치를 갖는 육각형 Y1- zSczSix(0001)(0 ≤ z ≤1)이다. 바람직한 실시예에 따라, ⅢB족 실리사이드 토핑의 상단 상의 ⅢB족 나이트라이드는 단지 -0.1%의 GaN에 대한 격자 미스매치를 갖는 에피택셜 ScN(111)이고, 이는 예를 들어, 증착된 ⅢA족 나이트라이드 층으로 제조된 디바이스의 동작에 해로울 수 있는 불일치(misfit) 및 스레딩 전위(threading dislocation)들과 같은 연장된 결함들의 형성을 억제한다. Si 상의 ⅢA족 나이트라이드 막 증착의 종래의 방법에서, Si 및 나이트라이드 막 계면에서의 SiN 형성이 에피택셜 관계 문제를 야기할 수 있다. 그러나 본 발명은 SiN의 형성을 방지한다.
C. Norenberger 등, Surf. Sci. 600, 4126(2006) "STM, AFM 및 전자 회절에 의해 연구된 Si(111) 상에 성장된 스칸듐 실리사이드들의 표면 구조들(Surface structures of scandium silicides grown on Si(111) studied by STM, AFM and electron diffraction)"은 상이한 온도들에서 Si(111) 상의 ScSi의 형성을 조사하였고, 스칸듐 실리사이드 층들이 900 내지 920℃에서 성장되는 경우, 이들은 Si(111) 표면과 평행한 (110) 및 (101) 면들을 가진 육각형 ScSi2로 구성된다는 것을 밝혀냈다. 이 공개문헌의 도입부에서, Si(111) 상의 GaN의 성장을 위한 유망한 버퍼 층인 육각형 ScSi2의 몇개의 단층들은 또한 Si(111) 상에 ScN을 성장시킬 때 가능한 계면 층으로서 조사되었다는 것이 언급된다.
본 발명의 반도체 웨이퍼는 유리하게는, 고전력 및 고주파 애플리케이션들을 위한 발광 소자들(레이저 다이오드 또는 LED 등) 및 전계 효과 트랜지스터들(FET들)을 생산하기 위한 기판으로 사용될 수 있다. 발광 구조의 광 추출 효율 및 파워 트랜지스터 구조의 전기적 항복 전압은 고전적인 실리콘 상의 GaN(GaN on Silicon) 접근법보다 본 발명의 반도체 웨이퍼의 상단 상에 각각의 구조를 제조함으로써 개선될 수 있다.
본 발명의 반도체 웨이퍼는 또한, 유리하게는, 마이크로구조 인쇄에 대해 이용될 수 있는데, 그 이유는 잘 정의된 GaN의 패치들이 분리 단계에 의해 팁들로부터의 다른 기판에 쉽게 전사될 수 있기 때문이다.
본 발명의 추가의 이점들 및 실시예들은 상세한 설명 및 첨부된 도면들로부터 명백해질 것이다.
앞서 언급된 특징들 및 이하에서 추가로 설명될 특징들은 본 발명의 범위를 벗어나지 않고 각각 표시된 조합뿐만 아니라 추가의 조합들로 또는 단독으로 사용될 수 있다는 것이 주의되어야 한다.
도 1은 실리콘 나노팁들을 갖는 실리콘 웨이퍼를 생산하기 위한 바람직한 단계들을 개략적으로 도시한다.
도 2는 실리콘 나노팁들의 실리사이드화(silicidation)를 위한 바람직한 단계 및 ScN 패드들을 생성하기 위해 실리사이드화된 나노팁들 상에 ⅢB족 나이트라이드로서 ScN을 증착하는 상이한 가능성들을 개략적으로 도시한다.
도 3은 ScN 패드들 상에 GaN 층으로서 합체된 막을 증착하기 위한 바람직한 단계를 개략적으로 도시한다.
도 4는 ScN 패드들 상에 GaN 층으로서 나노로드들을 증착하기 위한 바람직한 단계를 개략적으로 도시한다.
도면들에서, 본질적으로 ⅢA족 나이트라이드(nitride) 층으로서 단결정 GaN 층 및 실리콘으로 구성된 단결정 기판 웨이퍼를 포함하는 본 발명에 따른 반도체 웨이퍼를 생산하기 위한 바람직한 실시예들이 도시된다.
본 발명의 범위 내에서, (플렉시블 시드 영역 및 이에 따라, 단지 하나의 중요한 핵으로부터의 성장에 의해 Si 상에 안티위상 도메인(APD) 프리 ⅢA족 나이트라이드 성장을 위한 기회를 제공하기 위한) Si 나노팁 접근법은 고전적인 AlN/AlGaN/GaN 접근법을 사용하지 않고 혁신적인 층 스택과 결합된다.
도면들에 도시되고 아래에서 보다 상세히 설명되는 본 발명의 바람직한 실시예에 따라, 결과적인 바람직한 헤테로구조(heterostructure)는 Si/ScSix/ScN/GaN에 의해 주어지도록 Si 나노팁들 상에 다음의 층 스택이 형성된다.
1) 차례로, ⅢB족 실리사이드의 바람직한 실시예로서 Y1- zSczSix(0≤ z ≤1)의 바람직한 실시예로서의 ScSix : Si와의 GaN 반응을 방지하기 위해 Si 나노팁들의 에피택셜 실리사이드화(금속-Si 합금(실리사이드)의 형성을 초래하는 어닐링(소결) 프로세스))
2) 차례로, ⅢB족 나이트라이드의 바람직한 실시예로서 Y1- xScxN(0≤ x ≤1)의 바람직한 실시예로서의 ScN : 제로 격자 미스매치 성장 템플릿(zero lattice mismatch growth template)을 갖기 위한 에피택셜 ScN 성장
3) 차례로, ⅢA족 나이트라이드의 바람직한 실시예로서 InxAlzGa1 -(x+z)N(0≤ x, z, (x+z) ≤1)의 바람직한 실시예로서의 GaN : 예를 들어, ELO에 의한 기능적 GaN 패치들.
ⅢB족 화학(chemistry)은 여기에서 논의된 화합물들의 안정성에 대한 양호한 가이드라인을 제공하는 Al 화학과 유사하게 거동한다는 것에 주목한다.
도 1을 참조하면, 제 1 단계에서, 본질적으로 단결정 실리콘으로 이루어진 단결정 기판 웨이퍼(1)가 제공되며, 바람직하게는, 이는 90% 내지 100% 실리콘, 더욱 바람직하게는 98% 내지 100% 실리콘으로 이루어진다. 기판 웨이퍼(1)는 실리콘 기술 분야에서 일반적으로 알려진 통상적인 도펀트들 또는 불순물들을 포함할 수 있다. 기판 웨이퍼(1)는 예를 들어, Si(111)의 결정 표면 배향을 갖는다. 기판 웨이퍼(1)는 100 mm 내지 450 mm의 직경을 가질 수 있다. 기판 웨이퍼의 표면은 바람직하게는, 폴리싱된다.
바람직하게는, 기판 웨이퍼(1)는 고품질 실리콘 표면을 획득하기 위해 고온에서 어닐링된다. 어닐링 온도는 600 내지 1250℃이다. 어닐링은 진공에서 또는 바람직하게는, 수소를 포함하는 환원성 분위기 하에서 30초 내지 30분, 바람직하게는 1분 내지 10분 동안 수행될 수 있다.
제 2 단계에서, 실리콘 기판 층(1)의 상부 표면 상에 나노팁들(2)이 형성된다. 종래 기술에서, 예를 들어, 포토리소그래피에 의해 팁들을 정의하고 화학적 및/또는 기계적 프로세스들, 예를 들어, 에칭, 특히 이방성 습식 에칭에 의해 Si를 제거함으로써 나노팁들을 형성하기 위한 상이한 기술들이 알려져 있다. 높이(H), 베이스에서의 폭(W) 및 나노팁들의 주기(P)가 리소그래피 및 에칭 프로세스에 의해 제어될 수 있다.
높이(H)는 유리하게는, 100nm 내지 50㎛의 범위에 있고, 나노팁의 베이스에서의 폭(W)은 유리하게는, 수 ㎚ 내지 10㎛의 범위에 있고, 주기(P)는 유리하게는, 100nm 내지 10㎛의 범위에 있다. 나노팁들의 최대 폭 비(베이스에서의 폭 : 상단에서의 폭)는 바람직하게는 1000 : 1이고 최대 종횡비(높이 : 베이스에서의 폭)는 1 : 1이다.
제 3 단계에서, 성장 마스크(3), 도시된 예에서 비정질 SiO2가 실리콘 기판 웨이퍼(1) 상에 증착된다. 다른 재료 예를 들어, SiN이 또한 사용될 수 있다.
마지막으로, 나노팁들의 상위 단부 상의 Si 영역들이 노출되며, 이는 후속 실리사이드화 단계의 토대를 형성한다. 이는,
a) 예를 들어, 화학 기계적 평탄화(CMP) 프로세스의 지속기간 만큼 폴리싱 단계에 의해,
b) 예를 들어, 플루오르화 수소산(HF)을 이용한(습식) 에칭 단계에 의해, 또는
c) 예를 들어, 수산화 칼륨(KOH)을 이용한 이방성(습식) 에칭 단계에 의해 행해질 수 있다.
b) 및 c)에 도시된 바와 같이 팁들을 노출시키는 것은 GaN 층에서 전위들의 편향으로 이어지고 이에 따라 더 양호한 품질을 제공할 수 있다. 예들 a) 및 b)는 평탄한 표면을 초래하는 반면, 예 c)는 SiO2 압입부들(indentations)에 리세싱되는 Si 팁들을 갖는 거친 표면을 초래한다. b) 및 c)는 편향을 통한 전위 감소의 이점을 제공한다. a) 및 b)는 이들이 평면 성장을 제공하므로 유리하다. c)는 잠재적인 거친 표면 또는 3D 성장으로 인해 특정 애플리케이션에 바람직할 수 있다.
도 2에서 본 발명의 바람직한 실시예들에 따른 추가 단계들이 도시된다. 도시된 단계들은 도 2의 제 1 라인의 중간에 도시된 도 1의 예 a)에 따른 실리콘 나노팁들을 갖는 실리콘 웨이퍼 상에서 수행된다.
제 1 단계에서, 세정된 패턴닝된 실리콘 팁 영역 전체에 얇은 스칸듐(및/또는 다른 도시되지 않은 실시예에서, 이트륨) 층(4)이 증착된다. 대안적으로, <111> 패싯화된 Si 팁들(facetted Si tips)을 달성하기 전에, KOH 에칭이 적용될 수 있다.
제 2 단계에서, Si 팁들의 상단에, ⅢB족 실리사이드로서 Y1- zSczSix(0≤ z ≤1)의 바람직한 실시예로서의 ScSix(5)를 형성하기 위해 더 높은 온도가 적용된다(도 2의 제 1 라인의 좌측에 도시됨). 바람직하게는, ScSix 패드들(5)은 (0001) 배향을 갖는다. Ti는 주기적인 시스템에서 Sc와 이웃하고 저 저항 접촉들을 위한 TiSix 프로세스들은 Si 마이크로일렉트로닉스에서 잘 설정된다는 것이 주의된다.
ⅢB족 실리사이드들은 그들의 결정 구조들에서 작은 격자 미스매치 및 변동을 나타내므로, 얇은 ⅢB족 금속층을 증착하고 어닐링함으로써 Si(001) 및 Si(111) 상에 에피택셜 ⅢB족 실리사이드들을 성장시키는 것이 가능해졌다(C.Norenberger 등, ib.; Baptist 등, Phys. Rev. Lett., 64, 311(1990), Rogero 등, Phys.Rev.B 66, 235421(2002) 참조). ScSix가 Si(111) 상에서 4.78%의 격자 미스매치를 갖는 육각형(0001) 구조로 형성될 수 있다는 것이 AFM, STM 및 LEED 연구들에 의해 보여졌다. 어닐링 온도(450℃ 내지 920℃)에 의존하여, 200nm까지의 테라스 폭을 갖는 상이한 ScSix 표면 재구성들이 달성되었다. 따라서, 에피택셜 단일 도메인 ScSix 막들은 충분히 작은 Si 나노팁들 상에 형성된다. 이러한 상세한 표면 과학 조사는 Si(001)에 관해서는 알려지지 않았지만, XRD 결과들은 500℃에서 사방정계 ScSi 구조 및 900℃에서 육각형 ScSi1.7 구조를 나타내며, 이는 Si(111) 상의 Sc의 거동과 매우 유사하다는 것이 주의될 것이다.
추가의 단계(제 2 라인의 좌측에 도시됨)에서, 잔류 Sc 금속은 염산(HCl) 에칭에 의해 SiO2 영역들로부터 제거되고, 결과적으로 ScSix 패드들(5)이 여전히 SiO2에 임베딩되어 있다(예 a)).
선택적으로, 추가의 HF 에칭 단계는 스트레인을 감소시키기 위해 ScSix 패드들(5)을 완전히 노출시키거나(예 b)), 심지어 SiO2를 거의 완전히 제거(예 c))하도록 적용될 수 있다.
다음에, ScN 아일랜드들(6)이 예를 들어, MBE 또는 CVD 프로세스에 의해 ⅢB족 나이트라이드로서 Y1- xScxN(0≤ x ≤1)의 바람직한 실시예로서 에피택셜 ScSix 패시베이팅된 표면(라인 3에 도시됨) 상에 증착된다. 바람직하게는, ScN 아일랜드들(6)은 (111) 배향을 갖는다.
(0001)ScSix 표면의 인-시추 나이트라이드화(in-situ nitridation)는 몇(최대 10) nm 두께의 ScN(111) 층을 제공한다. 재료의 현저한 거칠게하는 경향(roughening tendency)으로 인해 박층이 바람직하다. 나이트라이드화는 NH3 가스 또는 전자 사이클로트론 공명(electron cyclotron resonance; ECR) 또는 라디오 주파수(rf) 질소 플라즈마 소스를 포함하는 다수의 플라즈마 소스들 중 하나를 사용하여 수행된다.
ScN(111) 에피택시가 MBE 기술을 사용하여 ScSix 상에 또한 성장될 수 있다(예를 들어, M.Moram 등, J.Cryst.Growth 308, 302(2007) 참조). 이 기술은 특히, 더 두꺼운 ScN 막들이 요구되는 경우의 옵션이다.
형태(패싯팅(faceting) 등) 및 크기(합체된 막까지 수 마이크론의 작은 아일랜드들)가 ELO 파라미터들에 의해 제어될 수 있다.
이러한 Si/ScSix/ScN 기둥 구조들은 ⅢA족 나이트라이드 구조들의 저-스트레인 및 저-결함 성장을 위한 이상적인 핵생성처들을 나타낸다.
Si 웨이퍼들 상의 Si 나노팁들과 같은 나노패터닝된 Si 기판들에 있어서, 에피택셜 막과 기판 사이의 격자 미스매치 스트레인은 (평면의 벌크 Si 기판들에 대해 이 경우는 불가피했던 것과 마찬가지로) 기판에 저장될 뿐만 아니라 성장하는 에피택셜 막과 나노패터닝된 Si 팁들 사이에 분배되는 것이 가능해진다. 이러한 소위 순응 효과(compliant effect)는 Si 상의 격자 미스매칭된 반도체들 사이의 코히어런트(coherent)하며 단지 소성 완화된 계면들(elastically relaxed interfaces)의 형성을 유리하게 하는데 유익하다. 즉, 에피택셜 막에서의 소성 완화(plastic relaxation)의 개시에 대한 소위 임계 두께는 실질적으로 (심지어 가장 유리한 조건들에서 무한대까지) 지연된다.
ScN의 형성 후, 최종 선택적 단계(라인 4에 도시됨)에서, GaN을 증착시키기 위해 템플릿으로부터 HF 화학을 사용하여 SiO2가 에칭될 수 있다. 그러나 라인 3의 우측 상에 도시된 바와 같이 3D 공극 네트워크를 형성하는데 도움이 되는 얇은 SiO2 층(<10nm 두께)이 나노팁들의 측벽 상에 그리고 그 사이에 의도적으로 남겨져서, 이들 상의 GaN 증착을 추가로 보호할 수 있다.
이제 도 3 및 도 4를 참조하면, 다음 단계에서, 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼(10)를 생산하기 위한 ⅢA족 나이트라이드로서 InxAlzGa1 -(x+z)N(0≤ x, z, (x+z) ≤1)의 바람직한 실시예로서 ScN 아일랜드들(6) 상에 GaN가 증착된다. 합체된 GaN 막(7) 또는 GaN 나노로드들(8)(바람직하게는, 수 나노미터 내지 10 ㎛의 직경; 바람직하게는 수백 나노미터 내지 10 ㎛의 높이)이 증착 프로세스 파라미터들에 의해 제어되는 ScN 아일랜드들(6) 상에 형성될 수 있다.
위에서 언급된 바와 같이, Si 상의 고품질의 GaN 에피층들의 성장은 어렵다. ~ -17%의 면내(in-plane) 격자 미스매치들로 인한 고밀도의 스레딩 전위들 및 GaN 과 Si 사이의 55% 초과의 열 팽창 계수(coefficient of thermal expansion; CTE) 미스매치들로 인한 심각한 웨이퍼 굽힘 및 심지어 층 균열이 주요 과제들이다. 또한, Si는 고온에서, 영향을 미치는 Ga 및 NH3와 중하게(heavily) 반응하며 이는 층 품질 및 웨이퍼 굽힘을 저하시킨다. AlN 시드 및 AlGaN 버퍼 층들은 통상적으로 이러한 문제들을 극복하는데 사용된다. 고전적 접근법과는 달리, 본 발명에 따라, Si의 성장 영역은 ⅢB족-Six에 이어 ⅢB족-N으로 커버된다. Si 상의 ⅢA족 나이트라이드 막 증착의 종래의 방법에서, Si 및 나이트라이드 막 계면에서의 SiN 형성이 에피택셜 관계 문제를 야기할 수 있다. 그러나 실리사이드화 프로세스는 SiN의 형성을 방지한다. 나노팁들 간의 피치 및 높이의 적절한 설계는 나노팁들 사이의 노출된 영역 내부에서 반응성 종들의 확산을 제한할 수 있다. 기본적으로, 나노팁들의 좁은 피치(P <3㎛)와 더 긴 크기(H> 3㎛)는 구조의 측벽 상은 물론, 바닥에서도 핵 형성을 방지한다(예를 들어, M.Ali 등, J.Cryst.Growth 315, 188(2011) 참조).
GaN의 <10-11> 패싯보다 <0001> 패싯의 빠른 성장은 패턴닝된 기판 상에 잘 알려진 피라미드 구조의 형성을 초래한다(예를 들어, A. Strittmatter 등, Appl.Phys.Lett.78, 727(2001); S.Tanaka 등, Appl.Phys.Lett.79, 955(2001) 참조). 그러나 성장율 이방성으로 인하여, 레터럴 또는 수직 확장은 V족-ⅢA족 비(ratio)(NH3 및 MO 전구체 흐름들), 성장 온도 및 압력을 조정함으로써 제어될 수 있다. 레터럴 성장은 증가된 V족-ⅢA족 비 및 높은 성장 온도로 촉진될 수 있다. 합체된 GaN 막(7)(도 3) 또는 나노로드 구조(8)(도 4)는 추가의 디바이스 구조를 위한 템플릿으로서 형성될 수 있다. GaN 막 또는 나노로드 구조들은 ⅢA족 원소들(Al, Ga 및 In)의 조합을 갖는 구조로 구성될 수 있다.
Si 에피웨이퍼 상의 GaN에서의 웨이퍼 휨 문제를 해결하고 GaN 에피층에서 스레딩 전위 밀도를 감소시키기 위한 본 발명의 하나의 개념은, Si 기판과 ⅢA족 층 사이의 접촉 영역이 성장된 막의 100% 미만, 바람직하게는, 50% 이하인 나노헤테로에피택시(nanoheteroepitaxy)를 사용하는 것이다. ⅢB족-Six 및 ⅢB족-N의 얇은 구조가 격자 미스매치를 감소시키기 위해 Si와 ⅢA족 나이트라이드 막 사이의 접촉 영역 상에 형성되는 반면에, 3D 공극 네트워크가 Si와 나이트라이드 막 사이의 열 팽창 계수 미스매치로부터 진화하는 스트레인을 흡수하도록 비-접촉 영역에 임베딩된다.
ⅢA족 나이트라이드 에피에 대한 성장 표면들의 크기 및 분포는 효율적인 스트레인 관리 및 전위 감소에 대한 요건들에 맞추기 위해 넓은 범위에서 조정될 수 있다. ⅢA족 나이트라이드의 성장 최적화 및 나노팁 템플릿 구조를 설계함으로써 합체된 ⅢA족 나이트라이드 막 또는 나노로드 구조를 성장시키는 것이 가능하다.

Claims (15)

  1. 실리콘 단결정 기판 웨이퍼(1)를 포함하는 반도체 웨이퍼(10)에 있어서,
    상기 실리콘 단결정 기판 웨이퍼(1)는 자신의 상부면 상에 팁(tip)들(3)을 갖도록 구조화되며,
    상기 팁들(3) 각각은 주어진 순서로 ⅢB족 실리사이드(silicide) 층(5) 및 ⅢB족 나이트라이드(nitride) 층(6)으로 커버되며,
    상기 ⅢB족 실리사이드 층(5)은 5nm 이상의 두께를 갖고,
    상기 ⅢB족 나이트라이드 층(6)은 단결정 ⅢA족 나이트라이드 층(7, 8)으로 커버되는 것인, 반도체 웨이퍼(10).
  2. 제 1 항에 있어서,
    상기 ⅢB족 나이트라이드 층(6)과 상기 단결정 ⅢA족 나이트라이드 층(7,8) 간의 접촉 영역은 합체된 막(coalesced film)의 경우에 성장된 ⅢA족 나이트라이드 층의 50% 이하인 것인, 반도체 웨이퍼(10).
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 팁들은 100nm 내지 50㎛의 높이를 갖는 것인, 반도체 웨이퍼(10).
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 팁들은 1nm 내지 10㎛의 바닥 폭을 갖는 것인, 반도체 웨이퍼(10).
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 팁들은 100nm 내지 10㎛의 중심간 거리(center-to-center distance)를 갖는 것인, 반도체 웨이퍼(10).
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 ⅢB족 나이트라이드 층(6)은, (111) 표면 배향(surface orientation)을 갖거나 또는 ScN 또는 YN의 단일 층 또는 ScN 및 YN의 이중층 또는 Y1-xScxN(0≤ x ≤1)의 다수의 혼합된 또는 등급화된(graded) 층인 것인, 반도체 웨이퍼(10).
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 ⅢB족 실리사이드 층(5)은, (0001) 표면 배향을 갖거나 또는 Y1-zSczSix 층(0≤ z ≤1)인 것인, 반도체 웨이퍼(10).
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 단결정 ⅢA족 나이트라이드 층(7, 8)은 로드(rod)들, 블록들, 팁들 또는 피라미드들의 어레이를 포함하는, 합체된 막 또는 구조화된 층인 것인, 반도체 웨이퍼(10).
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 단결정 ⅢA족 나이트라이드 층(7, 8)은 단결정 InxAlzGa1-(x+Z)N(0≤ x, z, (x+z) ≤1) 층인 것인, 반도체 웨이퍼(10).
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 단결정 ⅢA족 나이트라이드 층(7, 8)은 (0001) 표면 배향을 갖는 것인, 반도체 웨이퍼(10).
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 단결정 기판 웨이퍼(1)는 Si(111) 또는 Si(001) 웨이퍼인 것인, 반도체 웨이퍼(10).
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 웨이퍼(10)는 발광 소자들, 전계 효과 트랜지스터들의 생성을 위한 또는 마이크로구조 인쇄를 위한 기판으로서 사용되는 것인, 반도체 웨이퍼(10).
  13. 제 1 항 또는 제 2 항에 따른 반도체 웨이퍼(10)를 생산하기 위한 방법에 있어서,
    실리콘 단결정 기판 웨이퍼(1)를 제공하는 단계,
    상기 실리콘 단결정 기판 웨이퍼(1)의 상부면 상에 팁들(3)을 형성하도록 상기 단결정 기판 웨이퍼(1)를 구조화하는 단계,
    상기 팁들(3)을 ⅢB족 실리사이드 층(5) - 상기 ⅢB족 실리사이드 층(5)은 5nm 이상의 두께를 가짐 - 및 ⅢB족 나이트라이드 층(6)으로 주어진 순서로 커버하는 단계, 및
    상기 ⅢB족 나이트라이드 층(6)을 단결정 ⅢA족 나이트라이드 층(7,8)으로 커버하는 단계
    를 포함하는, 반도체 웨이퍼(10)를 생산하기 위한 방법.
  14. 제 13 항에 있어서,
    상기 팁들(3)을 ⅢB족 실리사이드 층(5) 및 ⅢB족 나이트라이드 층(6)으로 주어진 순서로 커버하는 단계는, 실리사이드화 프로세스(silicidation process)에 의해 상기 ⅢB족 실리사이드 층(5)을 형성하는 단계를 포함하는, 반도체 웨이퍼(10)를 생산하기 위한 방법.
  15. 제 13 항에 있어서,
    상기 팁들(3)을 ⅢB족 실리사이드 층(5) 및 ⅢB족 나이트라이드 층(6)으로 주어진 순서로 커버하는 단계는, MBE 기술에 의해, 또는 ⅢB족 실리사이드 표면의 인 시추 나이트라이드화(in situ nitridation)에 의해 ⅢB족 실리사이드의 상단 상에 ⅢB족 나이트라이드를 증착하는 단계를 포함하는, 반도체 웨이퍼(10)를 생산하기 위한 방법.
KR1020177023255A 2015-01-30 2016-01-15 단결정 ⅲa족 나이트라이드 층을 포함하는 반도체 웨이퍼 KR102018449B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP15153303.1 2015-01-30
EP15153303.1A EP3051575A1 (en) 2015-01-30 2015-01-30 Semiconductor wafer comprising a monocrystalline group-IIIA nitride layer
PCT/EP2016/050760 WO2016120098A1 (en) 2015-01-30 2016-01-15 Semiconductor wafer comprising a monocrystalline group-iiia nitride layer

Publications (2)

Publication Number Publication Date
KR20170105605A KR20170105605A (ko) 2017-09-19
KR102018449B1 true KR102018449B1 (ko) 2019-09-04

Family

ID=52440589

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177023255A KR102018449B1 (ko) 2015-01-30 2016-01-15 단결정 ⅲa족 나이트라이드 층을 포함하는 반도체 웨이퍼

Country Status (8)

Country Link
US (1) US10283356B2 (ko)
EP (2) EP3051575A1 (ko)
JP (1) JP6479198B2 (ko)
KR (1) KR102018449B1 (ko)
CN (1) CN107210195B (ko)
MY (1) MY189253A (ko)
SG (1) SG11201704225RA (ko)
WO (1) WO2016120098A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146320A (zh) * 2018-11-02 2020-05-12 华为技术有限公司 硅基衬底、衬底基板及其制造方法、光电器件
US20220123166A1 (en) * 2019-01-16 2022-04-21 The Regents Of The University Of California Method for removal of devices using a trench
US11152221B2 (en) * 2019-02-20 2021-10-19 Applied Materials, Inc. Methods and apparatus for metal silicide deposition
US11515408B2 (en) 2020-03-02 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rough buffer layer for group III-V devices on silicon
CN112735944A (zh) * 2021-01-05 2021-04-30 西安电子科技大学 氮极性面GaN材料及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080149941A1 (en) * 2006-05-30 2008-06-26 Tingkai Li Compound Semiconductor-On-Silicon Wafer with a Silicon Nanowire Buffer Layer
US20100035416A1 (en) * 2008-08-11 2010-02-11 Ding-Yuan Chen Forming III-Nitride Semiconductor Wafers Using Nano-Structures

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070278574A1 (en) * 2006-05-30 2007-12-06 Sharp Laboratories Of America, Inc. Compound semiconductor-on-silicon wafer with a thermally soft insulator
EP2779213B1 (en) 2013-03-12 2015-05-06 Siltronic AG Semiconductor wafer with a layer of AlzGa1-zN and process for producing it

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080149941A1 (en) * 2006-05-30 2008-06-26 Tingkai Li Compound Semiconductor-On-Silicon Wafer with a Silicon Nanowire Buffer Layer
US20100035416A1 (en) * 2008-08-11 2010-02-11 Ding-Yuan Chen Forming III-Nitride Semiconductor Wafers Using Nano-Structures

Also Published As

Publication number Publication date
EP3251147A1 (en) 2017-12-06
CN107210195A (zh) 2017-09-26
EP3251147B1 (en) 2018-06-13
US10283356B2 (en) 2019-05-07
MY189253A (en) 2022-01-31
KR20170105605A (ko) 2017-09-19
CN107210195B (zh) 2020-07-07
JP2018509362A (ja) 2018-04-05
US20170372888A1 (en) 2017-12-28
WO2016120098A1 (en) 2016-08-04
EP3051575A1 (en) 2016-08-03
JP6479198B2 (ja) 2019-03-06
SG11201704225RA (en) 2017-06-29

Similar Documents

Publication Publication Date Title
KR101374090B1 (ko) 에피택시 방법들과 그 방법들에 의하여 성장된 템플릿들
KR102018449B1 (ko) 단결정 ⅲa족 나이트라이드 층을 포함하는 반도체 웨이퍼
EP2727133B1 (en) Method for manufacturing a thick epitaxial layer of gallium nitride on a silicon or similar substrate and layer obtained using said method
JP5894145B2 (ja) 基板のパターン化を使用するマスクレスプロセスによる転位及び応力管理と装置製造のための方法
TWI459589B (zh) 外延結構體的製備方法
US20100187568A1 (en) Epitaxial methods and structures for forming semiconductor materials
JP2011063502A (ja) 半導体デバイスおよび半導体構造の製造方法
TW201344946A (zh) 外延結構體
JP2004140317A (ja) 積層体の製造方法及び半導体装置の製造方法
US8168517B2 (en) Method for epitaxial growth and epitaxial layer structure using the method
SG173524A1 (en) Epitaxial methods and structures for forming semiconductor materials
TWI478858B (zh) 外延結構體
TW201343988A (zh) 外延結構體的製備方法
TWI257690B (en) Semiconductor device having a smooth EPI layer and a method for its manufacture
KR20200096903A (ko) 평면의 iii-n 반도체 층을 갖는 반도체 디바이스 및 제작 방법
WO2019099996A1 (en) Stacking-fault-free nonpolar semipolar group iii-nitride substrates
EP4187576A1 (en) Heteroepitaxial structure with a diamond heat sink
Bouchier et al. Some Insights into the Relaxation Mechanisms of Germanium Growing on (001) Si by Ultrahigh Vacuum Chemical Vapor Deposition
CN117712148A (zh) 一种基于二维材料掩膜的硅基氮化镓外延片及其制作方法
CN116978787A (zh) 晶体管的制作方法及其制品
CN112864001A (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN112447841A (zh) 一种高电子迁移率晶体管及其制备方法
Han Growth of gallium nitride layers with very low threading dislocation densities

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant