KR102016568B1 - Display device having narrow bezel and fabricating method thereof - Google Patents
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Abstract
본 발명은 표시장치에 관한 것으로, 이 표시장치의 수직 배선들은 데이터 전압이 공급되는 수직 데이터 라인들, 게이트 펄스가 공급되는 수직 게이트 라인들, 및 공통전압이 공급되는 수직 공통 라인들을 포함한다. 표시장치의 수평 배선들은 상기 수직 게이트 라인들과 연결되어 상기 수직 게이트 라인들을 통해 상기 게이트 펄스를 전달 받는 수평 게이트 라인들을 포함한다. 상기 수직 게이트 라인들과 상기 수평 게이트 라인들은 표시패널의 배젤 영역 내에서 연결된다. The present invention relates to a display device, wherein the vertical lines of the display device include vertical data lines supplied with a data voltage, vertical gate lines supplied with a gate pulse, and vertical common lines supplied with a common voltage. The horizontal lines of the display device may include horizontal gate lines connected to the vertical gate lines to receive the gate pulse through the vertical gate lines. The vertical gate lines and the horizontal gate lines are connected in the bezel area of the display panel.
Description
본 발명은 네로우 베젤을 갖는 표시장치와 그 제조 방법에 관한 것이다.
The present invention relates to a display device having a narrow bezel and a method of manufacturing the same.
평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스 타입의 액정표시장치는 공정 기술과 구동 기술의 발달에 힘입어 가격이 낮아지고 성능이 높아져 소형 모바일 기기부터 대형 텔레비젼까지 거의 모든 표시장치에 적용되어 가장 널리 이용되고 있다. Flat display devices include Liquid Crystal Display Devices (LCDs), Plasma Display Panels (PDPs), Organic Light Emitting Display Devices (OLEDs), Electrophoretic Display Devices: EPD) and the like. The liquid crystal display displays an image by controlling an electric field applied to liquid crystal molecules according to the data voltage. Active matrix type liquid crystal display devices are widely used in almost all display devices, from small mobile devices to large televisions, due to the low price and high performance due to the development of process technology and driving technology.
평판 표시장치의 제조사들은 네로우 베젤(Narrow bezel)을 구현하기 위한 다양한 시도를 하고 있다. 네로우 베젤 기술은 표시패널의 가장자리에서 영상이 표시되지 않는 베젤(bezel)을 줄여 같은 크기의 표시패널에서 영상이 표시되는 유효 화면의 크기를 상대적으로 크게 할 수 있다. 일반적으로, 표시패널의 좌우 가장자리에 게이트 드라이브 IC(Integrated Circuit)가 배치된다. 따라서, 표시패널의 좌우 가장자리에는 게이트 드라이브 IC가 접합되는 영역, 게이트 드라이브 IC와 픽셀 어레이의 수평 게이트 라인들을 연결하는 게이트 링크(gate link) 영역 등이 확보되어야 한다. 이러한 평판 표시장치의 구조적 문제로 인하여 네로우 베젤을 구현하기가 어렵다. Manufacturers of flat panel displays have made various attempts to implement narrow bezels. The narrow bezel technology may reduce the bezel in which an image is not displayed at the edge of the display panel, thereby relatively increasing the size of an effective screen on which an image is displayed on the same size display panel. In general, gate drive integrated circuits (ICs) are disposed at left and right edges of the display panel. Accordingly, the left and right edges of the display panel should have a region where the gate drive IC is bonded and a gate link region connecting the gate drive IC and the horizontal gate lines of the pixel array. Due to the structural problem of such a flat panel display device, it is difficult to implement a narrow bezel.
평판 표시장치는 표시화면의 픽셀들에 공통으로 연결되어 넓은 막으로 형성되는 투명전극을 포함할 수 있다. ITO(Indium Tin Oxide)는 가장 널리 사용되고 있는 투명전극이다. 액정표시장치(LCD)에서 공통전압(Vcom)이 공급되는 공통전극 및 화소전극, 유기발광 표시장치(OLED), 플라즈마 디스플레이 패널(PDP)에서 서스테인 신호(sustain) 전압이 교대로 인가되는 서스테인전극 쌍 등이 투명전극 소재로 형성되고 있다. 액정표시장치(LCD)의 공통전극이나 플라즈마 디스플레이 패널(PDP)의 서스테인전극 쌍은 다수의 픽셀들에 공통으로 연결되어 그 면적이 넓어지게 된다. The flat panel display may include a transparent electrode which is commonly connected to pixels of a display screen and formed into a wide film. Indium Tin Oxide (ITO) is the most widely used transparent electrode. A pair of sustain electrodes to which a common voltage Vcom is supplied from a liquid crystal display (LCD) and a pixel electrode, an organic light emitting display (OLED), and a sustain signal are alternately applied to a plasma display panel (PDP). Etc. are formed of a transparent electrode material. The common electrode of the liquid crystal display (LCD) or the sustain electrode pair of the plasma display panel (PDP) are commonly connected to a plurality of pixels, thereby increasing the area thereof.
투명전극 소재는 비저항이 비교적 크기 때문에 표시패널의 화면이 커지면 전압 강하가 발생하여 픽셀들 간의 휘도 균일도 문제를 초래할 수 있다. 투명전극의 저항은 표시패널이 커질수록 커진다. Since the transparent electrode material has a relatively high resistivity, when the screen of the display panel is enlarged, a voltage drop may occur, which may cause luminance uniformity between pixels. The resistance of the transparent electrode increases as the display panel increases.
표시패널이 커지면, 투명전극에 전도성이 높은 금속을 접촉시켜 투명전극의 높은 비저항을 보상하는 방법이 이용되고 있다. 그런데 전도성이 높은 금속은 대부분 불투명 금속이기 때문에 픽셀들의 개구율을 저하시킨다. 전도성이 높은 금속은 픽셀 어레이의 매 라인마다 투명전극에 연결될 수 있다. 표시패널의 PPI(pixels per inch)가 높아질수록 픽셀 크기가 작아지므로 픽셀 어레이의 매 라인마다 투명전극에 접촉된 불투명한 금속으로 인하여 픽셀의 개구율이 더 작아진다.
As the display panel grows, a method of compensating for high resistivity of the transparent electrode by using a highly conductive metal in contact with the transparent electrode is used. However, most of the highly conductive metals are opaque metals, which lowers the aperture ratio of the pixels. The highly conductive metal may be connected to the transparent electrode every line of the pixel array. As the pixel per inch (PPI) of the display panel increases, the pixel size decreases, and thus the aperture ratio of the pixel is smaller due to the opaque metal contacting the transparent electrode every line of the pixel array.
본 발명은 베젤 폭을 최소화하고 픽셀의 개구율을 높일 수 있는 네로우 베젤을 갖는 표시장치와 그 제조 방법을 제공한다.
The present invention provides a display device having a narrow bezel capable of minimizing bezel width and increasing pixel aperture ratio, and a method of manufacturing the same.
본 발명의 표시장치는 수직 배선들과 수평 배선들을 포함한다. 상기 수직 배선들은 데이터 전압이 공급되는 수직 데이터 라인들, 게이트 펄스가 공급되는 수직 게이트 라인들, 및 공통전압이 공급되는 수직 공통 라인들을 포함한다. 상기 수평 배선들은 상기 수직 게이트 라인들과 연결되어 상기 수직 게이트 라인들을 통해 상기 게이트 펄스를 전달 받는 수평 게이트 라인들을 포함한다. 상기 수직 게이트 라인들과 상기 수평 게이트 라인들은 표시패널의 배젤 영역 내에서 연결된다. The display device of the present invention includes vertical lines and horizontal lines. The vertical lines include vertical data lines supplied with a data voltage, vertical gate lines supplied with a gate pulse, and vertical common lines supplied with a common voltage. The horizontal lines may include horizontal gate lines connected to the vertical gate lines to receive the gate pulse through the vertical gate lines. The vertical gate lines and the horizontal gate lines are connected in the bezel area of the display panel.
상기 표시장치의 제조 방법은 제1 금속 패턴들로 기판 상에 수평 게이트 라인들을 형성하는 단계; 상기 제1 금속 패턴들을 덮는 제1 절연층을 상기 기판 상에 형성하는 단계; 제2 금속 패턴들로 상기 제1 절연층 상에 수직 데이터 라인들을 형성하는 단계; 상기 제2 금속 패턴들과 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 및 제3 금속 패턴들로 상기 제2 절연층 상에 수직 공통 라인들과 수직 게이트 라인들을 형성하는 단계를 포함한다.
The method of manufacturing the display device may include forming horizontal gate lines on a substrate with first metal patterns; Forming a first insulating layer on the substrate, the first insulating layer covering the first metal patterns; Forming vertical data lines on the first insulating layer with second metal patterns; Forming a second insulating layer on the second metal patterns and the first insulating layer; And forming vertical common lines and vertical gate lines on the second insulating layer with third metal patterns.
본 발명은 수직 게이트 라인과 수평 게이트 라인을 연결하고 표시패널 구동회로를 표시패널의 상측 또는 하측 베젤 내에 형성하여 표시패널의 좌측과 우측 베젤을 최소화할 수 있다. 나아가, 본 발명은 수평 공통 라인을 표시패널의 중앙에 배치된 표시라인들 사이의 경계부에 형성하고 그 경계부에서 수평 게이트 라인을 제거한다. 그 결과, 본 발명은 표시패널의 픽셀 개구율을 높일 수 있다.
The present invention can minimize the left and right bezel of the display panel by connecting the vertical gate line and the horizontal gate line and forming the display panel driving circuit in the upper or lower bezel of the display panel. Furthermore, the present invention forms a horizontal common line at the boundary between the display lines disposed in the center of the display panel and removes the horizontal gate line from the boundary. As a result, the present invention can increase the pixel aperture ratio of the display panel.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 도면이다.
도 2는 표시패널 구동회로의 제1 실시예를 보여 주는 도면이다.
도 3은 도 2에 도시된 COF를 확대하여 보여 주는 도면이다.
도 4는 표시패널 구동회로의 제2 실시예를 보여 주는 도면이다.
도 5는 도 1에 도시된 픽셀 어레이의 일부를 보여 주는 등가 회로도이다.
도 6은 도 5와 같은 픽셀 어레이에 인가되는 데이터 전압과 게이트 펄스의 일예를 보여 주는 파형도이다.
도 7은 픽셀 어레이 내에서 제3 금속 패턴을 보여 주는 평면도이다.
도 8은 도 7에서 제1 픽셀 영역(P1)을 상세히 보여 주는 평면도이다.
도 9는 도 8에서 선 "Ⅰ-Ⅰ'"를 따라 절취하여 게이트 콘택부의 단면 구조를 보여 주는 단면도이다.
도 10은 도 8에서 선 "Ⅱ-Ⅱ'"를 따라 절취하여 게이트 콘택부의 단면 구조를 보여 주는 단면도이다.
도 11은 게이트 패드, 데이터 패드, 게이트 콘택부 및 픽셀의 TFT의 구조를 보여 주는 단면도이다.
도 12는 도 7에서 제2 픽셀 영역(P2)을 상세히 보여 주는 평면도이다.
도 13은 도 7에서 제3 픽셀 영역(P3)을 상세히 보여 주는 평면도이다.
도 14는 도 12에서 선 "Ⅲ-Ⅲ'"를 따라 절취하여 수평 공통 라인이 형성된 표시패널의 중앙부 단면 구조를 보여 주는 단면도이다.
도 15a 내지 도 15g는 본 발명의 실시예에 따른 표시장치에서 TFT 어레이 기판의 제조 방법을 단계적으로 보여 주는 단면도들이다. 1 is a diagram illustrating a display device according to an exemplary embodiment of the present invention.
2 is a diagram illustrating a first embodiment of a display panel driving circuit.
FIG. 3 is an enlarged view of the COF shown in FIG. 2.
4 is a diagram illustrating a second embodiment of a display panel driver circuit.
FIG. 5 is an equivalent circuit diagram showing a portion of the pixel array shown in FIG. 1.
6 is a waveform diagram illustrating an example of a data voltage and a gate pulse applied to the pixel array of FIG. 5.
7 is a plan view showing a third metal pattern in the pixel array.
FIG. 8 is a plan view illustrating in detail the first pixel area P1 of FIG. 7.
FIG. 9 is a cross-sectional view illustrating a cross-sectional structure of the gate contact portion taken along the line "I-I '" in FIG. 8.
FIG. 10 is a cross-sectional view illustrating a cross-sectional structure of the gate contact portion taken along the line “II-II ′” in FIG. 8.
11 is a cross-sectional view showing the structure of a TFT of a gate pad, a data pad, a gate contact portion, and a pixel.
FIG. 12 is a plan view illustrating the second pixel area P2 in FIG. 7 in detail.
FIG. 13 is a plan view illustrating the third pixel area P3 in FIG. 7 in detail.
FIG. 14 is a cross-sectional view illustrating a cross-sectional structure of a central portion of a display panel in which horizontal common lines are formed by cutting along the line "III-III '" in FIG.
15A to 15G are cross-sectional views illustrating a method of manufacturing a TFT array substrate in a display device according to an exemplary embodiment of the present invention.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like numbers refer to like elements throughout. In the following description, when it is determined that a detailed description of known functions or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다. The names of the components used in the following description are selected in consideration of the ease of preparation of the specification, and may be different from the names of the actual products.
본 발명의 표시장치는 액정표시장치(LCD), 플라즈마 디스플레이 패널(PDP), 유기발광 표시장치(OLED), 전기영동 표시장치(EPD) 등의 평판 표시장치 기반으로 제작될 수 있다. 이하에서 표시장치의 일 예로 액정표시장치를 중심으로 설명하지만, 이에 한정되지 않는다. 예컨대, 본 발명의 표시장치는 픽셀들에 데이터 전압과 게이트전압(또는 스캔전압)이 인가되는 어떠한 평판 표시장치로도 제작될 수 있다.The display device of the present invention may be manufactured based on a flat panel display device such as a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting display (OLED), an electrophoretic display (EPD), and the like. Hereinafter, an example of the display device will be described based on the liquid crystal display device, but is not limited thereto. For example, the display device of the present invention may be made of any flat panel display device in which a data voltage and a gate voltage (or scan voltage) are applied to the pixels.
도 1 내지 도 4를 참조하면, 본 발명의 표시장치는 표시패널(PNL), 표시패널 구동회로(10), 타이밍 콘트롤러(Timing Controller: TCON)(12) 등을 포함한다. 1 to 4, the display device of the present invention includes a display panel PNL, a display
표시패널(PNL)은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등 알려져 있는 어떠한 구조의 액정모드로도 구현될 수 있다.The display panel PNL may be implemented in a liquid crystal mode having any known structure such as twisted nematic (TN) mode, vertical alignment (VA) mode, in plane switching (IPS) mode, and fret field switching (FFS).
표시패널(PNL)은 액정표시장치에서 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(PNL)에서 영상 데이터는 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이(PIXR)에 표시된다. 픽셀 어레이는 하부 기판에 형성된 TFT(Thin Film Transistor) 어레이와, 상부 기판에 형성된 컬러필터 어레이를 포함한다. 픽셀 어레이(PIXR) 밖의 베젤(BZ)은 비표시 영역이다.The display panel PNL includes an upper substrate and a lower substrate facing each other with the liquid crystal layer interposed therebetween in the liquid crystal display device. In the display panel PNL, image data is displayed on the pixel array PIXR in which pixels are arranged in a matrix form. The pixel array includes a thin film transistor (TFT) array formed on the lower substrate and a color filter array formed on the upper substrate. The bezel BZ outside the pixel array PIXR is a non-display area.
TFT 어레이에는 수직 배선들과 수평 배선들을 포함한다. 수직 배선들은 표시패널(PNL)의 수직 방향(y축 방향)을 따라 형성된다. 수평 배선들은 표시패널(PNL)의 수평 방향(x축 방향)을 따라 형성되어 수직 배선들과 직교된다. 수직 배선들과 수평 배선들은 전도성이 높은 불투명 금속으로 형성될 수 있다. 수직 배선들은 수직 데이터 라인들(VD), 수직 게이트 라인들(VG), 및 수직 공통 라인들(VC)을 포함한다. 수직 데이터 라인들(VD)에는 데이터 전압이 공급되고, 수직 게이트 라인들(VG)에는 데이터 전압에 동기되는 게이트 펄스가 공급된다. 수직 공통 라인들(VC)에는 도시하지 않은 전원회로로부터 공통전압(Vcom)이 공급된다. The TFT array includes vertical lines and horizontal lines. The vertical lines are formed along the vertical direction (y-axis direction) of the display panel PNL. The horizontal lines are formed along the horizontal direction (x-axis direction) of the display panel PNL to be perpendicular to the vertical lines. The vertical lines and the horizontal lines may be formed of an opaque metal having high conductivity. The vertical lines include vertical data lines VD, vertical gate lines VG, and vertical common lines VC. Data voltages are supplied to the vertical data lines VD, and gate pulses synchronized with the data voltages are supplied to the vertical gate lines VG. The common voltage Vcom is supplied to the vertical common lines VC from a power supply circuit (not shown).
수평 배선들은 수직 게이트 라인들(VG)을 통해 게이트 펄스를 전달 받는 수평 게이트 라인들(HG)을 포함한다. 수평 배선들은 도 7과 같은 수평 공통 라인(HC)을 더 포함할 수 있다. 수평 게이트 라인들(HG)은 수직 게이트 라인들(VG)과 연결되어 수직 게이트 라인들(VG)을 통해 게이트 펄스를 공급받는다. 수평 게이트 라인들(HG)은 도 2와 같이 표시패널(PNL)의 좌측 또는 우측의 베젤(BZ)에서 수직 게이트 라인들(VG)에 연결될 수 있다. The horizontal lines include horizontal gate lines HG that receive gate pulses through the vertical gate lines VG. The horizontal lines may further include a horizontal common line HC as shown in FIG. 7. The horizontal gate lines HG are connected to the vertical gate lines VG to receive gate pulses through the vertical gate lines VG. The horizontal gate lines HG may be connected to the vertical gate lines VG at the bezel BZ on the left or right side of the display panel PNL as shown in FIG. 2.
수평 공통 라인(HC)에는 도시하지 않은 전원회로로부터 공통전압(Vcom)이 공급된다. 수평 공통 라인(HC)은 표시패널(PNL)의 매 라인마다 형성되지 않고 표시패널(PNL)의 중앙 수평 라인에서 픽셀들 사이를 수평으로 가로 지르는 형태로 형성될 수 있다.The common voltage Vcom is supplied to the horizontal common line HC from a power supply circuit (not shown). The horizontal common line HC may not be formed at every line of the display panel PNL, but may be formed to cross horizontally between pixels in a central horizontal line of the display panel PNL.
수직 게이트 라인들(VG)과 수평 게이트 라인들(HG)에 연결된 TFT의 게이트 전극 등은 제1 금속 패턴들로 기판 상에 형성된다. 수직 데이터 라인들(VD), TFT의 소스 전극, 및 TFT의 드레인 전극은 제2 금속 패턴들로 기판 상에 형성된다. 수직 공통 라인들(VC), 수직 게이트 라인들(VG), 및 수평 공통 라인(HC)은 제3 금속 패턴들로 기판 상에 형성된다. 제1 금속 패턴과 제2 금속 패턴 사이에 제1 절연층이 형성된다. 제2 금속 패턴과 제3 금속 패턴 사이에 제2 절연층이 형성된다.Gate electrodes and the like of the TFTs connected to the vertical gate lines VG and the horizontal gate lines HG are formed on the substrate in first metal patterns. The vertical data lines VD, the source electrode of the TFT, and the drain electrode of the TFT are formed on the substrate in second metal patterns. Vertical common lines VC, vertical gate lines VG, and horizontal common line HC are formed on the substrate in third metal patterns. The first insulating layer is formed between the first metal pattern and the second metal pattern. A second insulating layer is formed between the second metal pattern and the third metal pattern.
TFT 어레이에서, 수직 데이터 라인들(VD)과 수평 게이트 라인들(HG)의 교차부마다 TFT들이 형성된다. TFT는 수평 게이트 라인(HG)으로부터의 게이트 펄스에 응답하여 수직 데이터 라인(VD)으로부터의 데이터 전압을 액정셀(Clc)의 화소전극(1)에 공급한다. 액정셀들(Clc) 각각은 TFT를 통해 데이터 전압을 충전하는 화소전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동된다. 공통전압(Vcom)은 수직 공통 라인들(VC)을 통해 모든 픽셀들의 공통전극(2)에 인가된다. 픽셀들의 공통전극(2)은 수직 공통 라인들(VC)과 연결된다. 또한, 픽셀들의 공통전극(2)은 수평 공통 라인(HC)에 연결되어 수평 공통 라인(HC)을 통해서도 공통전압(Vcom)을 공급 받을 수 있다. 공통전극(2)과 화소전극(1)은 ITO와 같은 투명전극으로 형성된다. 스토리지 커패시터(Cst)는 액정셀(Clc)의 화소전극(1)에 연결되어 액정셀(Clc)의 전압을 1 프레임 기간 동안 유지시킨다. 컬러필터 어레이는 컬러필터와 블랙 매트릭스를 포함한다. 표시패널(PNL)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.In the TFT array, TFTs are formed at the intersections of the vertical data lines VD and the horizontal gate lines HG. The TFT supplies the data voltage from the vertical data line VD to the
표시패널 구동회로(10)는 데이터전압을 출력하는 소스 드라이브 IC(SIC)와, 게이트펄스를 출력하는 게이트 드라이브 IC(GIC)를 포함한다. The display
표시패널 구동회로(10)는 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)를 포함한다. 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)는 도 3과 같이 COF(Chip on film)와 같은 연성회로기판 상에 함께 실장될 수 있다. COF의 입력단은 PCB(Printed Circuit Board)에 접합되고, COF의 출력단은 표시패널(PNL)의 TFT 어레이 기판에 접합된다. COF에서, 소스 드라이브 IC(SIC)에 연결된 배선들(도 3, 점선)과 게이트 드라이브 IC(GIC)에 연결된 배선들(도 3, 실선)이 전기적으로 분리될 수 있도록 그 배선들 사이에는 절연층이 형성된다. 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)는 도 4와 같이 표시패널(PNL)의 상측 베젤과 하측 베젤에 분리 배치될 수 있다. 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)는 COG(Chip on glass) 공정으로 표시패널(PNL)의 기판 상에 직접 접합될 수 있다. 이 경우, 소스 드라이브 IC(SIC)는 도 4와 같이 픽셀 어레이 영역(PIXR)의 하측 바깥쪽에 배치된 하측 베젤 영역에서 기판에 접합될 수 있다. 게이트 드라이브 IC(GIC)는 픽셀 어레이 영역(PIXR)의 상측 바깥쪽에 배치된 상측 베젤 영역에서 기판에 접합될 수 있다.The display
소스 드라이브 IC(SIC)는 타이밍 콘트롤러(12)의 제어 하에 입력 영상의 디지털 비디오 데이터들을 샘플링한 후에 래치(Latch)하여 병렬 데이터 체계의 데이터로 변환한다. 소스 드라이브 IC(SIC)는 타이밍 콘트롤러(12)의 제어 하에 디지털-아날로그 변환기(Digital to Analog converter, ADC)를 이용하여 디지털 비디오 데이터들을 아날로그 감마보상전압으로 변환하여 데이터 전압을 발생하고 그 데이터 전압을 수직 데이터 라인들(VD)에 공급한다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(12)의 제어 하에 데이터 전압에 동기되는 게이트 펄스(또는 스캔펄스)를 제1 수직 게이트 라인으로부터 제n 수직 게이트 라인까지 순차적으로 공급한다. The source drive IC (SIC) samples the digital video data of the input image under the control of the
소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)은 표시패널(PNL)의 상측 또는 하측에 배치된다. 이 때문에, 표시패널(PNL)의 좌측과 우측 베젤 영역에서 게이트 드라이브 IC(GIC)가 접합되거나 내장될 필요가 없고, 수평 게이트 라인들(HG)과 게이트 드라이브 IC(GIC)를 연결하는 게이트 링크 라인들이 필요없다. 따라서, 본 발명의 표시패널(PNL)의 좌측과 우측 베젤(BZ)에는 게이트 드라이브 IC(GIC)의 접합 영역과 게이트 링크 영역이 제거된 만큼 그 폭이 감소된다. The source drive IC SIC and the gate drive IC GIC are disposed above or below the display panel PNL. For this reason, the gate drive IC GIC does not need to be bonded or embedded in the left and right bezel regions of the display panel PNL, and the gate link line connects the horizontal gate lines HG and the gate drive IC GIC. There is no need. Therefore, the widths of the display panel PNL of the present invention are reduced by removing the junction region and the gate link region of the gate drive IC GIC from the left and right bezels BZ.
본 발명의 표시패널(PNL)의 좌측 베젤(BS) 또는 우측 베젤(BZ)에는 도 5와 같이 수직 게이트 라인들과 수평 게이트 라인들이 연결되는 게이트 콘택부들(GC)이 형성된다. 표시패널(PNL)의 좌측과 우측 베젤(BZ)은 게이트 콘택부들(GC)을 포함하더라도 그 폭이 1.5mm 이하이고, 게이트 콘택부의 수평 길이 이상이다. 따라서, 본 발명은 표시패널의 좌측 베젤(BZ)과 우측 베젤(BZ)을 최소화할 수 있다. Gate contact portions GC that connect the vertical gate lines and the horizontal gate lines are formed on the left bezel BS or the right bezel BZ of the display panel PNL of the present invention. Although the left and right bezels BZ of the display panel PNL include the gate contact parts GC, their widths are 1.5 mm or less and are equal to or greater than the horizontal length of the gate contact part. Accordingly, the present invention can minimize the left bezel BZ and the right bezel BZ of the display panel.
타이밍 콘트롤러(12)는 호스트 시스템(14)으로부터 수신한 입력 영상의 디지털 비디오 데이터를 소스 드라이브 IC들(SIC)에 전송한다. 타이밍 콘트롤러(12)는 호스트 시스템(14)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호들을 입력받는다. 이러한 타이밍 신호들은 입력 영상의 디지털 비디오 데이터와 동기된다. 타이밍 콘트롤러(12)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 소스 드라이브 IC들(SIC)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와, 게이트 드라이브 IC들(GIC)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.The
호스트 시스템(Host System, SYSTEM)(14)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(PNL)에 적합한 포맷으로 변환한다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(12)로 전송한다.The
픽셀 어레이는 다양한 구조로 구현될 수 있다. 일 예로, 픽셀 어레이는 도 5와 같이 구현될 수 있다. The pixel array may be implemented in various structures. For example, the pixel array may be implemented as shown in FIG. 5.
도 5를 참조하면, 픽셀들은 R(적색) 서브 픽셀, G(녹색) 서브 픽셀, 및 B(청색) 서브 픽셀을 포함할 수 있다. Referring to FIG. 5, the pixels may include an R (red) sub pixel, a G (green) sub pixel, and a B (blue) sub pixel.
기수 번째 수평 라인에 배치된 픽셀들은 좌측 수직 데이터 라인(VD1~VD5)과 수평 게이트 라인들(HG1~HG4) 사이에 배치된 TFT(T1)와, TFT(T1)에 접속된 화소전극(PIX1)을 포함한다. 우수 번째 수평 라인에 배치된 픽셀들은 우측 수직 데이터 라인(VD2~VD6)과 수평 게이트 라인들(HG1~HG4) 사이에 배치된 TFT(T2)와, TFT(T2)에 접속된 화소전극(PIX2)을 포함한다. The pixels arranged on the odd horizontal lines include the TFT T1 disposed between the left vertical data lines VD1 to VD5 and the horizontal gate lines HG1 to HG4, and the pixel electrode PIX1 connected to the TFT T1. It includes. The pixels arranged on the even-numbered horizontal line include the TFT T2 disposed between the right vertical data lines VD2 to VD6 and the horizontal gate lines HG1 to HG4, and the pixel electrode PIX2 connected to the TFT T2. It includes.
수직 게이트 라인들(VG1~VG3)은 표시패널(PNL)의 좌측 또는 우측 베젤(BZ) 내에 형성된 게이트 콘택부들(GC)을 통해 수평 게이트 라인들(HG1~HG3)에 연결된다. 수직 게이트 라인들(VG1~VG3)은 수직 데이터 라인들(VD2, VD4, VD5)과 수평 게이트 라인들(HG1~HG3)을 따르는 L자 형태로 패터닝되어 게이트 콘택부들(GC)을 통해 수평 게이트 라인들(HG1~HG3)에 1:1로 연결된다. 예를 들어, 제1 수직 게이트 라인들(VG1)은 제2 수직 데이터 라인(VD2)과 제1 수평 게이트 라인(HG1)을 따라 꺾어진 L자 형태로 패터닝되어 베젤(BZ) 내의 게이트 콘택부(GC)를 통해 제1 수평 게이트 라인(HG1)에 연결된다. 제2 수직 게이트 라인들(VG2)은 제4 수직 데이터 라인(VD4)과 제2 수평 게이트 라인(HG2)을 따라 꺾어진 L자 형태로 패터닝되어 베젤(BZ) 내의 게이트 콘택부(GC)를 통해 제2 수평 게이트 라인(HG2)에 연결된다. 제3 수직 게이트 라인(VG3)은 제6 데이터 라인(D4)과 제3 수평 게이트 라인(HG3)을 따라 꺾어진 L자 형태로 패터닝되어 베젤(BZ) 내의 게이트 콘택부(GC)를 통해 제3 수평 게이트 라인(HG1)에 연결된다. 게이트펄스는 제1 수직 게이트 라인(VG1), 제2 수직 게이트 라인(VG2), 제3 수직 게이트 라인(VG3)의 순서로 수직 게이트 라인들(VG1~VG3)에 순차적으로 인가된다. The vertical gate lines VG1 to VG3 are connected to the horizontal gate lines HG1 to HG3 through gate contact portions GC formed in the left or right bezel BZ of the display panel PNL. The vertical gate lines VG1 to VG3 are patterned in an L shape along the vertical data lines VD2, VD4 and VD5 and the horizontal gate lines HG1 to HG3 to form horizontal gate lines through the gate contact parts GC. 1 to 1 (HG1 to HG3). For example, the first vertical gate lines VG1 are patterned in an L shape bent along the second vertical data line VD2 and the first horizontal gate line HG1 to form a gate contact portion GC in the bezel BZ. ) Is connected to the first horizontal gate line HG1. The second vertical gate lines VG2 are patterned in an L shape that is bent along the fourth vertical data line VD4 and the second horizontal gate line HG2 to be formed through the gate contact portion GC in the bezel BZ. 2 is connected to the horizontal gate line HG2. The third vertical gate line VG3 is patterned in an L shape bent along the sixth data line D4 and the third horizontal gate line HG3 to form a third horizontal gate line through the gate contact portion GC in the bezel BZ. It is connected to the gate line HG1. The gate pulse is sequentially applied to the vertical gate lines VG1 to VG3 in the order of the first vertical gate line VG1, the second vertical gate line VG2, and the third vertical gate line VG3.
본 발명은 수직 게이트 라인들(VG1~VG3)과 수직 공통 라인들(VC)을 절연층을 사이에 두고 수직 데이터 라인들(VD1~VD6) 및 수평 게이트 라인들(HG1~HG4)과 중첩시킨다. 그 결과, 픽셀들의 개구율은 수직 게이트 라인들(VG1~VG3)과 수직 공통 라인들(VC)로 인하여 저하되지 않는다. 수직 공통 라인들(VC), 공통전극, 스토리지 커패시터 등은 도 5에서 생략되어 있다. The present invention overlaps the vertical gate lines VG1 to VG3 and the vertical common lines VC with the vertical data lines VD1 to VD6 and the horizontal gate lines HG1 to HG4 with an insulating layer therebetween. As a result, the aperture ratio of the pixels does not decrease due to the vertical gate lines VG1 to VG3 and the vertical common lines VC. The vertical common lines VC, the common electrode, the storage capacitor, and the like are omitted in FIG. 5.
수직 게이트 라인들(VG1~VG3)과 수직 공통 라인들(VC)은 수직 데이터 라인들(VD1~VD6) 및 수평 게이트 라인들(HG1~HG4)과 단락(short circuit)되지 않아야 한다. 이를 위하여, 수직 게이트 라인들(VG1~VG3)과 수직 공통 라인들(VC)은 수직 데이터 라인들(VD1~VD6) 및 수평 게이트 라인들(HG1~HG4)과는 분리된 별도의 금속 패턴으로 형성될 수 있다. 예를 들어, 수평 게이트 라인들(HG1~HG4)은 제1 금속 패턴으로 형성된다. 수직 데이터 라인들(VD1~VD6)은 제1 절연층을 사이에 두고 제1 금속 패턴과 분리된 제2 금속 패턴으로 형성된다. 수직 게이트 라인들(VG1~VG3)과 수직 공통 라인들(VC)은 제2 절연층을 사이에 두고 제2 금속 패턴과 분리된 제3 금속 패턴으로 형성된다.The vertical gate lines VG1 to VG3 and the vertical common lines VC should not be short circuited with the vertical data lines VD1 to VD6 and the horizontal gate lines HG1 to HG4. To this end, the vertical gate lines VG1 to VG3 and the vertical common lines VC are formed in a separate metal pattern separated from the vertical data lines VD1 to VD6 and the horizontal gate lines HG1 to HG4. Can be. For example, the horizontal gate lines HG1 to HG4 are formed in the first metal pattern. The vertical data lines VD1 to VD6 are formed in a second metal pattern separated from the first metal pattern with the first insulating layer interposed therebetween. The vertical gate lines VG1 to VG3 and the vertical common lines VC are formed of a third metal pattern separated from the second metal pattern with the second insulating layer interposed therebetween.
도 5와 같은 구조의 픽셀 어레이는 수직 데이터 라인들(VD)에 1 프레임 기간 동안 같은 극성의 데이터 전압이 출력되게 하여 소스 드라이브 IC(SIC)의 소비전력과 발열양을 줄이고 픽셀 어레이에서 도트 인버젼을 실현하여 화질을 높일 수 있다. 예를 들어, 정극성 데이터 전압은 제N(N은 양의 정수) 프레임 기간 동안 도 6과 같이 기수 번째 수직 데이터 라인들(VD1, VD3)에 공급되고, 부극성 데이터 전압은 제N 프레임 기간 동안 우수 번째 수직 데이터 라인들(VD2, VD4)에 공급된다. 도 5와 같은 픽셀 어레이 구조는 상하로 이웃한 픽셀들에 서로 다른 극성의 데이터 전압이 충전되고, 좌우로 이웃한 픽셀들에 서로 다른 극성의 데이터 전압이 충전되도록 한다. 따라서, 소스 드라이브 IC(SIC)는 1 프레임 기간 동안 같은 극성의 데이터전압을 출력하는 컬럼 인버젼(column inversion) 형태로 구동하고 픽셀 어레이는 도트 인버젼으로 극성이 반전되는 데이터 전압을 충전한다. The pixel array having the structure as shown in FIG. 5 allows the data voltages having the same polarity to be output to the vertical data lines VD for one frame period, thereby reducing power consumption and heat generation of the source drive IC SIC and improving dot inversion in the pixel array. The picture quality can be improved. For example, the positive data voltage is supplied to the odd vertical data lines VD1 and VD3 as shown in FIG. 6 during the Nth (N is positive integer) frame period, and the negative data voltage is supplied during the Nth frame period. It is supplied to even-numbered vertical data lines VD2 and VD4. In the pixel array structure of FIG. 5, data voltages of different polarities are charged to upper and lower neighboring pixels, and data voltages of different polarities are charged to neighboring pixels from side to side. Therefore, the source drive IC (SIC) is driven in the form of column inversion which outputs the data voltage of the same polarity for one frame period, and the pixel array charges the data voltage whose polarity is reversed by the dot inversion.
도 7은 픽셀 어레이 내에서 제3 금속 패턴을 보여 주는 평면도이다. 7 is a plan view showing a third metal pattern in the pixel array.
도 7을 참조하면, 수직 게이트 라인들(VG)에는 게이트 펄스가 공급되는 반면, 수직 공통 라인들(VC)에는 직류 전압인 공통전압(Vcom)이 공급된다. 수직 게이트 라인들(VG)과 수직 공통 라인들(VC)은 같은 금속층에서 분리된다. 다시 말하여, 제3 금속 패턴은 수직 게이트 라인들(VG)과 수직 공통 라인들(VC)로 나뉘어진다. 수직 게이트 라인들(VG) 사이마다 수직 공통 라인들(VC)이 배치될 수 있다. 픽셀 어레이 영역의 중앙 부분에는 수직 게이트 라인들(VG) 없이 수직 공통 라인들(VC)이 배치될 수 있다. Referring to FIG. 7, a gate pulse is supplied to the vertical gate lines VG, while a common voltage Vcom, which is a DC voltage, is supplied to the vertical common lines VC. The vertical gate lines VG and the vertical common lines VC are separated from the same metal layer. In other words, the third metal pattern is divided into vertical gate lines VG and vertical common lines VC. Vertical common lines VC may be disposed between the vertical gate lines VG. Vertical common lines VC may be disposed in the central portion of the pixel array region without vertical gate lines VG.
수직 공통 라인들(VC)은 표시패널(PNL)의 중앙 부분을 가로 지르는 수평 공통 라인(HC)과 연결될 수 있다. 공통전압(Vcom)은 표시패널(PNL)의 상하좌우 방향에서 수직 공통 라인들(VC)과 수평 공통 라인(HC)에 인가될 수 있다. 수직 공통 라인들(VC)과 수평 공통 라인(HC)은 공통전극(2)에 연결되어 그 공통전극(2)에 공통전압(Vcom)을 공급한다. The vertical common lines VC may be connected to the horizontal common line HC crossing the central portion of the display panel PNL. The common voltage Vcom may be applied to the vertical common lines VC and the horizontal common line HC in the up, down, left, and right directions of the display panel PNL. The vertical common lines VC and the horizontal common line HC are connected to the
도 8은 도 7에서 표시패널(PNL)의 좌측 가장자리 상단에 위치한 제1 픽셀 영역(P1)을 상세히 보여 주는 평면도이다. 도 9는 도 8에서 선 "Ⅰ-Ⅰ'"를 따라 절취하여 게이트 콘택부(VG)의 단면 구조를 보여 주는 단면도이다. 도 10은 도 8에서 선 "Ⅱ-Ⅱ'"를 따라 절취하여 게이트 콘택부(VG)의 단면 구조를 보여 주는 단면도이다. 도 11은 게이트 패드(GP), 데이터 패드(DP), 게이트 콘택부(GC) 및 픽셀의 TFT의 구조를 보여 주는 단면도이다. 도 8 내지 도 11은 FFS 모드의 액정표시패널 구조의 일 예를 예시한 것이다. 도 8에서, VC1~VC4는 수직 공통 라인들이다. FIG. 8 is a plan view illustrating in detail a first pixel area P1 positioned at an upper left edge of the display panel PNL in FIG. 7. FIG. 9 is a cross-sectional view illustrating the cross-sectional structure of the gate contact portion VG taken along the line "I-I '" in FIG. 8. FIG. 10 is a cross-sectional view illustrating the cross-sectional structure of the gate contact portion VG taken along the line “II-II ′” in FIG. 8. FIG. 11 is a cross-sectional view illustrating the structure of a gate pad GP, a data pad DP, a gate contact part GC, and a TFT of a pixel. 8 to 11 illustrate an example of the structure of the LCD panel in the FFS mode. In FIG. 8, VC1 to VC4 are vertical common lines.
도 8 및 도 9를 참조하면, 게이트 콘택부들(GC)은 제1 투명전극 패턴(ITO1)으로 연결된 수평 게이트 전극 콘택부(HGP)와 수직 게이트 전극 콘택부(VGP)를 포함한다. 수평 게이트 전극 콘택부(HGP)는 표시패널(PNL)의 좌측 또는 우측 베젤(BZ) 내에서 제1 금속으로 형성되고, 수평 게이트 전극(HG1~HG4)에 1:1로 연결된다. 수직 게이트 전극 콘택부(VGP)는 표시패널(PNL)의 좌측 또는 우측 베젤(BZ) 내에서 제3 금속으로 형성되고, 수직 게이트 전극(VG1~VG4)에 1:1로 연결된다.8 and 9, the gate contact parts GC may include a horizontal gate electrode contact part HGP and a vertical gate electrode contact part VGP connected to the first transparent electrode pattern ITO1. The horizontal gate electrode contact portion HGP is formed of a first metal in the left or right bezel BZ of the display panel PNL and is connected 1: 1 to the horizontal gate electrodes HG1 to HG4. The vertical gate electrode contact portion VGP is formed of a third metal in the left or right bezel BZ of the display panel PNL, and is connected 1: 1 to the vertical gate electrodes VG1 to VG4.
도 9와 같이, 기판(SUBS) 상에 제1 금속 패턴이 형성되고, 그 위에 차례로 게이트 절연막(GI), 제1 패시베이션층(passivation, Pas1), 유기 보호층(PAC), 제3 금속 패턴, 제2 및 제3 패시베이션층(Pas2, Pas3), 제1 투명전극 패턴(ITO1)이 적층된 구조를 갖는다. 수평 게이트 전극 콘택부(HGP)은 제1 금속 패턴으로 형성되고, 수직 게이트 전극 콘택부(VGP)은 제3 금속 패턴으로 형성된다. 따라서, 수평 게이트 전극 콘택부(HGP)과 수직 게이트 전극 콘택부(VGP) 사이에 게이트 절연막(GI), 제1 패시베이션층(Pas1), 유기 보호층(PAC) 등의 절연 재료가 존재한다.As shown in FIG. 9, a first metal pattern is formed on the substrate SUBS, and the gate insulating layer GI, the first passivation layer Pas1, the organic protective layer PAC, the third metal pattern are sequentially formed thereon. The second and third passivation layers Pas2 and Pas3 and the first transparent electrode pattern ITO1 are stacked. The horizontal gate electrode contact portion HGP is formed in the first metal pattern, and the vertical gate electrode contact portion VGP is formed in the third metal pattern. Therefore, an insulating material such as a gate insulating film GI, a first passivation layer Pas1, and an organic protective layer PAC exists between the horizontal gate electrode contact portion HGP and the vertical gate electrode contact portion VGP.
제1 투명전극 패턴 패턴(ITO1)은 제2 및 제3 패시베이션층(Pas1)을 관통하는 제1 콘택홀(C1)을 통해 수직 게이트 전극 콘택부(VGP)에 접촉되고, 게이트 절연막(GI), 제1 패시베이션층(Pas1) 및 유기 보호층(PAC)을 관통하는 제2 콘택홀(C1)을 통해 수평 게이트 전극 콘택부(HGP)에 접촉된다. 따라서, 수직 게이트 전극 콘택부(VGP)와 수평 게이트 전극 콘택부(HGP)는 콘택홀들(C1, C2)을 통해 제1 투명전극 패턴(ITO1)으로 연결된다.The first transparent electrode pattern pattern ITO1 is in contact with the vertical gate electrode contact portion VGP through the first contact hole C1 passing through the second and third passivation layers Pas1, and includes a gate insulating layer GI, The horizontal gate electrode contact portion HGP is contacted through the second contact hole C1 passing through the first passivation layer Pas1 and the organic passivation layer PAC. Therefore, the vertical gate electrode contact portion VGP and the horizontal gate electrode contact portion HGP are connected to the first transparent electrode pattern ITO1 through the contact holes C1 and C2.
도 8 및 도 10을 참조하면, TFT는 기판에 게이트전극(GE), 게이트전극(GE)을 덮는 게이트 절연막(GI), 게이트 절연막(GI) 상에 형성된 액티브층(ACT), 액티브층(ACT) 상에 형성된 소스전극(SE), 및 드레인전극(DE)을 포함한다. 액티브층(ACT)은 반도체로 형성된다. 제1 패시베이션층(Pas1)과 유기 보호막(PAC)은 TFT를 덮는다. 유기 보호막(PAC) 위에는 제2 및 제3 패시베이션층(Pas2, Pas3)이 적층된다. 소스전극(SE)은 제3 콘택홀(C3)을 통해 제3 패시베이션층(Pas3) 상에 형성된 화소전극(ITO(PXL))에 연결된다. 제3 콘택홀(C3)은 제1 패시베이션층(Pas1), 유기 보호막(PAC), 제2 및 제3 패시베이션층들(Pas2, Pas3)을 관통하여 TFT의 소스전극(SE)을 노출한다. 드레인전극(DE)은 수직 데이터라인(VD1~VD8)에 연결된다. 8 and 10, a TFT includes a gate electrode GE, a gate insulating film GI covering a gate electrode GE, an active layer ACT and an active layer ACT formed on the gate insulating film GI. And a source electrode SE and a drain electrode DE formed thereon. The active layer ACT is formed of a semiconductor. The first passivation layer Pas1 and the organic passivation film PAC cover the TFTs. Second and third passivation layers Pas2 and Pas3 are stacked on the organic passivation layer PAC. The source electrode SE is connected to the pixel electrode ITO (PXL) formed on the third passivation layer Pas3 through the third contact hole C3. The third contact hole C3 passes through the first passivation layer Pas1, the organic passivation layer PAC, and the second and third passivation layers Pas2 and Pas3 to expose the source electrode SE of the TFT. The drain electrode DE is connected to the vertical data lines VD1 to VD8.
게이트전극(GE)은 제1 금속으로 형성된다. 소스전극(SE)과 드레인전극(DE)은 제2 금속으로 형성된다. 화소전극(ITO(PXL))과 공통전극(ITO(com))은 투명전극으로 형성된다. 공통전극(ITO(com))은 제2 패시베이션층(Pas2)과 제3 패시베이션층(Pas3) 사이에 형성된다. 화소전극(ITO(PXL))과 공통전극(ITO(com)) 사이에 인가되는 전계에 의해 액정 분자가 구동된다. The gate electrode GE is formed of a first metal. The source electrode SE and the drain electrode DE are formed of a second metal. The pixel electrode ITO (PXL) and the common electrode ITO (com) are formed of a transparent electrode. The common electrode ITO (com) is formed between the second passivation layer Pas2 and the third passivation layer Pas3. The liquid crystal molecules are driven by an electric field applied between the pixel electrode ITO (PXL) and the common electrode ITO (com).
게이트 드라이브 IC(GIC)는 게이트 패드(GP)를 통해 수직 게이트 라인들(VG1~VG4)에 게이트 펄스를 공급한다. 게이트 패드(GP)는 표시패널(PNL)의 상측 또는 하측 베젤 내에 형성되고, 수직 게이트 라인들(VG1~VG4)에 1:1로 연결된다. 소스 드라이브 IC(SIC)는 데이터 패드(DP)를 통해 수직 데이터 라인들(VD1~VD8)에 데이터 전압을 공급한다. 데이터 패드(DP)는 수직 데이터 라인들(VD1~VD8)에 1:1로 연결된다. The gate drive IC GIC supplies gate pulses to the vertical gate lines VG1 to VG4 through the gate pad GP. The gate pad GP is formed in the upper or lower bezel of the display panel PNL and is connected 1: 1 to the vertical gate lines VG1 to VG4. The source drive IC SIC supplies a data voltage to the vertical data lines VD1 to VD8 through the data pad DP. The data pad DP is connected 1: 1 to the vertical data lines VD1 to VD8.
전술한 바와 같이 수직 게이트 라인들(VG1~VG4)과 수직 공통 라인들(VC1~VC8)은 제3 금속 패턴으로 형성된다. 이에 비하여, 수직 데이터 라인들(VD1~VD8)은 제2 금속 패턴으로 형성된다. 제2 금속 패턴과 제3 금속 패턴 사이에는 절연층들(Pas1, PAC)이 존재한다. As described above, the vertical gate lines VG1 to VG4 and the vertical common lines VC1 to VC8 are formed in a third metal pattern. In contrast, the vertical data lines VD1 to VD8 are formed in the second metal pattern. Insulation layers Pas1 and PAC are present between the second metal pattern and the third metal pattern.
게이트 패드(GP)와 데이터 패드(DP)는 도 11과 같이 동일한 구조를 갖는다. 게이트 패드(GP)와 데이터 패드(DP)는 기판(SUBS) 상에 형성된 패드 전극(GM), 제4 콘택홀(C4)을 통해 패드 전극(GM)과 연결되는 제2 투명전극 패턴(ITO2)을 포함한다. 제4 콘택홀(C4)은 게이트 절연막(GI), 제1 패시베이션층(Pas1), 유기 보호막(PAC), 제2 및 제3 패시베이션층(Pas2, Pas3) 등의 절연층들을 관통하여 패드 전극(GM)을 노출한다. 게이트 패드(GP)의 패드 전극(GM)은 도시하지 않은 게이트 링크 패턴을 통해 제3 금속 패턴으로 형성된 수직 게이트 라인들(VG1~VG4)에 1:1로 연결된다. 데이터 패드(DP)의 제1 금속 패턴(GM1)은 도시하지 않은 데이터 링크 패턴을 통해 제2 금속 패턴으로 형성된 수직 데이터 라인들(VD1~VD8)에 1:1로 연결된다. The gate pad GP and the data pad DP have the same structure as shown in FIG. 11. The gate pad GP and the data pad DP are connected to the pad electrode GM through the pad electrode GM and the fourth contact hole C4 formed on the substrate SUBS, and the second transparent electrode pattern ITO2. It includes. The fourth contact hole C4 penetrates through insulating layers such as the gate insulating layer GI, the first passivation layer Pas1, the organic passivation layer PAC, and the second and third passivation layers Pas2 and Pas3. GM). The pad electrode GM of the gate pad GP is connected 1: 1 to the vertical gate lines VG1 to VG4 formed of the third metal pattern through a gate link pattern (not shown). The first metal pattern GM1 of the data pad DP is connected 1: 1 to the vertical data lines VD1 to VD8 formed of the second metal pattern through a data link pattern (not shown).
도 9 내지 도 11에서, 제1 내지 제3 금속은 전도성이 높은 불투명 금속으로 형성될 수 있다. 투명전극 패턴들(ITO1, ITO2, ITO(Vcom), ITO(PXL))은 ITO로 형성될 수 있다. 9 to 11, the first to third metals may be formed of opaque metals having high conductivity. The transparent electrode patterns ITO1, ITO2, ITO (Vcom), and ITO (PXL) may be formed of ITO.
도 12는 도 7에서 제2 픽셀 영역(P2)을 상세히 보여 주는 평면도이다. 도 13은 도 7에서 제3 픽셀 영역(P3)을 상세히 보여 주는 평면도이다. 도 14는 도 12에서 선 "Ⅲ-Ⅲ'"를 따라 절취하여 수평 공통 라인의 단면 구조를 보여 주는 단면도이다. FIG. 12 is a plan view illustrating the second pixel area P2 in FIG. 7 in detail. FIG. 13 is a plan view illustrating the third pixel area P3 in FIG. 7 in detail. FIG. 14 is a cross-sectional view of the horizontal common line taken along the line "III-III '" in FIG. 12.
도 12 및 도 13을 참조하면, 표시패널(PNL)의 좌측 또는 우측에 형성된 제2 픽셀 영역(P2)에는 수직 게이트 라인들(VGn-1~VGn+2)과 수직 공통 라인들(VCn-1~VCn+2)이 교차된다. 표시패널(PNL)의 중앙부에 형성된 제3 픽셀 영역(P3)에는 수직 게이트 라인들(VGn-1~VGn+2) 없이 수직 공통 라인들(VCn-1~VCn+2)이 배치된다. 수직 게이트 라인들(VGn-1~VGn+2)과 수직 공통 라인들(VCn-1~VCn+2)은 전술한 바와 같이 제3 금속 패턴으로 형성되어 분리된다. 12 and 13, vertical gate lines VGn−1 to VGn + 2 and vertical common lines VCn−1 in the second pixel area P2 formed on the left or right side of the display panel PNL. VCn + 2) is crossed. Vertical common lines VCn-1 to VCn + 2 are disposed in the third pixel area P3 formed at the center of the display panel PNL without the vertical gate lines VGn−1 to
표시패널(PNL)의 중앙을 수평으로 가로 지르는 선 상에 수평 공통 라인(HC)이 형성된다. 표시패널(PNL)의 중앙에 제n(n은 2 이상의 양의 정수) 표시라인과 제n+1 표시라인이 형성되어 있을 때, 수평 공통 라인(HC)은 제n 표시라인과 제n+1 표시라인 사이의 경계부에서 수평 방향(x)을 따라 형성된다. 수평 공통 라인(HC)이 형성된 픽셀들 간의 경계부에는 수평 게이트 라인이 형성되지 않는다. 표시패널(PNL)의 상반부에 배치된 픽셀들과, 표시패널(PNL)의 하반부에 배치된 픽셀들은 상하 대칭적인 구조로 형성될 수 있다. 이 경우, 상반부에 배치된 픽셀에는 위쪽 수평 게이트 라인으로부터의 게이트펄스가 인가된다. 반면에, 하반부에 배치된 픽셀에는 아래쪽 수평 게이트 라인으로부터의 게이트펄스가 인가된다. 예를 들어, 제n 표시라인에 배치된 제n 픽셀(PIXn)은 그 픽셀(PIXn)의 위에 배치된 제n 수평 게이트 라인(HGn)으로부터의 게이트 펄스에 응답하여 데이터 전압을 충전한다. 제n 수평 게이트 라인(HGn)은 제n-1 픽셀(PIXn-1)과 제n 픽셀(PIXn) 사이의 경계에 형성된다. 제n+1 표시라인에 배치된 제n+1 픽셀(PIXn+1)은 그 픽셀(PIXn+1)의 아래에 배치된 제n+1 수평 게이트 라인(HGn+1)으로부터의 게이트 펄스에 응답하여 데이터 전압을 충전한다. 제n+1 수평 게이트 라인(HGn+1)은 제n+1 픽셀(PIXn+1)과 제n+2 픽셀(PIXn+2) 사이의 경계에 형성된다. A horizontal common line HC is formed on a line that horizontally crosses the center of the display panel PNL. When the nth (n is a positive integer of 2 or more) display line and the n + 1th display line are formed in the center of the display panel PNL, the horizontal common line HC is the nth display line and the n + 1th line. It is formed along the horizontal direction x at the boundary between the display lines. The horizontal gate line is not formed at the boundary between the pixels on which the horizontal common line HC is formed. The pixels disposed in the upper half of the display panel PNL and the pixels disposed in the lower half of the display panel PNL may be formed in a vertically symmetrical structure. In this case, the gate pulse from the upper horizontal gate line is applied to the pixel disposed in the upper half. On the other hand, the gate pulse from the lower horizontal gate line is applied to the pixel disposed in the lower half. For example, the nth pixel PIXn disposed on the nth display line charges the data voltage in response to a gate pulse from the nth horizontal gate line HGn disposed above the pixel PIXn. The n-th horizontal gate line HGn is formed at a boundary between the n-th pixel PIXn-1 and the n-th pixel PIXn. An n + 1th pixel PIXn + 1 disposed on an n + 1th display line responds to a gate pulse from an n + 1th horizontal gate line HGn + 1 disposed below the pixel PIXn + 1 To charge the data voltage. The n + 1th horizontal gate
제3 픽셀 영역(P3)의 단면 구조는 도 14와 같이 수직 데이터 라인들(VD6~VD8), 수평 공통 라인(HC), 공통전극(ITO(Vcom)) 등을 포함한다. 제3 픽셀 영역(P3)의 단면에는 수평 게이트 라인(HG)이 없다. 수직 데이터 라인들(VD6~VD8)은 제2 금속 패턴으로 형성된다. 수평 공통 라인(HC)은 제2 금속 패턴 위에 배치된 제3 금속 패턴으로 형성된다. 수직 데이터 라인들(VD6~VD8)과 기판(SUBS) 사이에는 게이트 절연막(GI)과 제1 패시베이션층(Pas1)을 포함한 절연층이 형성된다. 유기 보호막(PAC)은 수직 데이터 라인들(VD6~VD8)과 수평 공통 라인(HC) 사이에 형성되는 절연층이다. 수평 공통 라인(HC)과 공통전극(ITO(Vcom)) 사이에 제2 패시베이션층(Pas2)이 형성된다. 제3 패시베이션층(Pas3)은 공통전극(ITO(Vcom))을 덮는다.The cross-sectional structure of the third pixel region P3 includes vertical data lines VD6 to VD8, a horizontal common line HC, and a common electrode ITO (Vcom) as shown in FIG. 14. There is no horizontal gate line HG in the cross section of the third pixel region P3. The vertical data lines VD6 to VD8 are formed in the second metal pattern. The horizontal common line HC is formed of a third metal pattern disposed on the second metal pattern. An insulating layer including a gate insulating layer GI and a first passivation layer Pas1 is formed between the vertical data lines VD6 to VD8 and the substrate SUBS. The organic passivation film PAC is an insulating layer formed between the vertical data lines VD6 to VD8 and the horizontal common line HC. The second passivation layer Pas2 is formed between the horizontal common line HC and the common electrode ITO (Vcom). The third passivation layer Pas3 covers the common electrode ITO (Vcom).
수평 공통 라인(HC)은 도 7 및 도 12와 같이 수직 공통 라인들(VCn, VCn+1)과 연결된다. 제3 투명전극 패턴(ITO3)은 제5 콘택홀(C5)을 통해 수평 공통 라인(HC)과 접촉하고, 제6 콘택홀(C6)을 통해 공통전극(ITO(Vcom))과 접촉하여 수평 공통 라인(HC)을 공통전극(ITO(Vcom))에 연결한다. 제5 콘택홀(C5)은 제2 및 제3 패시베이션층(Pas2, Pas3)을 관통하여 수평 공통 라인(HC)을 노출한다. 제6 콘택홀(C6)은 제3 패시베이션층(Pas3)을 관통하여 공통전극(ITO(Vcom))을 노출한다. The horizontal common line HC is connected to the vertical common lines VCn and VCn + 1 as shown in FIGS. 7 and 12. The third transparent electrode pattern ITO3 is in contact with the horizontal common line HC through the fifth contact hole C5 and is in contact with the common electrode ITO (Vcom) through the sixth contact hole C6. The line HC is connected to the common electrode ITO (Vcom). The fifth contact hole C5 passes through the second and third passivation layers Pas2 and Pas3 to expose the horizontal common line HC. The sixth contact hole C6 passes through the third passivation layer Pas3 to expose the common electrode ITO (Vcom).
도 15a 내지 도 15g는 본 발명의 실시예에 따른 표시장치에서 TFT 어레이 기판의 제조 방법을 단계적으로 보여 주는 단면도들이다. 도 15a 내지 도 15g는 FFS 모드의 TFT 어레이 기판 구조를 예시하였으나, 본 발명의 표시장치는 전술한 바와 같이 어떠한 액정 모드로도 구현 가능하므로 FFS 모드에 한정되지 않는다는 것에 주의하여야 한다. 15A to 15G are cross-sectional views illustrating a method of manufacturing a TFT array substrate in a display device according to an exemplary embodiment of the present invention. 15A to 15G illustrate the TFT array substrate structure of the FFS mode, it should be noted that the display device of the present invention is not limited to the FFS mode because the display device of the present invention can be implemented in any liquid crystal mode as described above.
도 15a를 참조하면, 본 발명은 제1 포토 마스크 공정을 실시하여 기판(SUBS) 상에 제1 금속 패턴들을 형성한다. 제1 금속 패턴들은 수평 게이트 라인들(HG), 수평 게이트 라인들(HC)에 연결된 수평 게이트 전극 콘택부(HGP), 수평 게이트 라인들(HG)에 연결된 TFT의 게이트 전극(GE), 데이터 패드(DP)와 게이트 패드(GP)의 패드 전극(GM) 등을 포함한다. 제1 포토 마스크 공정은 기판(SUBS) 상에 제1 금속을 증착하고 포토리소그래피(Photolithograph) 공정, 제1 금속의 습식 식각 공정을 실시하여 제1 금속을 패터닝한다. 제1 금속은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 중 하나 이상의 금속 또는 Cu/MoTi의 이중 금속층일 수 있다. 포토리소그래피 공정은 제1 금속 상에 포토레지스트(Photoresist)를 도포한 후에, 그 위에 제1 포토 마스크를 정렬하고 노광 및 현상하는 공정을 포함한다. 제1 금속이 식각된 다음, 스트립(strip) 공정은 잔류 포토레지스트 패턴을 제거한다. 이어서, 본 발명은 게이트 절연막(GI)을 기판 상에 증착한다. 게이트 절연막(GI)은 질화 실리콘(SiNx)으로 증착될 수 있으며, 제1 금속 패턴들을 덮는다.Referring to FIG. 15A, the present invention performs a first photo mask process to form first metal patterns on a substrate SUBS. The first metal patterns include horizontal gate lines HG, a horizontal gate electrode contact portion HGP connected to the horizontal gate lines HC, a gate electrode GE of a TFT connected to the horizontal gate lines HG, and a data pad. And a pad electrode GM of the gate pad GP and the like. In the first photo mask process, a first metal is deposited on a substrate SUBS, a photolithography process, and a wet etching process of the first metal are patterned. The first metal may be at least one metal of copper (Cu), aluminum (Al), molybdenum (Mo), or a double metal layer of Cu / MoTi. The photolithography process includes applying a photoresist on the first metal and then aligning, exposing and developing the first photo mask thereon. After the first metal is etched, the strip process removes the residual photoresist pattern. Next, the present invention deposits a gate insulating film GI on the substrate. The gate insulating layer GI may be deposited with silicon nitride (SiNx) and cover the first metal patterns.
도 15b를 참조하면, 본 발명은 제2 포토 마스크 공정을 실시한다. 제2 포토 마스크 공정은 게이트 절연막(GI) 상에 반도체층과 제2 금속을 연속 증착하고 포토리소그래피 공정을 실시한다. 제2 금속은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 중 하나 이상의 금속으로 형성될 수 있다. 포토리소그래피 공정은 제2 금속 상에 포토레지스트를 도포한 후에, 그 위에 하프톤(half tone) 마스크인 제2 포토 마스크를 정렬하고 노광 및 현상하는 공정을 포함한다. 이 포토리소그래피 공정은 하프톤 마스크로 인하여 노광양이 부분적으로 다르게 되어 단차를 가지는 포토 레지스트 패턴을 형성한다. 포토리소그래피 공정은 포토레지스트 패턴을 마스크로 하여 제2 금속을 습식 식각하고 그 아래의 반도체층을 건식 식각하여 액티브 패턴(ACT) 상에 적층된 제2 금속 패턴들을 형성된다. 제2 금속 패턴들은 수직 데이터 라인들(VD), 수직 데이터 라인들(VD)에 연결된 TFT의 드레인전극(DE), TFT의 소스전극(SE) 등을 포함한다. 이어서, 제2 포토 마스크 공정은 포토레지스트 패턴을 애싱(ashing)하여 TFT의 반도체 채널 영역을 노출한 후에 건식 식각하여 TFT의 반도체 채널 영역에서 노출된 오믹 접촉층(Ohmic contact layer)을 제거한다. Referring to FIG. 15B, the present invention performs a second photo mask process. In the second photo mask process, a semiconductor layer and a second metal are successively deposited on the gate insulating layer GI, and a photolithography process is performed. The second metal may be formed of at least one metal of copper (Cu), aluminum (Al), and molybdenum (Mo). The photolithography process includes applying a photoresist on the second metal and then aligning, exposing and developing a second photo mask, which is a halftone mask thereon. In this photolithography process, the exposure amount is partially different due to the halftone mask to form a photoresist pattern having a step difference. In the photolithography process, the second metal patterns are stacked on the active pattern ACT by wet etching the second metal and dry etching the semiconductor layer below the photoresist pattern as a mask. The second metal patterns include the vertical data lines VD, the drain electrode DE of the TFT connected to the vertical data lines VD, the source electrode SE of the TFT, and the like. Subsequently, the second photo mask process ashes the photoresist pattern to expose the semiconductor channel region of the TFT and then dry etches to remove the ohmic contact layer exposed in the semiconductor channel region of the TFT.
도 15c를 참조하면, 제3 포토 마스크 공정은 질화 실리콘(SiNx)을 증착하고 포토 아크릴(Photo-acryl)을 도포한 후에 포토리소그래피 공정을 실시한다. 포토리소그래피 공정은 포토 아크릴 상에 제3 포토 마스크를 정렬하고 노광 및 현상하는 공정을 포함한다. 제3 포토 마스크 공정의 결과, 질화 실리콘(SiNx)으로 이루어진 제1 패시베이션층(Pas1)과, 포토 아크릴로 이루어진 유기 보호막(PAC)이 형성된다. 유기 보호막(PAC) 상에는 제1 패시베이션층(Pas1)을 부분적으로 노출하는 콘택홀들을 형성된다. Referring to FIG. 15C, in the third photo mask process, silicon nitride (SiNx) is deposited and photo-acryl is applied, followed by a photolithography process. The photolithography process includes a process of aligning, exposing and developing the third photo mask on the photo acrylic. As a result of the third photo mask process, a first passivation layer Pas1 made of silicon nitride (SiNx) and an organic passivation film PAC made of photo acryl are formed. Contact holes are formed on the organic passivation layer PAC to partially expose the first passivation layer Pas1.
도 15d를 참조하면, 제4 포토 마스크 공정은 유기 보호막(PAC) 상에 제3 금속을 증착하고 포토리소그래피 공정을 실시한다. 제3 금속은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 중 하나 이상의 금속으로 형성될 수 있다. 포토리소그래피 공정은 제3 금속 상에 포토레지스트를 도포한 후에, 그 위에 제4 포토 마스크를 정렬하고 노광 및 현상하는 공정을 실시하여 제3 금속 상에 포토레지스트 패턴을 형성한다. 포토리소그래피 공정은 포토레지스트 패턴을 마스크로 하여 제3 금속을 습식 식각한 후 스트립 공정으로 잔류 포토레지스트 패턴을 제거한다. 제3 금속 패턴들은 수직 게이트 라인들(VG), 수직 게이트 라인들(VG)에 연결된 수직 게이트 전극 콘택부(VGP), 수직 공통 라인(VC), 수평 공통 라인(VC) 등을 포함한다. 이어서, 제4 포토 마스크 공정은 제3 금속 패턴들을 덮도록 질화 실리콘(SiNx)을 증착하여 제2 패시베이션층(Pas2)을 형성한다. Referring to FIG. 15D, a fourth photo mask process may deposit a third metal on an organic passivation layer (PAC) and perform a photolithography process. The third metal may be formed of at least one metal of copper (Cu), aluminum (Al), and molybdenum (Mo). The photolithography process forms a photoresist pattern on the third metal by applying a photoresist on the third metal and then performing a process of aligning, exposing and developing the fourth photo mask thereon. The photolithography process wet-etches the third metal using the photoresist pattern as a mask and then removes the residual photoresist pattern by a strip process. The third metal patterns include vertical gate lines VG, a vertical gate electrode contact portion VGP connected to the vertical gate lines VG, a vertical common line VC, a horizontal common line VC, and the like. Subsequently, in the fourth photo mask process, silicon nitride (SiNx) is deposited to cover the third metal patterns to form a second passivation layer Pas2.
도 15e를 참조하면, 제5 포토 마스크 공정은 ITO와 같은 투명전극 소재를 제2 패시베이션층(Pas2) 상에 증착하고 포토리소그래피 공정을 실시한다. 포토리소그래피 공정은 투명전극 소재층 상에 포토레지스트를 도포한 후에, 그 위에 제5 포토 마스크를 정렬하고 노광 및 현상하는 공정을 실시하여 제2 패시베이션층(Pas2) 상에 포토 레지스트 패턴을 형성한다. 제5 포토 마스크 공정은 포토 레지스트 패턴을 통해 투명전극 소재층을 습식 식각하고 스트립 공정을 실시하여 잔류 포토 레지스트 패턴을 제거한다. 그 결과, 공통전극(ITO(Vcom))이 투명전극으로 형성된다.Referring to FIG. 15E, the fifth photo mask process deposits a transparent electrode material such as ITO on the second passivation layer Pas2 and performs a photolithography process. In the photolithography process, after the photoresist is applied on the transparent electrode material layer, a process of aligning, exposing and developing the fifth photo mask is performed thereon to form a photoresist pattern on the second passivation layer Pas2. In the fifth photo mask process, the transparent electrode material layer is wet-etched through the photoresist pattern and a strip process is performed to remove the residual photoresist pattern. As a result, the common electrode ITO (Vcom) is formed as a transparent electrode.
도 15f를 참조하면, 제6 포토 마스크 공정은 질화 실리콘(SiNx)을 공통전극(ITO(Vcom))과 제2 패시베이션층(Pas2) 증착하여 제3 패시베이션층(Pas2)을 형성하고, 포토리소그래피 공정을 실시한다. 포토리소그래피 공정은 제2 패시베이션층(Pas3) 상에 포토레지스트를 도포한 후에, 그 위에 제6 포토 마스크를 정렬하고 노광 및 현상하는 공정을 실시하여 포토레지스트 패턴을 형성한다. 제6 포토 마스크 공정은 포토 레지스트 패턴을 통해 제3 패시베이션층(Pas3)을 건식 식각하고, 스트립 공정을 실시한다. 그 결과, 제3 금속 패턴의 일부를 노출하는 제1 및 제5 콘택홀(C1, C5), 제1 금속 패턴의 일부를 노출하는 제2 및 제4 콘택홀들(C2, C4), 제2 금속 패턴의 일부를 노출하는 제3 콘택홀(C3), 공통전극(ITO(Vcom))의 일부를 노출하는 제6 콘택홀(C6) 등의 콘택홀들이 형성된다. Referring to FIG. 15F, in a sixth photo mask process, a third passivation layer Pas2 is formed by depositing silicon nitride (SiNx) with a common electrode ITO (Vcom) and a second passivation layer Pas2, and a photolithography process. Is carried out. In the photolithography process, after applying the photoresist on the second passivation layer Pas3, the photoresist pattern is formed by aligning, exposing and developing the sixth photo mask thereon. In the sixth photo mask process, the third passivation layer Pas3 is dry-etched through the photoresist pattern and a strip process is performed. As a result, the first and fifth contact holes C1 and C5 exposing a part of the third metal pattern, the second and fourth contact holes C2 and C4 exposing a part of the first metal pattern, and the second Contact holes such as a third contact hole C3 exposing a part of the metal pattern and a sixth contact hole C6 exposing a part of the common electrode ITO (Vcom) are formed.
도 15g를 참조하면, 제7 포토 마스크 공정은 ITO와 같은 투명전극 소재를 제3 패시베이션층(Pas3) 상에 증착하고 포토리소그래피 공정을 실시한다. 포토리소그래피 공정은 투명전극 소재층 상에 포토레지스트를 도포한 후에, 그 위에 제7 포토 마스크를 정렬하고 노광 및 현상하는 공정을 실시하여 제3 패시베이션층(Pas3) 상에 포토 레지스트 패턴을 형성한다. 제7 포토 마스크 공정은 포토 레지스트 패턴을 통해 투명전극 소재층을 습식 식각하고 스트립 공정을 실시하여 잔류 포토 레지스트 패턴을 제거한다. 그 결과, 픽셀, 패드부(GP, DP), 수평 공통 라인(HC) 등에서 투명전극 패턴들(ITO(PIX), ITO1, ITO2, ITO3)이 형성된다. Referring to FIG. 15G, a seventh photo mask process may deposit a transparent electrode material such as ITO on a third passivation layer Pas3 and perform a photolithography process. In the photolithography process, after the photoresist is applied on the transparent electrode material layer, a photoresist pattern is formed on the third passivation layer Pas3 by aligning, exposing and developing the seventh photo mask thereon. In the seventh photo mask process, the transparent electrode material layer is wet-etched through the photoresist pattern and a strip process is performed to remove the residual photoresist pattern. As a result, transparent electrode patterns ITO (PIX), ITO1, ITO2, and ITO3 are formed in the pixel, the pad units GP and DP, and the horizontal common line HC.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the present invention should not be limited to the details described in the detailed description but should be defined by the claims.
PNL : 표시패널 10 : 표시패널 구동회로
12 : 타이밍 콘트롤러 14 : 호스트 시스템
VD : 수직 데이터 라인 VG : 수직 게이트 라인
VC : 수직 공통 라인 HG : 수평 게이트 라인
HC : 수평 공통 라인PNL: Display panel 10: Display panel drive circuit
12: timing controller 14: host system
VD: vertical data line VG: vertical gate line
VC: vertical common line HG: horizontal gate line
HC: horizontal common line
Claims (12)
상기 수직 배선들은 데이터 전압이 공급되는 수직 데이터 라인들, 게이트 펄스가 공급되는 수직 게이트 라인들, 및 공통전압이 공급되는 수직 공통 라인들을 포함하고,
상기 수평 배선들은 상기 수직 게이트 라인들과 연결되어 상기 수직 게이트 라인들을 통해 상기 게이트 펄스를 전달 받는 수평 게이트 라인들을 포함하고,
상기 수직 게이트 라인들과 상기 수평 게이트 라인들은 상기 표시패널의 배젤 영역 내에서 상기 수직 게이트 라인들과 상기 수평 게이트 라인들에 각각 연결된 제1 투명전극 패턴을 통해 서로 연결되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.A display panel in which vertical lines and horizontal lines are formed and including pixels, the display panel comprising:
The vertical lines include vertical data lines supplied with a data voltage, vertical gate lines supplied with a gate pulse, and vertical common lines supplied with a common voltage,
The horizontal lines include horizontal gate lines connected to the vertical gate lines to receive the gate pulse through the vertical gate lines,
The vertical gate lines and the horizontal gate lines are connected to each other through a first transparent electrode pattern connected to the vertical gate lines and the horizontal gate lines in the bezel area of the display panel. Display having a.
상기 수직 게이트 라인들은 상기 수직 데이터 라인들과 상기 수평 게이트 라인들을 따라 꺾어진 'L'자 형태의 금속 패턴으로 형성되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.The method of claim 1,
And the vertical gate lines are formed in a metal pattern having an 'L' shape bent along the vertical data lines and the horizontal gate lines.
상기 수직 게이트 라인들은 상기 수직 데이터 라인들과 상기 수평 게이트 라인들과 중첩되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.The method of claim 2,
And the vertical gate lines overlap the vertical data lines and the horizontal gate lines.
상기 수평 배선들은,
상기 공통전압이 공급되는 수평 공통 라인을 더 포함하는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.The method of claim 1,
The horizontal wires,
And a horizontal common line to which the common voltage is supplied.
상기 수평 공통 라인은 상기 표시패널의 중앙을 지나는 표시 라인들 사이에 형성되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.The method of claim 4, wherein
And the horizontal common line is formed between display lines passing through the center of the display panel.
상기 수평 공통 라인은 상기 수직 공통 라인들과 연결되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치. The method of claim 5,
And the horizontal common line is connected to the vertical common lines.
상기 수평 게이트 라인들, 상기 수평 게이트 라인들에 연결된 TFT의 게이트 전극은 제1 금속 패턴들로 기판 상에 형성되고,
상기 수직 데이터 라인들, 상기 TFT의 소스 전극, 및 상기 TFT의 드레인 전극은 제2 금속 패턴들로 기판 상에 형성되고,
상기 수직 공통 라인들, 상기 수직 게이트 라인들, 및 상기 수평 공통 라인은 제3 금속 패턴들로 기판 상에 형성되고
상기 제1 금속 패턴과 상기 제2 금속 패턴 사이에 제1 절연층이 형성되고,
상기 제2 금속 패턴과 상기 제3 금속 패턴 사이에 제2 절연층이 형성되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치. The method of claim 6,
The horizontal gate lines and a gate electrode of a TFT connected to the horizontal gate lines are formed on a substrate in first metal patterns,
The vertical data lines, the source electrode of the TFT, and the drain electrode of the TFT are formed on a substrate with second metal patterns,
The vertical common lines, the vertical gate lines, and the horizontal common line are formed on a substrate with third metal patterns;
A first insulating layer is formed between the first metal pattern and the second metal pattern,
And a second insulating layer is formed between the second metal pattern and the third metal pattern.
상기 픽셀의 화소전극과 공통전극은 투명전극 소재로 형성되고,
상기 수직 공통 라인들과 상기 수평 공통 라인은 상기 공통전극에 접촉되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치. The method of claim 7, wherein
The pixel electrode and the common electrode of the pixel are formed of a transparent electrode material,
And the vertical common lines and the horizontal common line are in contact with the common electrode.
제1 금속 패턴들로 기판 상에 수평 게이트 라인들을 형성하는 단계;
상기 제1 금속 패턴들을 덮는 제1 절연층을 상기 기판 상에 형성하는 단계;
제2 금속 패턴들로 상기 제1 절연층 상에 수직 데이터 라인들을 형성하는 단계;
상기 제2 금속 패턴들과 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 및
제3 금속 패턴들로 상기 제2 절연층 상에 수직 공통 라인들과 수직 게이트 라인들을 형성하는 단계를 포함하고,
상기 수직 데이터 라인들에 데이터 전압이 공급되고,
상기 수직 게이트 라인들에 게이트 펄스가 공급되고,
상기 수직 공통 라인들에 공통전압이 공급되고,
상기 수평 게이트 라인들은 상기 수직 게이트 라인들을 통해 상기 게이트 펄스를 전달 받고,
상기 수직 게이트 라인들과 상기 수평 게이트 라인들은 상기 표시패널의 배젤 영역 내에서 연결되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치의 제조 방법.In the method of manufacturing a display panel in which vertical lines and horizontal lines are formed and include pixels,
Forming horizontal gate lines on the substrate with first metal patterns;
Forming a first insulating layer on the substrate, the first insulating layer covering the first metal patterns;
Forming vertical data lines on the first insulating layer with second metal patterns;
Forming a second insulating layer on the second metal patterns and the first insulating layer; And
Forming vertical common lines and vertical gate lines on the second insulating layer with third metal patterns,
A data voltage is supplied to the vertical data lines,
A gate pulse is supplied to the vertical gate lines,
A common voltage is supplied to the vertical common lines,
The horizontal gate lines receive the gate pulse through the vertical gate lines,
And the vertical gate lines and the horizontal gate lines are connected in a bezel area of the display panel.
제3 금속 패턴들로 상기 기판 상에 수직 공통 라인들과 수직 게이트 라인들을 형성하는 단계는,
상기 제3 금속 패턴들로 상기 수직 공통 라인들과 상기 수직 게이트 라인들과 동시에 형성하고,
수평 공통 라인은 상기 표시패널의 중앙을 지나는 표시 라인들 사이에 형성되고 상기 수직 공통 라인들과 연결되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치의 제조 방법.The method of claim 9,
Forming vertical common lines and vertical gate lines on the substrate with third metal patterns may include:
Forming the third metal patterns simultaneously with the vertical common lines and the vertical gate lines;
And a horizontal common line is formed between the display lines passing through the center of the display panel and connected to the vertical common lines.
상기 픽셀의 화소전극과 공통전극은 투명전극 소재로 형성되고,
상기 수직 공통 라인들과 상기 수평 공통 라인은 상기 공통전극에 접촉되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치의 제조 방법.The method of claim 10,
The pixel electrode and the common electrode of the pixel are formed of a transparent electrode material,
And the vertical common lines and the horizontal common line are in contact with the common electrode.
상기 수직 공통 라인들은 상기 수직 데이터 라인들과 상기 수평 게이트 라인들과 중첩되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.The method of claim 2,
And the vertical common lines overlap the vertical data lines and the horizontal gate lines.
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