KR101994672B1 - 저장 장치 및 저장 장치의 동작 방법 - Google Patents

저장 장치 및 저장 장치의 동작 방법 Download PDF

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KR101994672B1
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    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Abstract

저장 장치 및 저장 장치의 동작 방법이 제공된다. 상기 저장 장치는 플래시 메모리, 및 상기 플래시 메모리에 제1 비트 데이터와 제2 비트 데이터를 프로그램하되, 상기 제1 비트 데이터가 상기 제2 비트 데이터보다 하위 비트 데이터이고, 상기 제2 비트 데이터를 프로그램할 때에, 상기 제1 비트 데이터를 프로그램하는 태스크가 실행 중인 경우, 상기 제1 비트 데이터를 비백업하고, 상기 제1 비트 데이터를 프로그램하는 태스크가 비실행 중인 경우, 상기 제1 비트 데이터를 백업하는 컨트롤러를 포함한다.

Description

저장 장치 및 저장 장치의 동작 방법{Storage device and operating method thereof}
본 발명은 저장 장치 및 저장 장치의 동작 방법에 관한 것이다.
최근 저장 장치는 다양한 형태로 사용되고 있다. 예를 들어, SD(Secure Digital) 카드, MMC(Multi-Media Card), xD(eXtreme Digital) 카드, CF(Compact Flash) 카드, SM(Smart Media) 카드, 메모리 스틱 등과 같은 메모리 카드(memory card) 형태로 사용될 수 있다. 또한, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 형태로 사용될 수도 있다.
한편, 일반적인 플래시 메모리 저장 장치는, MSB 페이지를 플래시 메모리에 프로그램하기 전, 상기 MSB 페이지와 쌍을 이루는 LSB 페이지를 백업하고, 이후 상기 MSB 페이지를 플래시 메모리에 프로그램한다.
본 발명이 해결하려는 과제는, 데이터의 백업을 최소화할 수 있는 저장 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 데이터의 백업을 최소화할 수 있는 저장 장치의 동작 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 저장 장치의 일 태양은 플래시 메모리, 및 상기 플래시 메모리에 제1 비트 데이터와 제2 비트 데이터를 프로그램하되, 상기 제1 비트 데이터가 상기 제2 비트 데이터보다 하위 비트 데이터이고, 상기 제2 비트 데이터를 프로그램할 때에, 상기 제1 비트 데이터를 프로그램하는 태스크가 실행 중인 경우, 상기 제1 비트 데이터를 비백업하고, 상기 제1 비트 데이터를 프로그램하는 태스크가 비실행 중인 경우, 상기 제1 비트 데이터를 백업하는 컨트롤러를 포함한다.
상기 컨트롤러는 상기 제1 비트 데이터의 트랜잭션 식별자와 상기 제2 비트 데이터의 트랜잭션 식별자가 동일한 경우, 상기 제1 비트 데이터를 프로그램하는 태스크가 실행 중인 것으로 판단할 수 있다.
또한, 상기 트랜잭션 식별자는 트랜잭션에 할당되되, 상기 트랜잭션은 상기 플래시 메모리에 적어도 하나의 데이터를 프로그램하는 적어도 하나의 태스크를 포함할 수 있다.
또한, 상기 트랜잭션에 포함되는 적어도 하나의 태스크는 우선순위가 정해지고, 동시에 처리 가능할 수 있다.
상기 컨트롤러는 상기 제1 비트 데이터를 프로그램하는 태스크의 확인 플래그가 비설정되어 있는 경우, 상기 제1 비트 데이터를 프로그램하는 태스크가 실행 중인 것으로 판단할 수 있다.
또한, 상기 확인 플래그는 상기 제1 비트 데이터를 프로그램하는 태스크가 완료된 경우 설정될 수 있다.
또한, 상기 컨트롤러는 상기 제1 비트 데이터의 시퀀스 넘버가, 상기 제1 비트 데이터를 프로그램하는 태스크의 시작 시퀀스 넘버보다 크지 않은 경우, 상기 제1 비트 데이터를 프로그램하는 태스크가 비실행 중인 것으로 판단할 수 있다.
또한, 상기 컨트롤러는 상기 제1 비트 데이터를 프로그램하는 태스크의 실행이 완료된 경우, 상기 시작 시퀀스 넘버를 갱신하여 저장할 수 있다.
상기 과제를 해결하기 위한 본 발명의 저장 장치의 다른 태양은 플래시 메모리, 및 상기 플래시 메모리에 제1 비트 데이터와 제2 비트 데이터를 프로그램하되, 상기 제1 비트 데이터가 상기 제2 비트 데이터보다 하위 비트 데이터이고, 상기 제1 비트 데이터와 상기 제2 비트 데이터를 동일 트랜잭션 내에서 프로그램할 때, 상기 제1 비트 데이터를 비백업하고, 상기 제1 비트 데이터와 상기 제2 비트 데이터를 다른 트랜잭션 내에서 프로그램할 때, 상기 제1 비트 데이터를 백업하는 컨트롤러를 포함하되, 상기 트랜잭션은 우선순위가 정해진 적어도 하나의 태스크를 포함하고, 상기 적어도 하나의 태스크는 동시에 처리 가능할 수 있다.
상기 컨트롤러는 상기 제1 비트 데이터의 트랜잭션 식별자와 상기 제2 비트 데이터의 트랜잭션 식별자가 동일한 경우, 상기 제1 비트 데이터와 상기 제2 비트 데이터를 동일 트랜잭션 내에서 프로그램하는 것으로 판단할 수 있다.
또한, 상기 트랜잭션에는 고유한 트랜잭션 식별자가 할당되고, 상기 컨트롤러는 상기 제1 비트 데이터의 트랜잭션 식별자를 저장할 수 있다.
상기 컨트롤러는 상기 제1 비트 데이터의 트랜잭션 식별자와 상기 제2 비트 데이터의 트랜잭션 식별자가 다른 경우, 상기 제1 비트 데이터와 상기 제2 비트 데이터를 다른 트랜잭션 내에서 프로그램하는 것으로 판단할 수 있다.
또한, 상기 트랜잭션에는 고유한 트랜잭션 식별자가 할당되고, 상기 컨트롤러는 상기 제1 비트 데이터의 트랜잭션 식별자를 저장할 수 있다.
상기 컨트롤러는 상기 적어도 하나의 태스크를 포함하는 상기 트랜잭션이 완료된 경우, 호스트에 완료 신호를 전송할 수 있다.
상기 트랜잭션의 크기는 상기 플래시 메모리의 채널, 웨이, 또는 슈퍼 블록 중 적어도 하나에 따라 결정될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 호스트의 예시적 구성을 설명하기 위한 블록도이다.
도 3은 도 1에 도시된 컨트롤러의 예시적 구성을 설명하기 위한 블록도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 시스템의 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 9 내지 도 12는 도 8의 동작 방법에 따라 프로그램되는 플래시 메모리를 설명하기 위한 도면이다.
도 13은 본 발명의 다른 일 실시예에 따른 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 14 내지 도 23은 도 13의 동작 방법에 따라 프로그램되는 플래시 메모리를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
예컨대, 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 "전송 또는 출력"하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 "전송 또는 출력"할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 "전송 또는 출력"할 수 있음을 의미한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
각 블록은 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또한, 몇 가지 대체 실행 예들에서는 블록들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 시스템을 설명하기 위한 블록도이다. 도 2는 도 1에 도시된 호스트의 예시적 구성을 설명하기 위한 블록도이다. 도 3은 도 1에 컨트롤러된 호스트의 예시적 구성을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 시스템(1)은 호스트(host; 100)와 저장 장치(200)를 포함한다.
저장 장치(200)는 데이터를 저장하는 플래시 메모리(flash memory; 220)와, 플래시 메모리(220)를 제어하는 컨트롤러(controller; 210)를 포함할 수 있다.
컨트롤러(210)는 호스트(100) 및 플래시 메모리(220)에 연결된다. 컨트롤러(210)는 호스트(100)의 커맨드(command)에 응답하여, 플래시 메모리(220)를 억세스하도록 구성된다. 예를 들어, 컨트롤러(210)는 플래시 메모리(220)의 리드(read), 라이트(write), 이레이즈(erase), 또는 백그라운드(background) 동작을 제어하도록 구성된다. 컨트롤러(210)는 플래시 메모리(220) 및 호스트(100) 사이에 인터페이스를 제공하도록 구성된다.
컨트롤러(210)는 플래시 메모리(220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
플래시 메모리(220)는 적어도 하나의 메모리 셀(미도시)을 포함한다. 플래시 메모리(220)는 하나의 메모리 셀에 다수의 비트 데이터를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell) 플래시 메모리일 수 있다. 플래시 메모리(220)는 예를 들어, 낸드(NAND) 플래시 메모리 또는 노어(NOR) 플래시 메모리를 포함한다.
하나의 메모리 셀에는 제1 비트 데이터와 제2 비트 데이터가 프로그램될 수 있다. 얘를 들어, 제1 비트 데이터는 하위 비트(LSB; Least Significant Bit) 데이터이고, 제2 비트 데이터는 상위 비트(MSB; Most Signiricant Bit) 데이터일 수 있다. 메모리 셀은 문턱 전압 분포에 따라 4개의 상태(11, 01, 10, 11) 중 어느 하나를 갖도록 프로그램된다. 본 발명의 일 실시예에 따른 시스템(1)에서는, 설명의 편의를 위해 하나의 메모리 셀이 2개의 비트 값을 갖는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니고, 3개 이상의 비트 값을 가질 수도 있다.
메모리 셀은 하나의 워드 라인(word line)을 공유하는 하위 비트 페이지(LSB page)와 상위 비트 페이지(MSB page)로 구성될 수 있다. 플래시 메모리(220)는 페이지 단위로 라이트(write), 리드(read) 동작 등을 수행할 수 있다. 플래시 메모리(220)는 메모리 셀에 하위 비트 페이지를 먼저 프로그램하고, 하위 비트 페이지가 프로그램된 메모리 셀에 상위 비트 페이지를 프로그램한다.
도 2를 참조하면, 예시적으로, 호스트(100)는 호스트 프로세서(host processor; 110), 인터페이스 모듈(interface module; 120)을 포함할 수 있다. 또는, 호스트(100)는 도시하지 않은 RAM, ROM, 기타 구성요소 등을 더 포함할 수 있다.
호스트 프로세서(110)는 호스트(100)의 제반 동작을 제어한다. 호스트 프로세서(110)는 어플리케이션(application) 등의 요청에 응답하여, 저장 장치(200)에 라이트(write) 커맨드, 리드(read) 커맨드, 이레이즈(erase) 커맨드 등을 전송할 수 있다. 호스트 프로세서(110)는 저장 장치(200)에 라이트(write) 대상인 데이터를 전송할 수 있다.
인터페이스 모듈(120)은 저장 장치(200)의 호스트 인터페이스(211)와 통신하기 위한 용도로 사용된다. 호스트(100)는 예를 들어, USB(Universal Serial Bus) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(저장 장치)와 통신하도록 구성된다.
도 3을 참조하면, 예시적으로, 컨트롤러(210)는 프로세서(processor; 213), 호스트 인터페이스(host interface; 211), 캐시 버퍼(cache buffer; 212), 메모리 인터페이스(memory interface214)를 포함할 수 있다.
호스트 인터페이스(211)는 호스트(100) 및 컨트롤러(210) 사이의 데이터/커맨드 등의 교환을 수행하기 위한 프로토콜을 포함한다. 컨트롤러(210)는 예를 들어, USB 프로토콜, MMC 프로토콜, PCI 프로토콜, PCI-E 프로토콜, ATA 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI 프로토콜, ESDI 프로토콜, 그리고 IDE 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.
메모리 인터페이스(214)는 플래시 메모리(220)와 인터페이싱한다. 메모리 인터페이스(214)는 예를 들어, 낸드(NAND) 인터페이스 또는 노어(NOR) 인터페이스를 포함한다.
캐시 버퍼(212)는 프로세서(120)의 동작 메모리, 플래시 메모리(220) 및 호스트(100) 사이의 캐시 메모리, 플래시 메모리(220) 및 호스트(100) 사이의 버퍼 메모리 중 적어도 하나로서 사용될 수 있다. 캐시 버퍼(212)는 플래시 메모리(220)에 라이트(write)할 데이터 또는 플래시 메모리(220)로부터 리드(read)된 데이터를 임시 저장할 수 있다. 캐시 버퍼(212)는 이하에서 설명할 페이지의 트랜잭션 식별자(tranction ID) 등을 저장할 수도 있다.
프로세서(213)는 컨트롤러(210)의 제반 동작을 제어한다.
한편, 도시하지 않았으나, 컨트롤러(210)는 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 플래시 메모리(220)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.
이하에서는 도 4 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 시스템의 동작을 설명하기로 한다. 도 4 내지 도 7은 본 발명의 일 실시예에 따른 시스템의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 호스트(100)는 파일 시스템(file system; 130)을 포함하는 소프트웨어 계층을 가지고, 파일 시스템(130)은 호스트 프로세서(110)에 의해 구동될 수 있다. 컨트롤러(210)는 플래시 변환 계층(FTL/TCQ; 215)을 포함하는 소프트웨어 계층을 가지고, 플래시 변환 계층(215)은 컨트롤러(210)에 의해 구동될 수 있다.
파일 시스템(130)은 어플리케이션 등으로부터 라이트(write) 요청을 받고, 라이트(write) 대상인 데이터와 섹터 주소를 플래시 변환 계층(215)으로 전송한다. 파일 시스템(130)은 다수의 태스크(task; 10~30)를 플래시 변환 계층(215)으로 전송할 수 있다. 여기서, 태스크는 호스트(100)의 커맨드에 따라, 플래시 메모리(220)를 억세스하는 작업의 단위를 나타낸다. 플래시 메모리(220)에 라이트(write)할 다수의 데이터는 적어도 하나의 태스크로 그루핑(grouping)될 수 있다. 파일 시스템(130)은 각 태스크(10~30)에 우선순위를 부여하고, 우선순위에 대응되는 태그(A, B, C 등)를 할당하여 각 태스크(10~30)를 구별할 수 있다.
플래시 변환 계층(215)은 파일 시스템(130)으로부터 전송된 다수의 태스크(10~30)를 플래시 메모리(220)에 전송하지 않고, 캐시 버퍼(212) 등에 임시 저장한다.
도 5를 참조하면, 플래시 변환 계층(215)의 TCQ(Task Command Queue)에는 각 태스크(10~30)가 정렬된다. TCQ에 정렬된 각 태스크(10~30)는 컨트롤러(210)에 의해 새로운 우선순위를 부여받을 수 있으나, 본 발명의 일 실시예에서는 설명의 편의를 위하여, 파일 시스템(130)에 의해 할당된 우선순위를 유지하는 것으로 설명하기로 한다.
TCQ에 정렬된 각 태스크(10~30)는 우선순위에 따라 이전 태스크가 완료되어야 다음 태스크가 실행될 수 있다. 또한, 몇몇 태스크는 동일한 우선순위에 따라 동시에 처리될 수도 있다. 본 발명의 일 실시예에 따른 시스템(1)에서는 이하에서 설명하는 바와 같이, 동시에 처리될 수 있는 몇몇 태스크를 하나의 트랜잭션(tranction)으로 결정하고, 고유한 트랜잭션 식별자(tranction ID)를 할당한다.
도 6을 참조하면, 플래시 변환 계층(215)은 라이트(write) 대상인 데이터와 페이지 주소를 플래시 메모리(220)로 전송한다.
플래시 변환 계층(215)은 파일 시스템(130)으로부터 전송된 논리 주소인 섹터 주소를, 플래시 메모리(220)의 물리 주소인 페이지 주소로 변환하여 전송한다. 섹터 주소와 페이지 주소 간의 매핑 정보는 캐시 버퍼(212) 또는 플래시 메모리(220) 등에 저장될 수 있다.
플래시 변환 계층(215)은 우선순위에 따라 각 태스크(10~30)를 전송하거나, 우선순위에 관계 없이 동시에 전송할 수도 있다.
도 7을 참조하면, 플래시 변환 계층(215)은 트랜잭션에 포함되는 다수의 태스크(10~30)의 수행이 완료된 후, 즉, 라이트(write) 대상인 다수의 데이터가 플래시 메모리(220)에 모두 프로그램 된 후, 파일 시스템(130)에 완료 신호(Complete)를 전송한다. 플래시 변환 계층(215)은 각 태스크 마다 완료 신호(Complete)를 전송할 수도 있다.
본 발명의 일 실시예에 따른 시스템(1)에서는, 플래시 메모리(220)에 데이터를 라이트(write)하면서, 상술한 바와 같이 하위 비트 페이지를 먼저 프로그램하고, 하위 비트 페이지가 프로그램된 메모리 셀에 상위 비트 페이지를 프로그램한다.
상위 비트 페이지를 프로그램하는 과정에서, 상위 비트 페이지와 쌍을 이루는(paired) 하위 비트 페이지의 상태 변화가 수반되기 때문에, SPO(Sudden Power Off) 등이 발생하는 경우, 이미 프로그램된 하위 비트 페이지가 손상될 수 있다.
이를 해결하기 위해, 일반적인 플래시 메모리 저장 장치는 상위 비트 페이지를 프로그램하기 전에, 상위 비트 페이지와 쌍을 이루는 하위 비트 페이지를 백업하고, 이 후 상위 비트 페이지를 프로그램한다. 이와 같이 모든 하위 비트 페이지를 백업하는 경우 플래시 메모리 저장 장치의 성능이 저하될 수 있다.
본 발명의 일 실시예에 따른 시스템(1)에서는, 컨트롤러(210)가 몇몇 태스크를 하나의 트랜잭션으로 결정한다. 트랜잭션은 다수의 태스크를 동시에 처리할 수 있는 작업의 단위를 나타낸다. 상술한 바와 같이, TCQ에서 몇몇 태스크는 동시에 처리 가능하므로, 컨트롤러(210)는 TCQ에서 동시에 처리될 수 있는 몇몇 태스크를 포함하도록 트랜잭션을 결정한다.
컨트롤러(210)는, 동일 트랜잭션 내에서 하위 비트 페이지와 상위 비트 페이지를 프로그램하는 경우에는, 하위 비트 페이지를 백업하지 않는다. 이 경우, 상위 비트 페이지를 프로그램할 때, 하위 비트 페이지를 프로그램하는 태스크가 실행 중이기 때문에, 하위 비트 페이지를 백업하지 않아도 무방하다.
그리고, 컨트롤러(210)는, 다른 트랜잭션 내에서 하위 비트 페이지와 상위 비트 페이지를 프로그램하는 경우에는, 하위 비트 페이지를 백업한다. 이 경우, 상위 비트 페이지를 프로그램할 때, 하위 비트 페이지를 프로그램하는 태스크가 비실행중이기 때문에, 하위 비트 페이지를 백업하여야 한다.
트랜잭션의 범위를 판단하기 위해서, 컨트롤러(210)는 하위 비트 페이지의 트랜잭션 식별자와 상위 비트 페이지의 트랜잭션 식별자를 비교할 수 있다. 이를 위해, 각 트랜잭션마다 고유의 트랜잭션 식별자가 할당된다.
플래시 메모리(220)에 프로그램되는 각 페이지의 트랜잭션 식별자가 캐시 버퍼(212) 또는 플래시 메모리(220)에 저장될 수 있다. 예를 들어, 캐시 버퍼(212)에는 하위 비트 페이지의 트랜잭션 식별자가 저장될 수 있다.
컨트롤러(210)는 현재 트랜잭션 내에서 상위 비트 페이지를 프로그램할 때, 하위 비트 페이지의 트랜잭션 식별자와 상위 비트 페이지의 트랜잭션 식별자가 동일한 경우, 하위 비트 페이지와 상위 비트 페이지를 동일 트랜잭션 내에서 프로그램하는 것으로 판단하고, 현재 트랜잭션 내에서 하위 비트 페이지를 비백업한다.
컨트롤러(210)는, 이와 반대로, 하위 비트 페이지의 트랜잭션 식별자와 상위 비트 페이지의 트랜잭션 식별자가 다른 경우, 하위 비트 페이지와 상위 비트 페이지를 다른 트랜잭션 내에서 프로그램하는 것으로 판단하고, 현재 트랜잭션 내에서 하위 비트 페이지를 백업한다.
컨트롤러(210)는 트랜잭션의 최소 크기를 산출하고, 이를 이용하여 하나의 트랜잭션으로 그루핑되는 태스크의 개수를 결정할 수 있다. 예를 들어, 컨트롤러(210)는 플래시 메모리(220)의 채널(channel), 웨이(way), 또는 슈퍼 블록(super block) 등의 크기에 따라, 트랜잭션의 최소 크기를 결정할 수 있다.
본 발명의 일 실시예에 따른 시스템(1)에 의하면, 하위 비트 페이지의 백업을 최소화하고 저장 장치의 성능을 향상시킬 수 있다.
다시, 도 1을 참조하면, 컨트롤러(210) 및 플래시 메모리(220)는 하나의 저장 장치(200)로 집적될 수도 있다. 예시적으로, 컨트롤러(210) 및 플래시 메모리(220)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(210) 및 플래시 메모리(220)는 하나의 반도체 장치로 집적되어 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS), PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱 등과 같은 메모리 카드로 구성될 수 있다.
다른 예로서, 컨트롤러(210) 및 플래시 메모리(220)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성될 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다.
한편, 시스템(1)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
한편, 예시적으로, 플래시 메모리(220), 저장 장치(200), 또는 시스템(1)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 플래시 메모리(220), 저장 장치(200), 또는 시스템(1)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이하에서는 도 8을 참조하여 본 발명의 일 실시예에 따른 시스템의 동작 방법을 설명하기로 한다. 도 8은 본 발명의 일 실시예에 따른 시스템의 동작 방법을 설명하기 위한 흐름도이다.
먼저, 컨트롤러는 현재 트랜잭션에서, 플래시 메모리(220)에 프로그램하는 페이지에 현재 트랜잭션의 트랜잭션 식별자(TR ID)를 할당한다(S310).
이어서, 컨트롤러(210)는 플래시 메모리(220)에 프로그램할 데이터가 상위 비트 페이지인지 판단한다(S320).
이어서, 컨트롤러(210)는, 플래시 메모리(220)에 프로그램할 데이터가 상위 비트 페이지인 경우, 상위 비트 페이지의 트랜잭션 식별자와 쌍을 이루는(paired) 하위 비트 페이지의 트랜잭션 식별자가 동일한지 판단한다(S330).
이어서, 컨트롤러(210)는, 상위 비트 페이지의 트랜잭션 식별자와 하위 비트 페이지의 트랜잭션 식별자가 다른 경우, 하위 비트 페이지를 백업한다(S340). 한편, 컨트롤러(210)는, 상위 비트 페이지의 트랜잭션 식별자와 하위 비트 페이지의 트랜잭션 식별자가 동일한 경우, 하위 비트 페이지를 백업하지 않는다.
이어서, 컨트롤러(210)는 플래시 메모리(220)에 상위 비트 페이지를 프로그램한다(S350). 한편, 컨트롤러(210)는, 플래시 메모리(220)에 프로그램할 데이터가 하위 비트 페이지인 경우, 플래시 메모리(220)에 하위 비트 페이지를 프로그램한다(S360). 상술한 바와 같이, 상위 비트 페이지와 쌍을 이루는(paired) 하위 비트 페이지가 먼저 프로그램되는 것이 일반적이다.
이어서, 컨트롤러(210)는 현재 트랜잭션(current transaction)이 종료되는지 판단한다(S370).
이어서, 컨트롤러(210)는, 현재 트랜잭션이 종료된 경우, 라이트(write) 동작을 종료한다. 컨트롤러(210)는 현재 트랜잭션이 종료되지 않은 경우, S310 단계부터 반복한다.
이하에서는 도 8의 동작 방법에 따라 프로그램되는 플래시 메모리를 설명하기로 한다. 도 9 내지 도 12는 도 8의 동작 방법에 따라 프로그램되는 플래시 메모리를 설명하기 위한 도면이다.
도 9를 참조하면, TCQ(215)에는 제1 태스크(10), 제2 태스크(20), 제3 태스크(30)가 정렬된다. 예를 들어, 제1 태스크(10)의 크기는 256KByte, 제2 태스크(20)의 크기는 256KByte, 제3 태스크(30)의 크기는 128KByte일 수 있다. 본 발명의 일 실시예에서, 트랜잭션의 크기는 512KByte라고 가정하자. 이에 따라, 동시에 처리될 수 있는 제1 태스크(10)와 제2 태스크(20)가 제1 트랜잭션으로 결정되고, 제1 트랜잭션에는 “TR 1”의 트랜잭션 식별자가 할당된다.
여기서, 호스트(100)는 1차적으로 제1 태스크(10), 제2 태스크(20)의 데이터를 저장 장치(200)에 전송하고, 제1 태스크(10), 제2 태스크(20)가 제1 트랜잭션을 이루어 플래시 메모리(220)에 프로그램될 수 있다.
도 10을 참조하면, 플래시 메모리(220)는 하위 비트 페이지와 상위 비트 페이지가 프로그램되는 제1 블록과, 하위 비트 페이지가 백업되는 제2 블록을 포함한다. 예를 들어, 제1 블록은 사용자 블록(user block)이고, 제2 블록은 백업 블록(backup block)일 수 있다. 플래시 메모리(220)의 각 페이지의 크기는 예를 들어 32KByte일 수 있다.
제1 태스크(10), 제2 태스크(20)가 수행됨에 따라, 플래시 메모리(220)의 하위 비트 페이지와 상위 비트 페이지가 프로그램된다. 플래시 메모리(220)에 프로그램되는 각 페이지의 트랜잭션 식별자가 캐시 버퍼(212) 등에 함께 저장될 수 있다.
도 10에서, 컨트롤러(210)는 제1 트랜잭션 내에서 4 개의 상위 비트 페이지를 프로그램하지만, 상위 비트 페이지의 트랜잭션 식별자와, 쌍을 이루는(paired) 하위 비트 페이지와 트랜잭션 식별자가 “TR1”으로 동일하기 때문에, 하위 비트 페이지를 백업 블록(backup block)에 백업하지 않는다. 상위 비트 페이지와 하위 비트 페이지가 동일 트랜잭션 내에서 프로그램되어, 상위 비트 페이지를 프로그램할 때, 하위 비트 페이지를 프로그램하는 태스크가 실행 중이기 때문이다.
도 11을 참조하면, TCQ(215)에는 제1 태스크(10), 제2 태스크(20)가 완료되어, 제3 태스크(30)만이 정렬된다. 이에 따라, 제3 태스크(30)만으로 제2 트랜잭션으로 결정되고, 제2 트랜잭션에는 “TR 2”의 트랜잭션 식별자가 할당된다.
여기서, 호스트(100)는 2차적으로 제3 태스크(30)의 데이터를 저장 장치(200)에 전송하고, 제3 태스크(30)가 제2 트랜잭션을 이루어 플래시 메모리(220)에 프로그램될 수 있다.
도 12를 참조하면, 제3 태스크(30)가 수행됨에 따라, 플래시 메모리(220)의 하위 비트 페이지와 상위 비트 페이지가 프로그램된다.
도 12에서, 컨트롤러(210)는 제2 트랜잭션 내에서 4 개의 상위 비트 페이지를 프로그램하고, 상위 비트 페이지의 트랜잭션 식별자는 “TR2”이고, 쌍을 이루는 하위 비트 페이지의 트랜잭션 식별자는 “TR1”으로 다르기 때문에, 하위 비트 페이지를 백업 블록(backup block)에 백업한다. 상위 비트 페이지와 하위 비트 페이지가 다른 트랜잭션 내에서 프로그램되어, 상위 비트 페이지를 프로그램할 때, 하위 비트 페이지를 프로그램하는 태스크가 비실행 중이기 때문이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다른 일 실시예를 상세하게 설명하기로 한다. 설명의 편의를 위하여, 본 발명의 일 실시예에 따른 시스템(1)과 차이점을 중점으로 설명하기로 한다.
본 발명의 다른 일 실시예에 따른 시스템에서는 상위 비트 페이지를 프로그램할 때, 하위 비트 페이지를 프로그램하는 태스크가 실행 중인지 판단하기 위해서, 확인 플래그(last confirm flag)를 이용한다. 컨트롤러(210)는 각 태스크가 완료된 경우, 각 태스크의 확인 플래그(last confirm flag)를 설정한다. 태스크가 완료되기 전에는 확인 플래그(last confirm flag)는 비설정된다.
컨트롤러(210)는 상위 비트 페이지를 프로그램할 때, 쌍을 이루는(paired) 하위 비트 페이지를 프로그램하는 태스크의 확인 플래그(last confirm flag)가 비설정되어 있는 경우, 하위 비트 페이지를 프로그램하는 태스크가 실행중인 것으로 판단하고, 하위 비트 페이지를 비백업한다.
컨트롤러(210)는, 이와 반대로, 쌍을 이루는 하위 비트 페이지를 프로그램하는 태스크의 확인 플래그(last confirm flag)가 설정되어 있는 경우, 하위 비트 페이지를 프로그램하는 태스크가 비실행중인 것으로 판단하고, 하위 비트 페이지를 백업한다.
한편, 태스크의 태그(A, B, C 등)는 순환되어 사용되기 때문에, 컨트롤러(210)는 하위 비트 페이지를 프로그램하는 태스크가 아닌, 다른 태스크의 확인 플래그(last confirm flag)를 통해 잘못 판단할 수 있다.
이를 해결하기 위해, 컨트롤러(210)는 하위 비트 페이지의 시퀀스 넘버와 시작 시퀀스 넘버(start sequence number)를 추가적으로 비교할 수 있다.
시퀀스 넘버는 플래시 메모리(220)에 프로그램되는 페이지의 메타 데이타(meta data)이다. 후술하는 바와 같이, 시퀀스 넘버는 플래시 메모리(220)에 프로그램되는 페이지에, 제1 채널(Ch 0)의 제1 웨이(way 0), 제2 채널(Ch 1)의 제1 웨이(way 0), 제1 채널(Ch 0)의 제2 웨이(way 1), 제2 채널(Ch 1)의 제2 웨이(way 1)의 순서로 할당된다. 각 페이지의 시퀀스 넘버는 캐시 버퍼(212) 또는 플래시 메모리(220)에 저장될 수 있다.
시작 시퀀스 넘버(start sequence number)는 예를 들어, 각 태스크에서 최초 프로그램되는 페이지의 시퀀스 넘버일 수 있다. 시작 시퀀스 넘버(start sequence number)의 디폴트(default) 값 또는 초기 값은 100으로 저장될 수 있다.
컨트롤러(210)는 상위 비트 페이지를 프로그램할 때, 쌍을 이루는(paired) 하위 비트 페이지의 시퀀스 넘버가, 상기 하위 비트 페이지를 프로그램하는 태스크의 시작 시퀀스 넘버(start sequence number)보다 큰 경우, 하위 비트 페이지를 프로그램하는 태스크가 실행 중인 것으로 판단할 수 있다.
컨트롤러(210)는, 이와 반대로, 쌍을 이루는(paired) 하위 비트 페이지의 시퀀스 넘버가, 상기 하위 비트 페이지를 프로그램하는 태스크의 시작 시퀀스 넘버(start sequence number)보다 크지 않은 경우, 하위 비트 페이지를 프로그램하는 태스크가 비실행 중인 것으로 판단할 수 있다.
본 발명의 다른 일 실시예에 따른 시스템에 의하면, 하위 비트 페이지의 백업을 최소화하고 저장 장치의 성능을 향상시킬 수 있다.
이하에서는 도 13을 참조하여 본 발명의 다른 일 실시예에 따른 시스템의 동작 방법을 설명하기로 한다. 도 13은 본 발명의 다른 일 실시예에 따른 시스템의 동작 방법을 설명하기 위한 흐름도이다.
먼저, 컨트롤러(210)는 현재 태스크에서, 플래시 메모리(220)에 프로그램할 데이터가 상위 비트 페이지인지 판단한다(S410).
이어서, 컨트롤러(210)는, 플래시 메모리(220)에 프로그램할 데이터가 상위 비트 페이지인 경우, 쌍을 이루는 하위 비트 페이지의 확인 플래그(last confirm flag)가 설정되어 있는지 판단한다(S420).
이어서, 컨트롤러(210)는, 하위 비트 페이지의 확인 플래그(last confirm flag)가 비설정된 경우, 하위 비트 페이지의 시퀀스 넘버가 시작 시퀀스 넘버(start sequence number)보다 작은지 판단한다(S430). 한편, 컨트롤러(210)는 하위 비트 페이지의 확인 플래그(last confirm flag)가 설정된 경우에는 하위 비트 페이지의 시퀀스 넘버와 시작 시퀀스 넘버(start sequence number)를 비교하지 않는다.
이어서, 컨트롤러(210)는 하위 비트 페이지의 시퀀스 넘버가 시작 시퀀스 넘버(start sequence number)보다 작은 경우 하위 비트 페이지를 백업한다(S450). 한편, 컨트롤러(210)는 하위 비트 페이지의 시퀀스 넘버가 시작 시퀀스 넘버(start sequence number)보다 작지 않은 경우, 하위 비트 페이지를 백업하지 않고, 후술하는 스킵 카운트(backup skip count)를 증가시킨다(S460).
이어서, 컨트롤러(210)는 상위 비트 페이지를 프로그램한다(S470). 한편, 컨트롤러(210)는, 플래시 메모리(220)에 프로그램할 데이터가 하위 비트 페이지인 경우, 플래시 메모리(220)에 하위 비트 페이지를 프로그램한다(S480). 상술한 바와 같이, 상위 비트 페이지와 쌍을 이루는(paired) 하위 비트 페이지가 먼저 프로그램되는 것이 일반적이다.
이어서, 컨트롤러(210)는 현재 태스크가 종료되는지 판단한다(S490).
이어서, 컨트롤러(210)는, 현재 태스크가 종료된 경우, 현재 태스크의 시작 시퀀스 넘버(start sequence number)를 최신 시퀀스 넘버로 갱신하여 저장한다(S500). 여기서, 최신 시퀀스 넘버는, 현재 태스크에서 플래시 메모리(220)에 프로그램한 페이지의 시퀀스 넘버 중 가장 큰 값을 나타낸다. 이어서, 컨트롤러(210)는 현재 태스크의 확인 플래그(last confirm flag)를 설정한다(S510).
한편, 컨트롤러(210)는, 현재 태스크가 종료되지 않은 경우, S410의 단계부터 반복한다.
이하에서는 도 13의 동작 방법에 따라 프로그램되는 플래시 메모리를 설명하기로 한다. 도 14 내지 도 23은 도 13의 동작 방법에 따라 프로그램되는 플래시 메모리를 설명하기 위한 도면이다.
도 14를 참조하면, TCQ(215)에는 제1 태스크(10), 제2 태스크(20)이 정렬된다. 예를 들어, 제1 태스크(10)의 크기는 160KByte이고, 제2 태스크(20)의 크기는 192KByte일 수 있다.
여기서, 호스트(100)는 제1 태스크(10), 제2 태스크(20)의 데이터를 저장 장치(200)에 전송하고, 제1 태스크(10), 제2 태스크(20)가 플래시 메모리(220)에 프로그램될 수 있다.
도 15를 참조하면, 각 태스크에 관한 정보 테이블은 태그(A, B), 스킵 카운트(backup skip count), 확인 플래그(last confirm flag), 시작 시퀀스 넘버(start sequence number) 등의 항목을 포함한다. 상기 정보 테이블은 캐시 버퍼(212) 등에 저장될 수 있다. 스킵 카운트(backup skip count)는 0으로 초기화되고, 확인 플래그(last confirm flag)의 디폴트(default) 값은 “1”로 설정된다. 시작 시퀀스 넘버(start sequence number)의 초기값은 예를 들어 100일 수 있다.
도 16을 참조하면, 제1 태스크(10), 제2 태스크(20)가 수행됨에 따라, 플래시 메모리(220)의 하위 비트 페이지가 프로그램된다. 제1 태스크(10)에 따른 하위 비트 페이지(시퀀스 넘버가 201~204인 페이지)와 제2 태스크(20)에 따른 하위 비트 페이지(시퀀스 넘버가 205~208인 페이지)가 플래시 메모리(220)의 사용자 블록(user block)에 프로그램될 수 있다.
도 17에 도시된 바와 같이, 제1 태스크(10), 제2 태스크(20)가 시작됨에 따라, 컨트롤러(210)는 정보 테이블의 확인 플래그(last confirm flag)를 “0”으로 비설정한다. 제1 태스크(10)의 시작 시퀀스 넘버(start sequence number)는 201로, 제2 태스크(20)의 시작 시퀀스 넘버(start sequence number)는 205로 저장된다.
도 18을 참조하면, 제1 태스크(10), 제2 태스크(20)가 계속 수행됨에 따라, 플래시 메모리(220)의 상위 비트 페이지가 프로그램된다. 제1 태스크(10)에 따른 상위 비트 페이지(시퀀스 넘버가 209, 211인 페이지)와 제2 태스크(20)에 따른 상위 비트 페이지(시퀀스 넘버가 210인 페이지)가 플래시 메모리(220)의 사용자 블록에 프로그램될 수 있다.
이 때, 쌍을 이루는(paired) 하위 비트 페이지를 프로그램한 제1 태스크의 확인 플래그(last confirm flag)가 “0”으로 비설정되어있고, 하위 비트 페이지의 시퀀스 넘버가 201~203으로 시작 시퀀스 넘버(start sequence number) 201보다 작지 않으므로, 컨트롤러(210)는 하위 비트 페이지를 백업하지 않는다. 컨트롤러(210)는 상위 비트 페이지와 관련하여, 백업하지 않은 하위 비트 페이지의 정보를 저장한다. 컨트롤러(210)는 정보 테이블의 하위 비트 페이지를 프로그램한 태스크의, 스킵 카운트(backup skip count)를 백업하지 않은 회수에 비례하여 증가시킨다
도 19에 도시된 바와 같이, 상위 비트 페이지를 프로그램하면서, 시퀀스 넘버가 201~203인 페이지를 백업하지 않았으므로, 컨트롤러(210)는 제1 태스크(10)의 스킵 카운트(backup skip count)를 “3”으로 증가시켜 저장한다.
도 20을 참조하면, Done Queue(216)에는 TCQ(215)에서 처리된 페이지의 정보가 정렬된다. 도 20에 도시된 바와 같이, “B-5” 페이지의 프로그램이 먼저 요청되더라도, “A-5” 페이지의 프로그램이 먼저 완료될 수 있다.
제1 태스크(10)에서 “A-5” 페이지의 최종 프로그램이 완료되더라도, 컨트롤러(210)는 호스트(100)에 완료 신호를 전송하지 않고 대기(wait)시킨다. 제1 태스크(10)에서 백업하지 않은 하위 비트 페이지와 쌍을 이루는 상위 비트 페이지를 프로그램하는 제2 태스크(20)가 완료되지 않았기 때문이다. 이를 위해, 컨트롤러(210)는 제1 태스크(10)의 스킵 카운트(backup skip count)가 “0”인지 확인하고, “0”인 경우에만 호스트(100)에 완료 신호를 전송한다.
컨트롤러(210)는 Done Queue(216)에서 “A-5” 페이지를 대기시키고, “B-5”, “B-6” 페이지를 먼저 출력(dequeue)한다. 도 21에 도시된 바와 같이, 컨트롤러(210)는, Done Queue(216)에서 출력된 “B-5”, “B-6” 페이지와 관련하여, 하위 비트 페이지를 백업하지 않은 제1 태스크(10)의 스킵 카운트(backup skip count)를 “1”로 감소시킨다. 컨트롤러(210)는 호스트(100)에 제2 태스크(20)의 완료 신호를 전송할 수 있다. 제2 태스크(20)가 완료됨에 따라, 컨트롤러(210)는 정보 테이블의 제2 태스크(20)의 확인 플래그(last confirm flag)를 “1”로 설정한다. 그리고, 컨트롤러(210)는 제2 태스크(10)의 시작 시퀀스 넘버(start sequence number)를 최신 시퀀스 넘버인 211로 갱신하여 저장한다.
도 22를 참조하면, 컨트롤러(210)는 Done Queue(216)에서 “A-5” 페이지를 출력(dequeue)하고, 도 23에 도시된 바와 같이, 컨트롤러(210)는, Done Queue(216)에서 출력된 “A-5” 페이지와 관련하여, 하위 비트 페이지를 백업하지 않은 제1 태스크(10)의 스킵 카운트(backup skip count)를 “0”으로 감소시킨다. 컨트롤러(210)는 제1 태스크(10)의 스킵 카운트(backup skip count)가 “0”이므로, 호스트(100)에 제1 태스크(10)의 완료 신호를 전송할 수 있다.
제1 태스크(10)가 완료됨에 따라, 컨트롤러(210)는 정보 테이블의 제1 태스크(10)의 확인 플래그(last confirm flag)를 “1”로 설정한다. 그리고, 컨트롤러(210)는 제1 태스크(10)의 시작 시퀀스 넘버(start sequence number)를 최신 시퀀스 넘버인 210으로 갱신하여 저장한다.
본 발명의 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 컴퓨터로 읽을 수 있는 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 커플링되며, 그 프로세서는 기록 매체로부터 정보를 판독할 수 있고 기록 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 저장 매체는 사용자 단말기 내에 개별 컴포넌트로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 호스트 110: 호스트 프로세서
120: 인터페이스 모듈 200: 저장 장치
210: 컨트롤러 211: 호스트 인터페이스
212: 캐시 버퍼 213: 프로세서
214: 메모리 인터페이스 220: 플래시 메모리

Claims (10)

  1. 플래시 메모리; 및
    상기 플래시 메모리에 제1 비트 데이터와 제2 비트 데이터를 프로그램하되, 상기 제1 비트 데이터가 상기 제2 비트 데이터보다 하위 비트 데이터이고,
    상기 제2 비트 데이터를 프로그램할 때에, 상기 제1 비트 데이터를 프로그램하는 태스크가 실행 중인 경우, 상기 제1 비트 데이터를 비백업하고,
    상기 제1 비트 데이터를 프로그램하는 태스크가 비실행 중인 경우, 상기 제1 비트 데이터를 백업하는 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 제1 비트 데이터의 시퀀스 넘버가, 상기 제1 비트 데이터를 프로그램하는 태스크의 시작 시퀀스 넘버보다 크지 않은 경우, 상기 제1 비트 데이터를 프로그램하는 태스크가 비실행 중인 것으로 판단하는 저장 장치.
  2. 제1항에 있어서,
    상기 컨트롤러는 상기 제1 비트 데이터의 트랜잭션 식별자와 상기 제2 비트 데이터의 트랜잭션 식별자가 동일한 경우, 상기 제1 비트 데이터를 프로그램하는 태스크가 실행 중인 것으로 판단하는 저장 장치.
  3. 제2항에 있어서,
    상기 트랜잭션 식별자는 트랜잭션에 할당되되, 상기 트랜잭션은 상기 플래시 메모리에 적어도 하나의 데이터를 프로그램하는 적어도 하나의 태스크를 포함하는 저장 장치.
  4. 제1항에 있어서,
    상기 컨트롤러는 상기 제1 비트 데이터를 프로그램하는 태스크의 확인 플래그가 비설정되어 있는 경우, 상기 제1 비트 데이터를 프로그램하는 태스크가 실행 중인 것으로 판단하는 저장 장치.
  5. 제4항에 있어서,
    상기 확인 플래그는 상기 제1 비트 데이터를 프로그램하는 태스크가 완료된 경우 설정되는 저장 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 컨트롤러는 상기 제1 비트 데이터를 프로그램하는 태스크의 실행이 완료된 경우, 상기 시작 시퀀스 넘버를 갱신하여 저장하는 저장 장치.
  8. 플래시 메모리; 및
    상기 플래시 메모리에 제1 비트 데이터와 제2 비트 데이터를 프로그램하되, 상기 제1 비트 데이터가 상기 제2 비트 데이터보다 하위 비트 데이터이고,
    상기 제1 비트 데이터와 상기 제2 비트 데이터를 동일 트랜잭션 내에서 프로그램할 때, 상기 제1 비트 데이터를 비백업하고,
    상기 제1 비트 데이터와 상기 제2 비트 데이터를 다른 트랜잭션 내에서 프로그램할 때, 상기 제1 비트 데이터를 백업하는 컨트롤러를 포함하되,
    상기 컨트롤러는 상기 제1 비트 데이터의 시퀀스 넘버가, 상기 제1 비트 데이터를 프로그램하는 태스크의 시작 시퀀스 넘버보다 큰 경우, 상기 제1 비트 데이터와 상기 제2 비트 데이터를 동일 트랜잭션 내에서 프로그램하는 것으로 판단하는 저장 장치.
  9. 제8항에 있어서,
    상기 컨트롤러는 상기 제1 비트 데이터의 트랜잭션 식별자와 상기 제2 비트 데이터의 트랜잭션 식별자가 동일한 경우, 상기 제1 비트 데이터와 상기 제2 비트 데이터를 동일 트랜잭션 내에서 프로그램하는 것으로 판단하는 저장 장치.
  10. 제9항에 있어서,
    상기 트랜잭션에는 고유한 트랜잭션 식별자가 할당되고, 상기 컨트롤러는 상기 제1 비트 데이터의 트랜잭션 식별자를 저장하는 저장 장치.
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