KR101977238B1 - 박막트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에서는 제1 마스크 공정에서 화소전극을 형성하고, 빛샘을 방지하는 차광막은 제4 마스크 공정을 통해 형성함으로써, 데이터라인과 화소전극 사이의 기생 캐패시터 편차를 줄일 뿐만 아니라, 패드의 상부전극들과 링크 전극을 금속으로 형성함으로써 접촉 저항을 줄여 각 화소에 인가되는 신호의 왜곡을 줄일 수 있다.

Description

박막트랜지스터 어레이 기판 및 그 제조 방법{TFT array substrate and manufacturing methods therefor}
본 발명은 제1 마스크 공정에서 화소전극을 형성하고, 빛샘을 방지하는 차광막은 제4 마스크 공정을 통해 형성한 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
액정표시 장치는 메트릭스 형태로 배열된 화소들에 능동적으로 데이터를 입력하고, 각 화소들의 광투과율을 조절해 원하는 이미지를 표시하는 장치이다. 이 장치를 구성하는 액정패널은 두 전극 사이에 액정을 협지시켜 액정의 배열 방향을 조절하는 것으로, 광투과율을 조절할 수 있도록 구성돼 있다. 그런데, 액정에 동일한 방향의 전압을 계속해서 인가하면, 액정이 열화되어 크로스토크 현상이 발생해, 요즘은 데이터 전압의 위상을 반전시켜 액정패널을 구동하는 방식이 사용되고 있으며, 이 중 대표적인 구동 방식 중 하나가 Z-인버젼(inversion) 방식이다.
이 방식으로 구동하는 액정패널은 도 1에서 예시하는 바와 같은 화소 배열을 갖는다. 도 1에서, 데이터라인(Dn)은 세로방향으로 뻗어 있고, 게이트라인(Gn)은 가로 방향으로 뻗어 데이터라인(Dn)과 교차해 각 화소를 정의한다. 그리고, 각 화소마다 데이터의 입력을 선택하는 TFT들이 배치돼, 각 화소에 데이터를 선택적으로 입력한다. 이때, 각 화소마다 배치된 TFT들이 데이터라인(Dn)과 연결되는 상태를 살펴보면, 세로 방향을 따라 배열되는 TFT들이 각각은 열을 바꿔가면서 좌우 인접한 데이터라인들(Dn)에 지그재그 형태로 연결돼, 마치 'Z'자 모양으로 하나의 데이터라인(Dn)에 연결된 형태를 이룬다. 이에 따라, 이웃하는 데이터라인에 다른 극성의 데이터 전압을 인가하면, 행과 열이 교번하며 극성이 달라지는 도트 인버젼 구동이 가능하다.
그런데, 이 같은 화소 배열을 갖는 액정 패널은 화소전극(P)과 데이터라인(Dn) 사이의 기생 캐패시터 용량 차이로 데이터 전압이 왜곡되는 문제가 있다. 도 2에서 예시하는 바처럼, 하나의 화소를 놓고 볼 때, 화소를 기준으로 좌측과 우측에 각각 데이터라인(Dn)이 배치된다. 따라서, 하나의 화소에서 좌측에는 제1 기생 캐패시터(C1)가, 우측에는 제2 기생 캐패시터(C2)가 형성된다. 이 기생 캐패시터들은 화소전극(P)이 상부전극, 데이터라인(Dn)이 하부 전극의 역할을 하고, 그 사이에 층간 절연막이 존재해 캐패시터를 이룬다. 이 캐패시터의 용량은 상부 전극 및 하부 전극의 면적에 비례하고, 거리에 반비례하므로, 하나의 데이터라인(Dn)을 기준으로 좌측과 우측에 배치된 각 화소전극(P)까지 거리가 다르게 되면, 제1 기생 캐패시터(C1)와 제2 기생 캐패시터(C2) 사이에 용량 차이가 발생한다.
이 경우, 상술한 Z-인버젼 방식의 액정패널에서, 하나의 데이터라인(Dn)에 대해 좌측에 배치된 화소들은 제2 기생 캐패시터(C2)의 영향을 받고, 우측에 배치된 화소들은 제1 기생 캐패시터(C1)의 영향을 받도록 데이터라인(Dn)에 연결돼 있으므로, 캐패시터의 용량 차이는 바로 데이터 전압을 왜곡시키게 된다.
이를 해결하는 하나의 방법으로, 화소전극과 데이터라인 사이의 거리를 충분히 멀게 하는 방법을 생각할 수 있는데, 이 경우 화소전극과 데이터라인 사이의 거리가 늘어나는 것에 비려해서 화소의 개구율이 감소하므로 고정세 화면에 불리한 문제가 있다.
그리고, 본 출원인에 의해 출원된 KR 공개특허 2005-0000653에서는 게이트라인과 동일한 금속으로 이뤄진 쉴드패턴을 화소전극과 데이터라인 사이에 배치해서 기생 캐패시터의 용량을 줄이는 방법을 제안하고 있다. 그런데 이 방법에 의하면, 데이터라인과 화소전극 사이의 간격을 최소한의 작업마진을 감안해 형성해야 하기 때문에, 그 사이 간격을 줄이는데 한계가 있다. 이 선행기술의 제조 공정을 살펴보면, 게이트 금속으로 이뤄진 쉴드패턴을 기판 위에 형성하면서 같이 얼라인 키를 형성하고, 이를 기준으로 다음 공정에서 마스크를 얼라인시켜 데이터라인을 쉴드패턴에 이웃하게 형성하게 되는데, 이 과정에서 마스크의 정렬 오차로 인해 쉴드패턴과 데이터라인 사이에 1차적으로 미스 얼라인이 발생할 수 있고, 마찬가지로 화소전극을 형성할 때도 동일한 얼라인 키를 이용해서 마스크를 정렬한 다음에 화소전극을 형성하므로, 이 때도 화소전극과 데이터라인 사이에 2차적으로 미스 얼라인이 발생할 수 있어, 결국 데이터라인과 화소전극 사이의 간격을 일정하게 형성하는 것이 곤란하다. 때문에, 제1 및 제2 기생 캐패시터(C1, C2)를 동일하게 형성하려면, 2번에 걸친 마스크 공정의 오차를 감안해, 최소한의 간격을 벌려 데이터라인과 화소전극을 형성해야 한다. 이에 따라, 이 선행기술에서는 이 작업 마진 이하로, 데이터 라인과 화소전극 사이의 간격을 줄일 수 없는 문제가 있다.
그리고, 이 선행기술처럼 쉴드패턴이 게이트라인과 동일한 금속으로 형성되는 경우, 숏트가 발생하지 않도록 둘 사이를 떨어트려야 하는데 식각비때문에 최소한의 작업 마진을 두고 게이트라인과 쉴드패턴 사이를 떨어트려 형성해야 하므로, 이 역시도 화소의 개구율을 떨어트리는 문제가 있다.
그리고, 이 선행기술처럼 쉴드패턴이 게이트라인과 동일한 금속으로 형성되는 경우에, 세로방향으로 이웃한 화소 사이에서 게이트라인이 간섭해 쉴드패턴을 이웃한 화소의 쉴드패턴과 바로 연결할 수 없어 컨택홀에 의한 점핑을 필요로 한다. 그런데, 컨택홀이 화소 영역에 배치됨에 따라, 컨택홀이 차지하는 영역만큼 개구율이 감소하게 되며, 쉴드패턴에 기준전압을 인가시 컨택홀을 연결하는 투명전극에 의한 접촉 저항으로 인해서 라인에 따라 기준전압이 달라져 수평 크로스토크가 발생하는 문제가 있다.
본 발명은 이 같은 배경에서 창안된 것으로, 화소전극은 제1 마스크 공정을 통해 형성하고, 차광막은 제4 마스크 공정을 통해 형성해서 상술한 문제점들을 개선하는데 있다.
본 발명의 일 실시예에서는 게이트라인과 데이터라인에 의해 정의된 화소 영역 내에 형성되는 화소전극;과, 상기 게이트라인과 상기 화소전극을 덮고 상기 게이트라인과 상기 데이터라인을 절연하는 게이트 절연막;과, 상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 연결된 소스전극, 및 상기 화소전극에 연결된 드레인전극을 포함하여 상기 게이트라인으로부터의 게이트펄스에 응답하여 상기 데이터라인으로부터의 데이터전압을 상기 화소전극에 공급하는 박막트랜지터;와, 상기 박막트랜지스터와 화소전극을 덮는 보호막;과, 상기 보호막 상에 형성되고 상기 보호막을 관통하여 상기 박막트랜지스터의 드레인전극을 노출시키는 제1 컨택홀과 상기 보호막과 상기 게이트 절연막을 관통하여 상기 화소전극을 노출시키는 제2 컨택홀을 통해 상기 박막트랜지스터의 드레인전극과 상기 화소전극을 연결하는 화소 링크전극;과, 상기 화소영역의 가장자리를 둘러싸는 패턴 형태로 상기 보호막 상에 형성되는 차광막을 구비하고, 상기 차광막과 상기 화소 링크전극은 동일한 비저항을 갖는 제1 금속으로 형성되고, 상기 제1 금속의 비저항은 상기 화소전극의 비저항보다 낮은 박막트랜지스터 어레이 기판을 개시한다.
상기 박막트랜지스터 어레이 기판은, 상기 화소전극과 연결된 스토리지 커패시터를 더 구비하고, 상기 스토리지 커패시터는 상기 게이트 절연막과 상기 보호막을 사이에 두고 중첩된 상기 화소전극의 일부와 상기 차광막으로 이뤄진다.
상기 차광막은 이웃하는 화소 영역들에 형성된 차광막들을 접속시키는 연결 링크를 더 포함한다.
상기 박막트랜지스터 어레이 기판은, 상기 게이트라인으로부터 연장된 게이트 하부전극, 상기 게이트 절연막과 상기 보호막을 관통하여 상기 게이트 하부전극을 노출시키는 제3 컨택홀, 및 상기 제3 컨택홀을 통해 상기 게이트 하부전극에 접촉하는 게이트 상부전극을 포함하는 게이트 패드를 더 구비하고, 상기 게이트 상부 전극은 상기 차광막과 동일한 제1 금속으로 이뤄진다.
상기 박막트랜지스터 어레이 기판은, 상기 데이터라인에 데이터전압을 공급하는 소스 드라이브 IC에 접속되는 데이터 패드와, 상기 데이터 패드와 상기 데이터라인을 연결시키는 데이터 링크부를 더 포함하고, 상기 데이터 링크부는, 상기 데이터라인으로부터 연장된 데이터 링크 상부전극, 상기 데이터 패드로부터 연장된 데이터 링크 하부전극, 상기 보호막을 관통해서 상기 데이터 링크 상부전극을 노출시키는 제4 컨택홀, 및 상기 보호막과 상기 게이트 절연막을 관통해서 상기 데이터 링크 하부전극을 노출시키는 제5 컨택홀, 및 상기 제4 컨택홀과 상기 제5 컨택홀을 통해서 상기 데이터 링크 상부전극과 상기 데이터 링크 하부전극을 연결시키는 데이터 링크전극을 포함하고, 상기 데이터 링크 상부전극은 상기 차광막과 동일한 제1 금속으로 이뤄진다.
상기 데이터 패드는, 상기 데이터 링크 하부전극으로부터 연장된 데이터 패드 하부전극, 상기 게이트 절연막과 상기 보호막을 관통해 상기 데이터 패드 하부전극을 노출시키는 제6 컨택홀, 및 상기 제6 컨택홀을 통해 상기 데이터 패드 하부전극에 접촉하는 데이터 패드 상부전극을 포함하고, 상기 데이터 패드 상부전극은 상기 차광막과 동일한 제1 금속으로 이뤄진다.
상기 게이트라인, 상기 게이트 패드 하부전극, 상기 데이터 링크 하부전극, 및 상기 데이터 패드 하부전극은, 상기 기판 상에 형성된 투명전극과, 상기 투명전극 상에 형성된 제2 금속을 포함한 2중층 구조를 가지며, 상기 제1 금속은 상기 제2 금속 보다 비저항이 높고 상기 투명전극 보다 비저항이 낮다.
상기 화소전극은, 상기 투명전극과 동일한 투명전극 물질을 포함한 단일층 구조로 이뤄진다.
상기 제1 금속은 Mo, MoTi 중 어느 하나를 포함하고, 상기 제2 금속은 AlNd, Al, Cu 중 어느 하나를 포함하고, 상기 투명전극은 ITO(Indium Tin Oxide)를 포함한다.
상술한 박막트랜지스터 어레이 기판은, (A) 기판 상에 투명한 제1 도전층과, 제2 도전층을 순차적으로 형성하는 단계와, (B) 상기 제2 도전층 위에 제1 포토레지스트를 도포하고 하프톤 마스크로 이루어진 제1 마스크를 이용해서 상기 제1 포토레지스트를 패터닝하고, 이를 베리어로 상기 제1 도전층과 상기 제2 도전층을 선택적으로 식각해서 상기 기판 상에 상기 투명한 제1 도전층으로 이뤄진 단일층의 화소전극과, 상기 투명한 제1 도전층과 상기 제2 도전층의 2층 구조로 이뤄진 게이트라인, 상기 게이트라인과 연결된 박막트랜지스터의 게이트전극을 포함한 게이트 금속 패턴을 기판 상에 형성하는 단계와, (C) 상기 게이트라인, 상기 박막트랜지스터의 게이트전극, 및 상기 화소전극을 덮는 게이트 절연막을 형성하는 단계와, (D) 상기 게이트 절연막 상에 제1 반도체층, 제2 반도체층, 제3 도전층을 순차적으로 적층하는 단계와, (E) 상기 제3 도전층 위에 제2 포토레지스트를 도포하고, 하프톤 마스크로 이뤄진 제2 마스크를 이용해서 상기 제2 포토레지스트를 패터닝하고, 이를 베리어로 상기 제1 반도체층, 제2 반도체층, 제3 도전층을 선택적으로 식각해서 반도체층과, 상기 게이트라인과 교차하는 데이터라인, 상기 데이터라인과 연결된 상기 박막트랜지스터의 소스전극, 상기 화소전극과 연결된 박막트랜지스터의 드레인전극 포함한 소스/드레인 금속 패턴을 상기 게이트 절연막 상에 형성하는 단계와, (F) 상기 소스/드레인 금속패턴을 덮도록 상기 게이트 절연막 상에 보호막을 형성하는 단계와, (G) 상기 보호막 상에 제3 포토레지스트를 도포하고 제3 마스크를 이용해서 상기 제3 포토레지스트를 패터닝하고, 이를 베리어로 상기 보호막을 관통하여 상기 박막트랜지스터의 드레인전극을 노출시키는 제1 컨택홀, 상기 보호막과 상기 게이트 절연막을 관통하여 상기 화소전극을 노출시키는 제2 컨택홀을 포함하는 컨택홀들을 형성하는 단계와, (H) 상기 보호막 상에 제4 도전층을 형성하고, 그 위에 제4 포토레지스트를 도포한 다음에 제4 마스크를 이용해서 이를 패터닝하고, 이를 베리어로 상기 제4 도전층을 식각해 상기 데이터라인과 상기 게이트라인에 의해 정의된 화소 영역의 가장자리를 둘러 싸는 패턴 형태의 차광막과, 상기 컨택홀들을 통해 상기 박막트랜지스터의 드레인전극과 상기 화소전극을 연결하는 화소 링크전극을 포함하는 전극 금속패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에서, 투명전극으로 이뤄진 화소전극은 제1 마스크 공정을 통해서 기판 위에 형성되고, 제 4 마스크 공정을 통해서 패드를 이루는 상부전극들과 링크전극들이 게이트라인 또는 데이터라인과 동일한 금속으로 이뤄진다. 따라서, 종전 투명전극으로 이뤄진 패드, 컨택홀 점핑과 비교해 접촉저항이 줄어 화소에 입력되는 신호들의 왜곡을 줄일 수 있다. 특히, 수평 크로스토크를 발생시키는 원인인 각 라인별 기준전압의 차이를 보상하는 피드백 전압을 각 화소에 인가하는 경우, 패드에서 종전보다 접촉저항이 줄어 든 상태에서 각 화소로 피드백 전압이 공급되므로 수평 크로스토크를 효과적으로 개선할 수 있다.
또한, 본 실시예에서는 게이트라인과 화소전극을 동시에 형성한 다음에, 데이터라인을 형성하므로, 데이터라인과 화소전극 사이에 한번의 마스크 공정만이 이용된다. 따라서, 종래기술에서는 두 번의 마스크 공정 오차를 고려해야 했지만, 본 발명에서는 한번의 마스크 공정 오차만 고려해서 화소전극과 데이터라인을 형성할 수 있어, 이 둘 사이의 간격을 그만큼 줄일 수 있다.
또한, 본 실시예에서는 차광막과 게이트라인, 데이터라인이 각각 다른 마스크 공정을 통해 형성되므로, 차광막을 세로방향 또는 가로방향에서 이웃한 화소의 차광막과 연결할 때 데이터라인 또는 게이트라인에 의한 간섭이 없어 컨택홀 점핑을 할 필요없이 바로 연결할 수가 있다.
또한, 본 실시예에서는 데이터 링크부를 이용해서 데이터라인 대신에 게이트라인으로 패드를 구성한다. 데이터라인은 반도체층과 도전층의 2층 구조를 이루고 있어 식각비 차에 의해 액티브테일(active tail)이 발생해 미세 선폭을 구현하기 어려운 반면, 본 실시예에서 게이트라인은 2층의 도전층으로 이뤄져 있어 액티브테일이 발생하지 않아 미세 선폭을 형성하는데 데이터라인보다 유리한 장점이 있다.
도 1은 Z-인버젼 구동하는 액정표시 패널의 화소의 배열을 보여주는 도면이고,
도 2는 데이터라인과 화소전극 사이의 기생캐패시터 편차를 설명하는 도면이고,
도 3 은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 보여주는 평면도이고,
도 4는 도 3 중 I-I선, II-II선, III-III선을 따라 절단한 단면도이고,
도 5는 본 발명의 일 실시예에 따른 제조 방법 중 제1 마스크 공정을 설명하는 평면도이고,
도 6은 도 5 중 I-I선, II-II선, III-III선을 따라 절단한 단면도이고,
도 7a 내지 도 7d는 제1 마스크 공정을 순서대로 설명하는 도면이고,
도 8은 본 발명의 일 실시예에 따른 제조 방법 중 제2 마스크 공정을 설명하는 평면도이고,
도 9는 도 8 중 I-I선, II-II선, III-III선을 따라 절단한 단면도이고,
도 10a 내지 도 10c는 제2 마스크 공정을 순서대로 설명하는 도면들이고,
도 11은 본 발명의 일 실시예에 따른 따른 제조 방법 중 제3 마스크 공정을 설명하는 평면도이고,
도 12는 도 11 중 I-I선, II-II선, III-III선을 따라 절단한 단면도이고,
도 13은 제3 마스크 공정에서 사용되는 포토레지스트 패턴을 보여주는 도면이고,
도 14는 본 발명의 일 실시예에 따른 제4 마스크 공정을 설명하는 평면도이고,
도 15는 도 14 중 I-I선, II-II선, III-III선을 따라 절단한 단면도이고,
도 16은 제4 마스크 공정에서 사용되는 포토레지스트 패턴을 보여주는 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 보여주는 도면이다. 이 중 도 3은 평면도이고, 도 4는 도 3 중 I-I선, II-II선, III-III선을 따라 절단한 단면도이다.
도 3 및 도 4에서, 본 실시예의 박막트랜지스터 어레이 기판은 기판(145) 위에 게이트 절연막(136)을 사이에 두고 교차해 화소영역을 정의하는 게이트라인(102)과 데이터라인(104), 그 교차부마다 형성된 박막트랜지스터(TFT), 화소영역에 형성된 화소전극(114), 화소영역의 빛샘을 방지하는 차광막(BLSP), 스토리지 캐패시터(Cst), 게이트라인(102)에서 연장된 게이트 패드(120), 데이터라인(104)에서 연장된 데이터 패드(130), 데이터라인(104)과 데이터 패드(130) 사이를 연결하는 데이터 링크부(140)를 포함한다.
박막트랜지스터(TFT)는 2층으로 이뤄진 게이트라인(102)을 통해 입력되는 게이트 신호에 응답하여 소스전극(110)과 드레인전극(112) 사이에 채널을 형성해 데이터라인(104)을 통해 입력되는 데이터 신호를 화소전극(114)에 공급한다. 이 박막트랜지스터(TFT)는 게이트라인(102)에 연결된 게이트전극(108), 데이터라인(104)에 연결된 소스전극(110), 소스전극(110)과 마주하며 화소전극(114)에 접속된 드레인전극(112), 게이트 절연막(136)을 사이에 두고 게이트전극(108)과 중첩해 소스전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 반도체층(154)을 구비한다. 이 반도체층(154)은 소스전극(110) 및 드레인전극(112) 사이에 채널을 형성하는 활성층(148)과, 소소전극(110) 및 드레인전극(112)과 저항성 접촉을 위하여 채널부를 제외한 활성층(148) 위에 형성된 저항성 접촉층(150)을 구비한다.
화소전극(114)은 데이터라인(104)과 게이트라인(102)에 의해 정의된 화소영역에서 기판(145) 바로 위에 투명전극으로 형성돼 있다. 이 화소전극(114)은 박막트랜지스터(TFT)의 드레인전극(112)과 화소 링크전극(LK1)으로 연결돼, 데이터라인(104)을 통해 전달되는 데이터 신호를 입력받는다. 화소 링크전극(LK1)은 제1 및 제2 컨택홀(CH1, CH2)을 통해 노출된 화소전극(114)과 드레인전극(112)을 연결시킨다.
스토리지 캐패시터(Cst)는 유전체인 게이트 절연막(136) 및 보호막(152)을 사이에 두고 화소전극(114)의 끝단부와 차광막(BLSP)이 중첩해 이뤄진다. 이 스토리지 캐패시터(Cst)는 차광막(BLSP)에 인가되는 기준전압과 화소전극(114)에 인가되는 데이터전압의 차에 해당하는 전압을 충전해서, 화소전극(114)에 입력된 데이터전압을 다음 데이터전압이 입력될 때까지 안정적으로 유지한다.
차광막(BLSP)은 화소영역에서 화소전극(114)과 이 화소전극(114)의 왼편과 오른편에 각각 배치된 데이터라인(104), 화소전극(114)과 위쪽에 배치된 게이트라인(102) 사이에 위치해, 화소영역에서 빛샘이 이뤄나는 것을 방지한다. 이 차광막(BLSP)은 연결링크(160)를 통해서 세로방향으로 이웃한 다음 화소의 차광막(BLSP)과 연결되며, 또한 가로방향으로도 이웃한 다음 화소의 차광막(BLSP)과도 연결된다. 이 차광막(BLSP)에는 소정의 전압, 예로 공통전압(Vcom)이 모든 화소에 동일하게 전달돼, 스토리지 캐패시터(Cst)의 기준전압을 형성한다.
게이트 패드(120)는 게이트 구동 집적회로의 출력핀들과 1:1로 접속되어 게이트신호를 게이트라인(102)에 공급한다. 이 게이트 패드(120)는 게이트라인(102)으로부터 연장된 게이트 패드 하부전극(122)과, 게이트 절연막(136) 및 보호막(152)을 관통하는 제6 컨택홀(CH6)을 통해 게이트 패드 하부전극(122)과 접속된 게이트 패드 상부전극(124)을 구비한다.
데이터 패드(130)는 데이터 구동 집적회로의 출력핀과 1:1로 접속되어 데이터신호를 데이터라인(104)에 공급한다. 이 데이터 패드(130)는 데이터 링크 하부 전극(142)에서 연장된 데이터 패드 하부전극(132)과, 게이트 절연막(136) 및 보호막(152)을 관통하는 제5 컨택홀(CH5)을 통해 데이터 패드 하부전극(132)과 접속된 데이터 패드 상부전극(144)으로 구성된다.
데이터 링크부(140)는 데이터 패드(130)와 데이터라인(104) 사이에 형성되어 데이터 패드(130)와 데이터라인(104)을 전기적으로 연결시킨다. 이 데이터 링크부(140)는 데이터 패드 하부 전극(132)과 연결되는 데이터 링크 하부 전극(142)과, 데이터라인(104)과 연결되는 데이터 링크 상부 전극(146)과, 제3 및 제 4 컨택홀(CH3, CH4)을 통해 노출된 데이터 링크 하부 전극(142)과 데이터 링크 상부 전극(146)을 연결시키는 데이터 링크전극(LK2)을 구비한다.
이하, 이처럼 구성되는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조 과정을 설명한다. 도 5는 제1 마스크 공정을 설명하는 평면도이고, 도 6은 도 5 중 I-I선, II-II선, III-III선을 따라 절단한 단면도이다.
제1 마스크 공정은, 기판(145) 위에 투명전극의 화소전극(114)과 게이트라인(102), 게이트전극(108), 게이트 패드 하부전극(122), 데이터 패드 하부전극(132), 데이터 링크 하부전극(142)을 포함하는 2층의 게이트 금속패턴을 형성하는 단계이다. 이 제1 마스크 공정은 하프톤 마스크 또는 회절노광 마스크를 이용해서 화소전극(114)과 게이트 금속패턴을 같이 형성한다.
도 7a 내지 도 7d에서와 같이, 하부 기판(145) 위에 스퍼터링 방법 등의 증착법을 이용해서 제1도전층(201)과 제2 도전층(203)을 순차적으로 적층 형성한다. 제1 도전층(201)은 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질로 이뤄지고, 제2 도전층(203)은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 이뤄지거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금과 같이 금속물질이 2층 이상 적층된 구조로 이뤄진다.
다음으로, 하프톤 마스크를 이용해서 두께가 다른 제1 포토레지스트 패턴(PP1) 및 제2 포토레지스트 패턴(PP2)을 제2 도전층(203) 위에 형성한다. 하프톤 마스크는 자외선을 차단하는 차단부(P1), 위상 쉬프트(Phase Shift) 물질을 이용하여 자외선을 부분적으로 투과시키는 하프톤 투과부(P2), 모두 투과시키는 투과부(P3)를 구비한다. 이처럼, 이 하프톤 마스크는 위치에 따라 노광량이 다르기 때문에 포토레지스트(photoresist)를 이 하프톤 마스크로 패터닝하면, 차단부(P1)에 대응하는 곳은 제1 두께를 갖는 제1 포토레지스트 패턴(PP1)이 형성되고, 하프톤 투과부(P2)에 대응하는 곳은 제1 두께보다 얇은 제2 두께를 갖는 제2 포토레지스트 패턴(PP2)이 형성되고, 투과부(P3)에 대응하는 곳은 포토레지스트 패턴이 없게 된다(도 7a참조).
다음으로, 제1 및 제2 포토레지스트 패턴(PP1, PP2)을 베리어로, 노출된 제2 도전층(203)과 제1 도전층(201)을 순차적으로 식각한다. 이에 따라, 투과부(P3)에 대응하는 곳에 형성됐던 제1 도전층(201)과 제2 도전층(203)은 제거된다(도 7b 참조).
다음으로, 산소(O2) 플라즈마를 이용한 애싱 공정으로 제2 포토레지스트 패턴(PP2)이 선택적으로 제거되며, 이에 따라 제2 포토레지스트 패턴(PP2)에 가려져 있던 제2 도전층(203)이 노출된다. 이때, 제1 포토레지스트 패턴(PP1)은 애싱 공정으로 인해서 두께가 얇아진다(도 7c 참조).
다음으로, 제1 포토레지스트 패턴(PP1)을 베리어로, 노출된 제2 도전층(203)을 식각한다. 이에 따라, 화소영역에서 제1 도전층(201) 위에 형성됐던 제2 도전층(203)이 선택적으로 제거돼, 화소전극(114)이 제1 도전층(201)의 투명전극으로 형성된다.
이처럼, 화소전극(114)을 형성한 후에는 도 7d에서와 같이 제2 도전층(203) 위에 남아있는 제1 포토레지스트 패턴(PP1)을 스트립 공정으로 제거해, 게이트라인(102), 게이트전극(108), 게이트 패드 하부전극(122), 데이터 패드 하부전극(132), 데이터 링크 하부전극(142)을 포함하는 2층의 게이트 금속패턴을 완성한다.
도 8은 제2 마스크 공정을 설명하는 평면도이고, 도 9는 도 8 중 I-I선, II-II선, III-III선을 따라 절단한 단면도이다.
제2 마스크 공정은, 게이트 절연막(136)과, 데이터라인(104), 소스전극(110), 드레인 전극(112), 반도체층(154), 데이터 링크 상부전극(146)을 포함하는 소스/드레인 금속패턴을 형성하는 단계이다. 이 제2 마스크 공정에서, 화소전극(114)과 게이트 금속패턴이 형성된 기판(145)에 PECVD, 스퍼터링 등의 증착 방법을 이용해서 게이트 절연막(136)을 형성한다. 이 게이트 절연막(136)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기물로 구성될 수 있다.
다음으로, 상술한 제1 마스크 공정과 마찬가지로 하프톤 마스크 또는 회절노광 마스크를 이용해서 게이트 절연막(136) 위에 소스/드레인 금속패턴을 형성한다.
도 10a 내지 도 10c에서와 같이, 게이트 절연막(136) 위에 PECVD, 스퍼터링 등의 증착방법을 이용해서 제1 반도체층(211), 제2반도체층(213), 그리고 제3 도전층(215)을 순차적으로 적층 형성한다. 여기서, 제1 반도체층(211)은 불순물이 도핑되지 않은 비정질 실리콘이 이용되며, 제2 반도체층(213)은 TFT 타입에 맞춰N형 또는 P형의 불순물이 도핑된 비정질 실리콘이 이용된다. 그리고, 제3 도전층(215)은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 이뤄지거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금과 같이 금속물질이 2층 이상 적층된 구조로 이뤄진다.
다음으로, 하프톤 마스크를 이용해서 두께가 다른 제1 포토레지스트 패턴(PP1) 및 제2 포토레지스트 패턴(PP2)을 제3 도전층(215) 위에 형성한다. 상술한 바와 동일하게, 하프톤 마스크중 차단부(P1)에 대응하는 곳은 제1 두께를 갖는 제1 포토레지스트 패턴(PP1)이 형성되고, 하프톤 투과부(P2)에 대응하는 곳은 제1 두께보다 얇은 제2 두께를 갖는 제2 포토레지스트 패턴(PP2)이 형성되고, 투과부(P3)에 대응하는 곳은 포토레지스트 패턴이 없게 된다(도 10a참조).
다음으로, 제1 및 제2 포토레지스트 패턴(PP1, PP2)을 베리어로, 노출된 제1 반도체층(211), 제2반도체층(213), 그리고 제3 도전층(215)을 순차적으로 식각한다. 이에 따라, 화소전극(114) 위와, 데이터라인(104) 위와, 데이터 패드 하부전극(132) 위와, 데이터 링크 하부전극(142) 위와, 게이트라인(102) 위와, 게이트 패드 하부전극(122) 위에 형성됐던 제1 반도체층(211), 제2반도체층(213), 그리고 제3 도전층(215)은 제거된다.
다음으로, 산소(O2) 플라즈마를 이용한 애싱 공정으로 두께가 상대적으로 얇은 제2 포토레지스트 패턴(PP2)은 제거되며, 이에 따라 제2 포토레지스트 패턴(PP2)에 가려져 있던 제3 도전층(215)이 노출된다. 이때, 제1 포토레지스트 패턴(PP1)은 애싱 공정으로 인해서 두께가 얇아진다(도 10b 참조).
다음으로, 제1 포토레지스트 패턴(PP1)을 베리어로, 노출된 제3 도전층(215)과, 제2 반도체층(213)을 식각해서 소스전극(110)과 드레인 전극(112)을 분리하고, 활성층(148)과 저항성 접촉층(150)을 구비한 반도체층(154)을 형성한다(도 10c).
이처럼, TFT를 형성한 후에는 제3 도전층(215) 위에 남아있는 제1 포토레지스트 패턴(PP1)을 스트립 공정으로 제거해, 소스 전극(110)과 드레인 전극(112), 데이터라인(104), 데이터 링크 상부전극(146)을 포함하는 소스/드레인 금속패턴을 완성한다(도 9 참조).
도 11은 제3 마스크 공정을 설명하는 평면도이고, 도 12는 도 11 중 I-I선, II-II선, III-III선을 따라 절단한 단면도이다.
제 3 마스크 공정은, 포토레지스트 패턴을 이용해서 보호막(152) 또는 보호막(152)과 게이트 절연막(136)을 관통하는 제1 내지 제6 컨택홀(CH1-CH6)를 형성하는 단계이다. 제3 마스크 공정에서, TFT, 게이트 절연막(136) 및 소스/드레인 금속 패턴 위에 유기물로 이뤄진 보호막(152)을 전면적으로 형성한다. 이 보호막(152)은 게이트 절연막(136)과 같은 무기 절연물이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연물로 이뤄진다.
제3 마스크 공정에서는 제3 마스크로 보호막(152) 위에 제1 내지 제6 컨택홀 패턴을 갖는 포토레지스트 패턴(PR)을 형성하고, 이를 베리어로 노출된 영역을 식각해 제1 내지 제6 컨택홀(CH1-CH6)를 형성한다(도 13 참조). 이후, dl 포토레지스트 패턴(PR)은 스트립 공정으로 제거된다. 여기서, 제1 컨택홀(CH1)은 보호막(152)을 관통해 드레인 전극(112)을 노출시키고, 제2 컨택홀(CH2)은 보호막(152) 및 게이트 절연막(136)을 관통해 화소전극(114)을 노출시키고, 제3 컨택홀(CH3)은 보호막(152)을 관통해 데이터 링크 상부전극(146)을 노출시키고, 제4 컨택홀(CH4)은 보호막(152) 및 게이트 절연막(136)을 관통해 데이터 링크 하부전극(142)을 노출시키고, 제5 컨택홀(CH5)은 보호막(152) 및 게이트 절연막(136)을 관통해 데이터 패드 하부전극(132)을 노출시키고, 제6 컨택홀(CH6)은 보호막(152)과 게이트 절연막(136)을 관통해 게이트 패드 하부전극(122)을 각각 노출시킨다.
도 14는 제4 마스크 공정을 설명하는 평면도이고, 도 15는 도 14 중 I-I선, II-II선, III-III선을 따라 절단한 단면도이다.
제 4 마스크 공정은, 화소 링크전극(LK1), 데이터 링크전극(LK2), 데이터 패드 상부전극(144), 게이트 패드 상부전극(124), 차광막(BLSP)을 포함하는 전극 금속패턴을 형성하는 단계이다.
도 16에서 예시하는 바처럼, 이 제4 마스크 공정에서, 보호막(152) 및 제1 내지 제6 컨택홀(CH1-CH6)에 스퍼터링 방법 등의 증착법을 이용해서, 제4 도전층(221)을 형성한다. 이 제4 도전층(221)은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 이뤄지거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금과 같이 금속물질이 2층 이상 적층된 구조로 이뤄진다.
그리고, 제4 마스크를 이용해서, 제4 도전층(221) 위에 포토레지스트(PR)를 패터닝하고, 이를 베리어로 노출된 제4 도전층(221)을 식각한다. 이에 따라, 화소 링크전극(LK1), 데이터 링크전극(LK2), 데이터 패드 상부전극(144), 게이트 패드 상부전극(124), 차광막(BLSP)을 제외한 곳에 형성됐던 제4 도전층(221)이 제거된다.
다음으로, 남아있는 포토레지스트(PR)를 스트립 공정으로 제거해 전극 금속패턴을 완성한다.
이처럼 제조되는 본 실시예의 박막트랜지스터 기판에서 화소전극은 ITO와 같은 투명전극으로 제1 마스크 공정을 통해 형성되고, 데이터/게이트 패드의 상부 전극들, 차광막, 화소 및 데이터 링크전극들이 제4 마스크 공정에서 MO, MoTi와 같은 금속으로 형성된다. 그런데, MO, MoTi와 같은 금속은 ITO와 비교해서 비저항값이 크기 때문에, ITO로 구성했을 때 보다 접촉저항을 줄여 패드부나 컨택홀을 통해서 신호가 인가될 때, 신호가 왜곡되는 것을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (16)

  1. 게이트라인과 데이터라인에 의해 정의된 화소 영역 내에 형성되는 화소전극;
    상기 게이트라인과 상기 화소전극을 덮고 상기 게이트라인과 상기 데이터라인을 절연하는 게이트 절연막;
    상기 게이트라인에 접속된 게이트전극, 상기 데이터라인에 연결된 소스전극, 및 상기 화소전극에 연결된 드레인전극을 포함하여 상기 게이트라인으로부터의 게이트펄스에 응답하여 상기 데이터라인으로부터의 데이터전압을 상기 화소전극에 공급하는 박막트랜지터;
    상기 박막트랜지스터와 화소전극을 덮는 보호막;
    상기 보호막 상에 형성되고 상기 보호막을 관통하여 상기 박막트랜지스터의 드레인전극을 노출시키는 제1 컨택홀과 상기 보호막과 상기 게이트 절연막을 관통하여 상기 화소전극을 노출시키는 제2 컨택홀을 통해 상기 박막트랜지스터의 드레인전극과 상기 화소전극을 연결하는 화소 링크전극;
    상기 화소영역의 가장자리를 둘러싸는 패턴 형태로 상기 보호막 상에 형성되는 차광막;
    상기 데이터라인에 데이터전압을 공급하는 소스 드라이브 IC에 접속되는 데이터 패드; 및
    상기 데이터 패드와 상기 데이터라인을 연결시키는 데이터 링크부를 구비하고,
    상기 데이터 링크부는, 상기 데이터라인으로부터 연장된 데이터 링크 상부전극, 상기 데이터 패드로부터 연장된 데이터 링크 하부전극, 상기 보호막을 관통해서 상기 데이터 링크 상부전극을 노출시키는 제4 컨택홀, 및 상기 보호막과 상기 게이트 절연막을 관통해서 상기 데이터 링크 하부전극을 노출시키는 제5 컨택홀, 및 상기 제4 컨택홀과 상기 제5 컨택홀을 통해서 상기 데이터 링크 상부전극과 상기 데이터 링크 하부전극을 연결시키는 데이터 링크전극을 포함하고,
    상기 차광막과 상기 화소 링크전극과 상기 데이터 링크 전극은 동일한 비저항을 갖는 제1 금속으로 형성되고,
    상기 제1 금속의 비저항은 상기 화소전극의 비저항보다 낮은 박막트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 화소전극과 연결된 스토리지 커패시터를 더 구비하고,
    상기 스토리지 커패시터는 상기 게이트 절연막과 상기 보호막을 사이에 두고 중첩된 상기 화소전극의 일부와 상기 차광막으로 이뤄진 박막트랜지스터 어레이 기판.
  3. 제2항에 있어서,
    상기 차광막은 이웃하는 화소 영역들에 형성된 차광막들을 접속시키는 연결 링크를 더 포함하는 박막트랜지스터 어레이 기판.
  4. 제1항에 있어서,
    상기 게이트라인으로부터 연장된 게이트 패드 하부전극, 상기 게이트 절연막과 상기 보호막을 관통하여 상기 게이트 패드 하부전극을 노출시키는 제3 컨택홀, 및 상기 제3 컨택홀을 통해 상기 게이트 패드 하부전극에 접촉하는 게이트 패드 상부전극을 포함하는 게이트 패드를 더 구비하고,
    상기 게이트 패드 상부전극은 상기 차광막과 동일한 제1 금속으로 이뤄진 박막트랜지스터 어레이 기판.
  5. 삭제
  6. 제4항에 있어서,
    상기 데이터 패드는,
    상기 데이터 링크 하부전극으로부터 연장된 데이터 패드 하부전극, 상기 게이트 절연막과 상기 보호막을 관통해 상기 데이터 패드 하부전극을 노출시키는 제6 컨택홀, 및 상기 제6 컨택홀을 통해 상기 데이터 패드 하부전극에 접촉하는 데이터 패드 상부전극을 포함하고,
    상기 데이터 패드 상부전극은 상기 차광막과 동일한 제1 금속으로 이뤄진 박막트랜지스터 어레이 기판.
  7. 제6항에 있어서,
    상기 게이트라인, 상기 게이트 패드 하부전극, 상기 데이터 링크 하부전극, 및 상기 데이터 패드 하부전극은,
    상기 기판 상에 형성된 투명전극; 및
    상기 투명전극 상에 형성된 제2 금속을 포함한 2중층 구조를 가지며,
    상기 제1 금속은 상기 제2 금속 보다 비저항이 높고 상기 투명전극 보다 비저항이 낮은 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  8. 제7항에 있어서,
    상기 화소전극은,
    상기 투명전극과 동일한 투명전극 물질을 포함한 단일층 구조로 이뤄진 박막트랜지스터 어레이 기판.
  9. 제7항에 있어서,
    상기 제1 금속은 Mo, MoTi 중 어느 하나를 포함하고,
    상기 제2 금속은 AlNd, Al, Cu 중 어느 하나를 포함하고,
    상기 투명전극은 ITO(Indium Tin Oxide)를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  10. (A) 기판 상에 투명한 제1 도전층과, 제2 도전층을 순차적으로 형성하는 단계와,
    (B) 상기 제2 도전층 위에 제1 포토레지스트를 도포하고 하프톤 마스크로 이루어진 제1 마스크를 이용해서 상기 제1 포토레지스트를 패터닝하고, 이를 베리어로 상기 제1 도전층과 상기 제2 도전층을 선택적으로 식각해서 상기 기판 상에 상기 투명한 제1 도전층으로 이뤄진 단일층의 화소전극과, 상기 투명한 제1 도전층과 상기 제2 도전층의 2층 구조로 이뤄진 게이트라인, 상기 게이트라인과 연결된 박막트랜지스터의 게이트전극을 포함한 게이트 금속 패턴을 기판 상에 형성하는 단계와,
    (C) 상기 게이트라인, 상기 박막트랜지스터의 게이트전극, 및 상기 화소전극을 덮는 게이트 절연막을 형성하는 단계와,
    (D) 상기 게이트 절연막 상에 제1 반도체층, 제2 반도체층, 제3 도전층을 순차적으로 적층하는 단계와,
    (E) 상기 제3 도전층 위에 제2 포토레지스트를 도포하고, 하프톤 마스크로 이뤄진 제2 마스크를 이용해서 상기 제2 포토레지스트를 패터닝하고, 이를 베리어로 상기 제1 반도체층, 제2 반도체층, 제3 도전층을 선택적으로 식각해서 반도체층과, 상기 게이트라인과 교차하는 데이터라인, 상기 데이터라인과 연결된 상기 박막트랜지스터의 소스전극, 상기 화소전극과 연결된 박막트랜지스터의 드레인전극 포함한 소스/드레인 금속 패턴을 상기 게이트 절연막 상에 형성하는 단계와,
    (F) 상기 소스/드레인 금속패턴을 덮도록 상기 게이트 절연막 상에 보호막을 형성하는 단계와,
    (G) 상기 보호막 상에 제3 포토레지스트를 도포하고 제3 마스크를 이용해서 상기 제3 포토레지스트를 패터닝하고, 이를 베리어로 상기 보호막을 관통하여 상기 박막트랜지스터의 드레인전극을 노출시키는 제1 컨택홀, 상기 보호막과 상기 게이트 절연막을 관통하여 상기 화소전극을 노출시키는 제2 컨택홀을 포함하는 컨택홀들을 형성하는 단계와,
    (H) 상기 보호막 상에 제4 도전층을 형성하고, 그 위에 제4 포토레지스트를 도포한 다음에 제4 마스크를 이용해서 이를 패터닝하고, 이를 베리어로 상기 제4 도전층을 식각해 상기 데이터라인과 상기 게이트라인에 의해 정의된 화소 영역의 가장자리를 둘러싸는 패턴 형태의 차광막과, 상기 컨택홀들을 통해 상기 박막트랜지스터의 드레인전극과 상기 화소전극을 연결하는 화소 링크전극을 포함하는 전극 금속패턴을 형성하는 단계를 포함하고,
    상기 데이터라인으로부터 연장된 데이터 링크부를 형성하는 단계와,
    상기 데이터라인에 데이터전압을 공급하는 소스 드라이브 IC에 접속되는 데이터 패드를 형성하는 단계를 더 포함하며,
    상기 데이터 링크부는 상기 데이터라인으로부터 연장된 데이터 링크 상부전극, 상기 데이터 패드로부터 연장된 데이터 링크 하부전극, 상기 보호막을 관통해서 상기 데이터 링크 상부전극을 노출시키는 제4 컨택홀, 및 상기 보호막과 상기 게이트 절연막을 관통해서 상기 데이터 링크 하부전극을 노출시키는 제5 컨택홀, 및 상기 제4 컨택홀과 상기 제5 컨택홀을 통해서 상기 데이터 링크 상부전극과 상기 데이터 링크 하부전극을 연결시키는 데이터 링크전극을 포함하고,
    상기 데이터 링크 하부전극은 상기 (A) 및 (B) 단계를 거쳐 상기 제1 도전층과 제2 도전층으로 형성되고,
    상기 데이터 링크 상부전극은 상기 (E) 단계에서 상기 제1 반도체층, 제2 반도체층, 제3 도전층으로 형성되는,
    박막트랜지스터 어레이 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 화소전극과 연결된 스토리지 커패시터를 형성하는 단계를 더 포함하고,
    상기 스토리지 커패시터는,
    상기 게이트 절연막과 상기 보호막을 사이에 두고 중첩된 상기 화소전극의 일부와 상기 차광막으로 이뤄지는 박막트랜지스터 어레이 기판의 제조 방법.
  12. 제11항에 있어서,
    이웃하는 화소 영역들에 형성된 차광막들을 연결하는 연결 링크를 형성하는 단계를 더 포함하고,
    상기 연결 링크는 상기 (H) 단계에서 상기 제 4 도전층으로 형성되는 박막트랜지스터 어레이 기판의 제조 방법.
  13. 제10항에 있어서,
    상기 게이트라인으로부터 연장된 게이트 패드 하부전극, 상기 게이트 절연막과 상기 보호막을 관통하여 상기 게이트 패드 하부전극을 노출시키는 제3 컨택홀, 및 상기 제3 컨택홀을 통해 상기 게이트 패드 하부전극에 접촉하는 게이트 패드 상부전극을 포함하는 게이트 패드를 형성하는 단계를 더 포함하고,
    상기 게이트 패드 하부전극은 상기 (A) 및 (B) 단계를 거쳐 상기 제1 도전층과 상기 제2 도전층으로 형성되고,
    상기 게이트 패드 상부전극은 상기 (H) 단계에서 상기 제4 도전층으로 형성되는 박막트랜지스터 어레이 기판의 제조 방법.
  14. 삭제
  15. 제10항에 있어서,
    상기 데이터 패드는,
    상기 데이터 링크 하부전극으로부터 연장된 데이터 패드 하부전극, 상기 게이트 절연막과 상기 보호막을 관통해 상기 데이터 패드 하부전극을 노출시키는 제6 컨택홀, 및 상기 제6 컨택홀을 통해 상기 데이터 패드 하부전극에 접촉하는 데이터 패드 상부전극을 포함하고,
    상기 데이터 패드 하부전극은 상기 (A) 및 (B) 단계를 거쳐 상기 제1 도전층 및 제2 도전층으로 형성되고,
    상기 데이터 패드 상부전극은 상기 (H) 단계에서 상기 제4 도전층으로 형성되는 박막트랜지스터 어레이 기판의 제조 방법.
  16. 제10항에 있어서,
    상기 제4 도전층은 Mo, MoTi 중 어느 하나로 이뤄진 박막트랜지스터 어레이 기판의 제조 방법.
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