KR101970489B1 - 액정표시장치 및 그 구동방법과 제조방법 - Google Patents

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Abstract

실시 예에 따른 액정표시장치는, 제1 데이터 전압을 공급하는 제1 데이터 라인; 상기 제1 데이터 전압과 반대극성의 전압을 공급하는 제2 데이터 라인; 화소 영역에 제1 및 제2 게이트 신호를 공급하는 제1 및 제2 게이트 라인; 상기 제1 및 제2 게이트 신호에 응답하여 액정 커패시터 일단에 제1 데이터 전압을 증폭하여 공급하는 제1 화소 전압 인가부; 및 상기 제1 및 제2 게이트 신호에 응답하여 상기 액정 커패시터 타단에 제2 데이터 전압을 증폭하여 공급하는 제2 화소 전압 인가부를 포함한다.

Description

액정표시장치 및 그 구동방법과 제조방법{Liquid crystal display device and Method fo driving and manufacturing the same}
실시 예는 액정표시장치에 관한 것이다.
실시 예는 액정표시장치의 구동방법에 관한 것이다.
실시 예는 액정표시장치의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점차증가하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluoresecent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고, 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비젼, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
상기 액정표시장치는 다수의 게이트 라인 및 다수의 데이터 라인이 교차하여 형성되는 액정표시패널을 포함하고, 상기 데이터 라인에 데이터를 공급하기 위한 데이터 드라이버를 구비한다.
최근에는 액정표시패널의 대형화, 고해상도의 추세에 따라, 고주파수 및 고전압의 구동이 요구된다. 상기 고주파수 및 고전압 구동에 의해 상기 데이터 드라이버의 발열과 소비전력이 문제된다.
또한, 반사형 액정표시장치 또는 입체영상표시장치와 같은 새로운 표시장치의 경우 액정표시패널에 고전압의 데이터 전압이 인가되는 것이 요구된다.
실시 예는 데이터 드라이버의 발열을 줄이고, 새로운 표시장치를 구동하기 위한 액정표시장치 및 그 구동방법과 제조방법을 제공한다.
실시 예에 따른 액정표시장치는, 제1 데이터 전압을 공급하는 제1 데이터 라인; 상기 제1 데이터 전압과 반대극성의 전압을 공급하는 제2 데이터 라인; 화소 영역에 제1 및 제2 게이트 신호를 공급하는 제1 및 제2 게이트 라인; 상기 제1 및 제2 게이트 신호에 응답하여 액정 커패시터 일단에 제1 데이터 전압을 증폭하여 공급하는 제1 화소 전압 인가부; 및 상기 제1 및 제2 게이트 신호에 응답하여 상기 액정 커패시터 타단에 제2 데이터 전압을 증폭하여 공급하는 제2 화소 전압 인가부를 포함한다.
실시 예에 따른 액정표시장치의 구동방법은, 액정 커패시터의 일단에 제1 데이터 전압을 인가하고, 상기 액정 커패시터의 타단에 제2 데이터 전압을 인가하고, 상기 액정 커패시터의 일단에 직렬로 연결된 제1 및 제2 스토리지 커패시터 사이의 제1 노드에 기준전압을 인가하며, 상기 액정 커패시터의 타단에 직렬로 연결된 제3 및 제4 스토리지 커패시터 사이의 제2 노드에 기준전압을 인가하는 단계; 및 상기 제1 노드에 상기 제1 데이터 전압을 인가하고, 상기 제2 노드에 상기 제2 데이터 전압을 인가하는 단계를 포함한다.
실시 예에 따른 액정표시장치의 제조방법은, 기판상에 제1 및 제2 게이트 라인과 기준전압 라인을 형성하는 단계; 상기 제1 및 제2 게이트 라인과 기준전압 라인이 형성된 기판 상에 게이트 절연층을 형성하는 단계; 제1 내지 제6 트랜지스터에 대응되는 영역에 반도체 층을 형성하는 단계; 상기 제1 내지 제6 트랜지스터의 소스 전극 및 드레인 전극을 형성하고, 상기 기준전압 라인 상에 제1 및 제2 중간 스토리지 전극을 형성하는 단계; 상기 소스 전극 및 드레인 전극과 제1 및 제2 중간 스토리지 전극 상에 층간 절연막을 형성하는 단계; 및 상기 제1 및 제2 중간 스토리지 전극과 대응되는 영역에 제1 및 제2 상부 스토리지 전극을 형성하고, 서로 교번하는 제1 및 제2 화소 전극을 형성하는 단계를 포함한다.
실시 예에 따른 액정표시장치 및 그 구동방법과 제조방법은. 액정 커패시터의 양단에 극성이 다른 전압을 증폭하고 인가하여, 화소 회로 자체로 고전압을 액정 커패시터에 인가할 수 있어, 데이터 드라이버의 발열을 줄이고, 고전압이 요구되는 새로운 표시장치를 구동할 수 있다.
도 1은 실시 예에 따른 액정표시장치를 나타낸 블록도이다.
도 2는 실시 예에 따른 액정표시장치의 화소 영역을 도시한 회로도이다.
도 3은 실시 예에 따른 액정표시장치에 인가되는 전압의 파형도이다.
도 4는 도 3에 따른 게이트 신호에 따른 화소 영역의 연결관계를 나타낸 도면이다.
도 5는 기준전압의 레벨을 변경했을 때 발생하는 전압의 파형도이다.
도 6는 실시 예에 따른 액정표시장치의 첫 번째 제조단계를 나타낸 도면이다.
도 7은 실시 예에 따른 액정표시장치의 두 번째 제조단계를 나타낸 도면이다.
도 8은 실시 예에 따른 액정표시장치의 세 번째 제조단계를 나타낸 도면이다.
실시 예에 따른 액정표시장치는, 제1 데이터 전압을 공급하는 제1 데이터 라인; 상기 제1 데이터 전압과 반대극성의 전압을 공급하는 제2 데이터 라인; 화소 영역에 제1 및 제2 게이트 신호를 공급하는 제1 및 제2 게이트 라인; 상기 제1 및 제2 게이트 신호에 응답하여 액정 커패시터 일단에 제1 데이터 전압을 증폭하여 공급하는 제1 화소 전압 인가부; 및 상기 제1 및 제2 게이트 신호에 응답하여 상기 액정 커패시터 타단에 제2 데이터 전압을 증폭하여 공급하는 제2 화소 전압 인가부를 포함한다.
상기 제1 데이터 전압 및 상기 제2 데이터 전압은 기준전압을 기준으로 서로 반대되는 극성을 가질 수 있다.
상기 기준전압은 레벨 변경이 가능할 수 있다.
기준전압을 인가하기 위한 기준전압 라인을 더 포함하고, 상기 제1 화소 전압 인가부는, 상기 기준전압 라인과 상기 액정 커패시터의 일단 사이에 직렬로 연결되는 제1 및 제2 스토리지 커패시터; 상기 액정 커패시터의 일단에 상기 제1 데이터 전압을 공급하는 제1 트랜지스터; 상기 제1 및 제2 스토리지 커패시터 사이의 제1 노드에 제1 데이터 전압을 공급하는 제2 트랜지스터; 및 상기 제1 노드에 기준전압을 공급하는 제3 트랜지스터를 포함할 수 있다.
상기 제1 및 제3 트랜지스터는 상기 제1 게이트 라인에 의해 온오프되고, 상기 제2 트랜지스터는 상기 제2 게이트 라인에 의해 온오프될 수 있다.
기준전압을 인가하기 위한 기준전압 라인을 더 포함하고, 상기 제2 화소 전압 인가부는, 상기 기준전압 라인과 상기 액정 커패시터의 타단 사이에 직렬로 연결되는 제3 및 제4 스토리지 커패시터; 상기 액정 커패시터의 타단에 상기 제2 데이터 전압을 공급하는 제4 트랜지스터; 상기 제3 및 제4 스토리지 커패시터 사이의 제2 노드에 제2 데이터 전압을 공급하는 제5 트랜지스터; 및 상기 제2 노드에 기준전압을 공급하는 제6 트랜지스터를 포함할 수 있다.
상기 제4 및 제6 트랜지스터는 상기 제1 게이트 라인에 의해 온오프되고, 상기 제5 트랜지스터는 상기 제2 게이트 라인에 의해 온오프될 수 있다.
상기 제1 게이트 라인 및 제2 게이트 라인에는 순차적으로 하이 레벨의 게이트 신호가 공급될 수 있다.
상기 제1 게이트 라인의 게이트 신호의 하강 에지와 상기 제2 게이트 라인의 게이트 신호의 상승 에지 사이에는 일정한 시간이 존재할 수 있다.
실시 예에 따른 액정표시장치의 구동방법은, 액정 커패시터의 일단에 제1 데이터 전압을 인가하고, 상기 액정 커패시터의 타단에 제2 데이터 전압을 인가하고, 상기 액정 커패시터의 일단에 직렬로 연결된 제1 및 제2 스토리지 커패시터 사이의 제1 노드에 기준전압을 인가하며, 상기 액정 커패시터의 타단에 직렬로 연결된 제3 및 제4 스토리지 커패시터 사이의 제2 노드에 기준전압을 인가하는 단계; 및 상기 제1 노드에 상기 제1 데이터 전압을 인가하고, 상기 제2 노드에 상기 제2 데이터 전압을 인가하는 단계를 포함한다.
상기 제1 노드에 상기 제1 데이터 전압을 인가하고, 상기 제2 노드에 상기 제2 데이터 전압을 인가하는 단계에서는, 상기 제1 노드 및 제2 노드가 플로팅될 수 있다.
상기 제1 데이터 전압 및 상기 제2 데이터 전압은 서로 반대되는 극성을 가질 수 있다.
상기 기준전압은 레벨 변경이 가능할 수 있다.
상기 제1 노드 및 제2 노드에 기준전압을 인가하는 단계와 상기 제1 노드에 제1 데이터 전압을 인가하고 제2 노드에 상기 제2 데이터 전압을 인가하는 단계 사이에는 일정한 시간 간격이 존재할 수 있다.
실시 예에 따른 액정표시장치의 제조방법은, 기판상에 제1 및 제2 게이트 라인과 기준전압 라인을 형성하는 단계; 상기 제1 및 제2 게이트 라인과 기준전압 라인이 형성된 기판 상에 게이트 절연층을 형성하는 단계; 제1 내지 제6 트랜지스터에 대응되는 영역에 반도체 층을 형성하는 단계; 상기 제1 내지 제6 트랜지스터의 소스 전극 및 드레인 전극을 형성하고, 상기 기준전압 라인 상에 제1 및 제2 중간 스토리지 전극을 형성하는 단계; 상기 소스 전극 및 드레인 전극과 제1 및 제2 중간 스토리지 전극 상에 층간 절연막을 형성하는 단계; 및 상기 제1 및 제2 중간 스토리지 전극과 대응되는 영역에 제1 및 제2 상부 스토리지 전극을 형성하고, 서로 교번하는 제1 및 제2 화소 전극을 형성하는 단계를 포함한다.
상기 제1 상부 스토리지 전극은 상기 제1 화소 전극과 일체로 형성되고, 상기 제2 상부 스토리지 전극은 상기 제2 화소 전극과 일체로 형성될 수 있다.
상기 기준전압 라인으로부터 돌출되는 제1 하부 스토리지 전극 및 제2 하부 스토리지 전극을 포함하고, 상기 제1 하부 스토리지 전극은 상기 제1 중간 스토리지 전극과 대응되는 영역에 형성되고, 상기 제2 하부 스토리지 전극은 상기 제2 중간 스토리지 전극과 대응되는 영역에 형성될 수 있다.
상기 제1 하부 스토리지 전극과 제2 하부 스토리지 전극은 일체로 형성될 수 있다.
상기 제1 화소 전극과 제2 화소 전극에 인가되는 전압은 서로 반대극성을 가질 수 있다.
상기 제1 상부 스토리지 전극은 상기 제1 트랜지스터의 소스 전극과 연결되고, 상기 제2 상부 스토리지 전극은 상기 제4 트랜지스터의 소스 전극과 연결될 수 있다.
도 1은 실시 예에 따른 액정표시장치를 나타낸 블록도이다.
도 1을 참조하면 실시 예에 따른 액정표시장치는 액정표시패널(1), 타이밍 컨트롤러(3), 게이트 드라이버(5) 및 데이터 드라이버(7)를 포함할 수 있다.
상기 액정표시패널(1)에는 다수의 제1 게이트 라인(GL1_1 내지 GL1_n), 다수의 제2 게이트 라인(GL2_1 내지 GL2_n), 다수의 제1 데이터 라인(DL1_1 내지 DL1_m) 및 다수의 제2 데이터 라인(DL2_1 내지 DL2_m)이 형성될 수 있다.
상기 다수의 제1 게이트 라인(GL1_1 내지 GL1_n)은 상기 다수의 제2 게이트 라인(GL2_1 내지 GL2_n)과 평행하게 형성될 수 있고, 상기 다수의 제1 데이터 라인(DL1_1 내지 DL1_m)은 상기 다수의 제2 데이터 라인(DL2_1 내지 DL2_m)과 평행하게 형성될 수 있다.
상기 다수의 제1 데이터 라인(DL1_1 내지 DL1_m) 및 다수의 제2 데이터 라인(DL2_1 내지 DL2_m)은 상기 다수의 제1 게이트 라인(GL1_1 내지 GL1_n) 및 다수의 제2 게이트 라인(GL2_1 내지 GL2_n)과 교차하며 형성될 수 있다.
상기 다수의 제1 게이트 라인(GL1_1 내지 GL1_n), 다수의 제2 게이트 라인(GL2_1 내지 GL2_n), 다수의 제1 데이터 라인(DL1_1 내지 DL1_m) 및 다수의 제2 데이터 라인(DL2_1 내지 DL2_m)에 의해 다수의 화소 영역(P)이 정의될 수 있다.
상기 타이밍 컨트롤러(3)는 비디오 데이터(RGB), 수평 동기신호(H), 수직 동기신호(H, V) 및 클럭신호(CLK)를 입력받고 상기 게이트 드라이버(20)를 제어하기 위한 게이트 제어신호(GDC)를 생성하고, 상기 데이터 드라이버(30)를 제어하기 위한 데이터 제어신호(DDC)를 생성한다.
상기 게이트 드라이버(5)는 상기 타이밍 컨트롤러(10)로부터의 게이트 제어신호(GDC)에 응답하여 제1 게이트 신호(VGL1) 및 제2 게이트 신호(VGL2)를 생성하여 상기 다수의 제1 게이트 라인(GL1_1 내지 GL1_n) 및 다수의 제2 게이트 라인(GL2_1 내지 GL2_n)으로 전달할 수 있다.
상기 제1 게이트 신호(VGL1)는 상기 다수의 제1 게이트 라인(GL1_1 내지 GL1_n)으로 인가될 수 있고, 상기 제2 게이트 신호(VGL2)는 상기 다수의 제2 게이트 라인(GL2_1 내지 GL2_n)으로 인가될 수 있다.
상기 타이밍 컨트롤러(3)는 상기 비디오 데이터(RGB)를 입력받고, 제1 비디오 데이터(RGB1) 및 제2 비디오 데이터(RGB2)를 생성하여 상기 데이터 드라이버(7)로 전달할 수 있다.
상기 데이터 드라이버(7)는 상기 제1 및 제2 비디오 데이터(RGB1, RGB2)를 샘플링하고 래치한 다음, 아날로그 데이터 전압으로 변환하여 상기 제1 데이터 전압(VDL1) 및 제2 데이터 전압(VDL2)을 생성하여 상기 다수의 제1 데이터 라인(DL1_1 내지 DL1_m) 및 다수의 제2 데이터 라인(DL2_1 내지 DL2_m)으로 전달할 수 있다.
상기 제1 데이터 전압(VDL1)은 상기 제1 비디오 데이터(RGB1)를 아날로그 데이터 전압으로 변환한 값이고, 상기 제2 데이터 전압(VDL2)은 상기 제2 비디오 데이터(RGB2)를 아날로그 데이터 전압으로 변환한 값이다. 상기 제1 데이터 전압(VDL1)은 상기 제2 데이터 전압(VDL2)과 기준전압을 기준으로 서로 다른 극성을 가지는 전압일 수 있다. 다시 말해, 상기 제1 데이터 전압(VDL1)과 상기 기준전압과의 차이는 상기 기준전압과 상기 제2 데이터 전압(VDL2)과의 차이와 동일하다.
상기 데이터 드라이버(7)는 상기 제1 데이터 전압(VDL1)을 상기 다수의 제1 데이터 라인(DL1_1 내지 DL1_m)으로 전달할 수 있고, 상기 제2 데이터 전압(VDL2)을 상기 다수의 제2 데이터 라인(DL2_1 내지 DL2_m)으로 전달할 수 있다.
실시 예에서는 상기 타이밍 컨트롤러(3)가 비디오 데이터(RGB)를 인가 받고 제1 및 제2 비디오 데이터(RGB1, RGB2)를 생성하는 것을 예로 들어 설명하였으나, 상기 데이터 드라이버(7)가 상기 타이밍 컨트롤러(3)로부터 상기 비디오 데이터(RGB)를 인가 받고, 이를 이용하여, 제1 및 제2 데이터 전압(VDL1, VDL2)을 생성할 수도 있다.
도 2는 실시 예에 따른 액정표시장치의 화소 영역을 도시한 회로도이다.
도 2를 참조하면, 실시 예에 따른 액정표시장치의 화소 영역은 제1 화소 전압 인가부(11)와 제2 화소 전압 인가부(13)를 포함할 수 있다.
상기 화소 영역은 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)으로 정의되고, 상기 화소 영역에는 기준전압 라인(Vref)이 형성될 수 있다.
상기 제1 화소 전압 인가부(11)는 제1 내지 제3 트랜지스터(T1 내지 T3), 제1 및 제2 스토리지 커패시터(Cst1, Cst2)를 포함할 수 있고, 상기 제2 화소 전압 인가부(13)는 제4 내지 제6 트랜지스터(T4 내지 T6), 제3 및 제4 스토리지 커패시터(Cst3, Cst4)를 포함할 수 있다.
상기 제1 화소 전압 인가부(11)와 상기 제2 화소 전압 인가부(13)는 서로 대칭되는 연결관계를 가질 수 있다.
상기 제1 화소 전압 인가부(11)와 상기 제2 화소 전압 인가부(13) 사이에는 액정층의 등가 커패시터로 정의되는 액정 커패시터(Clc)가 연결될 수 있다. 상기 액정 커패시터(Clc) 양단에 인가되는 전압 차에 의해 상기 액정층의 액정이 변위하여 백라이트로부터의 광을 선택적으로 투과시킬 수 있다. 다시 말해, 상기 액정 커패시터(Clc) 양단인 제3 및 제4 노드(N3, N4)의 전압 차에 의해 액정이 변위할 수 있다.
상기 제1 트랜지스터(T1)의 게이트 전극은 상기 제1 게이트 라인(GL1)과 전기적으로 연결되고, 소스 전극은 제1 데이터 라인(DL1)과 전기적으로 연결되며, 드레인 전극은 제3 노드(N3)와 전기적으로 연결될 수 있다.
상기 제2 트랜지스터(T2)의 게이트 전극은 상기 제2 게이트 라인(GL2)과 전기적으로 연결되고, 소스 전극은 제1 데이터 라인(DL1)과 전기적으로 연결되며, 드레인 전극은 제1 노드(N1)와 전기적으로 연결될 수 있다.
상기 제3 트랜지스터(T3)의 게이트 전극은 제1 게이트 라인(GL1)과 전기적으로 연결되고, 소스 전극은 상기 기준전압 라인(Vref)과 전기적으로 연결되고, 드레인 전극은 상기 제1 노드(N1)와 전기적으로 연결될 수 있다.
상기 제1 스토리지 커패시터(Cst1)의 일단은 상기 기준전압 라인(Vref)과 전기적으로 연결되고, 상기 제1 스토리지 커패시터(Cst1)의 타단은 상기 제1 노드(N1)와 전기적으로 연결될 수 있다.
상기 제2 스토리지 커패시터(Cst2)의 일단은 상기 제1 노드(N1)와 전기적으로 연결되고, 상기 제2 스토리지 커패시터(Cst2)의 타단은 상기 제3 노드(N3)와 전기적으로 연결될 수 있다.
결과적으로 상기 제1 스토리지 커패시터(Cst1) 및 제2 스토리지 커패시터(Cst2)는 상기 기준전압 라인(Vref)과 상기 제3 노드(N3) 사이에서 직렬로 연결될 수 있다.
상기 제4 트랜지스터(T4)의 게이트 전극은 상기 제1 게이트 라인(GL1)과 전기적으로 연결되고, 소스 전극은 제2 데이터 라인(DL2)과 전기적으로 연결되며, 드레인 전극은 제4 노드(N4)와 전기적으로 연결될 수 있다.
상기 제5 트랜지스터(T2)의 게이트 전극은 상기 제2 게이트 라인(GL2)과 전기적으로 연결되고, 소스 전극은 제2 데이터 라인(DL2)과 전기적으로 연결되며, 드레인 전극은 제2 노드(N2)와 전기적으로 연결될 수 있다.
상기 제6 트랜지스터(T6)의 게이트 전극은 제1 게이트 라인(GL1)과 전기적으로 연결되고, 소스 전극은 상기 기준전압 라인(Vref)과 전기적으로 연결되고, 드레인 전극은 상기 제2 노드(N2)와 전기적으로 연결될 수 있다.
상기 제3 스토리지 커패시터(Cst3)의 일단은 상기 기준전압 라인(Vref)과 전기적으로 연결되고, 상기 제3 스토리지 커패시터(Cst3)의 타단은 상기 제2 노드(N2)와 전기적으로 연결될 수 있다.
상기 제4 스토리지 커패시터(Cst4)의 일단은 상기 제2 노드(N2)와 전기적으로 연결되고, 상기 제4 스토리지 커패시터(Cst4)의 타단은 상기 제4 노드(N4)와 전기적으로 연결될 수 있다.
결과적으로 상기 제3 스토리지 커패시터(Cst3) 및 제4 스토리지 커패시터(Cst4)는 상기 기준전압 라인(Vref)과 상기 제4 노드(N4) 사이에서 직렬로 연결될 수 있다.
도 3은 실시 예에 따른 액정표시장치에 인가되는 전압의 파형도이고, 도 4는 도 3에 따른 게이트 신호에 따른 화소 영역의 연결관계를 나타낸 도면이다.
도 4a는 제1 게이트 라인에 하이 레벨의 게이트 신호가 인가되었을 때의 회로도이고, 도 4b는 제2 게이트 라인에 하이 레벨의 게이트 신호가 인가되었을 때의 회로도이다.
도 3 및 도 4를 참조하면, 실시 예에 따른 액정표시장치는 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)에 순차적으로 하이 레벨의 게이트 신호가 인가된다.
상기 제1 게이트 라인(GL1)의 게이트 신호의 하강 에지와 상기 제2 게이트 라인(GL2)의 게이트 신호의 상승 에지 사이에 신호 지연을 고려하여 일정한 시간을 두어 신호간섭을 방지할 수 있다.
상기 제1 게이트 라인(GL1)에 하이 레벨의 게이트 신호가 인가되고, 상기 제2 게이트 라인(GL2)에 로우 레벨의 게이트 신호가 인가되는 경우, 도 4a와 같이 게이트 전극이 상기 제1 게이트 라인(GL1)과 연결된 제1 트랜지스터(T1), 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 턴 온된다. 또한, 게이트 전극이 상기 제2 게이트 라인(GL2)과 연결된 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)는 턴 오프된다.
상기 제1 트랜지스터(T1)가 턴 온되어 상기 제1 데이터 라인(DL1)과 제3 노드(N3)는 전기적으로 연결될 수 있다. 상기 제3 트랜지스터(T3)가 턴 온되어 상기 기준전압 라인(Vref)과 상기 제1 노드(N1)가 전기적으로 연결될 수 있다.
상기 제1 데이터 라인(DL1)과 제3 노드(N3)가 전기적으로 연결되어 상기 제1 데이터 전압(VDL1)이 상기 제3 노드(N3)로 인가되고, 상기 기준전압 라인(Vref)으로부터의 기준전압이 제1 노드(N1)로 인가된다.
상기 제1 스토리지 커패시터(Cst1)의 양단에는 동일한 기준전압이 인가되어, 상기 제1 스토리지 커패시터(Cst1)에는 전하가 충전되지 않으며, 상기 제2 스토리지 커패시터(Cst2)에는 상기 제1 노드(N1) 및 제3 노드(N3)에 인가되는 전압의 차에 대응되는 전하가 충전될 수 있다. 즉, 상기 제2 스토리지 커패시터(Cst2)에는 제1 데이터 전압(VDL1)과 상기 기준전압(Vref)의 차전압에 대응되는 전하가 충전될 수 있다.
또한, 상기 제4 트랜지스터(T4)가 턴 온되어 상기 제2 데이터 라인(DL2)과 제4 노드(N4)는 전기적으로 연결될 수 있다. 상기 제6 트랜지스터(T6)가 턴 온되어 상기 기준전압 라인(Vref)과 상기 제2 노드(N2)가 전기적으로 연결될 수 있다.
상기 제2 데이터 라인(DL2)과 제4 노드(N4)가 전기적으로 연결되어 상기 제2 데이터 전압(VDL2)이 상기 제4 노드(N4)로 인가되고, 상기 기준전압 라인(Vref)으로부터의 기준전압이 제2 노드(N2)로 인가된다.
상기 제3 스토리지 커패시터(Cst3)의 양단에는 동일한 기준전압이 인가되어, 상기 제3 스토리지 커패시터(Cst3)에는 전하가 충전되지 않으며, 상기 제4 스토리지 커패시터(Cst4)에는 상기 제2 노드(N2) 및 제4 노드(N4)에 인가되는 전압의 차에 대응되는 전하가 충전될 수 있다. 즉, 상기 제4 스토리지 커패시터(Cst4)에는 제2 데이터 전압(VDL2)과 상기 기준전압(Vref)의 차전압에 대응되는 전하가 충전될 수 있다.
상기 제1 게이트 라인(GL1)에 로우 레벨의 게이트 신호가 인가되고, 상기 제2 게이트 라인(GL2)에 하이 레벨의 게이트 신호가 인가되는 경우, 도 4b와 같이 게이트 전극이 상기 제1 게이트 라인(GL1)과 연결된 제1 트랜지스터(T1), 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 턴 오프된다. 또한, 게이트 전극이 상기 제2 게이트 라인(GL2)과 연결된 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)는 턴 온된다.
상기 제2 트랜지스터(T2)가 턴 온되어, 상기 제1 데이터 라인(DL1)과 제1 노드(N1)는 전기적으로 연결될 수 있다.
또한, 상기 제1 트랜지스터(T1)가 턴 오프되어, 상기 제3 노드(N3)는 플로팅될 수 있다.
상기 제1 노드(N1)에는 상기 제1 데이터 라인(DL1)에 의해 제1 데이터 전압(VDL1)이 인가되고, 커패시터 전하량 보존법칙에 의해 상기 제3 노드(N3)에 상기 제1 데이터 전압(VDL1)보다 고전압이 충전될 수 있다. 이 때, 상기 제2 스토리지 커패시터(Cst2)의 용량이 액정 커패시터(Clc)의 용량보다 충분히 크다면, 상기 제3 노드(N3)에 상기 제1 데이터 전압(VDL1)의 2배의 전압이 충전될 수 있다.
상기 제5 트랜지스터(T5)가 턴 온되어, 상기 제2 데이터 라인(DL2)과 상기 제2 노드(N2)는 전기적으로 연결될 수 있다.
또한, 상기 제4 트랜지스터(T4)가 턴 오프되어, 상기 제4 노드(N4)는 플로팅될 수 있다.
상기 제2 노드(N2)에는 상기 제2 데이터 라인(DL2)에 의해 제2 데이터 전압(VDL2)이 인가되고, 커패시터 전하량 보존법칙에 의해 상기 제4 노드(N4)에 상기 제2 데이터 전압(VDL2)보다 고전압이 충전될 수 있다. 이 때, 상기 제4 스토리지 커패시터(Cst4)의 용량이 액정 커패시터(Clc)의 용량보다 충분히 크다면, 상기 제4 노드(N4)에 상기 제2 데이터 전압(VDL2)의 2배의 전압이 충전될 수 있다.
상기 액정 커패시터(Clc)의 양단인 상기 제3 노드(N3)와 제4 노드(N4)에 각각 상기 제1 데이터 전압(VDL1)의 2배의 전압과 상기 제2 데이터 전압(VDL2)의 2배의 전압이 충전되어, 결과적으로 상기 액정 커패시터(Clc) 양단에 상기 데이터 라인에 인가되는 전압의 4배에 해당하는 전압이 인가될 수 있다. 상기 화소 영역의 회로를 이용하여, 고전압을 액정 커패시터(Clc)에 인가할 수 있어, 고전압 구동에 의한 데이터 드라이버의 발열을 방지할 수 있다. 또한, 상대적으로 고전압을 액정 커패시터(Clc)에 인가할 수 있어 새로운 표시장치를 구동할 수 있다.
상기 기준전압 라인에 인가되는 기준전압의 레벨은 변경될 수 있다. 상기 기준전압 라인에 인가되는 기준전압(Vref)의 전압 레벨이 상기 제2 데이터 전압(VDL2) 방향으로 레벨 이동되는 경우 상기 제1 화소 전압 인가부(11)는 더 큰 데이터 전압의 증폭을 수행하여, 도 5와 같이 제3 노드(N3)에는 도 3보다 더 큰 레벨의 전압이 인가된다. 이 때, 상기 제2 화소 전압 인가부(11)는 도 3보다 작은 데이터 전압의 증폭을 수행하여, 제4 노드(N4)에 전압을 인가할 수 있다.
결과적으로 상기 액정 커패시터(Clc)의 양단에 인가되는 전압 차는 동일하다. 다만, 기준전압(Vref)의 레벨을 변경함으로써 정극성 또는 부극성의 어느 한 방향으로 큰 레벨 증폭을 수행할 수 있다. 이로써, 상기 제3 노드(N3) 또는 제4 노드(N4)의 전압이 게이트 로우 전압보다 낮아지는 것을 방지하여, 트랜지스터의 오동작을 방지할 수 있는 효과가 있다.
도 6는 실시 예에 따른 액정표시장치의 첫 번째 제조단계를 나타낸 도면이다.
도 6a는 실시 예에 따른 액정표시장치의 첫 번째 제조단계를 나타낸 평면도이고, 도 6b는 도 6a를 A-A'를따라 절단한 단면도이다.
도 6를 참조하면, 실시 예에 따른 액정표시장치는 기판(30) 상에 제1 게이트 라인(GL1), 제2 게이트 라인(GL2) 및 기준전압 라인(Vref)을 형성한다.
상기 제1 트랜지스터(T1) 내지 제6 트랜지스터(T6)와 각각 대응되는 영역에 제1 내지 제6 게이트 전극(31 내지 36)이 형성된다.
상기 제1 게이트 전극(31), 제3 게이트 전극(33), 제4 게이트 전극(34) 및 제6 게이트 전극(36)은 상기 제1 게이트 라인(GL1)과 전기적으로 연결될 수 있다. 상기 제1 게이트 전극(31), 제3 게이트 전극(33), 제4 게이트 전극(34) 및 제6 게이트 전극(36)은 상기 제1 게이트 라인(GL1)과 일체로 형성될 수 있다. 상기 제1 게이트 전극(31), 제3 게이트 전극(33), 제4 게이트 전극(34) 및 제6 게이트 전극(36)은 상기 제1 게이트 라인(GL1)으로부터 돌출되어 형성될 수 있다. 상기 제3 게이트 전극(33) 및 상기 제6 게이트 전극(36)은 일체로 형성될 수 있다.
상기 제2 게이트 전극(32) 및 상기 제5 게이트 전극(35)은 상기 제2 게이트 라인(GL2)과 전기적으로 연결될 수 있다. 상기 제2 게이트 전극(32) 및 상기 제5 게이트 전극(35)은 상기 제2 게이트 라인(GL2)과 일체로 형성될 수 있다. 상기 제2 게이트 전극(32) 및 상기 제5 게이트 전극(35)은 상기 제2 게이트 라인(GL2)으로부터 돌출되어 형성될 수 있다.
상기 기준전압 라인(Vref)으로부터 돌출되어 제1 및 제2 하부 스토리지 전극(37, 38)이 형성될 수 있다. 상기 제1 및 제2 하부 스토리지 전극(37, 38)은 상기 기준전압 라인(Vref)으로부터 돌출되어 형성될 수 있다. 상기 제1 및 제2 하부 스토리지 전극(37, 38)은 일체로 형성될 수 있다.
상기 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제1 내지 제6 게이트 전극(31 내지 36), 제1 및 제2 하부 스토리지 전극(37, 38)은 게이트 메탈로 형성될 수 있다.
상기 게이트 메탈은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
도 7은 실시 예에 따른 액정표시장치의 두 번째 제조단계를 나타낸 도면이다.
도 7a는 실시 예에 따른 액정표시장치의 두 번째 제조 단계를 나타낸 평면도이고, 도 7b는 도 7a를 A-A'를 따라 절단한 단면도이다.
도 7을 참조하면, 실시 예에 따른 액정표시장치는 상기 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제1 내지 제6 게이트 전극(31 내지 36), 제1 및 제2 하부 스토리지 전극(37, 38)이 형성된 기판(30) 상에 게이트 절연층(40)을 형성한다.
상기 게이트 절연층(40)은 상기 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제1 내지 제6 게이트 전극(31 내지 36), 제1 및 제2 하부 스토리지 전극(37, 38)을 전기적으로 분리시키기 위한 층으로 절연 특성이 요구되며, 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.
상기 제1 트랜지스터(T1) 내지 제6 트랜지스터(T6)와 각각 대응되는 영역에 제1 내지 제6 반도체 층(41 내지 46)이 형성될 수 있다. 도면에서는 단면으로 도시되는 제1 반도체 층(41) 및 제4 반도체 층(44)만 도시하였다.
상기 반도체 층은 채널 영역과 상기 채널 영역의 양측에 형성된 소스 영역 및 드레인 영역을 포함할 수 있다.
상기 상기 제1 트랜지스터(T1) 내지 제6 트랜지스터(T6)와 각각 대응되는 영역에 제1 내지 제6 소스 전극(51 내지 56)과 제1 내지 제6 드레인 전극(61 내지 66)이 형성될 수 있다. 상기 제1 내지 제6 소스 전극(51 내지 56)은 반도체 층의 소스 영역에 대응되어 형성될 수 있고, 상기 제1 내지 제6 드레인 전극(61 내지 66)은 상기 반도체 층의 드레인 전극에 대응되어 형성될 수 있다.
상기 제1 소스 전극(51) 및 제2 소스 전극(52)은 상기 제1 데이터 라인(DL1)으로부터 연장되어 형성될 수 있고, 상기 제4 소스 전극(54) 및 제5 소스 전극(55)은 상기 제2 데이터 라인(DL2)으로부터 연장되어 형성될 수 있다.
상기 제3 소스 전극(53) 및 제6 소스 전극(56)은 일체로 형성될 수 있다. 상기 제3 소스 전극(53) 및 제6 소스 전극(56)은 스토리지 컨택홀(59)을 통해 상기 기준전압 라인(Vref)과 전기적으로 연결될 수 있다.
상기 제1 내지 제6 소스 전극(51 내지 56)은 2회 절곡된 U자형상으로 형성될 수 있다.
상기 제1 내지 제6 드레인 전극(61 내지 66)은 상기 제1 내지 제6 소스 전극(51 내지 56)과 대응되도록 I자 형태로 형성될 수 있다.
상기 제2 드레인 전극(62)은 상기 제3 드레인 전극(63)과 일체로 형성될 수 있고, 상기 제5 드레인 전극(65)은 상기 제6 드레인 전극(66)과 일체로 형성될 수 있다.
상기 제1 하부 스토리지 전극(37) 상에 제1 중간 스토리지 전극(67)이 형성되고, 상기 제2 하부 스토리지 전극(38) 상에 제2 중간 스토리지 전극(68)이 형성될 수 있다.
상기 제1 중간 스토리지 전극(67)은 상기 제2 드레인 전극(62) 및 제3 드레인 전극(63)과 일체로 형성될 수 있고, 상기 제2 중간 스토리지 전극(68)은 상기 제5 드레인 전극(65) 및 제6 드레인 전극(66)과 일체로 형성될 수 있다.
상기 제1 중간 스토리지 전극(67) 및 상기 제1 하부 스토리지 전극(37)은 상기 게이트 절연층(40)을 사이에 두고 제1 스토리지 커패시터(Cst1)를 구성하고, 상기 제2 중간 스토리지 전극(68) 및 제2 하부 스토리지 전극(37)은 상기 게이트 절연층(40)을 사이에 두고 제3 스토리지 커패시터(Cst3)를 구성한다.
상기 제1 내지 제6 소스 전극(51 내지 56), 제1 내지 제6 드레인 전극(61 내지 66), 상기 제1 중간 스토리지 전극(67) 및 상기 제1 중간 스토리지 전극(67)은 데이터 메탈로 형성될 수 있다. 상기 데이터 메탈은 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
도 8은 실시 예에 따른 액정표시장치의 세 번째 제조단계를 나타낸 도면이다.
도 8a는 실시 예에 따른 액정표시장치의 세 번째 제조 단계를 나타낸 평면도이고, 도 8b는 도 8a를 A-A'를 따라 절단한 단면도이다.
도 8을 참조하면, 실시 예에 따른 액정표시장치는 상기 제1 내지 제6 소스 전극(51 내지 56), 제1 내지 제6 드레인 전극(61 내지 66), 상기 제1 중간 스토리지 전극(67) 및 상기 제1 중간 스토리지 전극(67)이 형성된 게이트 절연층(40) 상에 층간 절연막(70)을 형성한다.
상기 층간 절연막(70)은 상기 제1 내지 제6 소스 전극(51 내지 56), 제1 내지 제6 드레인 전극(61 내지 66), 상기 제1 중간 스토리지 전극(67) 및 상기 제1 중간 스토리지 전극(67)을 외부로부터 보호하고, 전기적으로 분리시키기 위한 층으로 절연 특성이 요구되며, 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.
상기 제1 드레인 전극(61)과 대응되는 층간 절연막(70)에 제1 화소 컨택홀(71)이 형성되고, 상기 제4 드레인 전극(64)과 대응되는 층간 절연막(70)에 제2 화소 컨택홀(73)이 형성될 수 있다.
상기 제1 중간 스토리지 전극(67)과 대응되는 영역에 제1 상부 스토리지 전극(77)이 형성될 수 있고, 상기 제2 중간 스토리지 전극(68)과 대응되는 영역에 제2 상부 스토리지 전극(78)이 형성될 수 있다.
상기 화소 영역 상에 제1 화소 전극(81)과 제2 화소 전극(83)이 형성될 수 있다.
상기 제1 상부 스토리지 전극(77)은 상기 제1 화소 전극(81)과 일체로 형성될 수 있다. 상기 제1 상부 스토리지 전극(77)은 상기 제1 드레인 전극(61) 방향으로 연장되어 상기 제1 화소 컨택홀(71)을 통해 상기 제1 드레인 전극(61)과 전기적으로 연결될 수 있다.
상기 제2 상부 스토리지 전극(78)은 상기 제2 화소 전극(83)과 일체로 형성될 수 있다. 상기 제2 상부 스토리지 전극(78)은 상기 제4 드레인 전극(64) 방향으로 연장되어 상기 제2 화소 컨택홀(73)을 통해 상기 제4 드레인 전극(64)과 전기적으로 연결될 수 있다.
상기 제1 화소 전극(81)은 상기 제2 화소 전극(83)과 교번하여 형성될 수 있다. 상기 제1 화소 전극(81)은 상기 제2 화소 전극(83)과 전기적으로 분리되어, 상기 제1 화소 전극(81) 및 제2 화소 전극(83) 사이에 액정 커패시터(Clc)를 형성한다.
상기 제1 상부 스토리지 전극(77) 및 상기 제1 중간 스토리지 전극(67)은 상기 층간 절연막(70)을 사이에 두고 제2 스토리지 커패시터(Cst2)를 구성한다. 상기 제2 상부 스토리지 전극(78) 및 상기 제2 중간 스토리지 전극(68)은 상기 층간 절연막(70)을 사이에 두고 제4 스토리지 커패시터(Cst4)를 구성한다.
상기 제1 및 제2 화소 전극(81, 83), 제1 및 제2 상부 스토리지 전극(77, 78)은 투명한 도전물질로 형성될 수 있다. 상기 도전물질은 ITO, IZO 및 ITZO 중 하나일 수 있다. 또는, 상기 제1 및 제2 화소 전극(81, 83), 제1 및 제2 상부 스토리지 전극(77, 78)은 MoTi로 형성될 수 있다.
1: 액정표시패널 3: 타이밍 컨트롤러
5: 게이트 드라이버 7: 데이터 드라이버
30: 기판 31 내지 36: 게이트 전극
40: 게이트 절연층 41 내지 46: 반도체 층
51 내지 56: 소스 전극 61 내지 66: 드레인 전극
81: 제1 화소 전극 83: 제2 화소 전극

Claims (20)

  1. 제1 데이터 전압을 공급하는 제1 데이터 라인;
    상기 제1 데이터 전압과 반대극성의 전압을 공급하는 제2 데이터 라인;
    화소 영역에 제1 및 제2 게이트 신호를 공급하는 제1 및 제2 게이트 라인;
    상기 제1 및 제2 게이트 신호에 응답하여, 액정 커패시터 일단에 직렬로 연결된 두 커패시터 사이의 노드에 기준전압 및 상기 제1 데이터 전압을 순차적으로 공급하는 제1 화소 전압 인가부; 및
    상기 제1 및 제2 게이트 신호에 응답하여, 상기 액정 커패시터 타단에 직렬로 연결된 두 커패시터 사이의 노드에 상기 기준전압 및 상기 제2 데이터 전압을 순차적으로 공급하는 제2 화소 전압 인가부를 포함하는 액정표시장치.
  2. 제1항에 있어서,
    상기 제1 데이터 전압 및 상기 제2 데이터 전압은 상기 기준전압을 기준으로 서로 반대되는 극성을 가지는 액정표시장치.
  3. 제2항에 있어서,
    상기 기준전압은 레벨 변경이 가능한 액정표시장치.
  4. 제1항에 있어서,
    상기 기준전압을 인가하기 위한 기준전압 라인을 더 포함하고,
    상기 액정 커패시터 일단에 직렬로 연결된 두 커패시터는 상기 기준전압 라인과 상기 액정 커패시터 일단 사이에 연결되는 제1 및 제2 스토리지 커패시터를 포함하고,
    상기 제1 화소 전압 인가부는,
    상기 액정 커패시터의 일단에 상기 제1 데이터 전압을 공급하는 제1 트랜지스터;
    상기 제1 및 제2 스토리지 커패시터 사이의 제1 노드에 제1 데이터 전압을 공급하는 제2 트랜지스터; 및
    상기 제1 노드에 상기 기준전압을 공급하는 제3 트랜지스터를 포함하는 액정표시장치.
  5. 제4항에 있어서,
    상기 제1 및 제3 트랜지스터는 상기 제1 게이트 라인에 의해 온오프되고,
    상기 제2 트랜지스터는 상기 제2 게이트 라인에 의해 온오프되는 액정표시장치.
  6. 제1항에 있어서,
    상기 기준전압을 인가하기 위한 기준전압 라인을 더 포함하고,
    상기 액정 커패시터 타단에 직렬로 연결된 두 커패시터는 상기 기준전압 라인과 상기 액정 커패시터 타단 사이에 연결되는 제3 및 제4 스토리지 커패시터를 포함하고,
    상기 제2 화소 전압 인가부는,
    상기 액정 커패시터의 타단에 상기 제2 데이터 전압을 공급하는 제4 트랜지스터;
    상기 제3 및 제4 스토리지 커패시터 사이의 제2 노드에 제2 데이터 전압을 공급하는 제5 트랜지스터; 및
    상기 제2 노드에 상기 기준전압을 공급하는 제6 트랜지스터를 포함하는 액정표시장치.
  7. 제6항에 있어서,
    상기 제4 및 제6 트랜지스터는 상기 제1 게이트 라인에 의해 온오프되고,
    상기 제5 트랜지스터는 상기 제2 게이트 라인에 의해 온오프되는 액정표시장치.
  8. 제5항 및 제7항 중 어느 한 항에 있어서,
    상기 제1 게이트 라인 및 제2 게이트 라인에는 순차적으로 하이 레벨의 게이트 신호가 공급되는 액정표시장치.
  9. 제8항에 있어서,
    상기 제1 게이트 라인의 게이트 신호의 하강 에지와 상기 제2 게이트 라인의 게이트 신호의 상승 에지 사이에는 일정한 시간이 존재하는 액정표시장치.
  10. 액정 커패시터의 일단에 직렬로 연결된 제1 및 제2 스토리지 커패시터 사이의 제1 노드에 기준전압을 인가하고, 상기 액정 커패시터의 타단에 직렬로 연결된 제3 및 제4 스토리지 커패시터 사이의 제2 노드에 상기 기준전압을 인가하는 단계; 및
    상기 제1 및 제2 노드에 상기 기준전압을 인가한 후 상기 제1 노드에 제1 데이터 전압을 인가하고, 상기 제2 노드에 제2 데이터 전압을 인가하는 단계를 포함하는 액정표시장치의 구동방법.
  11. 제10항에 있어서,
    상기 제1 노드에 상기 제1 데이터 전압을 인가하고, 상기 제2 노드에 상기 제2 데이터 전압을 인가하는 단계에서는,
    상기 제1 노드 및 제2 노드가 플로팅되는 액정표시장치의 구동방법.
  12. 제10항에 있어서,
    상기 제1 데이터 전압 및 상기 제2 데이터 전압은 서로 반대되는 극성을 가지는 액정표시장치의 구동방법.
  13. 제10항에 있어서,
    상기 기준전압은 레벨 변경이 가능한 액정표시장치의 구동방법.
  14. 제10항에 있어서,
    상기 제1 노드 및 제2 노드에 기준전압을 인가하는 단계와 상기 제1 노드에 제1 데이터 전압을 인가하고 제2 노드에 상기 제2 데이터 전압을 인가하는 단계 사이에는 일정한 시간 간격이 존재하는 액정표시장치의 구동방법.
  15. 기판상에 제1 및 제2 게이트 라인과 기준전압 라인을 형성하는 단계;
    상기 제1 및 제2 게이트 라인과 기준전압 라인이 형성된 기판 상에 게이트 절연층을 형성하는 단계;
    제1 내지 제6 트랜지스터에 대응되는 영역에 반도체 층을 형성하는 단계;
    상기 제1 내지 제6 트랜지스터의 소스 전극 및 드레인 전극을 형성하고, 상기 기준전압 라인 상에 제1 및 제2 중간 스토리지 전극을 형성하는 단계;
    상기 소스 전극 및 드레인 전극과 제1 및 제2 중간 스토리지 전극 상에 층간 절연막을 형성하는 단계; 및
    상기 제1 및 제2 중간 스토리지 전극과 대응되는 영역에 제1 및 제2 상부 스토리지 전극을 형성하고, 서로 교번하는 제1 및 제2 화소 전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  16. 제15항에 있어서,
    상기 제1 상부 스토리지 전극은 상기 제1 화소 전극과 일체로 형성되고,
    상기 제2 상부 스토리지 전극은 상기 제2 화소 전극과 일체로 형성되는 액정표시장치의 제조방법.
  17. 제15항에 있어서,
    상기 기준전압 라인으로부터 돌출되는 제1 하부 스토리지 전극 및 제2 하부 스토리지 전극을 포함하고,
    상기 제1 하부 스토리지 전극은 상기 제1 중간 스토리지 전극과 대응되는 영역에 형성되고,
    상기 제2 하부 스토리지 전극은 상기 제2 중간 스토리지 전극과 대응되는 영역에 형성되는 액정표시장치의 제조방법.
  18. 제17항에 있어서,
    상기 제1 하부 스토리지 전극과 제2 하부 스토리지 전극은 일체로 형성되는 액정표시장치의 제조방법.
  19. 제15항에 있어서,
    상기 제1 화소 전극과 제2 화소 전극에 인가되는 전압은 서로 반대극성을 가지는 액정표시장치의 제조방법.
  20. 제15항에 있어서,
    상기 제1 상부 스토리지 전극은 상기 제1 트랜지스터의 소스 전극과 연결되고,
    상기 제2 상부 스토리지 전극은 상기 제4 트랜지스터의 소스 전극과 연결되는 액정표시장치의 제조방법.
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