KR101960379B1 - Thin film transistor substrate and method of fabricating the same - Google Patents

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Abstract

본 발명은 공정을 간소화하고 제조 비용을 절감할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 기판은 기판; 기판 상에 형성된 게이트 라인 및 게이트 전극; 상기 게이트 전극을 포함한 상기 기판 전면에 형성된 게이트 절연막; 상기 게이트 라인과 데이터 라인의 교차 영역에 형성된 박막 트랜지스터 및 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인; 상기 게이트 절연막 상에 형성되어 상기 박막 트랜지스터와 직접 접속하는 화소 전극 및 상기 화소 전극과 동일 물질로 상기 데이터 라인의 전면을 덮도록 형성된 투명 전도성 패턴; 상기 투명 전도성 패턴을 완전히 덮도록 형성된 감광성 유기물 패턴; 상기 감광성 유기물 패턴을 포함한 상기 기판 전면에 형성된 보호막; 및 상기 보호막을 사이에 두고 상기 화소 전극과 중첩되는 복수 개의 슬릿 형태의 공통 전극을 포함한다.The present invention relates to a thin film transistor substrate and a method of manufacturing the same, which can simplify a process and reduce manufacturing cost, and a thin film transistor substrate of the present invention includes a substrate; A gate line and a gate electrode formed on the substrate; A gate insulating film formed on the entire surface of the substrate including the gate electrode; A thin film transistor formed at a crossing region of the gate line and the data line and a data line crossing the gate line and defining a pixel region with the gate insulating film interposed therebetween; A pixel electrode formed on the gate insulating layer and directly connected to the thin film transistor, and a transparent conductive pattern formed to cover the entire surface of the data line with the same material as the pixel electrode; A photosensitive organic pattern formed to completely cover the transparent conductive pattern; A protective film formed on the entire surface of the substrate including the photosensitive organic material pattern; And a plurality of slit-shaped common electrodes overlapping the pixel electrodes with the protective film interposed therebetween.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor substrate,

본 발명은 박막 트랜지스터 기판에 관한 것으로 특히, 공정을 간소화하여 제조 비용을 절감할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate, and more particularly, to a thin film transistor substrate and a method of manufacturing the same, which can reduce manufacturing costs by simplifying the process.

정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.(PDP), Electro Luminescent Display (ELD), Vacuum Fluorescent (VFD), and the like have been developed in recent years in response to the demand for display devices. Display) have been studied, and some of them have already been used as display devices in various devices.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정 표시 장치가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, liquid crystal display devices are mostly used in place of CRT (Cathode Ray Tube) for the purpose of portable image display devices because of their excellent image quality, light weight, thinness and low power consumption, But also various kinds of monitors such as a television and a computer monitor receiving and displaying a broadcast signal in addition to the use of the same mobile type.

이러한 액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절하여 화상을 표시하는 것으로, 컬러 필터가 형성된 컬러 필터 기판, 박막 트랜지스터가 형성된 박막 트랜지스터 기판 및 컬러 필터 기판과 박막 트랜지스터 기판 사이에 형성된 액정층을 포함하여 이루어진다.Such a liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal having dielectric anisotropy using an electric field. The liquid crystal display device includes a color filter substrate on which a color filter is formed, a thin film transistor substrate on which a thin film transistor is formed, And a liquid crystal layer formed on the substrate.

컬러 필터 기판은 컬러 구현을 위한 R, G, B 컬러 필터, 빛샘 방지를 위한 블랙 매트릭스 및 박막 트랜지스터 기판과 컬러 필터 기판 사이의 셀 갭을 유지하기 위한 컬럼 스페이서가 형성된다. 그리고, 박막 트랜지스터 기판에는 화소 신호가 개별적으로 공급되는 다수의 화소 전극이 매트릭스 형태로 형성된다. 또한 박막 트랜지스터 기판에는 다수의 화소 전극을 개별적으로 구동하기 위한 박막 트랜지스터, 박막 트랜지스터를 제어하는 게이트 라인 및 박막 트랜지스터에 화소 신호를 공급하는 데이터 라인이 형성된다.The color filter substrate is formed with R, G, and B color filters for color implementation, a black matrix for preventing light leakage, and a column spacer for maintaining a cell gap between the thin film transistor substrate and the color filter substrate. A plurality of pixel electrodes, to which pixel signals are individually supplied, are formed in a matrix form on the thin film transistor substrate. In the thin film transistor substrate, a thin film transistor for driving a plurality of pixel electrodes individually, a gate line for controlling the thin film transistor, and a data line for supplying a pixel signal to the thin film transistor are formed.

액정 표시 장치에서 가장 많이 사용되는 대표적인 구동 모드(Mode)는 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN(Twisted Nematic) 모드와, 한 기판 상에 나란하게 배열된 화소 전극과 공통 전극 간의 수평 전계에 의해 액정이 구동되는 횡전계(In-Plane Switching) 모드 등이 있다. 횡전계 모드는 화소 전극과 공통 전극을 박막 트랜지스터 기판의 개구부에 서로 교번하도록 형성하여, 화소 전극과 공통 전극 사이에 발생하는 횡전계에 의해 액정이 배향되도록 한 것이다.A typical driving mode most commonly used in a liquid crystal display device is a TN (Twisted Nematic) mode in which a liquid crystal director is arranged so as to be twisted by 90 ° and then a voltage is applied to control the liquid crystal director, An in-plane switching mode in which liquid crystal is driven by a horizontal electric field between an electrode and a common electrode, and the like. In the transverse electric field mode, the pixel electrode and the common electrode are alternately formed in the opening of the thin film transistor substrate so that the liquid crystal is aligned by the transverse electric field generated between the pixel electrode and the common electrode.

그런데, 횡전계 모드 액정 표시 장치는 시야각은 넓으나 개구율 및 투과율이 낮으므로, 상기와 같은 문제점을 개선하기 위해 프린지 전계(Fringe Field Switching; FFS) 모드 액정 표시 장치가 제안되었다. 프린지 전계 모드 액정 표시 장치는 화소 영역에 통전극 형태의 공통 전극을 형성하고 공통 전극 상에 슬릿 형태로 복수개의 화소 전극을 형성하거나, 반대로 화소 전극을 통전극 형태로 형성하고 공통 전극을 복수개의 슬릿 형태로 형성함으로써, 화소 전극과 공통 전극 사이에 형성되는 프린지 전계에 의해 액정 분자를 동작시킨다.However, since the transverse electric field mode liquid crystal display device has a wide viewing angle but low aperture ratio and transmittance, a fringe field switching (FFS) mode liquid crystal display device has been proposed in order to solve the above problems. A fringe field-effect mode liquid crystal display device has a structure in which a common electrode in the form of a tubular electrode is formed in a pixel region and a plurality of pixel electrodes are formed in a slit shape on a common electrode, The liquid crystal molecules are operated by a fringe electric field formed between the pixel electrode and the common electrode.

이하, 첨부된 도면을 참조하여, 일반적인 프린지 전계 모드 액정 표시 장치의 제조 방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a general fringe field-mode liquid crystal display device will be described with reference to the accompanying drawings.

도 1은 일반적인 프린지 전계 모드의 박막 트랜지스터 기판의 단면도이다.1 is a cross-sectional view of a general fringe field mode thin film transistor substrate.

도 1을 참조하면, 일반적인 프린지 전계 모드 박막 트랜지스터 기판의 제조 방법은 제 1 마스크를 이용해서 기판(10) 상에 게이트 라인(미도시), 게이트 전극(10a), 게이트 패드 하부 전극(10b) 및 공통 라인(미도시)을 형성하는 단계, 제 2 마스크를 이용해서 액티브층(13a)과 오믹접촉층(13b)이 차례로 적층된 반도체층(13)을 형성하는 단계, 제 3 마스크를 이용해서 소스, 드레인 전극(14a, 14b), 데이터 라인(DL) 및 데이터 패드 하부 전극(14c)을 형성하는 단계, 소스, 드레인 전극(14a, 14b), 데이터 라인(DL) 및 데이터 패드 하부 전극(14c)을 덮도록 기판(10) 전면에 차례로 제 1, 제 2 보호막(15a, 15b)을 형성하는 단계를 포함합니다.1, a method of manufacturing a general fringe field-mode thin film transistor substrate includes forming a gate line (not shown), a gate electrode 10a, a gate pad lower electrode 10b, and a gate line A step of forming a common line (not shown), a step of forming a semiconductor layer 13 in which an active layer 13a and an ohmic contact layer 13b are sequentially stacked by using a second mask, Drain electrodes 14a and 14b, a data line DL and a data pad lower electrode 14c are formed on the substrate 10 and the source and drain electrodes 14a and 14b, the data line DL and the data pad lower electrode 14c, And forming first and second protective films 15a and 15b in order on the entire surface of the substrate 10 so as to cover the first and second protective films 15a and 15b.

그리고, 제 4 마스크를 이용해서 제 1, 제 2 보호막(15a, 15b)을 선택적으로 제거하여 드레인 전극(14b)을 노출시키는 화소 콘택홀, 게이트 패드 하부 전극(10b)을 노출시키는 게이트 콘택홀 및 데이터 패드 하부 전극(14c)을 노출시키는 데이터 콘택홀을 형성하는 단계, 제 5 마스크를 이용하여 제 2 보호막(15b) 상에 화소 콘택홀을 통해 드레인 전극(14b)과 접속하는 화소 전극(16)을 형성하는 단계, 제 6 마스크를 이용하여 게이트 콘택홀에 대응되는 게이트 패드 하부 전극(10b)과 데이터 콘택홀에 대응되는 데이터 패드 하부 전극(14c)을 노출시키는 제 3 보호막(15c)을 형성하는 단계, 제 7 마스크를 이용하여 제 3 보호막(15c)을 사이에 두고 화소 전극(16)과 프린지 전계를 생성하는 공통 전극(18a)과 게이트 패드 하부 전극(10b)과 접속하는 게이트 패드 상부 전극(18b) 및 데이터 패드 하부 전극(14c)과 접속하는 데이터 패드 상부 전극(18c)을 형성하는 단계를 포함한다.A pixel contact hole for selectively exposing the first and second protective films 15a and 15b using the fourth mask to expose the drain electrode 14b, a gate contact hole exposing the gate pad lower electrode 10b, Forming a data contact hole exposing the data pad lower electrode 14c; forming a pixel electrode 16 connected to the drain electrode 14b through the pixel contact hole on the second protective film 15b using the fifth mask; Forming a third protective film 15c exposing the gate pad lower electrode 10b corresponding to the gate contact hole and the data pad lower electrode 14c corresponding to the data contact hole using the sixth mask A common electrode 18a for generating a fringe electric field with the pixel electrode 16 and the gate pad upper electrode 10b connected to the gate pad lower electrode 10b with the third protective film 15c interposed therebetween, 18b) and de And a step of forming the emitter pad lower electrode (14c) and connected to the data pad upper electrode (18c).

그리고, 도시하지는 않았지만, R, G, B 컬러 필터, 블랙 매트릭스 및 컬럼 스페이서를 포함하는 컬러 필터 기판을 제조하는 단계까지 포함하면 일반적인 액정 표시 장치는 총 12개의 마스크를 이용하여 형성된다. 따라서, 공정이 복잡하고 제조 비용이 증가한다.Although not shown, a typical liquid crystal display device is formed using a total of 12 masks, including the step of fabricating a color filter substrate including R, G, and B color filters, a black matrix, and a column spacer. Therefore, the process is complicated and the manufacturing cost is increased.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 총 5개의 마스크를 이용하여 형성된 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.It is an object of the present invention to provide a thin film transistor substrate using a total of five masks and a manufacturing method thereof.

상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은 기판; 기판 상에 형성된 게이트 라인 및 게이트 전극; 상기 게이트 전극을 포함한 상기 기판 전면에 형성된 게이트 절연막; 상기 게이트 라인과 데이터 라인의 교차 영역에 형성된 박막 트랜지스터 및 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인; 상기 게이트 절연막 상에 형성되어 상기 박막 트랜지스터와 직접 접속하는 화소 전극 및 상기 화소 전극과 동일 물질로 상기 데이터 라인의 전면을 덮도록 형성된 투명 전도성 패턴; 상기 투명 전도성 패턴을 완전히 덮도록 형성된 감광성 유기물 패턴; 상기 감광성 유기물 패턴을 포함한 상기 기판 전면에 형성된 보호막; 및 상기 보호막을 사이에 두고 상기 화소 전극과 중첩되는 복수 개의 슬릿 형태의 공통 전극을 포함한다.According to an aspect of the present invention, there is provided a thin film transistor substrate comprising: a substrate; A gate line and a gate electrode formed on the substrate; A gate insulating film formed on the entire surface of the substrate including the gate electrode; A thin film transistor formed at a crossing region of the gate line and the data line and a data line crossing the gate line and defining a pixel region with the gate insulating film interposed therebetween; A pixel electrode formed on the gate insulating layer and directly connected to the thin film transistor, and a transparent conductive pattern formed to cover the entire surface of the data line with the same material as the pixel electrode; A photosensitive organic pattern formed to completely cover the transparent conductive pattern; A protective film formed on the entire surface of the substrate including the photosensitive organic material pattern; And a plurality of slit-shaped common electrodes overlapping the pixel electrodes with the protective film interposed therebetween.

상기 감광성 유기물 패턴은 포토 레지스트(Photo Resist; PR) 또는 광활성 화합물(Photo Active Compound; PAC)로 형성된다.The photosensitive organic material pattern is formed of a photoresist (PR) or a photoactive compound (PAC).

상기 공통 전극은 상기 데이터 라인과 중첩되는 상기 보호막 상에도 형성된다.The common electrode is also formed on the protective film overlapping the data line.

상기 게이트 라인의 일 끝단에 형성된 게이트 패드 하부 전극; 상기 데이터 라인의 일 끝단에 형성된 데이터 패드 하부 전극; 상기 게이트 절연막 및 보호막을 선택적으로 제거하여 각각 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극을 노출시키는 게이트 콘택홀 및 데이터 콘택홀; 및 상기 게이트 콘택홀 및 데이터 콘택홀을 통해 각각 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극과 접속하는 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 더 포함한다.A gate pad lower electrode formed at one end of the gate line; A data pad lower electrode formed at one end of the data line; A gate contact hole and a data contact hole for selectively removing the gate insulating film and the protective film to expose the gate pad lower electrode and the data pad lower electrode, respectively; And a gate pad upper electrode and a data pad upper electrode connected to the gate pad lower electrode and the data pad lower electrode through the gate contact hole and the data contact hole, respectively.

또한, 동일 목적을 달성하기 위한 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인 및 상기 게이트 라인과 데이터 라인의 교차 영역에 박막 트랜지스터를 형성하는 단계; 상기 게이트 절연막 상에 상기 박막 트랜지스터와 직접 접속하는 화소 전극을 형성함과 동시에 상기 데이터 라인의 전면에 투명 전도성 패턴을 형성하는 단계; 상기 투명 전도성 패턴을 완전히 덮도록 감광성 유기물 패턴을 형성하는 단계; 상기 감광성 유기물 패턴을 포함한 상기 기판 전면에 보호막을 형성하는 단계; 및 상기 보호막을 사이에 두고 상기 화소 전극과 중첩되는 복수 개의 슬릿 형태의 공통 전극을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor substrate, including: forming a gate line and a gate electrode on a substrate; Forming a gate insulating film on the entire surface of the substrate including the gate electrode, forming a data line crossing the gate line with the gate insulating film interposed therebetween, and a thin film transistor in an intersecting region between the gate line and the data line; Forming a pixel electrode directly connected to the thin film transistor on the gate insulating film and forming a transparent conductive pattern on the entire surface of the data line; Forming a photosensitive organic pattern to completely cover the transparent conductive pattern; Forming a protective film on the entire surface of the substrate including the photosensitive organic material pattern; And forming a plurality of slit-shaped common electrodes overlapping the pixel electrodes with the protective film interposed therebetween.

상기 감광성 유기물 패턴을 형성하는 단계는 상기 박막 트랜지스터 및 데이터 라인을 포함한 상기 기판 전면에 투명 전도성 물질층을 증착하고, 투명 전도성 물질층 상에 감광성 유기물을 도포하는 단계; 상기 감광성 유기물을 노광 및 현상하여, 제 1 감광성 유기물 패턴을 형성하는 단계; 상기 제 1 감광성 유기물 패턴을 마스크로 이용하여 상기 투명 전도성 물질층을 패터닝하여, 상기 박막 트랜지스터와 직접 접속하는 화소 전극 및 상기 데이터 라인의 전면에 투명 전도성 패턴을 형성하는 단계; 상기 제 1 감광성 유기물 패턴을 애싱하여 상기 투명 전도성 패턴 상에만 남아있는 제 2 감광성 유기물 패턴을 형성하는 단계; 및 상기 제 2 감광성 유기물 패턴에 큐어링 공정을 진행하여 상기 투명 전도성 패턴을 완전히 덮는 감광성 유기물 패턴을 형성하는 단계를 포함한다.Wherein the forming of the photosensitive organic material pattern comprises: depositing a transparent conductive material layer on the entire surface of the substrate including the thin film transistor and the data line, and applying a photosensitive organic material on the transparent conductive material layer; Exposing and developing the photosensitive organic material to form a first photosensitive organic material pattern; Patterning the transparent conductive material layer using the first photosensitive organic material pattern as a mask to form a transparent conductive pattern on a pixel electrode directly connected to the thin film transistor and on the entire surface of the data line; Forming a second photosensitive organic pattern remaining on the transparent conductive pattern by ashing the first photosensitive organic pattern; And curing the second photosensitive organic pattern to form a photosensitive organic pattern that completely covers the transparent conductive pattern.

상기 큐어링 공정은 200℃ 내지 250℃에서 20분 내지 40분 동안 진행한다.The curing process is carried out at 200 ° C to 250 ° C for 20 minutes to 40 minutes.

상기 공통 전극을 형성하는 단계는 상기 데이터 라인과 중첩되는 상기 보호막 상에도 상기 공통 전극을 형성한다.The forming of the common electrode may include forming the common electrode on the protective film overlapping the data line.

상기 게이트 라인의 일 끝단에 게이트 패드 하부 전극을 형성하는 단계; 상기 데이터 라인의 일 끝단에 데이터 패드 하부 전극을 형성하는 단계; 상기 게이트 절연막 및 보호막을 선택적으로 제거하여 각각 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극을 노출시키는 게이트 콘택홀 및 데이터 콘택홀을 형성하는 단계; 및 상기 게이트 콘택홀 및 데이터 콘택홀을 통해 각각 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극과 접속하는 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 형성하는 단계를 더 포함한다.Forming a gate pad lower electrode at one end of the gate line; Forming a data pad lower electrode at one end of the data line; Forming a gate contact hole and a data contact hole for selectively exposing the gate pad lower electrode and the data pad lower electrode, respectively, by selectively removing the gate insulating film and the protection film; And forming a gate pad upper electrode and a data pad upper electrode to be connected to the gate pad lower electrode and the data pad lower electrode through the gate contact hole and the data contact hole, respectively.

상기와 같은 본 발명의 박막 트랜지스터 기판 및 이의 제조 방법은 다음과 같은 효과를 갖는다.The thin film transistor substrate of the present invention and its manufacturing method as described above have the following effects.

첫째, 총 5 마스크 공정으로 박막 트랜지스터 기판을 형성함으로써, 공정을 단순화하고 제조 비용을 절감할 수 있다.First, a thin film transistor substrate is formed by a total of 5 mask processes, thereby simplifying the process and reducing manufacturing cost.

둘째, 제 3 마스크를 이용하여 개구 영역에 화소 전극을 형성함과 동시에 데이터 라인 상에 투명 전도성 패턴을 형성하여, 데이터 라인에 단선된 부위가 발생하였어도 투명 전도성 패턴을 통해 단선 부위를 리페어할 수 있다. 특히, 투명 전도성 패턴이 데이터 라인의 화소 신호를 차폐하여 화소 신호가 인접한 화소 영역에 영향을 미치는 것을 방지할 수 있다.Second, a pixel electrode is formed in the opening region by using the third mask, and a transparent conductive pattern is formed on the data line, so that the broken line portion can be repaired through the transparent conductive pattern even if a disconnected portion occurs in the data line . In particular, the transparent conductive pattern shields the pixel signals of the data lines, thereby preventing the pixel signals from affecting adjacent pixel regions.

셋째, 드레인 전극과 화소 전극이 콘택홀 없이 직접 접속함으로써, 표시 장치의 개구율을 향상시킬 수 있다.Third, the aperture ratio of the display device can be improved by directly connecting the drain electrode and the pixel electrode without a contact hole.

도 1은 일반적인 프린지 전계 모드의 박막 트랜지스터 기판의 단면도.
도 2는 본 발명의 박막 트랜지스터 기판의 단면도.
도 3a 내지 도 3h는 본 발명의 박막 트랜지스터 기판의 공정 단면도.
1 is a cross-sectional view of a general fringe field mode thin film transistor substrate.
2 is a sectional view of a thin film transistor substrate of the present invention.
3A to 3H are process sectional views of a thin film transistor substrate of the present invention.

이하, 본 발명의 박막 트랜지스터 기판을 설명하면 다음과 같다.Hereinafter, the thin film transistor substrate of the present invention will be described.

도 2는 본 발명의 박막 트랜지스터 기판의 단면도이다.2 is a cross-sectional view of the thin film transistor substrate of the present invention.

도 2와 같이, 본 발명의 박막 트랜지스터 기판은 기판(100) 상에 게이트 절연막(120)을 사이에 두고 서로 교차하여 화소 영역을 정의하는 게이트 라인(미도시) 및 데이터 라인(DL), 게이트 라인(미도시)과 데이터 라인(DL)의 교차 영역에 형성된 박막 트랜지스터, 박막 트랜지스터와 직접 접속하는 통 전극 형태의 화소 전극(160a), 데이터 라인(DL)의 전면을 덮도록 형성된 투명 전도성 패턴(160b), 투명 전도성 패턴(160b)을 완전히 덮도록 형성된 감광성 유기물 패턴(200c), 감광성 유기물 패턴(200c)을 포함한 기판(100) 전면에 형성된 보호막(150) 및 보호막(150)을 사이에 두고 화소 전극(160a)과 중첩되는 슬릿 형태의 공통 전극(180a)을 포함한다.2, the thin film transistor substrate of the present invention includes a substrate 100, a gate line (not shown) and a data line DL, which define a pixel region and intersect with each other with a gate insulating film 120 interposed therebetween, A pixel electrode 160a in the form of a tubular electrode directly connected to the thin film transistor, a transparent conductive pattern 160b formed to cover the entire surface of the data line DL, A photosensitive organic pattern 200c formed to completely cover the transparent conductive pattern 160b and a passivation layer 150 formed on the entire surface of the substrate 100 including the photosensitive organic pattern 200c and a passivation layer 150, And a common electrode 180a in the form of a slit overlapped with the common electrode 160a.

특히, 게이트 라인(미도시) 및 데이터 라인(DL)의 일 끝단에 각각 게이트 패드 및 데이터 패드가 형성되며, 게이트 패드(GP)는 게이트 드라이버(미도시)로부터 스캔 신호를 게이트 라인(미도시)에 공급하고, 데이터 패드(DP)는 데이터 드라이버(미도시)로부터의 화소 신호를 데이터 라인(DL)에 공급한다.In particular, a gate pad and a data pad are formed at one end of a gate line (not shown) and a data line DL, respectively, and a gate pad GP applies a scan signal from a gate driver (not shown) And the data pad DP supplies a pixel signal from the data driver (not shown) to the data line DL.

게이트 패드(GP)는 게이트 라인(미도시)의 일 끝단에 형성된 게이트 패드 하부 전극(100b)과, 게이트 절연막(120)과 보호막(150)을 관통하는 게이트 콘택홀(미도시)을 통해 게이트 패드 하부 전극(100b)과 접속된 게이트 패드 상부 전극(180b)을 포함한다. 그리고, 데이터 패드(DP)는 데이터 라인(DL)과 접속된 데이터 패드 하부 전극(140c)과, 보호막(150)을 관통하는 데이터 콘택홀(미도시)을 통해 데이터 패드 하부 전극(140c)과 접속된 데이터 패드 상부 전극(180c)을 포함한다.The gate pad GP includes a gate pad lower electrode 100b formed on one end of a gate line (not shown) and a gate contact hole (not shown) passing through the gate insulating layer 120 and the passivation layer 150. [ And a gate pad upper electrode 180b connected to the lower electrode 100b. The data pad DP is connected to the data pad lower electrode 140c through a data pad lower electrode 140c connected to the data line DL and a data contact hole (not shown) And a data pad upper electrode 180c.

게이트 라인(미도시)과 데이터 라인(DL)의 교차 영역에 형성된 박막 트랜지스터는 게이트 라인(미도시)에 공급되는 스캔 신호에 응답하여 데이터 라인(DL)에 공급되는 화소 신호가 화소 전극(160a)에 충전되어 유지되게 한다. 이를 위해 박막 트랜지스터는 게이트 전극(100a), 소스 전극(140a), 드레인 전극(140b) 및 반도체층(130)을 포함한다.A thin film transistor formed in a crossing region of a gate line (not shown) and a data line DL has a structure in which a pixel signal supplied to the data line DL in response to a scan signal supplied to a gate line (not shown) So that it is kept charged. To this end, the thin film transistor includes a gate electrode 100a, a source electrode 140a, a drain electrode 140b, and a semiconductor layer 130.

게이트 전극(100a)은 게이트 라인(미도시)의 스캔 신호가 공급되도록 게이트 라인(미도시)에서 돌출 형성되거나, 게이트 라인(미도시)의 일부 영역으로 정의되며, 게이트 전극(100a)과 게이트 라인(미도시)은 불투명 전도성 물질층으로 형성된다.The gate electrode 100a is protruded from a gate line (not shown) to supply a scan signal of a gate line (not shown) or defined as a partial region of a gate line (not shown) (Not shown) is formed of a layer of opaque conductive material.

이 때, 불투명 전도성 물질층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성된다.In this case, the opaque conductive material layer may be formed of a material selected from Al / Cr, Al / Mo, Al (Nd) Al alloy, Al alloy, Mo alloy, Mo alloy, Al alloy, Mo alloy, Mo alloy, Mo alloy, Mo alloy, Layer structure such as a Mo alloy, Mo alloy / Al alloy, Mo / Al alloy, or the like, or a single layer structure of Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, do.

반도체층(130)은 비정질 실리콘층을 패터닝하여 형성된 액티브층(130a)과 불순물 비정질 실리콘층을 패터닝하여 형성된 오믹 콘택층(130b)이 차례로 적층된 구조이다. 상기와 같은 반도체층(130)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 형성된 게이트 절연막(120)을 사이에 두고 게이트 전극(100a)과 중첩되며, 오믹 콘택층(130b)은 소스, 드레인 전극(140a, 140b)과 액티브층(130a) 사이의 전기 접촉 저항을 감소시키는 역할을 한다. 특히, 오믹 콘택층(130b)의 일부 영역을 제거하여 액티브층(130a)을 노출시켜 채널이 형성된다.The semiconductor layer 130 has a structure in which an active layer 130a formed by patterning an amorphous silicon layer and an ohmic contact layer 130b formed by patterning an impurity amorphous silicon layer are sequentially stacked. The semiconductor layer 130 may overlap the gate electrode 100a with a gate insulating layer 120 formed of an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) interposed therebetween. The ohmic contact layer 130b Serves to reduce electrical contact resistance between the source and drain electrodes 140a and 140b and the active layer 130a. Particularly, a part of the ohmic contact layer 130b is removed to expose the active layer 130a to form a channel.

데이터 라인(DL)은 차례로 적층된 비정질 실리콘층, 불순물 비정질 실리콘층 및 불투명 전도성 물질층을 포함하여 이루어져, 게이트 절연막(120)을 사이에 두고 게이트 라인(미도시)와 교차한다. 소스 전극(140a)은 데이터 라인(DL)과 접속되어 데이터 라인(DL)의 화소 신호를 공급받고, 드레인 전극(140b)은 채널을 사이에 두고 소스 전극(140a)과 마주하도록 이격 형성되어 데이터 라인(DL)으로부터의 화소 신호를 화소 전극(160a)에 공급한다.The data line DL includes an amorphous silicon layer, a doped amorphous silicon layer, and a layer of opaque conductive material which are sequentially stacked, and crosses a gate line (not shown) with the gate insulating film 120 therebetween. The source electrode 140a is connected to the data line DL to receive the pixel signal of the data line DL and the drain electrode 140b is formed to be spaced apart from the source electrode 140a, And supplies the pixel signal from the data line DL to the pixel electrode 160a.

화소 전극(160a)은 게이트 절연막(120) 상에 형성되어 콘택홀 없이 드레인 전극(140b)과 직접 접속된다. 특히, 화소 전극(160a)과 동일 층, 즉, 데이터 라인(DL) 상에도 화소 전극(160a)과 동일 물질로 투명 전도성 패턴(160b)이 형성된다. 이 때, 화소 전극(160a)과 투명 전도성 패턴(160b)은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide: ITZO) 등과 같은 투명 전도성 물질로 형성된다.The pixel electrode 160a is formed on the gate insulating layer 120 and is directly connected to the drain electrode 140b without a contact hole. In particular, the transparent conductive pattern 160b is formed of the same material as the pixel electrode 160a on the same layer as the pixel electrode 160a, that is, on the data line DL. At this time, the pixel electrode 160a and the transparent conductive pattern 160b may be formed of a conductive material such as tin oxide (TO), indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc (Indium Tin Zinc Oxide: ITZO) or the like.

특히, 투명 전도성 패턴(160b)은 데이터 라인(DL)의 전면을 덮도록 형성되어, 데이터 라인(DL)의 화소 신호를 차폐한다. 따라서, 데이터 라인(DL)의 화소 신호가 인접한 화소 영역에 영향을 미치는 것을 방지할 수 있다. 또한, 데이터 라인(DL)의 비정질 실리콘층, 불순물 비정질 실리콘층 및 불투명 전도성 물질층에 단선된 부위가 발생하였어도 투명 전도성 패턴(160b)이 데이터 라인(DL)의 전면을 덮도록 형성되므로, 단선 부위를 리페어할 수 있다.In particular, the transparent conductive pattern 160b is formed so as to cover the entire surface of the data line DL, thereby shielding the pixel signal of the data line DL. Therefore, it is possible to prevent the pixel signal of the data line DL from affecting the adjacent pixel region. In addition, since the transparent conductive pattern 160b is formed so as to cover the entire surface of the data line DL even if a disconnected portion occurs in the amorphous silicon layer, the impurity amorphous silicon layer, and the opaque conductive material layer of the data line DL, Can be repaired.

그리고, 투명 전도성 패턴(160b) 상에는 감광성 유기물 패턴(200c)이 형성된다. 특히, 감광성 유기물 패턴(200c)은 화소 전극(160a)과 투명 전도성 패턴(160b)을 형성하기 위한 포토 레지스트(Photo Resist; PR) 또는 광활성 화합물(Photo Active Compound; PAC)로 형성된다.A photosensitive organic material pattern 200c is formed on the transparent conductive pattern 160b. In particular, the photosensitive organic pattern 200c is formed of a photoresist (PR) or a photoactive compound (PAC) for forming the pixel electrode 160a and the transparent conductive pattern 160b.

구체적으로, 데이터 라인(DL)을 포함한 기판(100) 전면에 투명 전도성 물질을 형성하고, 투명 전도성 물질 상에 포토 레지스트 또는 광활성 화합물을 형성하여, 화소 전극(160a)과 투명 전도성 패턴(160b)을 형성한 후, 포토 레지스트 또는 광활성 화합물을 제거하기 않고 남겨놓는다. 특히, 화소 전극(160a)에 대응되는 감광성 유기물 패턴(200c)은 제거되고, 투명 전도성 패턴(160c) 상에만 남아있다.More specifically, a transparent conductive material is formed on the entire surface of the substrate 100 including the data line DL, and a photoresist or a photoactive compound is formed on the transparent conductive material to form the pixel electrode 160a and the transparent conductive pattern 160b. After formation, the photoresist or photoactive compound is left without being removed. In particular, the photosensitive organic pattern 200c corresponding to the pixel electrode 160a is removed and remains only on the transparent conductive pattern 160c.

이 때, 감광성 유기물 패턴(200c)은 투명 전도성 패턴(160b)의 상부뿐만 아니라, 투명 전도성 패턴(160b)의 측면을 덮도록 게이트 절연막(120)까지 플로우(Flow)되어 투명 전도성 패턴(160b)을 완전히 덮으므로, 감광성 유기물 패턴(200c)과 게이트 절연막(120)의 단차가 낮아진다. 이에 따라, 감광성 유기물 패턴(200c)을 포함한 기판(100) 전면에 형성되는 보호막(150)이 감광성 유기물 패턴(200c)의 단차부에서 단선되는 것을 방지할 수 있다.At this time, the photosensitive organic material pattern 200c flows to the gate insulating film 120 so as to cover not only the upper portion of the transparent conductive pattern 160b but also the side surface of the transparent conductive pattern 160b to form the transparent conductive pattern 160b The step between the photosensitive organic material pattern 200c and the gate insulating film 120 is lowered. Accordingly, the protective layer 150 formed on the entire surface of the substrate 100 including the photosensitive organic pattern 200c can be prevented from being broken at the stepped portion of the photosensitive organic pattern 200c.

그리고, 보호막(150) 상에는 복수 개의 슬릿 형태의 공통 전극(180a)이 형성되어, 보호막(150)을 사이에 두고 화소 전극(160a)과 공통 전극(180a)이 프린지 전계를 형성한다. 그리고, 프린지 전계에 의해 액정 분자들이 유전 이방성에 의해 회전하며, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상이 구현된다.A plurality of slit-shaped common electrodes 180a are formed on the protective layer 150 so that the pixel electrodes 160a and the common electrodes 180a form a fringe electric field with the protective layer 150 therebetween. The liquid crystal molecules rotate due to the dielectric anisotropy by the fringing electric field, and the light transmittance transmitted through the pixel region changes according to the degree of rotation of the liquid crystal molecules, thereby realizing an image.

특히, 보호막(150)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 형성되므로, 일반적인 유기 보호막에 비해 얇은 두께로 형성된다. 그런데, 상술한 바와 같이, 감광성 유기물 패턴(200c)과 게이트 절연막(120)의 단차가 낮아져 보호막(150)이 더 얇은 두께로 형성할 수 있으므로, 구동 전압이 낮아져 소비 전력을 감소시킬 수 있다.In particular, since the protective layer 150 is formed of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or the like, the protective layer 150 is formed to be thinner than a general organic protective layer. As described above, since the step between the photosensitive organic material pattern 200c and the gate insulating film 120 is reduced and the protective film 150 can be formed to have a thinner thickness, the driving voltage can be lowered and the power consumption can be reduced.

한편, 공통 전극(180a)과 동일 물질로 형성된 게이트 패드 상부 전극(180b) 및 데이터 패드 상부 전극(180c)은 게이트 콘택홀(미도시) 및 데이터 콘택홀(미도시)을 통해 각각 게이트 패드 하부 전극(100b) 및 데이터 패드 하부 전극(140c)과 접속되어 게이트 패드 및 데이터 패드가 형성된다.The gate pad upper electrode 180b and the data pad upper electrode 180c formed of the same material as the common electrode 180a are electrically connected to the gate pad lower electrode 180a through a gate contact hole (not shown) and a data contact hole The data pad 100b and the data pad lower electrode 140c to form a gate pad and a data pad.

이 때, 공통 전극(180a), 게이트 패드 상부 전극(180b) 및 데이터 패드 상부 전극(180c)은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide: ITZO) 등과 같은 투명 전도성 물질층으로 형성된다.At this time, the common electrode 180a, the gate pad upper electrode 180b, and the data pad upper electrode 180c are formed of tin oxide (TO), indium tin oxide (ITO), indium zinc oxide Zinc Oxide (IZO), Indium Tin Zinc Oxide (ITZO), or the like.

특히, 도면에서는 데이터 패드 하부 전극(140c)이 데이터 라인(DL)과 동일 층에 형성된 것을 도시하였으나, 데이터 패드 하부 전극(140c)은 게이트 라인(미도시)과 동일 층에 형성될 수 있으며, 이 경우에는 데이터 패드 하부 전극(140c)과 데이터 라인(DL)을 전기적으로 접속시키기 위한 링크부를 더 형성할 수도 있다.In particular, although the data pad lower electrode 140c is formed on the same layer as the data line DL in the drawing, the data pad lower electrode 140c may be formed on the same layer as the gate line (not shown) A link portion for electrically connecting the data pad lower electrode 140c and the data line DL may be further formed.

상기와 같은 본 발명의 박막 트랜지스터 기판은 화소 전극(160a)을 형성함과 동시에 데이터 라인(DL) 상에 투명 전도성 패턴(160b)을 형성하여, 데이터 라인(DL)에 단선된 부위가 발생하였어도 투명 전도성 패턴(160b)을 통해 단선 부위를 리페어할 수 있다. 특히, 투명 전도성 패턴(160b)이 데이터 라인(DL)의 화소 신호를 차폐하여 화소 신호가 인접한 화소 영역에 영향을 미치는 것을 방지할 수 있다. 또한, 드레인 전극(140b)과 화소 전극(160a)이 콘택홀 없이 직접 접속함으로써, 표시 장치의 개구율을 향상시킬 수 있다.The thin film transistor substrate according to the present invention as described above forms the pixel electrode 160a and the transparent conductive pattern 160b is formed on the data line DL so that the transparent conductive pattern 160b is transparent The broken line portion can be repaired through the conductive pattern 160b. In particular, the transparent conductive pattern 160b shields the pixel signal of the data line DL to prevent the pixel signal from affecting the adjacent pixel region. In addition, the drain electrode 140b and the pixel electrode 160a are directly connected to each other without a contact hole, whereby the aperture ratio of the display device can be improved.

이하, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method for fabricating a thin film transistor substrate according to the present invention will be described in detail.

도 3a 내지 도 3h는 본 발명의 박막 트랜지스터 기판의 공정 단면도이다.3A to 3H are process sectional views of a thin film transistor substrate of the present invention.

도 3a와 같이, 기판(100) 상에 게이트 전극(100a) 및 게이트 라인(미도시)을 형성하고, 게이트 라인(미도시)의 일 끝단에 게이트 패드 하부 전극(110b)을 형성한다. 구체적으로, 기판(100) 상에 스퍼터링(Sputtering) 방법 등의 증착 방법으로 불투명 전도성 물질층을 형성한다. 그리고, 제 1 마스크를 이용하여 불투명 전도성 물질층을 패터닝하여, 게이트 전극(100a), 게이트 라인(미도시) 및 게이트 패드 하부 전극(110b)을 형성한다.As shown in FIG. 3A, a gate electrode 100a and a gate line (not shown) are formed on a substrate 100, and a gate pad lower electrode 110b is formed at one end of a gate line (not shown). Specifically, an opaque conductive material layer is formed on the substrate 100 by a deposition method such as a sputtering method. Then, the opaque conductive material layer is patterned using the first mask to form a gate electrode 100a, a gate line (not shown), and a gate pad lower electrode 110b.

이 때, 불투명 전도성 물질층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.In this case, the opaque conductive material layer may be formed of a material selected from Al / Cr, Al / Mo, Al (Nd) Al alloy, Al alloy, Mo alloy, Mo alloy, Al alloy, Mo alloy, Mo alloy, Mo alloy, Mo alloy, Layer structure such as a Mo alloy, Mo alloy / Al alloy, Mo / Al alloy, or the like, or a single layer structure of Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, .

이어, 도 3b와 같이, 게이트 전극(100a), 게이트 라인(미도시) 및 게이트 패드 하부 전극(110b)을 포함한 기판(100) 전면에 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 게이트 절연막(120)을 형성한다. 그리고, 게이트 전극(100a)에 대응되는 게이트 절연막(120) 상에 비정질 실리콘층, 불순물 비정질 실리콘층 및 불투명 전도성 물질층을 차례로 형성한다.3B, an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or the like is formed on the entire surface of the substrate 100 including the gate electrode 100a, the gate line (not shown) and the gate pad lower electrode 110b. A gate insulating film 120 is formed. Then, an amorphous silicon layer, an impurity amorphous silicon layer, and a layer of an opaque conductive material are sequentially formed on the gate insulating layer 120 corresponding to the gate electrode 100a.

이어, 제 2 마스크를 이용하여 비정질 실리콘층, 불순물 비정질 실리콘층 및 불투명 전도성 물질층을 패터닝하여 반도체층(130), 소스, 드레인 전극(140a, 140b), 데이터 라인(DL) 및 데이터 패드 하부 전극(140c)을 형성한다.Then, the amorphous silicon layer, the impurity amorphous silicon layer and the opaque conductive material layer are patterned using the second mask to form the semiconductor layer 130, the source and drain electrodes 140a and 140b, the data line DL, (140c).

반도체층(130)은 비정질 실리콘층, 불순물 비정질 실리콘층을 패터닝하여 각각 형성된 액티브층(130a) 및 오믹 콘택층(130b)이 차례로 적층된 구조이다. 그리고, 데이터 라인(DL)은 게이트 절연막(120)을 사이에 두고 게이트 라인(미도시)과 교차하여 화소 영역을 정의하며, 차례로 적층된 비정질 실리콘층, 불순물 비정질 실리콘층 및 불투명 전도성 물질층을 포함한다.The semiconductor layer 130 has a structure in which an active layer 130a and an ohmic contact layer 130b respectively formed by patterning an amorphous silicon layer and an impurity amorphous silicon layer are sequentially stacked. The data line DL intersects the gate line (not shown) with the gate insulating layer 120 therebetween to define a pixel region, and includes a stacked amorphous silicon layer, a doped amorphous silicon layer, and a layer of opaque conductive material do.

소스, 드레인 전극(140a, 140b)은 불투명 전도성 물질층을 패터닝하여 반도체층(130)에 대응되는 영역에 이격 형성되며, 소스 전극(140a)은 데이터 라인(DL)과 연결되어 화소 신호를 인가받는다. 그리고, 소스, 드레인 전극(140a, 140b)의 이격된 영역에 대응되는 오믹 콘택층(130b)이 제거되어 채널이 형성된다. 데이터 패드 하부 전극(140c)은 데이터 라인(DL)의 일 끝단에 형성되며, 데이터 라인(DL)과 마찬가지로 차례로 적층된 비정질 실리콘층, 불순물 비정질 실리콘층 및 불투명 전도성 물질층을 포함한다.The source and drain electrodes 140a and 140b are formed in a region corresponding to the semiconductor layer 130 by patterning the opaque conductive material layer and the source electrode 140a is connected to the data line DL to receive a pixel signal . Then, the ohmic contact layer 130b corresponding to the spaced apart region of the source and drain electrodes 140a and 140b is removed to form a channel. The data pad lower electrode 140c is formed at one end of the data line DL and includes an amorphous silicon layer, an impurity amorphous silicon layer, and a layer of opaque conductive material sequentially stacked in the same manner as the data line DL.

이 때, 불투명 전도성 물질층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.In this case, the opaque conductive material layer may be formed of a material selected from Al / Cr, Al / Mo, Al (Nd) Al alloy, Al alloy, Mo alloy, Mo alloy, Al alloy, Mo alloy, Mo alloy, Mo alloy, Mo alloy, Layer structure such as a Mo alloy, Mo alloy / Al alloy, Mo / Al alloy, or the like, or a single layer structure of Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, .

한편, 도면에서는 데이터 패드 하부 전극(140c)이 데이터 라인(DL)과 동일 층에 형성된 것을 도시하였으나, 데이터 패드 하부 전극(140c)은 게이트 패드 전극(110b)과 동일 층에 형성될 수 있으며, 이 경우에는 데이터 패드 하부 전극(140c)과 데이터 라인(DL)을 전기적으로 접속시키기 위한 링크부를 더 형성할 수도 있다.Although the data pad lower electrode 140c is formed on the same layer as the data line DL in the drawing, the data pad lower electrode 140c may be formed on the same layer as the gate pad electrode 110b, A link portion for electrically connecting the data pad lower electrode 140c and the data line DL may be further formed.

이어, 도 3c와 같이, 소스, 드레인 전극(140a, 140b), 데이터 라인(DL) 및 데이터 패드 하부 전극(140c)을 포함한 기판(100) 전면에 투명 전도성 물질층(160)을 증착한다. 이 때, 투명 전도성 물질층(160)은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide: ITZO) 등과 같은 물질이다. 그리고, 투명 전도성 물질층(160) 전면에 감광성 유기물(200)을 도포한다. 이 때, 감광성 유기물(200)은 포토 레지스트(Photo Resist; PR) 또는 광활성 화합물(Photo Active Compound; PAC)인 것이 바람직하다.3C, a transparent conductive material layer 160 is deposited on the entire surface of the substrate 100 including the source and drain electrodes 140a and 140b, the data line DL, and the data pad lower electrode 140c. At this time, the transparent conductive material layer 160 may be formed of a conductive material such as tin oxide (TO), indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide Oxide: ITZO). The photosensitive organic material 200 is applied to the entire surface of the transparent conductive material layer 160. At this time, the photosensitive organic material 200 is preferably a photoresist (PR) or a photoactive compound (PAC).

그리고, 도 3d와 같이, 제 3 마스크를 이용하여 감광성 유기물(200)을 노광하여 제 1 감광성 유기물 패턴(200a)을 형성한다. 이 때, 제 3 마스크는 하프톤 마스크로, 제 1 감광성 유기물 패턴(200a)은 이중 단차를 갖는다. 즉, 제 1 감광성 유기물 패턴(200a)은 화소 전극이 형성될 개구 영역 및 데이터 라인(DL)에 대응되는 영역을 제외한 나머지 영역을 노출시키며, 제 1 감광성 유기물 패턴(200a)의 두께는 데이터 라인(DL)에 대응되는 영역이 개구 영역보다 두껍다.Then, as shown in FIG. 3D, the photosensitive organic material 200 is exposed using a third mask to form a first photosensitive organic material pattern 200a. At this time, the third mask is a halftone mask, and the first photosensitive organic material pattern 200a has a double step. That is, the first photosensitive organic material pattern 200a exposes the remaining region except the opening region where the pixel electrode is to be formed and the region corresponding to the data line DL, and the thickness of the first photosensitive organic material pattern 200a corresponds to the data line DL) is larger than the opening area.

이어, 제 1 감광성 유기물 패턴(200a)을 마스크로 이용하여 투명 전도성 물질층(160)을 패터닝하여 개구 영역에 통 전극 형태의 화소 전극(160a)을 형성한다. 화소 전극(160a)은 박막 트랜지스터의 드레인 전극(140b)과 콘택홀 없이 직접 접속하므로, 표시 장치의 개구율을 향상시킬 수 있다.Next, the transparent conductive material layer 160 is patterned using the first photosensitive organic material pattern 200a as a mask to form a pixel electrode 160a having a tubular electrode shape in the opening region. Since the pixel electrode 160a is directly connected to the drain electrode 140b of the thin film transistor without a contact hole, the aperture ratio of the display device can be improved.

동시에, 데이터 라인(DL) 상에도 투명 전도성 패턴(160b)이 형성된다. 이 때, 투명 전도성 패턴(160b)은 데이터 라인(DL)의 전면을 덮도록 형성되어, 데이터 라인(DL)의 화소 신호를 차폐하여 화소 신호가 인접한 화소 영역에 영향을 미치는 것을 방지할 수 있다. 또한, 데이터 라인(DL)에 단선된 부위가 발생하였어도 데이터 라인(DL)의 전면을 덮도록 형성되므로, 단선 부위를 리페어할 수 있다.At the same time, the transparent conductive pattern 160b is also formed on the data line DL. At this time, the transparent conductive pattern 160b is formed to cover the entire surface of the data line DL so as to shield the pixel signal of the data line DL, thereby preventing the pixel signal from affecting the adjacent pixel region. In addition, even if a disconnected portion occurs in the data line DL, it is formed so as to cover the entire surface of the data line DL, so that the disconnected portion can be repaired.

그리고, 산소 플라즈마를 이용한 애싱(Ashing) 공정으로 제 1 감광성 유기물 패턴(200a)을 애싱하여, 도 3e와 같이, 제 2 감광성 유기물 패턴(200b)을 형성한다. 이 때, 제 2 감광성 유기물 패턴(200b)은 투명 전도성 패턴(160b) 상에만 남게되어 화소 전극(160a)이 노출된다. 특히, 제 2 감광성 유기물 패턴(200b)은 애싱을 통해 두께뿐만 아니라 폭 역시 줄어들어 투명 전도성 패턴(160b)의 가장자리가 노출된다.Then, the first photosensitive organic material pattern 200a is ashed by an ashing process using oxygen plasma to form a second photosensitive organic material pattern 200b as shown in FIG. 3E. At this time, the second photosensitive organic material pattern 200b remains only on the transparent conductive pattern 160b, and the pixel electrode 160a is exposed. In particular, the second photosensitive organic material pattern 200b is reduced in thickness as well as thickness through ashing, thereby exposing the edges of the transparent conductive pattern 160b.

따라서, 도 3f와 같이, 제 2 감광성 유기물 패턴(200b)에 큐어링(Curing) 공정을 진행하여 투명 전도성 패턴(160b)을 완전히 덮는 감광성 유기물 패턴(200c)을 형성한다. 이 때, 큐어링 공정은 오븐이나 핫 플레이트를 이용하여 200℃ 내지 250℃에서 20분 내지 40분 동안 진행한다. 상기와 같은 큐어링 공정을 통해 투명 전도성 패턴(160b) 상의 제 2 감광성 유기물 패턴(200b)이 플로우(Flow)되어 투명 전도성 패턴(140b)을 완전히 덮는 감광성 유기물 패턴(200c)이 형성되며, 큐어링 공정 후 감광성 유기물 패턴(200c)을 경화시키는 공정을 진행한다.Thus, as shown in FIG. 3F, a curing process is performed on the second photosensitive organic material pattern 200b to form a photosensitive organic material pattern 200c that completely covers the transparent conductive pattern 160b. At this time, the curing process is carried out at 200 ° C to 250 ° C for 20 minutes to 40 minutes using an oven or a hot plate. The second photosensitive organic material pattern 200b on the transparent conductive pattern 160b flows through the curing process to form the photosensitive organic material pattern 200c that completely covers the transparent conductive pattern 140b, The process of curing the photosensitive organic material pattern 200c is performed.

상술한 바와 같이, 감광성 유기물 패턴(200b)은 투명 전도성 패턴(160b)의 상부뿐만 아니라, 투명 전도성 패턴(160b)의 측면을 덮도록 게이트 절연막(120)까지 플로우(Flow)되어 투명 전도성 패턴(160b)을 완전히 덮으므로, 감광성 유기물 패턴(200c)과 게이트 절연막(120)의 단차가 낮아진다. 이에 따라, 후술할 보호막이 감광성 유기물 패턴(200c)의 단차부에서 단선되는 것을 방지할 수 있다. 특히, 큐어링 공정을 통해 감광성 유기물 패턴(200c)에서 발생되는 흄(Fume)을 방출시켜, 후술할 보호막 공정 시, 감광성 유기물 패턴(200c)에서 흄이 방출되는 것을 방지하여, 보호막의 막질을 개선할 수 있다.The photosensitive organic material pattern 200b flows to the gate insulating film 120 so as to cover not only the upper portion of the transparent conductive pattern 160b but also the side surface of the transparent conductive pattern 160b to form the transparent conductive pattern 160b ), The step between the photosensitive organic material pattern 200c and the gate insulating film 120 is lowered. As a result, it is possible to prevent the protective film, which will be described later, from breaking at the step of the photosensitive organic material pattern 200c. Particularly, the fume generated in the photosensitive organic material pattern 200c is released through the curing process to prevent the fume from being emitted from the photosensitive organic material pattern 200c during the protective film process described below, thereby improving the film quality of the protective film can do.

이어, 도 3g와 같이, 포토 레지스트 패턴(200c)을 포함한 기판(100) 전면에 보호막(150)을 형성한다. 보호막(150)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 형성된다. 그리고, 제 4 마스크를 이용하여, 게이트 절연막(120) 및 보호막(150)을 선택적으로 제거하여, 게이트 패드 하부 전극(100b) 및 데이터 패드 하부 전극(140c)을 각각 노출시키는 게이트 콘택홀(150a) 및 데이터 콘택홀(150b)을 형성한다.Next, as shown in FIG. 3G, a protective film 150 is formed on the entire surface of the substrate 100 including the photoresist pattern 200c. The protective film 150 is formed of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or the like. A gate contact hole 150a is formed to selectively expose the gate pad lower electrode 100b and the data pad lower electrode 140c by selectively removing the gate insulating film 120 and the passivation film 150 using the fourth mask. And data contact holes 150b.

그리고, 도 3h와 같이, 게이트 콘택홀(150a) 및 데이터 콘택홀(150b)을 포함한 기판(100) 전면에 투명 전도성 물질을 증착하고, 제 5 마스크를 이용하여 투명 전도성 물질을 패터닝하여, 공통 전극(180a), 게이트 패드 상부 전극(180b) 및 데이터 패드 상부 전극(180c)을 형성한다. 공통 전극(180a)은 화소 전극(160a)과 중첩되도록 복수 개의 슬릿 형태로 형성되며, 제 3 포토 레지스트 패턴(200c)과 중첩되는 영역에도 형성된다. 게이트 패드 상부 전극(180b)은 게이트 콘택홀(150a)을 통해 게이트 패드 하부 전극(100b)과 접속하며, 데이터 패두 상부 전극(180c)은 데이터 콘택홀(150b)을 통해 데이터 패드 하부 전극(140c)과 접속한다.3H, a transparent conductive material is deposited on the entire surface of the substrate 100 including the gate contact hole 150a and the data contact hole 150b, and the transparent conductive material is patterned using the fifth mask, A gate pad upper electrode 180b, and a data pad upper electrode 180c. The common electrode 180a is formed in a plurality of slits so as to overlap with the pixel electrode 160a and is also formed in a region overlapping the third photoresist pattern 200c. The gate pad upper electrode 180b is connected to the gate pad lower electrode 100b via the gate contact hole 150a and the data pad upper electrode 180c is connected to the data pad lower electrode 140c through the data contact hole 150b. .

상기와 같은 본 발명의 박막 트랜지스터 기판은 보호막(150)을 사이에 두고 화소 전극(160a)과 공통 전극(180a)이 프린지 전계를 형성한다. 그리고, 프린지 전계에 의해 액정 분자들이 유전 이방성에 의해 회전하며, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상이 구현된다.In the thin film transistor substrate of the present invention, the pixel electrode 160a and the common electrode 180a form a fringe electric field with the protective film 150 interposed therebetween. The liquid crystal molecules rotate due to the dielectric anisotropy by the fringing electric field, and the light transmittance transmitted through the pixel region changes according to the degree of rotation of the liquid crystal molecules, thereby realizing an image.

상기와 같은 본 발명의 박막 트랜지스터 기판의 제조 방법은 총 5 마스크 공정으로 박막 트랜지스터 기판을 형성함으로써, 공정을 단순화하고 제조 비용을 절감할 수 있다. 또한, 화소 전극(160a)을 형성함과 동시에 데이터 라인(DL) 상에 투명 전도성 패턴(160b)을 형성하여, 데이터 라인(DL)에 단선된 부위가 발생하였어도 투명 전도성 패턴(160b)을 통해 단선 부위를 리페어할 수 있다.In the method of manufacturing a thin film transistor substrate according to the present invention, a thin film transistor substrate is formed by a total of five mask processes, thereby simplifying the process and reducing manufacturing cost. In addition, the transparent conductive pattern 160b is formed on the data line DL while the pixel electrode 160a is formed, so that even if a disconnected portion occurs in the data line DL, The site can be repaired.

더욱이, 투명 전도성 패턴(160b)이 데이터 라인(DL)의 화소 신호를 차폐하여 화소 신호가 인접한 화소 영역에 영향을 미치는 것을 방지할 수 있으며, 드레인 전극(140b)과 화소 전극(160a)이 콘택홀 없이 직접 접속함으로써, 표시 장치의 개구율을 향상시킬 수 있다.In addition, the transparent conductive pattern 160b shields the pixel signal of the data line DL to prevent the pixel signal from affecting the adjacent pixel region, and the drain electrode 140b and the pixel electrode 160a are electrically connected to the contact hole The aperture ratio of the display device can be improved.

한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Will be apparent to those of ordinary skill in the art.

DL: 데이터 라인 100: 기판
100a: 게이트 전극 100b: 게이트 패드 하부 전극
120: 게이트 절연막 130: 반도체층
130a: 액티브층 130b: 오믹 콘택층
140a: 소스 전극 140b: 드레인 전극
140c: 데이터 패드 하부 전극 150: 보호막
150a: 게이트 콘택홀 150b: 데이터 콘택홀
160: 투명 전도성 물질층 160a: 화소 전극
160b: 투명 전도성 패턴 180a: 공통 전극
180b: 데이터 패드 상부 전극 180c: 게이트 패드 상부 전극
200: 감광성 유기물 200a: 제 1 감광성 유기물 패턴
200b: 제 2 감광성 유기물 패턴 200c: 감광성 유기물 패턴
DL: data line 100: substrate
100a: gate electrode 100b: gate pad lower electrode
120: gate insulating film 130: semiconductor layer
130a: active layer 130b: ohmic contact layer
140a: source electrode 140b: drain electrode
140c: Data pad lower electrode 150: Protective film
150a: gate contact hole 150b: data contact hole
160: transparent conductive material layer 160a: pixel electrode
160b: transparent conductive pattern 180a: common electrode
180b: Data pad upper electrode 180c: Gate pad upper electrode
200: photosensitive organic material 200a: first photosensitive organic material pattern
200b: second photosensitive organic material pattern 200c: photosensitive organic material pattern

Claims (9)

기판;
기판 상에 형성된 게이트 라인 및 게이트 전극;
상기 게이트 전극을 포함한 상기 기판 전면에 형성된 게이트 절연막;
상기 게이트 라인과 데이터 라인의 교차 영역에 형성된 박막 트랜지스터 및 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인;
상기 게이트 절연막 상에 형성되어 상기 박막 트랜지스터와 직접 접속하는 화소 전극 및 상기 화소 전극과 동일 물질로 상기 데이터 라인의 전면을 덮도록 형성된 투명 전도성 패턴;
상기 투명 전도성 패턴의 상부 및 측면을 완전히 덮도록 상기 게이트 절연막상에 형성된 감광성 유기물 패턴;
상기 감광성 유기물 패턴을 포함한 상기 기판 전면에 형성된 보호막; 및
상기 보호막을 사이에 두고 상기 화소 전극과 중첩되는 복수 개의 슬릿 형태의 공통 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
Board;
A gate line and a gate electrode formed on the substrate;
A gate insulating film formed on the entire surface of the substrate including the gate electrode;
A thin film transistor formed at a crossing region of the gate line and the data line and a data line crossing the gate line and defining a pixel region with the gate insulating film interposed therebetween;
A pixel electrode formed on the gate insulating layer and directly connected to the thin film transistor, and a transparent conductive pattern formed to cover the entire surface of the data line with the same material as the pixel electrode;
A photosensitive organic pattern formed on the gate insulating film so as to completely cover the top and side surfaces of the transparent conductive pattern;
A protective film formed on the entire surface of the substrate including the photosensitive organic material pattern; And
And a plurality of slit-shaped common electrodes overlapping the pixel electrodes with the protective film interposed therebetween.
제 1 항에 있어서,
상기 감광성 유기물 패턴은 포토 레지스트(Photo Resist; PR) 또는 광활성 화합물(Photo Active Compound; PAC)로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein the photosensitive organic material pattern is formed of a photoresist (PR) or a photoactive compound (PAC).
제 1 항에 있어서,
상기 공통 전극은 상기 데이터 라인과 중첩되는 상기 보호막 상에도 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
Wherein the common electrode is also formed on the passivation layer overlapping the data line.
제 1 항에 있어서,
상기 게이트 라인의 일 끝단에 형성된 게이트 패드 하부 전극;
상기 데이터 라인의 일 끝단에 형성된 데이터 패드 하부 전극;
상기 게이트 절연막 및 보호막을 선택적으로 제거하여 각각 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극을 노출시키는 게이트 콘택홀 및 데이터 콘택홀; 및
상기 게이트 콘택홀 및 데이터 콘택홀을 통해 각각 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극과 접속하는 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method according to claim 1,
A gate pad lower electrode formed at one end of the gate line;
A data pad lower electrode formed at one end of the data line;
A gate contact hole and a data contact hole for selectively removing the gate insulating film and the protective film to expose the gate pad lower electrode and the data pad lower electrode, respectively; And
Further comprising a gate pad upper electrode and a data pad upper electrode connected to the gate pad lower electrode and the data pad lower electrode through the gate contact hole and the data contact hole, respectively.
기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계;
상기 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인 및 상기 게이트 라인과 데이터 라인의 교차 영역에 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터 및 데이터 라인을 포함한 상기 기판 전면에 투명 전도성 물질층을 증착하고, 투명 전도성 물질층 상에 감광성 유기물을 도포하는 단계;
상기 감광성 유기물을 노광 및 현상하여, 제 1 감광성 유기물 패턴을 형성하는 단계;
상기 제 1 감광성 유기물 패턴을 마스크로 이용하여 상기 투명 전도성 물질층을 패터닝하여, 상기 박막 트랜지스터와 직접 접속하는 화소 전극 및 상기 데이터 라인의 전면에 투명 전도성 패턴을 형성하는 단계;
상기 제 1 감광성 유기물 패턴을 애싱하여 상기 투명 전도성 패턴 상에만 남아있는 제 2 감광성 유기물 패턴을 형성하는 단계;
상기 제 2 감광성 유기물 패턴에 큐어링 공정을 진행하여 상기 투명 전도성 패턴의 상부 및 측면을 완전히 덮도록 상기 게이트 절연막상에 감광성 유기물 패턴을 형성하는 단계;
상기 감광성 유기물 패턴을 포함한 상기 기판 전면에 보호막을 형성하는 단계; 및
상기 보호막을 사이에 두고 상기 화소 전극과 중첩되는 복수 개의 슬릿 형태의 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
Forming a gate line and a gate electrode on the substrate;
Forming a gate insulating film on the entire surface of the substrate including the gate electrode, forming a data line crossing the gate line with the gate insulating film interposed therebetween, and a thin film transistor in an intersecting region between the gate line and the data line;
Depositing a layer of a transparent conductive material on the entire surface of the substrate including the thin film transistor and the data line, and applying a photosensitive organic material on the transparent conductive material layer;
Exposing and developing the photosensitive organic material to form a first photosensitive organic material pattern;
Patterning the transparent conductive material layer using the first photosensitive organic material pattern as a mask to form a transparent conductive pattern on a pixel electrode directly connected to the thin film transistor and on the entire surface of the data line;
Forming a second photosensitive organic pattern remaining on the transparent conductive pattern by ashing the first photosensitive organic pattern;
Forming a photosensitive organic material pattern on the gate insulating layer so as to completely cover upper and side surfaces of the transparent conductive pattern by performing a curing process on the second photosensitive organic material pattern;
Forming a protective film on the entire surface of the substrate including the photosensitive organic material pattern; And
And forming a plurality of slit-shaped common electrodes overlapping the pixel electrodes with the protective film interposed therebetween.
삭제delete 제 5 항에 있어서,
상기 큐어링 공정은 200℃ 내지 250℃에서 20분 내지 40분 동안 진행하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
6. The method of claim 5,
Wherein the curing process is performed at 200 ° C to 250 ° C for 20 minutes to 40 minutes.
제 5 항에 있어서,
상기 공통 전극을 형성하는 단계는 상기 데이터 라인과 중첩되는 상기 보호막 상에도 상기 공통 전극을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
6. The method of claim 5,
Wherein the step of forming the common electrode includes forming the common electrode on the protective film overlapping the data line.
제 5 항에 있어서,
상기 게이트 라인의 일 끝단에 게이트 패드 하부 전극을 형성하는 단계;
상기 데이터 라인의 일 끝단에 데이터 패드 하부 전극을 형성하는 단계;
상기 게이트 절연막 및 보호막을 선택적으로 제거하여 각각 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극을 노출시키는 게이트 콘택홀 및 데이터 콘택홀을 형성하는 단계; 및
상기 게이트 콘택홀 및 데이터 콘택홀을 통해 각각 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극과 접속하는 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
6. The method of claim 5,
Forming a gate pad lower electrode at one end of the gate line;
Forming a data pad lower electrode at one end of the data line;
Forming a gate contact hole and a data contact hole for selectively exposing the gate pad lower electrode and the data pad lower electrode, respectively, by selectively removing the gate insulating film and the protection film; And
Forming a gate pad upper electrode and a data pad upper electrode to be connected to the gate pad lower electrode and the data pad lower electrode through the gate contact hole and the data contact hole, respectively, Way.
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