KR101888432B1 - Thin film transistor substrate and method of fabricating the same - Google Patents

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Abstract

본 발명은 박막 트랜지스터와 전기적으로 연결되기 위해 드레인 콘택홀을 따라 오목하게 형성된 화소 전극 상에 포토 레지스트 패턴을 형성하여 포토 레지스트 패턴이 화소 전극 표면을 평탄화시켜 배향막의 인쇄 불량을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 기판은, 기판; 상기 기판 상에 형성된 박막 트랜지스터; 상기 박막 트랜지스터를 포함한 상기 기판 상에 차례로 형성된 제 1, 제 2 보호막; 상기 제 2 보호막 상에 형성된 통전극 형태의 공통 전극; 상기 공통 전극을 포함한 상기 제 2 보호막 전면에 형성된 절연막; 상기 제 1, 제 2 보호막과 절연막을 선택적으로 제거하여 상기 박막 트랜지스터를 노출시키는 드레인 콘택홀; 상기 절연막 상에 형성되어 상기 드레인 콘택홀을 통해 상기 박막 트랜지스터와 전기적으로 연결되며, 상기 드레인 콘택홀을 따라 오목하게 형성된 오목부와 상기 공통 전극과 대응되는 절연막 상에 형성된 평탄부를 갖는 화소 전극; 및 상기 화소 전극의 오목부 상에 형성되는 평탄화 패턴을 포함하며, 상기 평탄화 패턴의 상부면과 상기 화소 전극의 평탄부의 상부면이 수평을 이룬다.The present invention relates to a thin film transistor which can form a photoresist pattern on a pixel electrode formed concavely along a drain contact hole in order to be electrically connected to a thin film transistor so that a photoresist pattern can flatten the surface of the pixel electrode, BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a substrate and a method of manufacturing the same. A thin film transistor formed on the substrate; First and second protective films sequentially formed on the substrate including the thin film transistor; A common electrode in the form of a tubular electrode formed on the second protective film; An insulating film formed on the entire surface of the second protective film including the common electrode; A drain contact hole for selectively removing the first and second protective films and the insulating film to expose the thin film transistor; A pixel electrode formed on the insulating film and electrically connected to the thin film transistor through the drain contact hole and having a concave portion formed concavely along the drain contact hole and a flat portion formed on the insulating film corresponding to the common electrode; And a planarization pattern formed on the concave portion of the pixel electrode. The upper surface of the planarization pattern and the upper surface of the planar portion of the pixel electrode are parallel to each other.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor substrate,

본 발명은 박막 트랜지스터 기판에 관한 것으로 특히, 배향막 인쇄 특성을 향상시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate, and more particularly, to a thin film transistor substrate capable of improving alignment film printing characteristics and a manufacturing method thereof.

정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.(PDP), Electro Luminescent Display (ELD), Vacuum Fluorescent (VFD), and the like have been developed in recent years in response to the demand for display devices. Display) have been studied, and some of them have already been used as display devices in various devices.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정 표시 장치가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, liquid crystal display devices are mostly used in place of CRT (Cathode Ray Tube) for the purpose of portable image display devices because of their excellent image quality, light weight, thinness and low power consumption, But also various kinds of monitors such as a television and a computer monitor receiving and displaying a broadcast signal in addition to the use of the same mobile type.

이러한 액정 표시 장치는 컬러 필터 어레이가 형성된 컬러 필터 기판, 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판 및 컬러 필터 기판과 박막 트랜지스터 기판 사이에 형성된 액정층을 포함하여 이루어진다.Such a liquid crystal display device includes a color filter substrate on which a color filter array is formed, a thin film transistor substrate on which a thin film transistor array is formed, and a liquid crystal layer formed between the color filter substrate and the thin film transistor substrate.

컬러 필터 기판은 컬러 구현을 위한 컬러 필터 및 빛샘 방지를 위한 블랙 매트릭스가 형성된다. 그리고, 박막 트랜지스터 기판에는 데이터 신호가 개별적으로 공급되는 다수의 화소 전극이 매트릭스 형태로 형성된다. 또한 박막 트랜지스터 기판에는 다수의 화소 전극을 개별적으로 구동하기 위한 박막 트랜지스터, 박막 트랜지스터를 제어하는 게이트 배선 및 박막 트랜지스터에 데이터 신호를 공급하는 데이터 배선이 형성된다.The color filter substrate is formed with a color filter for color implementation and a black matrix for light leakage prevention. A plurality of pixel electrodes, to which data signals are individually supplied, are formed in a matrix form on the thin film transistor substrate. In the thin film transistor substrate, a thin film transistor for driving a plurality of pixel electrodes individually, a gate wiring for controlling the thin film transistor, and a data wiring for supplying a data signal to the thin film transistor are formed.

액정 표시 장치에서 가장 많이 사용되는 대표적인 구동 모드(Mode)는 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN(Twisted Nematic) 모드와, 한 기판 상에 나란하게 배열된 화소 전극과 공통 전극 간의 수평 전계에 의해 액정이 구동되는 횡전계(In Plane Switching) 모드 등이 있다.A typical driving mode most commonly used in a liquid crystal display device is a TN (Twisted Nematic) mode in which a liquid crystal director is arranged so as to be twisted by 90 ° and then a voltage is applied to control the liquid crystal director, And a transverse electric field (In Plane Switching) mode in which the liquid crystal is driven by a horizontal electric field between the electrode and the common electrode.

횡전계 모드는 화소 전극과 공통 전극을 박막 트랜지스터 기판의 개구부에 서로 교번하도록 형성하여, 화소 전극과 공통 전극 사이에 발생하는 횡전계에 의해 액정이 배향되도록 한 것이다. 그런데, 횡전계 모드 액정 표시 장치는 시야각은 넓으나 개구율 및 투과율이 낮으므로, 상기와 같은 문제점을 개선하기 위해 프린지 전계(Fringe Field Switching; FFS) 모드 액정 표시 장치가 제안되었다.In the transverse electric field mode, the pixel electrode and the common electrode are alternately formed in the opening of the thin film transistor substrate so that the liquid crystal is aligned by the transverse electric field generated between the pixel electrode and the common electrode. However, since the transverse electric field mode liquid crystal display device has a wide viewing angle but low aperture ratio and transmittance, a fringe field switching (FFS) mode liquid crystal display device has been proposed in order to solve the above problems.

프린지 전계 모드 액정 표시 장치는 화소 영역에 통전극 형태의 공통 전극을 형성하고 공통 전극 상에 슬릿 형태로 복수개의 화소 전극을 형성하거나, 반대로 화소 전극을 통전극 형태로 형성하고 공통 전극을 복수개의 슬릿 형태로 형성함으로써, 화소 전극과 공통 전극 사이에 형성되는 프린지 전계에 의해 액정 분자를 동작시킨다.A fringe field-effect mode liquid crystal display device has a structure in which a common electrode in the form of a tubular electrode is formed in a pixel region and a plurality of pixel electrodes are formed in a slit shape on a common electrode, The liquid crystal molecules are operated by a fringe electric field formed between the pixel electrode and the common electrode.

도 1a는 일반적인 프린지 전계 액정 표시 장치의 단면도로, 드레인 전극, 제 1, 제 2 보호막, 절연막, 공통 전극 및 화소 전극만을 도시하였으며, 도 1b는 화소 전극을 포함한 전면에 배향막을 인쇄한 단면도이다.FIG. 1A is a cross-sectional view of a general fringe field liquid crystal display device, showing only a drain electrode, a first and a second protective film, an insulating film, a common electrode, and a pixel electrode, and FIG. 1B is a cross-

도 1a와 같이, 일반적인 프린지 전계 모드 액정 표시 장치는 소스 전극(미도시), 드레인 전극(40)을 덮도록 제 1, 제 2 보호막(50a, 50b)을 차례로 형성한 후, 제 2 보호막(50b) 상에 통전극 형태의 공통 전극(60)을 형성한다. 그리고, 공통 전극(60)을 포함한 제 2 보호막(50b) 전면에 절연막(70)을 형성하고, 제 1, 제 2 보호막(50a, 50b)과 절연막(70)을 선택적으로 제거하여 드레인 전극(40)을 노출시키는 드레인 콘택홀(70a)을 형성한 후, 드레인 전극(40)과 전기적으로 연결되는 슬릿 형태의 화소 전극(80)을 절연막(70) 상에 형성한다.1A, a general fringe field mode liquid crystal display device includes first and second protective films 50a and 50b sequentially formed to cover a source electrode (not shown) and a drain electrode 40, and then a second protective film 50b A common electrode 60 of a tubular electrode type is formed. The insulating layer 70 is formed on the entire surface of the second protective layer 50b including the common electrode 60 and the first and second protective layers 50a and 50b and the insulating layer 70 are selectively removed to form the drain electrode 40 A drain contact hole 70a is formed to expose the drain electrode 40 and a slit-shaped pixel electrode 80 electrically connected to the drain electrode 40 is formed on the insulating film 70. [

그리고, 도 1b와 같이, 화소 전극(80)을 포함한 절연막(70) 전면에 배향막(90)을 인쇄한다. 그런데, 이 때, 드레인 콘택홀(70a)에 대응되는 오목한 화소 전극(80) 상에는 배향막(90)이 인쇄되지 않는다. 이는, 드레인 콘택홀(70a)의 단차 때문이다. 구체적으로, 단차가 커질수록 배향막(90)이 넓게 퍼지는데 필요한 에너지가 증가하기 때문에, 드레인 콘택홀(70a)에 대응되는 영역에 배향막(90)이 미인쇄되는 영역이 발생한다.1B, the alignment film 90 is printed on the entire surface of the insulating film 70 including the pixel electrode 80. Then, as shown in FIG. At this time, the alignment film 90 is not printed on the concave pixel electrode 80 corresponding to the drain contact hole 70a. This is because of the step of the drain contact hole 70a. Specifically, as the step height becomes larger, the energy required to spread the alignment film 90 is increased, so that a region where the alignment film 90 is not printed is generated in a region corresponding to the drain contact hole 70a.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 드레인 콘택홀에 대응되는 영역을 평탄화시켜, 배향막의 인쇄 불량을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a thin film transistor substrate and a method of manufacturing the thin film transistor substrate capable of preventing printing defects of an alignment film by flattening a region corresponding to a drain contact hole .

상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은, 기판; 상기 기판 상에 형성된 박막 트랜지스터; 상기 박막 트랜지스터를 포함한 상기 기판 상에 차례로 형성된 제 1, 제 2 보호막; 상기 제 2 보호막 상에 형성된 통전극 형태의 공통 전극; 상기 공통 전극을 포함한 상기 제 2 보호막 전면에 형성된 절연막; 상기 제 1, 제 2 보호막과 절연막을 선택적으로 제거하여 상기 박막 트랜지스터를 노출시키는 드레인 콘택홀; 상기 절연막 상에 형성되어 상기 드레인 콘택홀을 통해 상기 박막 트랜지스터와 전기적으로 연결되며, 상기 드레인 콘택홀을 따라 오목하게 형성된 오목부와 상기 공통 전극과 대응되는 절연막 상에 형성된 평탄부를 갖는 화소 전극; 및 상기 화소 전극의 오목부 상에 형성되는 평탄화 패턴을 포함하며, 상기 평탄화 패턴의 상부면과 상기 화소 전극의 평탄부의 상부면이 수평을 이룬다.According to an aspect of the present invention, there is provided a thin film transistor substrate comprising: a substrate; A thin film transistor formed on the substrate; First and second protective films sequentially formed on the substrate including the thin film transistor; A common electrode in the form of a tubular electrode formed on the second protective film; An insulating film formed on the entire surface of the second protective film including the common electrode; A drain contact hole for selectively removing the first and second protective films and the insulating film to expose the thin film transistor; A pixel electrode formed on the insulating film and electrically connected to the thin film transistor through the drain contact hole and having a concave portion formed concavely along the drain contact hole and a flat portion formed on the insulating film corresponding to the common electrode; And a planarization pattern formed on the concave portion of the pixel electrode. The upper surface of the planarization pattern and the upper surface of the planar portion of the pixel electrode are parallel to each other.

상기 평탄화 패턴은 포토 레지스트로 형성된다.The planarization pattern is formed of a photoresist.

또한, 동일 목적을 달성하기 위한 박막 트랜지스터 기판의 제조 방법은, 기판 상에 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 포함하는 상기 기판 전면에 차례로 제 1, 제 2 보호막을 형성하는 단계; 상기 제 2 보호막 상에 공통 전극을 형성하고, 상기 공통 전극을 포함하는 제 2 보호막 전면에 절연막을 형성하는 단계; 상기 제 1, 제 2 보호막과 절연막을 선택적으로 제거하여 상기 박막 트랜지스터를 노출시키는 드레인 콘택홀을 형성하는 단계; 상기 절연막 상에 상기 드레인 콘택홀을 통해 상기 박막 트랜지스터와 전기적으로 연결되며, 상기 드레인 콘택홀을 따라 오목하게 형성된 오목부와 상기 공통 전극과 대응되는 절연막 상에 형성된 평탄부를 갖는 화소 전극을 형성하는 단계; 및 상기 화소 전극의 오목부 상에 형성되는 평탄화 패턴을 형성하는 단계를 포함하며, 상기 평탄화 패턴의 상부면과 상기 화소 전극의 평탄부의 상부면이 수평을 이룬다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor substrate, including: forming a thin film transistor on a substrate; Forming first and second protective films in turn on the entire surface of the substrate including the thin film transistor; Forming a common electrode on the second protective film and forming an insulating film on the entire surface of the second protective film including the common electrode; Forming a drain contact hole exposing the thin film transistor by selectively removing the first and second protective films and the insulating film; Forming a pixel electrode electrically connected to the thin film transistor through the drain contact hole on the insulating film and having a concave portion recessed along the drain contact hole and a flat portion formed on the insulating film corresponding to the common electrode, ; And forming a planarization pattern on the concave portion of the pixel electrode, wherein the upper surface of the planarization pattern and the upper surface of the planar portion of the pixel electrode are parallel to each other.

상기 화소 전극을 형성하는 단계는 상기 드레인 콘택홀을 포함하는 상기 절연막 전면에 투명 도전성 물질을 증착하는 단계; 상기 투명 도전성 물질 상에 형성된 포토 레지스트 패턴을 마스크로 이용하여 상기 투명 도전성 물질을 패터닝하여 상기 드레인 콘택홀을 따라 오목하게 형성된 오목부와 상기 공통 전극과 대응되는 절연막 상에 형성된 평탄부를 갖는 화소 전극을 형성하는 단계; 및 상기 포토 레지스트 패턴을 선택적으로 제거하는 단계를 포함한다.Wherein the forming of the pixel electrode comprises: depositing a transparent conductive material on the entire surface of the insulating layer including the drain contact hole; A pixel electrode having a concave portion recessed along the drain contact hole and a flat portion formed on an insulating film corresponding to the common electrode, the patterned transparent conductive material using a photoresist pattern formed on the transparent conductive material as a mask, ; And selectively removing the photoresist pattern.

상기 포토 레지스트 패턴을 선택적으로 제거하는 단계는 애싱(Ashing) 공정을 이용하여, 상기 화소 전극의 평탄부에 대응되는 포토 레지스트 패턴이 완전히 제거될 때까지 진행된다.The step of selectively removing the photoresist pattern is performed until an entirety of the photoresist pattern corresponding to the flat portion of the pixel electrode is completely removed by using an ashing process.

상기 평탄화 패턴은 상기 애싱(Ashing) 공정 후 상기 화소 전극의 오목부에 남아있는 포토 레지스트 패턴이다.The planarization pattern is a photoresist pattern remaining in the concave portion of the pixel electrode after the ashing process.

상기와 같은 본 발명의 박막 트랜지스터 기판 및 이의 제조 방법은 박막 트랜지스터와 전기적으로 연결되기 위해 드레인 콘택홀을 따라 오목하게 형성된 화소 전극 상에 포토 레지스트 패턴을 형성하여 포토 레지스트 패턴이 오목한 화소 전극 표면을 평탄화시킨다. 이로써, 평탄한 화소 전극 표면을 따라 배향막이 골고루 인쇄되어 배향막의 인쇄 불량을 방지할 수 있다.The thin film transistor substrate and the method of manufacturing the same of the present invention as described above form a photoresist pattern on the pixel electrode formed concavely along the drain contact hole in order to be electrically connected to the thin film transistor to flatten the surface of the pixel electrode, . This makes it possible to print the alignment film evenly along the flat surface of the pixel electrode to prevent the printing failure of the alignment film.

도 1a는 일반적인 프린지 전계 액정 표시 장치의 단면도.
도 1b는 화소 전극을 포함한 전면에 배향막을 인쇄한 단면도.
도 2는 본 발명의 박막 트랜지스터 기판의 단면도.
도 3은 포토 레지스트 패턴이 드레인 콘택홀을 따라 오목하게 형성된 화소 전극 상에 형성된 사진.
도 4a 내지 도 4g는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도.
도 5a 내지 도 5d는 화소 전극을 형성하는 방법을 나타낸 공정 단면도.1A is a sectional view of a general fringe field liquid crystal display device.
1B is a cross-sectional view illustrating an alignment film printed on a front surface including a pixel electrode.
2 is a sectional view of a thin film transistor substrate of the present invention.
3 is a photograph in which a photoresist pattern is formed on a pixel electrode formed concavely along a drain contact hole.
4A to 4G are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to the present invention.
5A to 5D are process cross-sectional views illustrating a method of forming a pixel electrode.

이하, 본 발명의 박막 트랜지스터 기판을 설명하면 다음과 같다.Hereinafter, the thin film transistor substrate of the present invention will be described.

도 2는 본 발명의 박막 트랜지스터 기판의 단면도이며, 도 3은 포토 레지스트 패턴이 드레인 콘택홀을 따라 오목하게 형성된 화소 전극 상에 형성된 사진이다.FIG. 2 is a cross-sectional view of a thin film transistor substrate according to the present invention, and FIG. 3 is a photograph of a photoresist pattern formed on a pixel electrode concaved along a drain contact hole.

도 2와 같이, 본 발명의 박막 트랜지스터 기판은 기판(100) 상에 형성된 박막 트랜지스터, 박막 트랜지스터를 포함한 기판(100) 상에 차례로 형성된 제 1, 제 2 보호막(150a, 150b), 제 2 보호막(150b) 상에 형성된 통전극 형태의 공통 전극(160), 공통 전극(160)을 포함한 제 2 보호막(150b) 전면에 형성된 절연막(170), 절연막(170) 상에 형성되어, 제 1, 제 2 보호막(150a, 150b)과 절연막(170)을 선택적으로 제거하여 박막 트랜지스터를 노출시키는 드레인 콘택홀(미도시)를 통해 박막 트랜지스터와 전기적으로 연결되며, 드레인 콘택홀(미도시)을 따라 오목하게 형성된 오목부(180b)와 평탄한 절연막(170) 상에 형성된 평탄부(180c)를 갖는 화소 전극(180), 드레인 콘택홀(미도시)을 따라 오목하게 형성된 화소 전극(180)의 오목부(180b) 상에 형성되어, 화소 전극(180) 표면을 평탄화시키는 평탄화 패턴(400)을 포함한다.As shown in FIG. 2, the thin film transistor substrate of the present invention includes a thin film transistor formed on a substrate 100, first and second protective films 150a and 150b formed on the substrate 100 including the thin film transistor, A common electrode 160 in the form of a tubular electrode formed on the insulating layer 150b and the insulating layer 170 formed on the entire surface of the second protective layer 150b including the common electrode 160, The protective films 150a and 150b and the insulating film 170 are selectively removed to electrically connect to the thin film transistor through a drain contact hole (not shown) that exposes the thin film transistor and is formed concavely along the drain contact hole The pixel electrode 180 having the concave portion 180b and the flat portion 180c formed on the flat insulating film 170 and the concave portion 180b of the pixel electrode 180 formed concavely along the drain contact hole (not shown) And the surface of the pixel electrode 180 is planarized It includes hydrocarbon pattern 400.

구체적으로, 기판(100) 상에는 게이트 배선(미도시)과 데이터 배선(미도시)이 게이트 절연막(110)을 사이에 두고 교차 형성되며, 게이트 배선(미도시)과 데이터 배선(미도시)의 교차 영역에 박막 트랜지스터가 형성된다. 박막 트랜지스터는 게이트 배선(미도시)에 공급되는 스캔 신호에 응답하여 데이터 배선(미도시)에 공급되는 화소 신호가 화소 전극(180)에 충전되어 유지되게 한다. 이를 위해 박막 트랜지스터는 게이트 전극(110a), 소스 전극(140a), 드레인 전극(140b), 반도체층(130)을 포함한다.Specifically, a gate wiring (not shown) and a data wiring (not shown) are formed on the substrate 100 so as to cross each other with a gate insulating film 110 interposed therebetween. An intersection of a gate wiring (not shown) and a data wiring A thin film transistor is formed in the region. The thin film transistor responds to a scan signal supplied to a gate wiring (not shown) so that a pixel signal supplied to a data line (not shown) is charged and held in the pixel electrode 180. To this end, the thin film transistor includes a gate electrode 110a, a source electrode 140a, a drain electrode 140b, and a semiconductor layer 130.

기판(100) 상에 형성된 게이트 배선(미도시)과 동일 층에 게이트 전극(110a)이 형성된다. 그리고, 게이트 전극(110a)을 포함한 기판(100) 전면에 게이트 절연막(110)이 형성된다. 게이트 전극(110a)에 대응되는 게이트 절연막(110) 상에는 액티브층(130a)과 오믹 콘택층(130b)이 차례로 적층된 반도체층(130)이 형성된다.A gate electrode 110a is formed on the same layer as the gate wiring (not shown) formed on the substrate 100. [ A gate insulating layer 110 is formed on the entire surface of the substrate 100 including the gate electrode 110a. A semiconductor layer 130 in which an active layer 130a and an ohmic contact layer 130b are sequentially stacked is formed on the gate insulating layer 110 corresponding to the gate electrode 110a.

액티브층(130a)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 형성된 게이트 절연막(110)을 사이에 두고 게이트 전극(110a)과 중첩된다. 그리고, 액티브층(130a) 상에 형성된 오믹 콘택층(130b)은 소스, 드레인 전극(140a, 140b)과 액티브층(130a) 사이의 전기 접촉 저항을 감소시키는 역할을 한다. 그리고, 소스, 드레인 전극(140a, 140b)의 이격된 구간에 대응되는 영역이 제거되어 채널이 형성된다.The active layer 130a overlaps the gate electrode 110a with the gate insulating film 110 formed of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx) or the like interposed therebetween. The ohmic contact layer 130b formed on the active layer 130a serves to reduce electrical contact resistance between the source and drain electrodes 140a and 140b and the active layer 130a. Then, the regions corresponding to the separated regions of the source and drain electrodes 140a and 140b are removed to form a channel.

소스 전극(140a)은 데이터 배선(미도시)과 접속되어 데이터 배선(미도시)의 화소 신호를 공급받는다. 그리고, 드레인 전극(140b)은 액티브층(130a)의 채널을 사이에 두고 소스 전극(140a)과 마주하도록 형성되어 데이터 배선(미도시)으로부터의 화소 신호를 화소 전극(180)에 공급한다.The source electrode 140a is connected to a data line (not shown) and receives a pixel signal of a data line (not shown). The drain electrode 140b is formed so as to face the source electrode 140a with the channel of the active layer 130a interposed therebetween and supplies a pixel signal from the data line (not shown) to the pixel electrode 180. [

소스, 드레인 전극(140a, 140b)을 포함한 게이트 절연막(110) 전면에는 차례로 제 1, 제 2 보호막(150a, 150b)이 형성되고, 제 2 보호막(150b) 상에 통전극 형태의 공통 전극(160)이 형성된다. 공통 전극(160)은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide: ITZO) 등과 같은 투명 전도성 물질로 형성된다.The first and second protective films 150a and 150b are sequentially formed on the entire surface of the gate insulating film 110 including the source and drain electrodes 140a and 140b and the common electrode 160 Is formed. The common electrode 160 may be formed of a material such as tin oxide (TO), indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide Is formed of the same transparent conductive material.

도시하지는 않았으나, 공통 전극(160)은 게이트 절연막(110)과 제 1, 제 2 보호막(150a, 150b)에 형성된 공통 콘택홀(미도시)을 따라 게이트 배선(미도시)와 동일 층에 형성된 공통 배선(미도시)과 전기적으로 접속하여 공통 전압을 공급받는다.Although not shown, the common electrode 160 is formed on the common layer formed on the same layer as the gate wiring (not shown) along a common contact hole (not shown) formed in the gate insulating layer 110 and the first and second protective layers 150a and 150b And is electrically connected to wiring (not shown) to receive a common voltage.

공통 전극(160)을 포함한 제 2 보호막(150b) 전면에 절연막(170)이 형성되고, 절연막(170) 상에 형성된 복수개의 슬릿 형태의 화소 전극(180)은 공통 전극(160)과 같이 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide: ITZO) 등과 같은 투명 전도성 물질로 형성된다. An insulating layer 170 is formed on the entire surface of the second protective layer 150b including the common electrode 160 and a plurality of slit-shaped pixel electrodes 180 formed on the insulating layer 170 are formed on the insulating layer 170, A transparent conductive material such as tin oxide (TO), indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO)

이 때, 화소 전극(180)은 제 1, 제 2 보호막(150a, 150b)과 절연막(170)을 선택적으로 제거하여 드레인 전극(140b)을 노출시키는 드레인 콘택홀(미도시)을 따라 오목하게 형성된 오목부(180b)와, 공통 전극(160)과 대응되는 절연막(170) 상에 형성된 평탄부(180c)를 포함한다. 상기와 같은 화소 전극(180)은 드레인 전극(140b)과 전기적으로 연결되어 데이터 배선(미도시)으로부터의 화소 신호를 공급받아 절연막(170)을 사이에 두고 공통 전극(160)과 중첩되어 프린지 필드를 형성한다.At this time, the pixel electrode 180 is formed in a concave shape along a drain contact hole (not shown) for selectively removing the first and second protective films 150a and 150b and the insulating film 170 to expose the drain electrode 140b. A concave portion 180b and a flat portion 180c formed on the insulating film 170 corresponding to the common electrode 160. [ The pixel electrode 180 is electrically connected to the drain electrode 140b and receives a pixel signal from a data line (not shown), overlaps the common electrode 160 with the insulating layer 170 therebetween, .

화소 전극(180)을 포함한 절연막(170) 전면에는 배향막이 인쇄되고, 도시하지는 않았지만, 컬러 필터, 블랙 매트릭스 등이 형성된 컬러 필터 기판 전면에도 배향막을 인쇄한 후, 박막 트랜지스터 기판과 컬러 필터 기판을 대향 합착하고 박막 트랜지스터 기판과 컬러 필터 기판 사이에 액정을 주입한다.An alignment film is printed on the entire surface of the insulating film 170 including the pixel electrode 180 and an alignment film is printed on the entire surface of the color filter substrate on which a color filter and a black matrix are formed although not shown, And the liquid crystal is injected between the thin film transistor substrate and the color filter substrate.

그리고, 프린지 필드에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상이 구현된다.The liquid crystal molecules arranged in the horizontal direction between the thin film transistor substrate and the color filter substrate are rotated by dielectric anisotropy by the fringe field. An image is realized by changing the light transmittance through the pixel region according to the degree of rotation of the liquid crystal molecules.

그런데, 상술한 바와 같이, 화소 전극(180)을 포함한 절연막(170) 전면에 배향막(190)을 인쇄할 때, 드레인 콘택홀에 대응되는 화소 전극(180)의 오목부(180b) 상에는 드레인 콘택홀의 단차 때문에 배향막(190)이 인쇄되지 않는다. 따라서, 본 발명의 박막 트랜지스터 기판은 상기와 같은 문제점을 해결하기 위해, 드레인 콘택홀(미도시)을 따라 오목하게 형성된 화소 전극(180)의 오목부(180b) 상에 평탄화 패턴(400)이 형성되어, 평탄화 패턴(400)의 상부면과 화소 전극(180)의 평탄부(180c)의 상부면이 수평을 이루게 되어 화소 전극(180)의 오목부(180b)의 표면을 평탄화시킨다. 이 때, 평탄화 패턴(400)은 포토 레지스트로 형성되는 것이 바람직하다.As described above, when the alignment film 190 is printed on the entire surface of the insulating film 170 including the pixel electrode 180, on the concave portion 180b of the pixel electrode 180 corresponding to the drain contact hole, The alignment film 190 is not printed because of the step difference. Therefore, in order to solve the above-described problems, the TFT substrate of the present invention has a planarization pattern 400 formed on the concave portion 180b of the pixel electrode 180 formed concavely along the drain contact hole (not shown) So that the upper surface of the planarization pattern 400 and the upper surface of the flat portion 180c of the pixel electrode 180 are leveled to flatten the surface of the concave portion 180b of the pixel electrode 180. [ At this time, the planarization pattern 400 is preferably formed of a photoresist.

일반적으로, 화소 전극(180)을 형성하는 것은 드레인 콘택홀(미도시)을 포함한 절연막(170) 전면에 상기와 같은 투명 전도성 물질을 증착한 후, 투명 전도성 물질 상에 포토 레지스트를 도포한다. 그리고, 마스크를 이용하여 포토 레지스트를 노광 및 현상 한 후, 현상된 포토 레지스트를 이용하여 하부 투명 전도성 물질을 패터닝하고, 현상된 포토 레지스트를 제거한다.In order to form the pixel electrode 180, the transparent conductive material is deposited on the entire surface of the insulating layer 170 including the drain contact hole (not shown), and then the photoresist is coated on the transparent conductive material. Then, the photoresist is exposed and developed using a mask, the lower transparent conductive material is patterned using the developed photoresist, and the developed photoresist is removed.

그러나, 본 발명의 박막 트랜지스터 기판은 포토 레지스트를 제거할 때, 포토 레지스트를 전부 제거하지 않고, 드레인 콘택홀(미도시)을 따라 오목하게 형성된 화소 전극(180)의 오목부(180b) 상에는 남아있도록 포토 레지스트를 선택적으로 제거하여, 화소 전극(180)의 오목부(180b) 평탄화 패턴(400)이 형성되고, 평탄화 패턴(400)의 상부면과 화소 전극(180)의 평탄부(180c)의 상부면이 수평을 이루게되어 화소 전극(180)의 오목부(180b)의 표면을 평탄화시킨다.However, when the photoresist is removed, the thin film transistor substrate of the present invention does not completely remove the photoresist, but remains on the concave portion 180b of the pixel electrode 180 formed concavely along the drain contact hole (not shown) The concave portion 180b of the pixel electrode 180 is formed by selectively removing the photoresist so that the upper surface of the planarization pattern 400 and the upper surface of the flat portion 180c of the pixel electrode 180 So that the surface of the concave portion 180b of the pixel electrode 180 is planarized.

한편, 본 발명의 평탄화 패턴(400)은 경우에 따라, BCB(Benzocyclobutene), PAC(Photo Active Compound), SOG(spin on glass), Acrylate, polyimide 등과 같은 물질을 패터닝하여 형성될 수 있으나, 마스크 공정이 추가되는 것을 방지하기 위해 화소 전극(180)을 패터닝하기 위한 포토 레지스트로 형성되는 것이 가장 바람직하다.Meanwhile, the planarization pattern 400 of the present invention may be formed by patterning materials such as benzocyclobutene (BCB), photo active compound (PAC), spin on glass (SOG), acrylate, polyimide, It is most preferable to form the photoresist for patterning the pixel electrode 180 in order to prevent the pixel electrode 180 from being added.

또한, 도시하지는 않았으나, 박막 트랜지스터 기판에 드레인 전극과 접속하는 화소 전극을 형성하고 컬러 필터 기판에 공통 전극을 형성하는 TN 모드 액정 표시 장치인 경우에도 드레인 콘택홀을 따라 오목하게 형성된 화소 전극의 오목부 상에만 평탄화 패턴을 형성하여, 평탄화 패턴의 상부면과 화소 전극의 평탄부의 상부면이 수평을 이루게되어 화소 전극의 오목부의 표면을 평탄화시킨다.Although not shown, even in the case of a TN mode liquid crystal display device in which a pixel electrode connected to a drain electrode is formed on a thin film transistor substrate and a common electrode is formed on a color filter substrate, And the upper surface of the flattening pattern and the upper surface of the flat portion of the pixel electrode are made horizontal so as to planarize the surface of the concave portion of the pixel electrode.

이하, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method for fabricating a thin film transistor substrate according to the present invention will be described in detail.

도 4a 내지 도 4g는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도이며, 도 5a 내지 도 5d는 화소 전극을 형성하는 방법을 나타낸 공정 단면도이다.FIGS. 4A to 4G are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to the present invention, and FIGS. 5A to 5D are process cross-sectional views illustrating a method of forming a pixel electrode.

먼저, 도 4a와 같이, 기판(100) 상에 게이트 배선(미도시)과 게이트 전극(110a)을 형성한다. 구체적으로, 기판(100) 상에 스퍼터링(Sputtering) 방법 등의 증착 방법으로 금속층을 형성한 후, 금속층을 패터닝하여 게이트 전극(110a), 게이트 배선(미도시), 공통 배선(미도시)을 형성한다. 그리고, 게이트 전극(110a), 게이트 배선(미도시), 공통 배선(미도시)을 포함한 기판(100) 전면에 게이트 절연막(110)을 형성한다.First, a gate wiring (not shown) and a gate electrode 110a are formed on a substrate 100, as shown in FIG. Specifically, a metal layer is formed on the substrate 100 by a deposition method such as a sputtering method, and then a metal layer is patterned to form a gate electrode 110a, a gate wiring (not shown), and a common wiring (not shown) do. A gate insulating film 110 is formed on the entire surface of the substrate 100 including the gate electrode 110a, the gate wiring (not shown), and the common wiring (not shown).

이 때, 금속층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.At this time, the metal layer may be formed of Al / Cr, Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, Ti / Al Al alloy, Al alloy, Al alloy, Mo alloy, Mo alloy, Mo alloy, Mo alloy, Mo alloy, Mo alloy, Mo alloy, Mo alloy, Al alloy, Mo / Al alloy, or the like, or a single layer structure of Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, .

도 4b와 같이, 게이트 절연막(110) 상에 액티브층(130a)과 오믹 콘택층(130b)이 차례로 적층된 구조의 반도체층(130)을 형성하고, 도 4c와 같이, 반도체층(130)을 포함한 게이트 절연막(110) 상에 스퍼터링 방법 등의 증착 방법으로 금속층을 형성한 후, 금속층을 패터닝하여 데이터 배선(미도시)과 일정 간격 이격된 소스, 드레인 전극(140a, 140b)을 형성한다. 그리고, 소스, 드레인 전극(140a, 140b) 사이의 이격된 구간에 노출된 오믹 콘택층(130b)을 제거하여 채널을 형성한다.A semiconductor layer 130 having a structure in which an active layer 130a and an ohmic contact layer 130b are sequentially stacked on a gate insulating layer 110 is formed as shown in FIG. 4B, and a semiconductor layer 130 is formed as shown in FIG. A metal layer is formed on the gate insulating layer 110 by a deposition method such as a sputtering method and then the metal layer is patterned to form source and drain electrodes 140a and 140b spaced apart from the data line (not shown). Then, the ohmic contact layer 130b exposed in the spaced interval between the source and drain electrodes 140a and 140b is removed to form a channel.

이어, 도 4d와 같이, 소스, 드레인 전극(140a, 140b)을 포함한 게이트 절연막(110) 전면에 제 1, 제 2 보호막(150a, 150a)을 형성한다. 그리고, 후술할 공통 전극(160)과 공통 배선(미도시)를 전기적으로 연결시키기 위해, 제 1, 제 2 보호막(150a, 150b)을 선택적으로 제거하여 공통 배선(미도시)를 노출시킨다.Next, as shown in FIG. 4D, first and second protective films 150a and 150a are formed on the entire surface of the gate insulating film 110 including the source and drain electrodes 140a and 140b. The first and second protective films 150a and 150b are selectively removed to expose a common wiring (not shown) to electrically connect the common electrode 160 and a common wiring (not shown) to be described later.

노출된 공통 배선(미도시)를 포함한 제 2 보호막(150b) 상에 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide: ITZO) 등과 같은 투명 전도성 물질을 증착한 후, 이를 패터닝하여 통전극 형태의 공통 전극(160)을 형성한다.(ITO), indium zinc oxide (IZO), indium zinc oxide (IZO), indium tin oxide (ITO), and the like are formed on the second protective film 150b including the exposed common wiring A transparent conductive material such as indium tin zinc oxide (ITZO) is deposited and patterned to form a common electrode 160 having a tubular electrode shape.

이어, 도 4e와 같이, 공통 전극(160)을 포함한 제 2 보호막(150b) 전면에 절연막(170)을 형성하고, 박막 트랜지스터의 드레인 전극(140b)과 후술할 화소 전극(180)을 전기적으로 연결시키기 위해, 제 1, 제 2 보호막(150a, 150b)과 절연막(170)을 선택적으로 제거하여 드레인 전극(140b)을 노출시키는 드레인 콘택홀(170a)을 형성한다. 그리고, 도 4f와 같이, 절연막(170) 상에 드레인 콘택홀(170a)을 통해 드레인 전극(140b)과 전기적으로 연결되는 슬릿 형태의 화소 전극(180)을 형성한다. 이 때, 화소 전극(180)은 드레인 콘택홀(170a)을 따라 오목하게 형성된 오목부(180b)와, 공통 전극(160)과 대응되는 절연막(170) 상에 형성된 평탄부(180c)를 갖는다.4E, an insulating layer 170 is formed on the entire surface of the second protective layer 150b including the common electrode 160 and the drain electrode 140b of the thin film transistor is electrically connected to a pixel electrode 180 The first and second protective films 150a and 150b and the insulating film 170 are selectively removed to form a drain contact hole 170a for exposing the drain electrode 140b. 4F, a slit-shaped pixel electrode 180 electrically connected to the drain electrode 140b is formed on the insulating film 170 through the drain contact hole 170a. The pixel electrode 180 has a concave portion 180b formed concavely along the drain contact hole 170a and a flat portion 180c formed on the insulating film 170 corresponding to the common electrode 160. [

이하, 화소 전극(180)을 형성하는 공정을 구체적으로 설명하면 다음과 같다.Hereinafter, the process of forming the pixel electrode 180 will be described in detail.

도 5a와 같이, 제 1, 제 2 보호막(150a, 150b)과 절연막(170)을 선택적으로 제거하여 드레인 전극(140b)을 노출시키는 드레인 콘택홀(170a)을 포함한 절연막(170) 전면에 투명 전도성 물질층(180a)을 형성한다. 그리고, 투명 전도성 물질층(180a)을 패터닝하여 화소 전극(180)을 형성하기 위해, 투명 전도성 물질층(180a) 전면에 포토 레지스트(300)를 도포한다.The insulating layer 170 including the drain contact hole 170a for selectively removing the first and second protective layers 150a and 150b and the insulating layer 170 and exposing the drain electrode 140b may be formed on the entire surface of the insulating layer 170, Thereby forming a material layer 180a. In order to form the pixel electrode 180 by patterning the transparent conductive material layer 180a, the photoresist 300 is coated on the entire surface of the transparent conductive material layer 180a.

이어, 도 5b와 같이, 마스크를 이용하여 포토 레지스트(300)를 노광 및 현상하여 포토 레지스트 패턴(300a)을 형성하고, 포토 레지스트 패턴(300a)을 마스크로 이용하여 도 5c와 같이, 포토 레지스트 패턴(300a)에 의해 노출된 투명 전도성 물질층(180a)을 제거하여 화소 전극(180)을 형성한다. 이 때, 화소 전극(180)은 드레인 콘택홀(170a)을 따라 오목하게 형성된 오목부(180b)와, 공통 전극(160)과 대응되는 절연막(170) 상에 형성된 평탄부(180c)를 갖는다.5B, the photoresist 300 is exposed and developed by using a mask to form a photoresist pattern 300a. Using the photoresist pattern 300a as a mask, as shown in FIG. 5C, The pixel electrode 180 is formed by removing the transparent conductive material layer 180a exposed by the transparent conductive material layer 300a. The pixel electrode 180 has a concave portion 180b formed concavely along the drain contact hole 170a and a flat portion 180c formed on the insulating film 170 corresponding to the common electrode 160. [

그리고, 도 5d와 같이, 포토 레지스트 패턴(300a)을 제거한다. 포토 레지스트 패턴(300a)은 습식 식각(Wet Etching) 또는 건식 식각(Dry Etching) 방법으로 제거할 수 있으며, 특히, 애싱(Ashing) 공정으로 제거하는 것이 바람직하다. 구체적으로, 애싱 공정은 O2, N2, CF4 등을 이용하여 화소 전극(180)의 평탄부(180c)에 대응되는 포토 레지스트 패턴(300a)이 완전히 제거될 때까지 진행된다.Then, as shown in FIG. 5D, the photoresist pattern 300a is removed. The photoresist pattern 300a may be removed by a wet etching method or a dry etching method. In particular, the photoresist pattern 300a may be removed by an ashing process. Specifically, an ashing process is O 2, N 2, CF 4, such as a photoresist pattern (300a) corresponding to the flat portion (180c) of the pixel electrode 180 and proceeds until it is completely removed by using.

즉, 화소 전극(180)의 평탄부(180c)에 대응되는 포토 레지스트 패턴(300a)이 완전히 제거되면, 화소 전극(180)의 오목부(180b)에 대응되는 포토 레지스트 패턴(300a)은 화소 전극(180)의 평탄부(180c)에 대응되는 포토 레지스트 패턴(300a)의 두께(d2)만큼만 제거되고, 나머지는 제거되지 않고 남아 평탄화 패턴(400)이 형성된다. 이 때, 화소 전극(180)의 오목부(180b)에 형성된 평탄화 패턴(400)의 상부면이 화소 전극(180)의 평탄부(180c)의 상부면과 수평을 이루게된다.That is, when the photoresist pattern 300a corresponding to the flat portion 180c of the pixel electrode 180 is completely removed, the photoresist pattern 300a corresponding to the concave portion 180b of the pixel electrode 180 is electrically connected to the pixel electrode 180, Only the thickness d2 of the photoresist pattern 300a corresponding to the flat portion 180c of the photoresist pattern 180 is removed and the remaining planarization pattern 400 is formed without removing the remaining portions. The upper surface of the planarization pattern 400 formed on the concave portion 180b of the pixel electrode 180 is aligned with the upper surface of the flat portion 180c of the pixel electrode 180. [

따라서, 도 4g와 같이, 화소 전극(180)을 포함한 절연막(170) 전면에 배향막(190)을 인쇄할 때, 화소 전극(180)의 오목부(180b)의 단차가 줄어들어 배향막(190)이 골고루 인쇄되어 배향막(190)의 인쇄 불량을 방지할 수 있다.4G, when the alignment film 190 is printed on the entire surface of the insulating film 170 including the pixel electrode 180, the step of the concave portion 180b of the pixel electrode 180 is reduced so that the alignment film 190 is uniformly Printing can be prevented and printing defects of the alignment film 190 can be prevented.

또한, 도시하지는 않았으나, 박막 트랜지스터 기판에 드레인 전극과 접속하는 화소 전극을 형성하고 컬러 필터 기판에 공통 전극을 형성하는 TN 모드 액정 표시 장치인 경우, 드레인 전극과 접속하는 화소 전극 중, 드레인 콘택홀을 따라 오목하게 형성된 화소 전극의 오목부 상에만 평탄화 패턴을 형성하여, 평탄화 패턴의 상부면과 화소 전극의 평탄부의 상부면이 수평을 이루게되어 평탄화 패턴이 화소 전극의 오목부의 단차를 줄여 박막 트랜지스터 기판 전면에 배향막을 인쇄할 때, 배향막의 인쇄 특성을 향상시킬 수 있다.Although not shown, in the case of a TN mode liquid crystal display device in which a pixel electrode connected to a drain electrode is formed on a thin film transistor substrate and a common electrode is formed on a color filter substrate, among the pixel electrodes connected to the drain electrode, A flattening pattern is formed only on the concave portion of the pixel electrode so that the upper surface of the flattening pattern and the upper surface of the flat portion of the pixel electrode are horizontal so that the planarization pattern reduces the step of the concave portion of the pixel electrode, The printing characteristics of the alignment film can be improved.

한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Will be apparent to those of ordinary skill in the art.

100: 기판 110: 게이트 절연막
110a: 게이트 전극 130: 반도체층
130a: 액티브층 130b: 오믹 콘택층
140a: 소스 전극 140b: 드레인 전극
150a: 제 1 보호막 150b: 제 2 보호막
160: 공통 전극 170: 절연막
180: 화소 전극 180a: 투명 전도성 물질층
180b: 오목부 180c: 평탄부
190: 배향막 300: 포토 레지스트
300a: 포토 레지스트 패턴 400: 평탄화 패턴100: substrate 110: gate insulating film
110a: gate electrode 130: semiconductor layer
130a: active layer 130b: ohmic contact layer
140a: source electrode 140b: drain electrode
150a: first protective film 150b: second protective film
160: common electrode 170: insulating film
180: pixel electrode 180a: transparent conductive material layer
180b: concave portion 180c: flat portion
190: Orientation film 300: Photoresist
300a: photoresist pattern 400: planarization pattern

Claims (6)

기판 상에 위치하는 박막 트랜지스터;
상기 박막 트랜지스터를 포함한 상기 기판 상에 차례로 위치하는 제 1, 제 2 보호막;
상기 제 2 보호막 상에 위치하는 통전극 형태의 공통 전극;
상기 공통 전극을 포함한 상기 제 2 보호막 전면에 위치하는 절연막;
상기 제 1, 제 2 보호막과 절연막을 관통하여 상기 박막 트랜지스터의 일부 영역을 노출시키는 드레인 콘택홀;
상기 드레인 콘택홀을 통해 상기 박막 트랜지스터와 전기적으로 연결되며, 상기 드레인 콘택홀 내에 위치하는 오목부 및 상기 절연막의 상부면 상에 위치하는 평탄부를 갖는 화소 전극; 및
상기 화소 전극의 상기 오목부 상에 위치하는 평탄화 패턴을 포함하되,
상기 평탄화 패턴은 포토 레지스트를 포함하고,
상기 평탄화 패턴의 상부면은 상기 화소 전극의 평탄부의 상부면과 수평을 이루는 것을 특징으로 하는 박막 트랜지스터 기판.A thin film transistor positioned on a substrate;
First and second protective films sequentially disposed on the substrate including the thin film transistor;
A common electrode in the form of a tubular electrode located on the second protective film;
An insulating film located on the entire surface of the second protective film including the common electrode;
A drain contact hole penetrating the first and second protective films and the insulating film to expose a part of the thin film transistor;
A pixel electrode electrically connected to the thin film transistor through the drain contact hole and having a recess located in the drain contact hole and a flat portion located on an upper surface of the insulating film; And
And a planarization pattern located on the concave portion of the pixel electrode,
Wherein the planarization pattern comprises a photoresist,
And the upper surface of the planarization pattern is parallel to the upper surface of the flat portion of the pixel electrode. 제 1 항에 있어서,
상기 화소 전극 및 상기 평탄화 패턴을 포함한 상기 절연막 전면에 위치하는 배향막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
Further comprising an alignment layer disposed on the insulating layer and including the pixel electrode and the planarization pattern. 기판 상에 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터가 형성된 상기 기판 전면에 차례로 제 1, 제 2 보호막을 형성하는 단계;
상기 제 2 보호막 상에 공통 전극을 형성하는 단계;
상기 공통 전극이 형성된 상기 제 2 보호막 전면에 절연막을 형성하는 단계;
상기 제 1 보호막, 상기 제 2 보호막 및 상기 절연막을 선택적으로 제거하여 상기 박막 트랜지스터의 일부 영역을 노출시키는 드레인 콘택홀을 형성하는 단계;
상기 드레인 콘택홀이 형성된 상기 절연막 상에 투명 도전성 물질층을 형성하는 단계;
상기 투명 도전성 물질층 상에 상기 드레인 콘택홀과 중첩하는 영역을 포함하는 포토 레지스트 패턴을 형성하는 단계;
상기 포토 레지스트 패턴에 의해 노출된 상기 투명 도전성 물질층을 제거하여 상기 드레인 콘택홀 내에 위치하는 오목부 및 상기 절연막의 상부면 상에 위치하는 평탄부를 갖는 화소 전극을 형성하는 단계; 및
상기 포토 레지스트 패턴을 이용하여 상기 화소 전극의 상기 오목부 상에 위치하는 평탄화 패턴을 형성하는 단계를 포함하되,
상기 평탄화 패턴의 상부면은 상기 화소 전극의 평탄부의 상부면과 수평을 이루는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.Forming a thin film transistor on a substrate;
Forming first and second protective films in turn on the entire surface of the substrate on which the thin film transistor is formed;
Forming a common electrode on the second protective film;
Forming an insulating film on the entire surface of the second protective film on which the common electrode is formed;
Forming a drain contact hole exposing a portion of the thin film transistor by selectively removing the first protective film, the second protective film, and the insulating film;
Forming a transparent conductive material layer on the insulating film on which the drain contact hole is formed;
Forming a photoresist pattern including a region overlapping the drain contact hole on the transparent conductive material layer;
Removing the transparent conductive material layer exposed by the photoresist pattern to form a pixel electrode having a concave portion located in the drain contact hole and a flat portion located on an upper surface of the insulating film; And
Forming a planarization pattern on the concave portion of the pixel electrode using the photoresist pattern,
Wherein the upper surface of the planarization pattern is parallel to the upper surface of the flat portion of the pixel electrode. 제 3 항에 있어서,
상기 평탄화 패턴을 형성하는 단계는 상기 화소 전극의 상기 평탄부의 상부면이 노출되도록 상기 포토 레지스트 패턴의 두께를 낮추는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.The method of claim 3,
Wherein the step of forming the planarization pattern includes a step of lowering the thickness of the photoresist pattern so that the upper surface of the flat portion of the pixel electrode is exposed. 제 4 항에 있어서,
상기 포토 레지스트 패턴의 두께를 낮추는 단계는 애싱(Ashing) 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.5. The method of claim 4,
Wherein the step of lowering the thickness of the photoresist pattern comprises an ashing process. 제 3 항에 있어서,
상기 화소 전극 및 상기 평탄화 패턴이 형성된 상기 절연막 상에 배향막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.The method of claim 3,
And forming an alignment film on the pixel electrode and the insulating film on which the planarization pattern is formed.
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