KR101952860B1 - Multi-layered ceramic capacitor and board for mounting the same - Google Patents

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Abstract

본 발명은, 세라믹 바디의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 중간에 위치한 외부 전극에서 상기 세라믹 바디의 폭 방향의 일 면에 형성되는 부분의 높이와 상기 세라믹 바디의 두께가 상기 중간 외부 전극의 고착강도를 향상시킬 수 있도록 수치 조절되는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.The present invention is characterized in that three external electrodes are arranged on a mounting surface of a ceramic body so as to be spaced apart from each other and a height of a portion formed on one surface in a width direction of the ceramic body and a thickness of the ceramic body, A laminated ceramic capacitor whose numerical value is adjusted so as to improve the bonding strength of the intermediate external electrode and its mounting substrate are provided.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND BOARD FOR MOUNTING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a multilayer ceramic capacitor,
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor and a mounting substrate thereof.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.Electronic components using ceramic materials include capacitors, inductors, piezoelectric elements, varistors and thermistors.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가지며, LSI(large scale integration circuit)의 전원 회로 등 고주파 회로 내에 배치되는 디커플링 커패시터로 유용하게 사용된다.A multilayer ceramic capacitor (MLCC) among these ceramic electronic parts is advantageous in that it is compact, has a high capacity and is easy to be mounted, and is provided with a decoupling capacitor (not shown) disposed in a high frequency circuit such as a power circuit of a large scale integration circuit .
이때, 전원 회로의 안정성은 적층 세라믹 커패시터의 ESL(등가직렬인덕턴스; Equivalent Serial Inductance)에 의존하며, 특히 낮은 ESL에서 안정성이 높다.In this case, the stability of the power supply circuit depends on the ESL (Equivalent Serial Inductance) of the multilayer ceramic capacitor, and particularly the stability is low at a low ESL.
따라서, 전원 회로를 안정화시키기 위해서, 적층 세라믹 커패시터는 보다 낮은 ESL 값을 가져야 하며, 이러한 요구는 전자 장치의 고주파 및 고전류화 경향에 따라 더욱 증가되고 있다.Therefore, in order to stabilize the power supply circuit, the multilayer ceramic capacitor must have a lower ESL value, and this demand is further increased in accordance with the tendency of the electronic devices to have high frequency and high current.
또한, 적층 세라믹 커패시터는 디커플링 커패시터 외에 EMI 필터(electromagnetic interference filter)로 사용되는데, 이 경우 고주파 노이즈 제거 및 감쇄 특성을 향상시키기 위해서도 ESL이 낮은 것이 바람직하다.In addition, the multilayer ceramic capacitor is used as an electromagnetic interference filter in addition to the decoupling capacitor. In this case, it is desirable that the ESL is low even in order to improve the high frequency noise elimination and attenuation characteristics.
이러한 ESL을 낮추기 위해서, 기판 실장 면에 대해 내부 전극이 수직으로 배치되며, 세라믹 재질의 유전체층과 금속 재질의 내부 전극이 교대로 적층된 구조를 갖는 3-단자 형태의 커패시터가 일부 개시되어 있다.In order to lower the ESL, a three-terminal type capacitor having a structure in which internal electrodes are arranged vertically with respect to a substrate mounting surface and dielectric layers of a ceramic material and internal electrodes made of metal are alternately laminated is disclosed.
그러나, 상기 3-단자 형태의 적층 세라믹 커패시터는 세라믹 바디의 중간 부분에 형성되는 그라운드 단자와 세라믹 바디의 고착강도가 낮아 제품의 신뢰성이 저하되는 문제점이 있었다.
However, the 3-terminal type multilayer ceramic capacitor has a problem that the reliability of the product is deteriorated because the bonding strength between the ground terminal and the ceramic body formed in the middle portion of the ceramic body is low.
한편, 상기 적층 세라믹 커패시터의 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.On the other hand, since the dielectric layer of the multilayer ceramic capacitor has piezoelectricity and electrostrictive properties, when a direct current or an alternating voltage is applied to the multilayer ceramic capacitor, a piezoelectric phenomenon occurs between the internal electrodes and vibration may occur.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 기판으로 전달되어 상기 기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.Such vibration is transmitted to the substrate on which the multilayer ceramic capacitor is mounted through the external electrode of the multilayer ceramic capacitor, and the entire substrate becomes an acoustic reflective surface, thereby generating a noisy vibration noise.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
The vibration sound may correspond to an audible frequency in a range of 20 to 20,000 Hz which may cause an uncomfortable feeling to a person. An unpleasant vibration sound is called an acoustic noise.
국내특허공개공보 10-2008-0073193Korean Patent Laid-Open Publication No. 10-2008-0073193 미국등록특허 6,950,300US registered patent 6,950,300
본 발명의 목적은, 적층 세라믹 커패시터의 ESL을 낮추고, 외부 전극의 고착강도를 향상시키며, 기판에 실장시 어쿠스틱 노이즈를 저감할 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.
It is an object of the present invention to provide a multilayer ceramic capacitor capable of lowering the ESL of the multilayer ceramic capacitor, improving the bonding strength of the external electrode, and reducing the acoustic noise when the multilayer ceramic capacitor is mounted on the substrate, and a mounting substrate for the multilayer ceramic capacitor.
본 발명의 일 측면은, 세라믹 바디의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 중간에 위치하는 외부 전극에서 세라믹 바디의 폭 방향의 일면에 형성되는 부분의 높이와 세라믹 바디의 두께가 중간의 외부 전극의 고착강도를 향상시킬 수 있도록 수치 조절되는 적층 세라믹 커패시터를 제공한다.
In one aspect of the present invention, three external electrodes are arranged on a mounting surface of a ceramic body so as to be spaced apart from each other, and a height of a portion formed on one side of the ceramic body in the width direction and a thickness of the ceramic body The present invention provides a multilayer ceramic capacitor which is numerically controlled so as to improve the bonding strength of the intermediate external electrode.
본 발명의 일 실시 예에서, 상기 중간에 위치하는 외부 전극 중 세라믹 바디의 폭 방향의 일 면에 형성된 부분의 높이를 d로, 세라믹 바디의 두께를 T로 규정할 때, d/T의 비율은, 0.10≤d/T일 수 있다.
In one embodiment of the present invention, when the height of a part of the external electrode located at the middle in the width direction of the ceramic body is defined as d and the thickness of the ceramic body is defined as T, , And 0.10? D / T.
본 발명의 다른 실시 예에서, 상기 중간에 위치하는 외부 전극 중 세라믹 바디의 폭 방향의 일 면에 형성된 부분의 높이를 d로, 세라믹 바디의 두께를 T로 규정할 때, d/T의 비율은, 0.1≤d/T≤0.5일 수 있다.
In another embodiment of the present invention, when the height of a part of the external electrode located at the middle in the width direction of the ceramic body is defined as d and the thickness of the ceramic body is defined as T, , And 0.1? D / T? 0.5.
본 발명의 다른 실시 예에서, 상기 중간에 위치하는 외부 전극 중 세라믹 바디의 폭 방향의 일 면에 형성된 부분의 높이를 d로, 세라믹 바디의 폭 방향의 일 면에 형성된 부분의 길이를 G로 규정할 때, d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족할 수 있다.
In another embodiment of the present invention, when the height of a part of the external electrode located on the one side in the width direction of the ceramic body is d and the length of the part formed on one side in the width direction of the ceramic body is G , The ratio of d / G can satisfy the range of 0.143? D / G? 0.536.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 ESL을 저감할 수 있어서, 디커플링 커패시터 및 EMI 필터 등에 응용할 경우, 전원 회로의 전압 변동을 보다 효과적으로 억제할 수 있고 고주파 감쇄 특성 및 고주파 노이즈 제거 효과를 향상시킬 수 있는 효과가 있다.According to one embodiment of the present invention, ESL of a multilayer ceramic capacitor can be reduced. When applied to a decoupling capacitor, an EMI filter, or the like, voltage fluctuations in a power supply circuit can be suppressed more effectively and a high frequency attenuation characteristic and a high frequency noise removing effect There is an effect that can be improved.
또한, 외부 전극의 고착강도를 향상시켜 제품의 신뢰성을 높일 수 있으며, 기판에 실장시 어쿠스틱 노이즈를 저감할 수 있는 효과가 있다.
Further, it is possible to improve the reliability of the product by improving the bonding strength of the external electrode, and it is possible to reduce the acoustic noise when mounting the substrate.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 측면도이다.
도 3은 도 1의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 5는 도 4의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 평면도이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 도 6의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 평면도이다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 9는 도 8의 측면도이다.
도 10은 도 8의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 11은 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 12는 도 4의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 13은 도 6의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 14는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a side view of Fig.
3 is an exploded perspective view showing an internal electrode structure of the multilayer ceramic capacitor of FIG.
4 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention.
5 is a plan view showing the internal electrode structure of the multilayer ceramic capacitor of FIG.
6 is a perspective view schematically showing a multilayer ceramic capacitor according to still another embodiment of the present invention.
7 is a plan view showing an internal electrode structure of the multilayer ceramic capacitor of FIG.
8 is a perspective view schematically showing a multilayer ceramic capacitor according to still another embodiment of the present invention.
Fig. 9 is a side view of Fig. 8. Fig.
10 is an exploded perspective view showing the internal electrode structure of the multilayer ceramic capacitor of FIG.
11 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 1 is mounted on a substrate.
12 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 4 is mounted on a substrate.
FIG. 13 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 6 is mounted on a substrate.
14 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. The shape and size of elements in the drawings may be exaggerated for clarity.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.
적층 세라믹 커패시터Multilayer Ceramic Capacitors
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 측면도이고, 도 3은 도 1의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
FIG. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention, FIG. 2 is a side view of FIG. 1, and FIG. 3 is an exploded perspective view showing an internal electrode structure of the multilayer ceramic capacitor of FIG.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 바디(110), 복수의 제1 및 제2 내부 전극(121, 122), 제1 내지 제3 리드부(123, 124, 125) 및 제1 내지 제3 외부 전극(131, 132, 133)을 포함한다.
1 to 3, a multilayer ceramic capacitor 100 according to an embodiment of the present invention includes a ceramic body 110, a plurality of first and second inner electrodes 121 and 122, Lead portions 123, 124 and 125 and first to third external electrodes 131, 132 and 133, respectively.
세라믹 바디(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.The ceramic body 110 is formed by laminating a plurality of dielectric layers 111 and then firing. The boundary between the adjacent dielectric layers 111 is unified so as to be difficult to confirm without using a scanning electron microscope (SEM) .
이러한 세라믹 바디(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.The shape of the ceramic body 110 is not particularly limited and may have a hexahedral shape, for example.
본 발명의 실시 형태를 명확하게 설명하기 위해 세라믹 바디(110)의 육면체 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.In order to clearly explain the embodiment of the present invention, when the hexahedral direction of the ceramic body 110 is defined, L, W and T shown in Fig. 1 indicate the longitudinal direction, the width direction and the thickness direction, respectively.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 바디(110)의 서로 대향되는 두께 방향(T)의 면을 제1 및 제2 면(S1, S2)으로, 제1 및 제2 면(S1, S2)을 연결하며 서로 대향되는 길이 방향(L)의 양 면을 제3 및 제4 면(S3, S4)으로, 서로 대향되는 폭 방향(W)의 양 면을 제5 및 제6 면(S5, S6)으로 정의하기로 한다.
In the present embodiment, for convenience of explanation, the surfaces of the ceramic body 110 facing each other in the thickness direction T are referred to as first and second surfaces S1 and S2, and the first and second surfaces S1, S2 on both sides in the longitudinal direction L opposite to each other to the third and fourth surfaces S3 and S4 and both surfaces in the width direction W opposite to each other on the fifth and sixth surfaces S5 , S6).
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.The dielectric layer 111 may include a ceramic material having a high dielectric constant, for example, a ceramic powder such as barium titanate (BaTiO 3 ). However, the present invention is not limited thereto as long as a sufficient capacitance can be obtained no.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.If necessary, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant, and the like may be further added to the dielectric layer 111 together with the ceramic powder.
상기 세라믹 첨가제는 전이 금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The ceramic additive may be a transition metal oxide or a carbide, a rare earth element, magnesium (Mg), aluminum (Al) or the like, but the present invention is not limited thereto.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트를 사이에 두고 서로 대향되게 번갈아 배치되며, 적층 방향에서 볼 때 서로 중첩되어 커패시터의 캐패시턴스(capacitance)에 기여하는 부분이다.The first and second internal electrodes 121 and 122 are alternately arranged so as to face each other with a ceramic sheet forming the dielectric layer 111 therebetween and are overlapped with each other when viewed in the stacking direction, Which is a portion contributing to the capacitance of the capacitor.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 may be electrically insulated from each other by a dielectric layer 111 disposed in the middle.
이때, 제1 또는 제2 내부 전극(121, 122)은 세라믹 바디(110)의 제3 및 제4 면(S3, S4)에서 이격되게 배치될 수 있다.At this time, the first or second internal electrodes 121 and 122 may be spaced apart from the third and fourth surfaces S3 and S4 of the ceramic body 110.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성된다.Also, the first and second internal electrodes 121 and 122 are formed of a conductive metal.
상기 도전성 금속은, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive metal may be one made of, for example, silver (Ag), palladium (Pd), platinum (Pt), nickel (Ni) and copper (Cu) or an alloy thereof. But is not limited thereto.
제1 및 제2 리드부(123, 124)는 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 제1 내부 전극(121)에서 세라믹 바디(110)의 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.The first and second lead portions 123 and 124 are spaced apart from each other along the longitudinal direction of the ceramic body 110 and electrically connect the first surface S1 of the ceramic body 110 to the first internal electrode 121 As shown in FIG.
제3 리드부(125)는 제1 및 제2 리드부(123, 124) 사이에 배치되며, 제2 내부 전극(122)에서 세라믹 바디(110)의 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.
The third lead portion 125 is disposed between the first and second lead portions 123 and 124 and is extended from the second internal electrode 122 to be exposed through the first surface S1 of the ceramic body 110 .
제1 및 제2 외부 전극(131, 132)은 서로 같은 극성을 갖는 전극으로서, 세라믹 바디(110)의 제1 면(S1)에 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 제1 및 제2 리드부(123, 124)와 각각 접촉되어 전기적으로 접속된다.
The first and second external electrodes 131 and 132 are electrodes having the same polarity and are spaced from each other along the longitudinal direction of the ceramic body 110 on the first surface S1 of the ceramic body 110, And are electrically connected to the first and second lead portions 123 and 124 exposed through the first surface S1 of the ceramic body 110, respectively.
제3 외부 전극(133)은 제1 및 제2 외부 전극(131, 132)과 다른 극성을 갖는 전극으로서, 본 실시 형태에서는 그라운드 단자로 활용될 수 있다. The third external electrode 133 is an electrode having a polarity different from that of the first and second external electrodes 131 and 132 and can be utilized as a ground terminal in the present embodiment.
이러한 제3 외부 전극(133)은 세라믹 바디(110)의 제1 면(S1)에서 제1 및 제2 외부 전극(131, 132) 사이에 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 제3 리드부(125)와 접촉되어 전기적으로 접속된다.The third external electrode 133 is disposed between the first and second external electrodes 131 and 132 on the first surface S1 of the ceramic body 110 and electrically connected to the first surface S1 of the ceramic body 110 And is electrically connected to the third lead portion 125 exposed through the second lead portion 125. [
이때, 제1 내지 제3 외부 전극(131, 132, 133) 중 적어도 하나는 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다. 본 실시 예에서는 제1 내지 제3 외부 전극(131, 132, 133)이 모두 밴드를 갖는 것으로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 필요시 제1 내지 제3 외부 전극(131, 132, 133) 중 일부만 밴드를 갖도록 구성할 수 있다.At this time, at least one of the first to third external electrodes 131, 132, and 133 may extend to a portion of the fifth and sixth surfaces S5 and S6 of the ceramic body 110. [ Although the first to third external electrodes 131, 132 and 133 all have bands in the present embodiment, the present invention is not limited thereto, and if necessary, the first to third external electrodes 131 , 132, and 133 may have a band.
그리고, 제1 내지 제3 외부 전극(131, 132, 133) 중 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성되는 부분의 높이를 d로, 세라믹 바디(110)의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T의 범위를 만족한다.The height of the portion of the first to third external electrodes 131, 132 and 133 formed on the fifth or sixth surfaces S5 and S6 of the ceramic body 110 is d, When the thickness is defined as T, the ratio of d / T satisfies a range of 0.10? D / T.
그리고, 제1 내지 제3 외부 전극(131, 132, 133) 중 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성된 부분의 길이를 G로 규정할 때, 상기 d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족할 수 있다.
When the length of the portion of the first to third external electrodes 131, 132 and 133 formed on the fifth or sixth surface S5 or S6 of the ceramic body 110 is defined as G, Can satisfy the range of 0.143? D / G? 0.536.
그리고, 제1 내지 제3 외부 전극(131, 132, 133)은 도전성 금속으로 형성될 수 있다.The first to third external electrodes 131, 132, and 133 may be formed of a conductive metal.
상기 도전성 금속은, 예를 들어 은(Ag), 니켈(Ni) 및 구리(Cu) 등일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metal may be, for example, silver (Ag), nickel (Ni), copper (Cu) or the like, but the present invention is not limited thereto.
이러한 제1 내지 제3 외부 전극(131, 132, 133)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first to third external electrodes 131, 132, and 133 may be formed by applying a conductive paste prepared by adding glass frit to the conductive metal powder, and then firing the conductive paste. However, the present invention is not limited thereto.
또한, 제1 내지 제3 외부 전극(131, 132, 133) 상에는 필요시 도금층(미도시)이 형성될 수 있다. 상기 도금층은 적층 세라믹 커패시터(100)를 기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.In addition, a plating layer (not shown) may be formed on the first to third external electrodes 131, 132 and 133 if necessary. The plating layer is intended to increase the mutual bonding strength when the multilayer ceramic capacitor 100 is mounted on the substrate by solder.
상기 도금층은 예를 들어 제1 내지 제3 외부 전극(131, 132, 133) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
The plating layer may include, for example, a nickel (Ni) plating layer formed on the first to third external electrodes 131, 132, and 133 and a tin (Sn) plating layer formed on the nickel plating layer.
한편, 제1 및 제2 리드부(123, 124)는 제1 내부 전극(121)에서 세라믹 바디(110)의 실장 면과 대향되는 면인 제2 면(S2)을 통해 노출되도록 연장되게 형성될 수 있다. The first and second lead portions 123 and 124 may be extended from the first internal electrode 121 to be exposed through a second surface S2 that is a surface facing the mounting surface of the ceramic body 110 have.
이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 제2 면(S2)에 형성된다.At this time, the first and second external electrodes 131 and 132 are formed on the second surface S2 of the ceramic body 110.
또한, 제1 및 제2 리드부(123, 124)는 제1 내부 전극(121)에서 세라믹 바디(110)의 제3 및 제4 면(S3, S4)을 통해 노출되도록 연장되게 형성될 수 있다. The first and second lead portions 123 and 124 may extend from the first internal electrode 121 to be exposed through the third and fourth surfaces S3 and S4 of the ceramic body 110 .
이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 제3 및 제4 면(S3, S4)으로 연장되게 형성될 수 있다.The first and second external electrodes 131 and 132 are formed to extend from the first surface S1 of the ceramic body 110 to the third and fourth surfaces S3 and S4 of the ceramic body 110 .
본 실시 형태에서는, 제1 및 제2 리드부(123, 124)가 제1 내부 전극(121)의 제1 및 제2 면(S1, S2)과 세라믹 바디(110)의 제3 및 제4 면(S3, S4)을 통해 모두 노출되는 형태로 형성되어 있으나, 본 발명이 앞서 설명한 바와 같이 이에 한정되는 것은 아니다.The first and second lead portions 123 and 124 are formed on the first and second surfaces S1 and S2 of the first internal electrode 121 and the third and fourth surfaces S1 and S2 of the ceramic body 110, (S3, S4). However, the present invention is not limited to this, as described above.
또한, 본 실시 형태와 같이, 제1 및 제2 리드부(123, 124)가 제1 내부 전극(121)의 제1 및 제2 면(S1, S2)과 제3 및 제4 면(S3, S4)을 통해 모두 노출되는 형태로 형성되면, 제1 및 제2 리드부(123, 124)와 각각 대응하는 제1 및 제2 외부 전극(131, 132)도 세라믹 바디(110)의 제3 및 제4 면(S3, S4)과, 세라믹 바디(110)의 제3 및 제4 면(S3, S4)에서 세라믹 바디(110)의 제5 및 제6 측면(S5, S6)의 일부 및 세라믹 바디(110)의 제2 면(S2)의 일부까지 연장되게 형성될 수 있다. The first and second lead portions 123 and 124 are formed on the first and second surfaces S1 and S2 and the third and fourth surfaces S3 and S4 of the first inner electrode 121, The first and second external electrodes 131 and 132 corresponding to the first and second lead portions 123 and 124 are also electrically connected to the third and fourth external electrodes 131 and 132 of the ceramic body 110, A fourth portion of the ceramic body 110 on the third and fourth surfaces S3 and S4 and a portion of the fifth and sixth sides S5 and S6 of the ceramic body 110, And may extend to a portion of the second surface S2 of the second substrate 110. [
이에 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 리드부(123, 124)의 접촉 면적이 넓어져 ESL을 저감시킬 수 있는 효과가 있다.
Therefore, the contact area between the first and second external electrodes 131 and 132 and the first and second lead portions 123 and 124 is increased, thereby reducing the ESL.
또한, 제2 내부 전극(122)에서 세라믹 바디(110)의 제2 면(S2)을 통해 노출되도록 제4 리드부(126)를 더 연장하여 형성할 수 있다.The fourth lead portion 126 may be further extended to expose the second internal electrode 122 through the second surface S2 of the ceramic body 110. [
제4 리드부(126)는 제1 및 제2 리드부(123, 124) 사이에서 제1 및 제2 리드부(123, 124)로부터 이격되게 배치된다.The fourth lead portion 126 is disposed between the first and second lead portions 123 and 124 so as to be spaced apart from the first and second lead portions 123 and 124.
이때, 세라믹 바디(110)의 제2 면(S2)에는 제4 외부 전극(134)이 형성될 수 있다.At this time, a fourth external electrode 134 may be formed on the second surface S2 of the ceramic body 110. [
제4 외부 전극(134)은 제4 리드부(126)의 세라믹 바디(110)의 제2 면(S2)을 노출된 부분과 접촉되어 전기적으로 접속된다.The fourth outer electrode 134 is electrically connected to the exposed portion of the second surface S2 of the ceramic body 110 of the fourth lead portion 126. [
이때, 제4 외부 전극(134)은 세라믹 바디(110)의 제2 면(S2)에서 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다. The fourth external electrode 134 may extend from the second surface S2 of the ceramic body 110 to a portion of the fifth and sixth surfaces S5 and S6 of the ceramic body 110. [
이때, 제4 외부 전극(134) 중 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성되는 부분의 높이를 d로, 세라믹 바디(110)의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T의 범위를 만족할 수 있다.When the height of the portion of the fourth external electrode 134 formed on the fifth or sixth surface S5 or S6 of the ceramic body 110 is defined as d and the thickness of the ceramic body 110 is defined as T, , And the ratio of d / T can satisfy the range of 0.10? D / T.
그리고, 제4 외부 전극(134) 중 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성된 부분의 길이를 G로 규정할 때, 상기 d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족할 수 있다.When the length of the portion of the fourth external electrode 134 formed on the fifth or sixth surface S5 or S6 of the ceramic body 110 is defined as G, the ratio of d / G is 0.143? D / G? 0.536 can be satisfied.
이와 같이, 제1 및 제2 리드부(123, 124)와 제4 리드부(126)를 세라믹 바디(110)의 제2 면(S2)으로도 노출시켜 적층 세라믹 커패시터(100)의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우 적층 세라믹 커패시터(100)의 방향성을 제거할 수 있다.The first and second lead portions 123 and 124 and the fourth lead portion 126 are also exposed to the second surface S2 of the ceramic body 110 so that the inside and the outside of the multilayer ceramic capacitor 100 When the structure is formed in a vertically symmetrical structure, the directionality of the multilayer ceramic capacitor 100 can be eliminated.
따라서, 적층 세라믹 커패시터(100)를 기판에 실장시 제1 및 제2 면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100)를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
Therefore, when the multilayer ceramic capacitor 100 is mounted on the substrate, any one of the first and second surfaces S1 and S2 can be provided as a mounting surface. Therefore, when the multilayer ceramic capacitor 100 is mounted on the substrate, There is an advantage in that it is not necessary to consider.
실험 예Experimental Example
하기 표 1은 적층 세라믹 커패시터의 d/T 및 d/G 값에 따른 고착 강도 불량 여부 및 어쿠스틱 노이즈 값을 나타낸 것이다. 본 실시 예에서는 d 및 G의 값으로 제3 외부 전극(133)을 사용한다. 한편, 제3 외부 전극(133)과 두께 방향으로 마주보게 배치되는 제4 외부 전극(134)은 하기 표 1의 값과 동일한 고착 강도 불량 여부 및 어쿠스틱 노이즈 값을 가질 수 있다.Table 1 below shows whether or not the adhesion strength is poor depending on the d / T and d / G values of the multilayer ceramic capacitor, and the acoustic noise value. In this embodiment, the third external electrode 133 is used as the value of d and G. On the other hand, the fourth external electrode 134 disposed to face the third external electrode 133 in the thickness direction may have the same adhesion strength defect and acoustic noise value as those in Table 1 below.
여기서, 상기 고착 강도 불량 여부 테스트는 완성된 도 1의 적층 세라믹 커패시터(100)의 제3 외부 전극(133)에 10±1초간 힘을 가한 후 제3 외부 전극(133)이 세라믹 바디(110)로부터 분리되는지를 확인하여 판단하였다.Here, the test for the poor adhesion strength is performed by applying a force to the third external electrode 133 of the multilayer ceramic capacitor 100 shown in FIG. 1 for 10 ± 1 second, and then the third external electrode 133 is pressed against the ceramic body 110, As shown in FIG.
또한, 시료의 개수는 고착 강도 테스트의 경우 각 시료 당 100개, 어쿠스틱 노이즈 측정의 경우 각 시료 당 10개를 테스트 하였다.
In addition, the number of samples was tested 100 for each sample in the case of the sticking strength test and 10 samples in the case of the acoustic noise measurement.
## d/Gd / G d/Td / T 고착강도 불량여부
(%)
Bad adhesion strength
(%)
Acoustic Noise
(dB)
Acoustic Noise
(dB)
1One 0.0000.000 00 8080 20.220.2
22 0.0360.036 0.0250.025 6565 20.820.8
33 0.0710.071 0.050.05 3434 21.321.3
44 0.1070.107 0.0750.075 88 22.122.1
55 0.1430.143 0.10.1 00 22.522.5
66 0.1790.179 0.1250.125 00 23.723.7
77 0.2140.214 0.150.15 00 23.923.9
88 0.2500.250 0.1750.175 00 24.224.2
99 0.2860.286 0.20.2 00 24.524.5
1010 0.3210.321 0.2250.225 00 24.924.9
1111 0.3570.357 0.250.25 00 25.425.4
1212 0.3930.393 0.2750.275 00 25.925.9
1313 0.4290.429 0.30.3 00 26.326.3
1414 0.4640.464 0.3250.325 00 27.227.2
1515 0.5000.500 0.350.35 00 28.928.9
1616 0.5360.536 0.3750.375 00 29.129.1
1717 0.5710.571 0.40.4 00 30.530.5
1818 0.6070.607 0.4250.425 00 32.532.5
1919 0.6430.643 0.450.45 00 35.835.8
2020 0.6790.679 0.4750.475 00 36.736.7
2121 0.7140.714 0.50.5 00 36.936.9
상기 d/T는 세라믹 바디(110)의 두께(T)에 대한 제3 외부 전극(133)에서 세라믹 바디(110)의 제5 또는 제6 측면(S5, S6)에 형성되는 부분의 높이(d)의 비를 나타내며, 이때 상기 d/T는 제3 외부 전극(133)의 고착 강도에 영향을 미친다.The d / T is the height (d (t)) of the portion formed on the fifth or sixth side S5 or S6 of the ceramic body 110 in the third external electrode 133 with respect to the thickness T of the ceramic body 110 ), Where d / T affects the bonding strength of the third external electrode 133.
본 실험 예에서, 제3 외부 전극(133)은 세라믹 바디(110)의 폭 방향의 양 면 중 일부에만 밴드가 배치되므로, 그 높이가 세라믹 바디(110)의 두께에 비해 너무 작으면 제3 외부 전극(133)에 일정 수준의 힘이 가해지는 경우 제3 외부 전극(133)이 세라믹 바디(110)로부터 분리될 수 있다.The third external electrode 133 is disposed on only a part of both surfaces of the ceramic body 110 in the width direction. Therefore, if the height of the third external electrode 133 is too small as compared with the thickness of the ceramic body 110, The third external electrode 133 can be separated from the ceramic body 110 when a certain level of force is applied to the electrode 133. [
상기 표 1을 참조하면, d/T의 값이 0.10 미만인 시료 1 내지 시료 4의 경우 고착 강도 테스트에서 적게는 8% 많게는 80%의 제3 외부 전극(133)이 세라믹 바디(110)로부터 분리되는 불량이 발생하였다. 따라서, 본 실험 예에서, 상기 d/T의 고착 강도 불량이 발생되지 않는 수치는 시료 5 내지 시료 21과 같이 적어도 0.1 이상임을 알 수 있다.
Referring to Table 1, in the case of Sample 1 to Sample 4 having a value of d / T of less than 0.10, the third outer electrode 133 of less than 8% and as much as 80% of the outer diameter of the ceramic body 110 was detached from the ceramic body 110 A failure occurred. Therefore, in the present experimental example, it can be seen that the numerical value at which the d / T adhesion failure strength does not occur is at least 0.1 or more as in the samples 5 to 21.
상기 d/G는 제3 외부 전극(133)에서 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성되는 부분의 길이(G)에 대한 높이(d)의 비를 나타낸다.
The d / G represents the ratio of the height d to the length G of the portion formed on the fifth or sixth surface S5 or S6 of the ceramic body 110 at the third external electrode 133.
본 실험 예에서, 제3 외부 전극(133)의 상기 d 값이 작아지면 기계적 강도인 고착강도 특성의 저하 현상이 발생하게 된다. 또한, 제3 외부 전극(133)의 상기 G 값이 커지게 되면 고착강도 특성은 향상되나, 실장 후에 단자 간 간섭으로 쇼트(Short)가 발생되며, 적층 세라믹 커패시터의 어쿠스틱 노이즈가 커질 수 있다. 상기 G 값이 작아지게 되면, 커패시터의 ESL 값이 상승할 수 있다.
In this experiment, if the d value of the third external electrode 133 is reduced, the mechanical strength of the adhesive strength characteristic is deteriorated. Also, if the G value of the third external electrode 133 is increased, the fixing strength characteristics are improved. However, after mounting, a short occurs due to inter-terminal interference, and the acoustic noise of the multilayer ceramic capacitor can be increased. When the G value becomes smaller, the ESL value of the capacitor can be increased.
따라서, 상기 d/G의 크기는 적층 세라믹 커패시터(100)에서 제3 외부 전극(133)을 통해 외부로 전달되는 진동의 양과 비례하며, 결과적으로 상기 d/G의 값이 커지면 적층 세라믹 커패시터(100)의 어쿠스틱 노이즈가 커지게 된다.Therefore, the d / G ratio is proportional to the amount of vibration transmitted to the outside through the third external electrode 133 in the multilayer ceramic capacitor 100. As a result, when the value of d / G becomes larger, the multilayer ceramic capacitor 100 ) Becomes larger.
이때, 어쿠스틱 노이즈의 불량 여부 기준을 30 dB로 설정하면, 상기 d/G가 0.536을 초과하는 경우, 즉 시료 17 내지 21에서 어쿠스틱 노이즈가 기준치인 30 dB를 초과하는 것을 확인할 수 있다.At this time, if the criterion for determining whether or not the acoustic noise is bad is set to 30 dB, it can be confirmed that the acoustic noise exceeds the reference value of 30 dB in the case where the d / G exceeds 0.536, that is, in the samples 17 to 21.
한편, 상기 d/G는 0.143 미만인 경우에서 고착 강도 불량이 발생하는 것도 확인할 수 있다. On the other hand, it is also confirmed that the d / G ratio is less than 0.143, and the poor adhesion strength occurs.
따라서, 외부 전극의 고착 강도 불량이 발생하지 않으면서 일정 기준치 이하의 어쿠스틱 노이즈를 갖기 위해서는, 제3 외부 전극(133) 중 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성되는 부분의 높이(d)와 길이(G)의 비율, d/G가 0.143≤d/G≤0.536의 범위를 만족하게 된다.
Therefore, in order to have an acoustic noise below a predetermined reference value without causing a defect in the bonding strength of the external electrode, it is preferable to form the third external electrode 133 on the fifth or sixth surface S5 or S6 of the ceramic body 110 The ratio d / G of the height (d) to the length (G) of the portion to be dipped satisfies the range of 0.143? D / G? 0.536.
변형 예Variation example
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 5는 도 4의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 평면도이다.FIG. 4 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention, and FIG. 5 is a plan view showing an internal electrode structure of the multilayer ceramic capacitor of FIG.
여기서, 앞서 설명한 일 실시 형태와 동일한 부분은 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분에 대해 구체적으로 설명한다.
Here, in order to avoid redundancy, a detailed description thereof will be omitted, and a portion having a structure different from that of the above-described embodiment will be described in detail.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(1)는 유전체층(11)을 사이에 두고 복수의 제1 및 제2 내부 전극(20, 30)이 번갈아 배치된다.4 and 5, a multilayer ceramic capacitor 1 according to another embodiment of the present invention includes a plurality of first and second inner electrodes 20 and 30 alternately arranged with a dielectric layer 11 therebetween .
제1 내부 전극(20)은 제1 몸체부(21)에서 연장되게 형성된 제1 및 제2 리드부(22, 23)과 세라믹 바디(10)의 제3 및 제4 면(S3, S4) 사이에 스페이스부(11a, 11b)를 가질 수 있다.The first internal electrode 20 is disposed between the first and second lead portions 22 and 23 extending from the first body portion 21 and between the third and fourth surfaces S3 and S4 of the ceramic body 10, And may have space portions 11a and 11b.
또한, 제1 몸체부(21)와 세라믹 바디(10)의 제2 면(S2) 사이에는 스페이스부(11c)가 마련될 수 있다.A space portion 11c may be provided between the first body portion 21 and the second surface S2 of the ceramic body 10.
제2 내부 전극(30)은 제2 몸체부(31)에서 연장되게 형성된 제3 리드부(32)와 세라믹 바디(10)의 제3 및 제4 면(S3, S4) 사이에 스페이스부(11a, 11b)를 가질 수 있다.The second internal electrode 30 is electrically connected to the third lead portion 32 formed on the second body portion 31 and the third and fourth surfaces S3 and S4 of the ceramic body 10, , 11b.
또한, 제2 몸체부(31)와 세라믹 바디(10)의 제2 면(S2) 사이에는 스페이스부(11c)가 마련될 수 있다.A space portion 11c may be provided between the second body portion 31 and the second surface S2 of the ceramic body 10.
여기서, 스페이스부(11a, 11b, 11c)는 세라믹 바디(10)의 모서리 부분과 세라믹 바디(10)의 제3 및 제4 면(S3, S4) 부분에서 결합력이 높은 세라믹 재질끼리 서로 접촉하는 부분을 확보함으로써, 세라믹 바디(10)의 모서리 부분과 세라믹 바디(10)의 제3 및 제4 면(S3, S4) 부분에 디라미네이션이 발생하는 현상을 최소화시킬 수 있다.
Here, the space portions 11a, 11b, and 11c are formed so that ceramic materials having high bonding strength at the corner portions of the ceramic body 10 and the third and fourth surfaces S3 and S4 of the ceramic body 10 It is possible to minimize the occurrence of delamination at the corner portions of the ceramic body 10 and the third and fourth surfaces S3 and S4 of the ceramic body 10. [
제1 및 제2 외부 전극(41, 42)은 세라믹 바디(10)의 제3 및 제4 면(S3, S4)로부터 이격되어 세라믹 바디(10)의 제1 면(S1)에 형성되며, 필요시 세라믹 바디(10)의 제1 면(S1)에서 세라믹 바디(10)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.The first and second external electrodes 41 and 42 are formed on the first surface S1 of the ceramic body 10 away from the third and fourth surfaces S3 and S4 of the ceramic body 10, And may extend from the first surface S1 of the ceramic body 10 to a portion of the fifth and sixth surfaces S5 and S6 of the ceramic body 10. [
제3 외부 전극(43)은 제1 및 제2 외부 전극(41, 42) 사이에 배치되며, 세라믹 바디(10)의 제1 면(S1)에서 세라믹 바디(10)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성된다.
The third external electrode 43 is disposed between the first and second external electrodes 41 and 42 and is electrically connected to the fifth and sixth surfaces of the ceramic body 10 on the first surface S1 of the ceramic body 10. [ (S5, S6).
도 6는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터(1')를 개략적으로 나타낸 사시도이고, 도 7은 도 6의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 평면도이다.FIG. 6 is a perspective view schematically showing a multilayer ceramic capacitor 1 'according to still another embodiment of the present invention, and FIG. 7 is a plan view showing an internal electrode structure of the multilayer ceramic capacitor of FIG.
여기서, 앞서 설명한 일 실시 형태와 동일한 부분은 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분에 대해 구체적으로 설명한다.
Here, in order to avoid redundancy, a detailed description thereof will be omitted, and a portion having a structure different from that of the above-described embodiment will be described in detail.
도 6 및 도 7을 참조하면, 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터(1')는, 유전체층(11)을 사이에 두고 복수의 제1 및 제2 내부 전극(20, 30)이 번갈아 배치된다.
6 and 7, a multilayer ceramic capacitor 1 'according to still another embodiment of the present invention includes a plurality of first and second inner electrodes 20 and 30 sandwiching a dielectric layer 11 therebetween, Respectively.
제1 내부 전극(20)은 제1 몸체부(21)에서 세라믹 바디(10)의 제2 면(S2)을 통해 노출되도록 연장되게 형성되며, 세라믹 바디(10)의 길이 방향을 따라 서로 이격되게 배치되는 제5 및 제6 리드부(24, 25)를 더 포함할 수 있다.The first internal electrode 20 is extended to be exposed through the second surface S2 of the ceramic body 10 in the first body portion 21 and is spaced apart from the first internal electrode 20 along the longitudinal direction of the ceramic body 10. [ And may further include fifth and sixth lead portions 24 and 25 arranged.
제2 내부 전극(30)은 제2 몸체부(31)에서 세라믹 바디(10)의 제2 면(S2)을 통해 노출되도록 연장되게 형성되며, 제5 및 제6 리드부(24, 25) 사이에 배치되는 제4 리드부(33)를 더 포함할 수 있다.The second internal electrode 30 extends from the second body portion 31 to be exposed through the second surface S2 of the ceramic body 10 and extends between the fifth and sixth lead portions 24 and 25 And a fourth lead portion 33 disposed on the second lead portion 33. [
이때, 세라믹 바디(10)의 실장 면과 대향되는 제2 면(S2)에는 절연층(50)이 배치될 수 있다.
At this time, the insulating layer 50 may be disposed on the second surface S2 facing the mounting surface of the ceramic body 10.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터(1000)를 개략적으로 나타낸 사시도이고, 도 9는 도 8의 측면도이고, 도 10은 도 8의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.FIG. 8 is a perspective view schematically showing a multilayer ceramic capacitor 1000 according to still another embodiment of the present invention, FIG. 9 is a side view of FIG. 8, and FIG. 10 is an exploded perspective view showing the internal electrode structure of the multilayer ceramic capacitor of FIG. It is a perspective view.
여기서, 앞서 설명한 일 실시 형태와 동일한 부분은 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분에 대해 구체적으로 설명한다.
Here, in order to avoid redundancy, a detailed description thereof will be omitted, and a portion having a structure different from that of the above-described embodiment will be described in detail.
도 8 내지 도 10을 참조하면, 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터(1000)는, 유전체층(1110)을 사이에 두고 복수의 제1 및 제2 내부 전극(1200, 1300)이 번갈아 배치된다.8 to 10, a multilayer ceramic capacitor 1000 according to another embodiment of the present invention includes a plurality of first and second internal electrodes 1200 and 1300 alternately sandwiching a dielectric layer 1110 therebetween .
제1 내부 전극(1200)은 제1 몸체부(1210)에서 세라믹 바디(1100)의 제1 면(S1)을 통해 노출되도록 연장되게 형성되며, 세라믹 바디(1100)의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 리드부(1220, 1230)와, 제1 몸체부(1210)에서 세라믹 바디(1100)의 제2 면(S2)을 통해 노출되도록 연장되게 형성되며, 세라믹 바디(1100)의 길이 방향을 따라 서로 이격되게 배치되는 제5 및 제6 리드부(1240, 1250)를 더 포함할 수 있다.The first internal electrode 1200 is formed to extend through the first surface S1 of the ceramic body 1100 in the first body portion 1210 and is spaced apart from the first internal electrode 1200 in the longitudinal direction of the ceramic body 1100 The first and second lead portions 1220 and 1230 and the ceramic body 1100 are formed to extend through the first and second lead portions 1220 and 1230 and the second surface S2 of the ceramic body 1100 in the first body portion 1210, And fifth and sixth lead portions 1240 and 1250 spaced apart from each other along the longitudinal direction of the first and second lead portions 1240 and 1250.
이때, 제1 내부 전극(1200)과 세라믹 바디(1100)의 제3 및 제4 측면(S3, S4) 사이에 스페이스부(1110a)가 각각 마련될 수 있다.At this time, a space portion 1110a may be provided between the first internal electrode 1200 and the third and fourth sides S3 and S4 of the ceramic body 1100, respectively.
제2 내부 전극(1300)은 제2 몸체부(1310)에서 세라믹 바디(1100)의 제1 면(S1)을 통해 노출되도록 연장되게 형성되며, 제1 및 제2 리드부(1220, 1230) 사이에 배치되는 제3 리드부(1320)와, 제2 몸체부(1310)에서 세라믹 바디(1100)의 제2 면(S2)을 통해 노출되도록 연장되게 형성되며, 제5 및 제6 리드부(1240, 1250) 사이에 배치되는 제4 리드부(1330)를 더 포함할 수 있다.The second internal electrode 1300 is extended from the second body portion 1310 to be exposed through the first surface S1 of the ceramic body 1100 and extends between the first and second lead portions 1220 and 1230 A third lead portion 1320 disposed on the second body portion 1310 and a second surface S2 of the ceramic body 1100 on the second body portion 1310. The fifth and sixth lead portions 1240 And a fourth lead portion 1330 disposed between the first and second lead portions 1230 and 1250.
이때, 제2 내부 전극(1300)과 세라믹 바디(1100)의 제3 및 제4 면(S3, S4) 사이에 스페이스부(1110a)가 각각 마련될 수 있다.At this time, a space portion 1110a may be provided between the second internal electrode 1300 and the third and fourth surfaces S3 and S4 of the ceramic body 1100, respectively.
제1 및 제2 외부 전극(1410, 1420)은 세라믹 바디(1100)의 제3 및 제4 면(S3, S4)으로부터 이격되어 세라믹 바디(1100)의 제1 면(S1)에 형성되며, 필요시 세라믹 바디(1100)의 제1 면(S1)에서 세라믹 바디(1100)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.The first and second external electrodes 1410 and 1420 are formed on the first surface S1 of the ceramic body 1100 so as to be separated from the third and fourth surfaces S3 and S4 of the ceramic body 1100, And may extend from the first surface S1 of the ceramic body 1100 to a portion of the fifth and sixth surfaces S5 and S6 of the ceramic body 1100. [
제3 외부 전극(1430)은 제1 및 제2 외부 전극(1410, 1420) 사이에 배치되며, 세라믹 바디(1100)의 제1 면(S1)에서 세라믹 바디(1100)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성된다.The third external electrode 1430 is disposed between the first and second external electrodes 1410 and 1420 and extends from the first surface S1 of the ceramic body 1100 to the fifth and sixth surfaces (S5, S6).
세라믹 바디(1100)의 제2 면(S2)에는 세라믹 바디(1100)의 길이 방향을 따라 서로 이격되게 제5 및 제6 외부 전극(1510, 1520)이 배치될 수 있다.The fifth and sixth external electrodes 1510 and 1520 may be disposed on the second surface S2 of the ceramic body 1100 so as to be spaced apart from each other along the longitudinal direction of the ceramic body 1100. [
제5 및 제6 외부 전극(1510, 1520)은 제5 및 제6 리드부(1240, 1250)와 각각 전기적으로 접속된다.The fifth and sixth external electrodes 1510 and 1520 are electrically connected to the fifth and sixth lead portions 1240 and 1250, respectively.
또한, 세라믹 바디(1100)의 제2 면(S2)에는 제5 및 제6 외부 전극(1510, 1520) 사이에 제4 외부 전극(1530)이 배치될 수 있다. A fourth external electrode 1530 may be disposed between the fifth and sixth external electrodes 1510 and 1520 on the second surface S2 of the ceramic body 1100. [
제4 외부 전극(1530)은 제4 리드부(1330)와 전기적으로 접속된다.
The fourth external electrode 1530 is electrically connected to the fourth lead portion 1330.
적층 세라믹 커패시터의 실장 기판The mounting substrate of the multilayer ceramic capacitor
도 11은 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이고, 도 12는 도 4의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이고, 도 13은 도 6의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이고, 도 14는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
FIG. 11 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 1 is mounted on a substrate, FIG. 12 is a perspective view schematically showing a multilayer ceramic capacitor of FIG. 4 mounted on a substrate, FIG. 14 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate. FIG. 14 is a perspective view schematically showing a multilayer ceramic capacitor mounted on a substrate. FIG.
도 11 내지 도 14를 참조하면, 본 발명의 실시 형태에 따른 적층 세라믹 커패시터(100, 1, 1', 1000)의 실장 기판(200)은 적층 세라믹 커패시터(100, 1, 1', 1000)가 실장된 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(211, 212, 213)를 포함한다.11 to 14, the mounting substrate 200 of the multilayer ceramic capacitor 100, 1, 1 ', 1000 according to the embodiment of the present invention includes the multilayer ceramic capacitor 100, 1, 1' And a first to a third electrode pads 211, 212, and 213 formed on the upper surface of the substrate 210 so as to be spaced apart from each other.
이때, 적층 세라믹 커패시터(100, 1, 1', 1000)는 세라믹 바디(110, 10, 1100)의 제1 면(S1)이 실장 면으로서 하측에 배치되며, 제1 내지 제3 외부 전극이 각각 제1 내지 제3 전극 패드(211, 212, 213) 위에 접촉되게 위치한 상태에서 솔더(220)에 의해 기판(210)과 전기적으로 접속되어 연결될 수 있다.
In this case, the multilayer ceramic capacitors 100, 1, 1 ', and 1000 have the first surface S1 of the ceramic bodies 110, 10, and 1100 disposed on the lower side as a mounting surface, And may be electrically connected to and connected to the substrate 210 by the solder 220 in a state of being in contact with the first to third electrode pads 211, 212 and 213.
본 실시 형태의 적층 세라믹 커패시터(100, 1, 1', 1000)는 제1 및 제2 내부 전극이 기판(210)에 수직으로 배치되고, 서로 인접되게 배치된 기판(210)의 제1 내지 제3 전극 패드(211, 212, 213)로부터 제1 내지 제3 외부 전극을 통해 제1 및 제2 내부 전극으로 전류가 흘러 전류 경로(current path)를 단축시킬 수 있다.The first and second internal electrodes of the multilayer ceramic capacitor 100, 1, 1 ', and 1000 according to the present embodiment are arranged such that the first and second internal electrodes of the substrate 210, which are disposed perpendicularly to the substrate 210, A current flows from the three-electrode pads 211, 212, and 213 to the first and second inner electrodes through the first to third outer electrodes, thereby shortening the current path.
따라서, 기판에 수평으로 배치되는 내부 전극 및 이와 부합되는 외부 전극 구조를 갖는 적층 세라믹 커패시터에 비해 ESL 값을 낮출 수 있으며, 이러한 ESL 값은 내부 전극의 적층 수의 증가에 따라 더욱 낮아지게 된다.Therefore, the ESL value can be lowered as compared with the multilayer ceramic capacitor having the internal electrode horizontally disposed on the substrate and the external electrode structure corresponding thereto, and the ESL value becomes lower as the number of stacked internal electrodes increases.
일 예로서, 적층 세라믹 커패시터가 3-단자 EMI 필터로 사용될 경우, 제1 및 제2 외부 전극은 각각 신호 라인의 입력단 및 출력단에 접속되고, 제3 외부 전극은 접지단에 접속되어, 신호 라인의 고주파 노이즈를 제거할 수 있다.In one example, when the multilayer ceramic capacitor is used as a three-terminal EMI filter, the first and second external electrodes are respectively connected to the input and output terminals of the signal line, and the third external electrode is connected to the ground terminal, High frequency noise can be removed.
이 경우, (+) 극인 제1 및 제2 전극 패드(211, 212)는 각각 입/출력단에 해당하고, (-) 극인 제3 전극 패드(105)는 접지단에 해당한다.
In this case, the first and second electrode pads 211 and 212, which are (+) polarities correspond to input / output terminals, and the third electrode pad 105, which is a (-) pole, correspond to the ground terminal.
다른 응용 예로서, 적층 세라믹 커패시터가 디커플링 커패시터로 사용될 경우, 제1 및 제2 외부 전극은 전원 라인에 접속되고, 제3 외부 전극은 접지 라인에 접속되어, 전원 회로를 안정화시킬 수 있다.In another application, when the multilayer ceramic capacitor is used as a decoupling capacitor, the first and second external electrodes are connected to the power supply line, and the third external electrode is connected to the ground line, so that the power supply circuit can be stabilized.
이 경우, 제1 및 제2 전극 패드(211, 212)는 전원 라인에 해당하고, 제3 전극 패드(213)는 접지단에 해당한다.
In this case, the first and second electrode pads 211 and 212 correspond to a power supply line, and the third electrode pad 213 corresponds to a ground terminal.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the present invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. And will be apparent to those skilled in the art.
100, 1, 1', 1000 ; 적층 세라믹 커패시터
110, 10, 1100 ; 세라믹 바디
111, 11, 1110 ; 유전체층
121, 20, 1200 ; 제1 내부 전극
122, 30, 1300 ; 제2 내부 전극
123, 22, 1220 ; 제1 리드부
124, 23, 1230 ; 제2 리드부
125, 32, 1320 ; 제3 리드부
131, 41, 1410 ; 제1 외부 전극
132, 42, 1420 ; 제2 외부 전극
133, 43, 1430 ; 제3 외부 전극
210 ; 기판
211, 212, 213 ; 제1 내지 제3 전극 패드
220 ; 솔더
100, 1, 1 ', 1000; Multilayer Ceramic Capacitors
110, 10, 1100; Ceramic body
111, 11, 1110; Dielectric layer
121, 20, 1200; The first internal electrode
122, 30, 1300; The second internal electrode
123, 22, 1220; The first lead portion
124, 23, 1230; The second lead portion
125, 32, 1320; The third lead portion
131, 41, 1410; The first outer electrode
132, 42, 1420; The second outer electrode
133, 43, 1430; The third outer electrode
210; Board
211, 212, 213; The first to third electrode pads
220; Solder

Claims (11)

  1. 복수의 유전체층 및 복수의 제1 및 제2 내부 전극을 포함하며, 두께 방향의 제1 및 제2 면, 상기 제1 및 제2 면을 연결하는 길이 방향의 제3 및 제4 면, 폭 방향의 제5 및 제6 면을 가지는 세라믹 바디;
    상기 세라믹 바디의 제1 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 외부 전극; 및
    상기 세라믹 바디의 제1 면에서 상기 제1 및 제2 외부 전극 사이에 배치되는 제3 외부 전극; 을 포함하며,
    상기 제3 외부 전극은 상기 세라믹 바디의 제5 또는 제6 면에 형성되는 부분의 높이와 상기 세라믹 바디의 두께가 상기 제3 외부 전극의 고착강도를 향상시킬 수 있도록 수치 조절된 부분을 가지며,
    상기 제3 외부 전극에서, 상기 세라믹 바디의 제5 또는 제6 면에 형성된 부분의 높이를 d로, 상기 세라믹 바디의 두께를 T로 규정할 때, d/T의 비율은, 0.1≤d/T≤0.5인 적층 세라믹 커패시터.
    A plurality of dielectric layers and a plurality of first and second internal electrodes, wherein the first and second surfaces in the thickness direction, the third and fourth surfaces in the longitudinal direction connecting the first and second surfaces, A ceramic body having fifth and sixth surfaces;
    First and second external electrodes disposed on a first surface of the ceramic body so as to be spaced apart from each other along a longitudinal direction of the ceramic body; And
    A third outer electrode disposed between the first and second outer electrodes on a first surface of the ceramic body; / RTI >
    Wherein the third external electrode has a numerically controlled portion such that a height of a portion formed on a fifth or sixth surface of the ceramic body and a thickness of the ceramic body may improve a fixing strength of the third external electrode,
    Wherein a ratio of d / T is 0.1? D / T when the height of the portion formed on the fifth or sixth surface of the ceramic body at the third external electrode is d and the thickness of the ceramic body is T, Lt; / RTI >
  2. 삭제delete
  3. 삭제delete
  4. 복수의 유전체층 및 복수의 제1 및 제2 내부 전극을 포함하며, 두께 방향의 제1 및 제2 면, 상기 제1 및 제2 면을 연결하는 길이 방향의 제3 및 제4 면, 폭 방향의 제5 및 제6 면을 가지는 세라믹 바디;
    상기 세라믹 바디의 제1 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 외부 전극; 및
    상기 세라믹 바디의 제1 면에서 상기 제1 및 제2 외부 전극 사이에 배치되는 제3 외부 전극; 을 포함하며,
    상기 제3 외부 전극은 상기 세라믹 바디의 제5 또는 제6 면에 형성되는 부분의 높이와 상기 세라믹 바디의 두께가 상기 제3 외부 전극의 고착강도를 향상시킬 수 있도록 수치 조절된 부분을 가지며,
    상기 제3 외부 전극에서, 상기 세라믹 바디의 제5 또는 제6 면에 형성된 부분의 높이를 d로, 상기 세라믹 바디의 제5 또는 제6 면에 형성된 부분의 길이를 G로 규정할 때, d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족하는 적층 세라믹 커패시터.
    A plurality of dielectric layers and a plurality of first and second internal electrodes, wherein the first and second surfaces in the thickness direction, the third and fourth surfaces in the longitudinal direction connecting the first and second surfaces, A ceramic body having fifth and sixth surfaces;
    First and second external electrodes disposed on a first surface of the ceramic body so as to be spaced apart from each other along a longitudinal direction of the ceramic body; And
    A third outer electrode disposed between the first and second outer electrodes on a first surface of the ceramic body; / RTI >
    Wherein the third external electrode has a numerically controlled portion such that a height of a portion formed on a fifth or sixth surface of the ceramic body and a thickness of the ceramic body may improve a fixing strength of the third external electrode,
    Wherein when a height of a portion formed on the fifth or sixth surface of the ceramic body is d and a length of a portion formed on the fifth or sixth surface of the ceramic body is defined as G in the third external electrode, G ratio satisfies the range of 0.143? D / G? 0.536.
  5. 제1항 또는 제4항에 있어서,
    상기 제1 및 제2 내부 전극이 상기 세라믹 바디의 제3 및 제4 면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
    The method according to claim 1 or 4,
    And the first and second internal electrodes are disposed apart from the third and fourth surfaces of the ceramic body.
  6. 삭제delete
  7. 제1항 또는 제4항에 있어서,
    상기 제1 내부 전극에서 상기 세라믹 바디의 제1 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 리드부; 및
    상기 제2 내부 전극에서 상기 세라믹 바디의 제1 면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 리드부 사이에 배치되는 제3 리드부; 를 포함하는 적층 세라믹 커패시터.
    The method according to claim 1 or 4,
    First and second lead portions extending to be exposed through the first surface of the ceramic body at the first internal electrode and spaced apart from each other along the longitudinal direction of the ceramic body; And
    A third lead portion extending from the second internal electrode to be exposed through the first surface of the ceramic body, the third lead portion being disposed between the first and second lead portions; And a capacitor.
  8. 제7항에 있어서,
    상기 제1 및 제2 리드부와 각각 접속되는 제1 및 제2 외부 전극; 및
    상기 제3 리드부와 접속되는 제3 외부 전극; 을 포함하는 적층 세라믹 커패시터.
    8. The method of claim 7,
    First and second external electrodes respectively connected to the first and second lead portions; And
    A third external electrode connected to the third lead portion; And a capacitor.
  9. 제7항에 있어서,
    상기 제1 내부 전극에서 상기 세라믹 바디의 제2 면을 통해 노출되도록 연장되게 형성되는 제5 및 제6 리드부를 더 포함하며,
    상기 제2 내부 전극은 상기 세라믹 바디의 길이 방향을 따라 상기 세라믹 바디의 제3 및 제4 면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
    8. The method of claim 7,
    Further comprising fifth and sixth lead portions extending from the first internal electrode to be exposed through the second surface of the ceramic body,
    And the second internal electrode is disposed to be spaced apart from the third and fourth surfaces of the ceramic body along the longitudinal direction of the ceramic body.
  10. 제9항에 있어서,
    상기 제2 내부 전극에서 상기 세라믹 바디의 제2 면을 통해 노출되도록 연장되게 형성되며, 상기 제5 및 제6 리드부 사이에 배치되는 제4 리드부;
    상기 세라믹 바디의 제2 면에 배치되며, 상기 제5 및 제6 리드부와 각각 접속되는 제5 및 제6 외부 전극; 및
    상기 제5 및 제6 외부 전극 사이에 배치되며, 상기 제4 리드부와 접속되는 제4 외부 전극; 을 포함하는 적층 세라믹 커패시터.
    10. The method of claim 9,
    A fourth lead portion extending from the second internal electrode to be exposed through the second surface of the ceramic body, the fourth lead portion being disposed between the fifth and sixth lead portions;
    Fifth and sixth external electrodes disposed on a second surface of the ceramic body and connected to the fifth and sixth lead portions, respectively; And
    A fourth external electrode disposed between the fifth and sixth external electrodes and connected to the fourth lead portion; And a capacitor.
  11. 상부에 제1 내지 제3 전극 패드를 갖는 기판; 및
    상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 외부 전극이 각각 배치되는 제1항 또는 제4항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
    A substrate having first to third electrode pads on an upper surface thereof; And
    The multilayer ceramic capacitor of any one of claims 1 to 4, wherein first to third external electrodes are disposed on the first to third electrode pads, respectively. And a capacitor connected to the capacitor.
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