KR101659155B1 - Multi-layered ceramic capacitor and board for mounting the same - Google Patents
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Abstract
본 발명은, 세라믹 바디의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 상기 외부 전극 중 적어도 하나에서 상기 세라믹 바디의 폭 방향의 일 면에 형성되는 부분의 높이를 d로, 상기 세라믹 바디의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T 인 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.In the present invention, three external electrodes are arranged on a mounting surface of a ceramic body so as to be spaced apart from each other, and a height of a portion formed on one surface of the ceramic body in a width direction of at least one of the external electrodes is d, Wherein a ratio of the d / T is 0.10? D / T when the thickness of the multilayer ceramic capacitor is defined as T, and a mounting substrate thereof.
Description
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor and a mounting substrate thereof.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.Electronic components using ceramic materials include capacitors, inductors, piezoelectric elements, varistors and thermistors.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가지며, LSI(large scale integration circuit)의 전원 회로 등 고주파 회로 내에 배치되는 디커플링 커패시터로 유용하게 사용된다.A multilayer ceramic capacitor (MLCC) among these ceramic electronic parts is advantageous in that it is compact, has a high capacity and is easy to be mounted, and is provided with a decoupling capacitor (not shown) disposed in a high frequency circuit such as a power circuit of a large scale integration circuit .
이때, 전원 회로의 안정성은 적층 세라믹 커패시터의 ESL(등가직렬인덕턴스; Equivalent Serial Inductance)에 의존하며, 특히 낮은 ESL에서 안정성이 높다.In this case, the stability of the power supply circuit depends on the ESL (Equivalent Serial Inductance) of the multilayer ceramic capacitor, and particularly the stability is low at a low ESL.
따라서, 전원 회로를 안정화시키기 위해서, 적층 세라믹 커패시터는 보다 낮은 ESL 값을 가져야 하며, 이러한 요구는 전자 장치의 고주파 및 고전류화 경향에 따라 더욱 증가되고 있다.Therefore, in order to stabilize the power supply circuit, the multilayer ceramic capacitor must have a lower ESL value, and this demand is further increased in accordance with the tendency of the electronic devices to have high frequency and high current.
또한, 적층 세라믹 커패시터는 디커플링 커패시터 외에 EMI 필터(electromagnetic interference filter)로 사용되는데, 이 경우 고주파 노이즈 제거 및 감쇄 특성을 향상시키기 위해서도 ESL이 낮은 것이 바람직하다.In addition, the multilayer ceramic capacitor is used as an electromagnetic interference filter in addition to the decoupling capacitor. In this case, it is desirable that the ESL is low even in order to improve the high frequency noise elimination and attenuation characteristics.
이러한 ESL을 낮추기 위해서, 기판 실장 면에 대해 내부 전극이 수직으로 배치되며, 세라믹 재질의 유전체층과 금속 재질의 내부 전극이 교대로 적층된 구조를 갖는 3-단자 형태의 커패시터가 일부 개시되어 있다.In order to lower the ESL, a three-terminal type capacitor having a structure in which internal electrodes are arranged vertically with respect to a substrate mounting surface and dielectric layers of a ceramic material and internal electrodes made of metal are alternately laminated is disclosed.
그러나, 상기 3-단자 형태의 적층 세라믹 커패시터는 세라믹 바디의 중간 부분에 형성되는 그라운드 단자와 세라믹 바디의 고착강도가 낮아 제품의 신뢰성이 저하되는 문제점이 있었다.
However, the 3-terminal type multilayer ceramic capacitor has a problem that the reliability of the product is deteriorated because the bonding strength between the ground terminal and the ceramic body formed in the middle portion of the ceramic body is low.
한편, 상기 적층 세라믹 커패시터의 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.On the other hand, since the dielectric layer of the multilayer ceramic capacitor has piezoelectricity and electrostrictive properties, when a direct current or an alternating voltage is applied to the multilayer ceramic capacitor, a piezoelectric phenomenon occurs between the internal electrodes and vibration may occur.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 기판으로 전달되어 상기 기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.Such vibration is transmitted to the substrate on which the multilayer ceramic capacitor is mounted through the external electrode of the multilayer ceramic capacitor, and the entire substrate becomes an acoustic reflective surface, thereby generating a noisy vibration noise.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
The vibration sound may correspond to an audible frequency in a range of 20 to 20,000 Hz which may cause an uncomfortable feeling to a person. An unpleasant vibration sound is called an acoustic noise.
본 발명의 목적은, 적층 세라믹 커패시터의 ESL을 낮추고, 외부 전극의 고착강도를 향상시키며, 기판에 실장시 어쿠스틱 노이즈를 저감할 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.
It is an object of the present invention to provide a multilayer ceramic capacitor capable of lowering the ESL of the multilayer ceramic capacitor, improving the bonding strength of the external electrode, and reducing the acoustic noise when the multilayer ceramic capacitor is mounted on the substrate, and a mounting substrate for the multilayer ceramic capacitor.
본 발명의 일 측면은, 세라믹 바디의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 상기 외부 전극 중 적어도 하나에서 상기 세라믹 바디의 폭 방향의 일 면에 형성되는 부분의 높이를 d로, 상기 세라믹 바디의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T≤0.50 인 적층 세라믹 커패시터를 제공한다.
According to one aspect of the present invention, three external electrodes are disposed on a mounting surface of a ceramic body, and a height of a portion formed on one surface of the ceramic body in a width direction of at least one of the external electrodes is d, Wherein the ratio of d / T is 0.10? D / T? 0.50 when the thickness of the ceramic body is defined as T.
본 발명의 다른 측면은, 복수의 유전체층, 및 복수의 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 복수의 제1 내부 전극과 접속되는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극 사이에 배치되며, 상기 복수의 제2 내부 전극과 접속되는 제3 외부 전극; 을 포함하며, 상기 제1 내지 제3 외부 전극 중 적어도 하나는 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되고, 상기 제1 내지 제3 외부 전극 중 하나에서, 상기 세라믹 바디의 폭 방향의 일 면에 형성되는 부분의 높이를 d로, 상기 세라믹 바디의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T≤0.50 인 적층 세라믹 커패시터를 제공한다.
Another aspect of the present invention is a ceramic body comprising: a ceramic body including a plurality of dielectric layers and a plurality of first and second inner electrodes; First and second external electrodes which are disposed on a mounting surface of the ceramic body and spaced apart from each other along a longitudinal direction of the ceramic body, the first and second external electrodes being connected to the plurality of first internal electrodes; And a third external electrode disposed between the first and second external electrodes and connected to the plurality of second internal electrodes; Wherein at least one of the first to third external electrodes is formed to extend to a portion of both sides in the width direction of the ceramic body, and at one of the first to third external electrodes, a width of the ceramic body Wherein a ratio of d / T is 0.10? D / T? 0.50, where d is a height of a portion formed on one surface of the ceramic body and T is a thickness of the ceramic body.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 ESL을 저감할 수 있어서, 디커플링 커패시터 및 EMI 필터 등에 응용할 경우, 전원 회로의 전압 변동을 보다 효과적으로 억제할 수 있고 고주파 감쇄 특성 및 고주파 노이즈 제거 효과를 향상시킬 수 있는 효과가 있다.According to one embodiment of the present invention, ESL of a multilayer ceramic capacitor can be reduced. When applied to a decoupling capacitor, an EMI filter, or the like, voltage fluctuations in a power supply circuit can be suppressed more effectively and a high frequency attenuation characteristic and a high frequency noise removing effect There is an effect that can be improved.
또한, 외부 전극의 고착강도를 향상시켜 제품의 신뢰성을 높일 수 있으며, 기판에 실장시 어쿠스틱 노이즈를 저감할 수 있는 효과가 있다.
Further, it is possible to improve the reliability of the product by improving the bonding strength of the external electrode, and it is possible to reduce the acoustic noise when mounting the substrate.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 측면도이다.
도 3은 도 1의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 5는 도 4의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 평면도이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 도 6의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 평면도이다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 9는 도 8의 측면도이다.
도 10은 도 8의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 11은 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 12는 도 4의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 13은 도 6의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 14는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a side view of Fig.
3 is an exploded perspective view showing an internal electrode structure of the multilayer ceramic capacitor of FIG.
4 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention.
5 is a plan view showing the internal electrode structure of the multilayer ceramic capacitor of FIG.
6 is a perspective view schematically showing a multilayer ceramic capacitor according to still another embodiment of the present invention.
7 is a plan view showing an internal electrode structure of the multilayer ceramic capacitor of FIG.
8 is a perspective view schematically showing a multilayer ceramic capacitor according to still another embodiment of the present invention.
Fig. 9 is a side view of Fig. 8. Fig.
10 is an exploded perspective view showing the internal electrode structure of the multilayer ceramic capacitor of FIG.
11 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 1 is mounted on a substrate.
12 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 4 is mounted on a substrate.
FIG. 13 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 6 is mounted on a substrate.
14 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. The shape and size of elements in the drawings may be exaggerated for clarity.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.
적층 세라믹 커패시터Multilayer Ceramic Capacitors
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 측면도이고, 도 3은 도 1의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
FIG. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention, FIG. 2 is a side view of FIG. 1, and FIG. 3 is an exploded perspective view showing an internal electrode structure of the multilayer ceramic capacitor of FIG.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 바디(110), 복수의 제1 및 제2 내부 전극(121, 122), 제1 내지 제3 리드부(123, 124, 125) 및 제1 내지 제3 외부 전극(131, 132, 133)을 포함한다.
1 to 3, a multilayer
세라믹 바디(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.The
이러한 세라믹 바디(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.The shape of the
본 발명의 실시 형태를 명확하게 설명하기 위해 세라믹 바디(110)의 육면체 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.In order to clearly explain the embodiment of the present invention, when the hexahedral direction of the
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 바디(110)의 서로 대향되는 두께 방향(T)의 면을 제1 및 제2 면(S1, S2)으로, 제1 및 제2 면(S1, S2)을 연결하며 서로 대향되는 길이 방향(L)의 양 면을 제3 및 제4 면(S3, S4)으로, 서로 대향되는 폭 방향의 양 면을 제5 및 제6 면(S5, S6)으로 정의하기로 한다.
In the present embodiment, for convenience of explanation, the surfaces of the
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.The
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.If necessary, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant, and the like may be further added to the
상기 세라믹 첨가제는 전이 금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The ceramic additive may be a transition metal oxide or a carbide, a rare earth element, magnesium (Mg), aluminum (Al) or the like, but the present invention is not limited thereto.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트를 사이에 두고 서로 대향되게 번갈아 배치되며, 적층 방향에서 볼 때 서로 중첩되어 커패시터의 캐패시턴스(capacitance)에 기여하는 부분이다.The first and second
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second
이때, 제1 또는 제2 내부 전극(121, 122)은 세라믹 바디(110)의 제3 및 제4 면(S3, S4)에서 이격되게 배치될 수 있다.At this time, the first or second
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성된다.Also, the first and second
상기 도전성 금속은, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive metal may be one made of, for example, silver (Ag), palladium (Pd), platinum (Pt), nickel (Ni) and copper (Cu) or an alloy thereof. But is not limited thereto.
제1 및 제2 리드부(123, 124)는 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 제1 내부 전극(121)에서 세라믹 바디(110)의 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.The first and
제3 리드부(125)는 제1 및 제2 리드부(123, 124) 사이에 배치되며, 제2 내부 전극(122)에서 세라믹 바디(110)의 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.
The
제1 및 제2 외부 전극(131, 132)은 서로 같은 극성을 갖는 전극으로서, 세라믹 바디(110)의 제1 면(S1)에 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 제1 및 제2 리드부(123, 124)와 각각 접촉되어 전기적으로 접속된다.
The first and second
제3 외부 전극(133)은 제1 및 제2 외부 전극(131, 132)과 다른 극성을 갖는 전극으로서, 본 실시 형태에서는 그라운드 단자로 활용될 수 있다. The third
이러한 제3 외부 전극(133)은 세라믹 바디(110)의 제1 면(S1)에서 제1 및 제2 외부 전극(131, 132) 사이에 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 제3 리드부(125)와 접촉되어 전기적으로 접속된다.
이때, 제1 내지 제3 외부 전극(131, 132, 133) 중 적어도 하나는 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다. 본 실시 예에서는 제1 내지 제3 외부 전극(131, 132, 133)이 모두 밴드를 갖는 것으로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 필요시 제1 내지 제3 외부 전극(131, 132, 133) 중 일부만 밴드를 갖도록 구성할 수 있다.The third
At this time, at least one of the first to third
그리고, 제1 내지 제3 외부 전극(131, 132, 133) 중 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성되는 부분의 높이를 d로, 세라믹 바디(110)의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T의 범위를 만족한다.The height of the portion of the first to third
그리고, 제1 내지 제3 외부 전극(131, 132, 133) 중 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성된 부분의 길이를 G로 규정할 때, 상기 d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족할 수 있다.When the length of the portion of the first to third
그리고, 제1 내지 제3 외부 전극(131, 132, 133)은 도전성 금속으로 형성될 수 있다.The first to third
상기 도전성 금속은, 예를 들어 은(Ag), 니켈(Ni) 및 구리(Cu) 등일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metal may be, for example, silver (Ag), nickel (Ni), copper (Cu) or the like, but the present invention is not limited thereto.
이러한 제1 내지 제3 외부 전극(131, 132, 133)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first to third
또한, 제1 내지 제3 외부 전극(131, 132, 133) 상에는 필요시 도금층(미도시)이 형성될 수 있다. 상기 도금층은 적층 세라믹 커패시터(100)를 기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.In addition, a plating layer (not shown) may be formed on the first to third
상기 도금층은 예를 들어 제1 내지 제3 외부 전극(131, 132, 133) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
The plating layer may include, for example, a nickel (Ni) plating layer formed on the first to third
한편, 제1 및 제2 리드부(123, 124)는 제1 내부 전극(121)에서 세라믹 바디(110)의 실장 면과 대향되는 면인 제2 면(S2)을 통해 노출되도록 연장되게 형성될 수 있다. The first and second
이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 제2 면(S2)에 형성된다.At this time, the first and second
또한, 제1 및 제2 리드부(123, 124)는 제1 내부 전극(121)에서 세라믹 바디(110)의 제3 및 제4 면(S3, S4)을 통해 노출되도록 연장되게 형성될 수 있다. The first and second
이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 제3 및 제4 면(S3, S4)으로 연장되게 형성될 수 있다.The first and second
본 실시 형태에서는, 제1 및 제2 리드부(123, 124)가 제1 내부 전극(121)의 제1 및 제2 면(S1, S2)과 세라믹 바디(110)의 제3 및 제4 면(S3, S4)을 통해 모두 노출되는 형태로 형성되어 있으나, 본 발명이 앞서 설명한 바와 같이 이에 한정되는 것은 아니다.The first and second
또한, 본 실시 형태와 같이, 제1 및 제2 리드부(123, 124)가 제1 내부 전극(121)의 제1 및 제2 면(S1, S2)과 제3 및 제4 면(S3, S4)을 통해 모두 노출되는 형태로 형성되면, 제1 및 제2 리드부(123, 124)와 각각 대응하는 제1 및 제2 외부 전극(131, 132)도 세라믹 바디(110)의 제3 및 제4 면(S3, S4)과, 세라믹 바디(110)의 제3 및 제4 면(S3, S4)에서 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부 및 세라믹 바디(110)의 제2 면(S2)의 일부까지 연장되게 형성될 수 있다. The first and second
이에 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 리드부(123, 124)의 접촉 면적이 넓어져 ESL을 저감시킬 수 있는 효과가 있다.
Therefore, the contact area between the first and second
또한, 제2 내부 전극(122)에서 세라믹 바디(110)의 제2 면(S2)을 통해 노출되도록 제4 리드부(126)를 더 연장하여 형성할 수 있다.The
제4 리드부(126)는 제1 및 제2 리드부(123, 124) 사이에서 제1 및 제2 리드부(123, 124)로부터 이격되게 배치된다.The
이때, 세라믹 바디(110)의 제2 면(S2)에는 제4 외부 전극(134)이 형성될 수 있다.At this time, a fourth
제4 외부 전극(134)은 제4 리드부(126)의 세라믹 바디(110)의 제2 면(S2)을 노출된 부분과 접촉되어 전기적으로 접속된다.The fourth
이때, 제4 외부 전극(134)은 세라믹 바디(110)의 제2 면(S2)에서 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다. The fourth
이때, 제4 외부 전극(134) 중 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성되는 부분의 높이를 d로, 세라믹 바디(110)의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T의 범위를 만족할 수 있다.When the height of the portion of the fourth
그리고, 제4 외부 전극(134) 중 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성된 부분의 길이를 G로 규정할 때, 상기 d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족할 수 있다.When the length of the portion of the fourth
이와 같이, 제1 및 제2 리드부(123, 124)와 제4 리드부(126)를 세라믹 바디(110)의 제2 면(S2)으로도 노출시켜 적층 세라믹 커패시터(100)의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우 적층 세라믹 커패시터(100)의 방향성을 제거할 수 있다.The first and second
따라서, 적층 세라믹 커패시터(100)를 기판에 실장시 제1 및 제2 면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100)를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
Therefore, when the multilayer
실험 예Experimental Example
하기 표 1은 적층 세라믹 커패시터의 d/T 및 d/G 값에 따른 고착 강도 불량 여부 및 어쿠스틱 노이즈 값을 나타낸 것이다. 본 실시 예에서는 d 및 G의 값으로 제3 외부 전극(133)의 사이즈를 사용한다. 이때, 제3 외부 전극(133)과 두께 방향으로 마주보게 배치되는 제4 외부 전극(134)은 하기 표 1의 값과 동일한 고착 강도 불량 여부 및 어쿠스틱 노이즈 값을 가질 수 있다.Table 1 below shows whether or not the adhesion strength is poor depending on the d / T and d / G values of the multilayer ceramic capacitor, and the acoustic noise value. In this embodiment, the size of the third
여기서, 상기 고착 강도 불량 여부 테스트는 완성된 도 1의 적층 세라믹 커패시터(100)의 제3 외부 전극(133)에 10±1초간 힘을 가한 후 제3 외부 전극(133)이 세라믹 바디(110)로부터 분리되는지를 확인하여 판단하였다.Here, the test for the poor adhesion strength is performed by applying a force to the third
또한, 시료의 개수는 고착 강도 테스트의 경우 각 시료 당 100개, 어쿠스틱 노이즈 측정의 경우 각 시료 당 10개를 테스트 하였다.
In addition, the number of samples was tested 100 for each sample in the case of the sticking strength test and 10 samples in the case of the acoustic noise measurement.
(%)Bad adhesion strength
(%)
(dB)Acoustic Noise
(dB)
상기 d/T는 세라믹 바디(110)의 두께(T)에 대한 제3 외부 전극(133)에서 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성되는 부분의 높이(d)의 비를 나타내며, 이때 상기 d/T는 제3 외부 전극(133)의 고착 강도에 영향을 미친다.The d / T is a height (d (t)) of a portion formed on the fifth or sixth surface S5 or S6 of the
본 실험 예에서, 제3 외부 전극(133)은 세라믹 바디(110)의 폭 방향의 양 면 중 일부에만 밴드가 배치되므로, 그 높이가 세라믹 바디(110)의 두께에 비해 너무 작으면 제3 외부 전극(133)에 일정 수준의 힘이 가해지는 경우 제3 외부 전극(133)이 세라믹 바디(110)로부터 분리될 수 있다.The third
상기 표 1을 참조하면, d/T의 값이 0.10 미만인 시료 1 내지 시료 4의 경우 고착 강도 테스트에서 적게는 8% 많게는 80%의 제3 외부 전극(133)이 세라믹 바디(110)로부터 분리되는 불량이 발생하였다. 따라서, 본 실험 예에서, 상기 d/T의 고착 강도 불량이 발생되지 않는 수치는 시료 5 내지 시료 21과 같이 적어도 0.1 이상임을 알 수 있다.
Referring to Table 1, in the case of
상기 d/G는 제3 외부 전극(133)에서 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성되는 부분의 길이(G)에 대한 높이(d)의 비를 나타낸다.
The d / G represents the ratio of the height d to the length G of the portion formed on the fifth or sixth surface S5 or S6 of the
본 실험 예에서, 제3 외부 전극(133)의 상기 d 값이 작아지면 기계적 강도인 고착강도 특성의 저하 현상이 발생하게 된다. 또한, 제3 외부 전극(133)의 상기 G 값이 커지게 되면 고착강도 특성은 향상되나, 실장 후에 단자간 간섭으로 쇼트(Short)가 발생되며, 적층 세라믹 커패시터의 어쿠스틱 노이즈가 커질 수 있다. 상기 G 값이 작아지게 되면, 커패시터의 ESL 값이 상승할 수 있다.
In this experiment, if the d value of the third
따라서, 상기 d/G의 크기는 적층 세라믹 커패시터(100)에서 제3 외부 전극(133)을 통해 외부로 전달되는 진동의 양과 비례하며, 결과적으로 상기 d/G의 값이 커지면 적층 세라믹 커패시터(100)의 어쿠스틱 노이즈가 커지게 된다.Therefore, the d / G ratio is proportional to the amount of vibration transmitted to the outside through the third
이때, 어쿠스틱 노이즈의 불량 여부 기준을 30 dB로 설정하면, 상기 d/G가 0.536을 초과하는 경우, 즉 시료 17 내지 21에서 어쿠스틱 노이즈가 기준치인 30 dB를 초과하는 것을 확인할 수 있다.At this time, if the criterion for determining whether or not the acoustic noise is bad is set to 30 dB, it can be confirmed that the acoustic noise exceeds the reference value of 30 dB in the case where the d / G exceeds 0.536, that is, in the samples 17 to 21.
한편, 상기 d/G는 0.143 미만인 경우에서 고착 강도 불량이 발생하는 것도 확인할 수 있다. On the other hand, it is also confirmed that the d / G ratio is less than 0.143, and the poor adhesion strength occurs.
따라서, 외부 전극의 고착 강도 불량이 발생하지 않으면서 일정 기준치 이하의 어쿠스틱 노이즈를 갖기 위해서는, 제3 외부 전극(133) 중 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)에 형성되는 부분의 높이(d)와 길이(G)의 비율, d/G가 0.143≤d/G≤0.536의 범위를 만족하게 된다.
Therefore, in order to have an acoustic noise below a predetermined reference value without causing a defect in the bonding strength of the external electrode, it is preferable to form the third
변형 예Variation example
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 5는 도 4의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 평면도이다.FIG. 4 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention, and FIG. 5 is a plan view showing an internal electrode structure of the multilayer ceramic capacitor of FIG.
여기서, 앞서 설명한 일 실시 형태와 동일한 부분은 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분에 대해 구체적으로 설명한다.
Here, in order to avoid redundancy, a detailed description thereof will be omitted, and a portion having a structure different from that of the above-described embodiment will be described in detail.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(1)는 유전체층(11)을 사이에 두고 복수의 제1 및 제2 내부 전극(20, 30)이 번갈아 배치된다.4 and 5, a multilayer
제1 내부 전극(20)은 제1 몸체부(21)에서 연장되게 형성된 제1 및 제2 리드부(22, 23)과 세라믹 바디(10)의 제3 및 제4 면(S3, S4) 사이에 스페이스부(11a, 11b)를 가질 수 있다.The first
또한, 제1 몸체부(21)와 세라믹 바디(10)의 제2 면(S2) 사이에는 스페이스부(11c)가 마련될 수 있다.A
제2 내부 전극(30)은 제2 몸체부(31)에서 연장되게 형성된 제3 리드부(32)와 세라믹 바디(10)의 제3 및 제4 면(S3, S4) 사이에 스페이스부(11a, 11b)를 가질 수 있다.The second
또한, 제2 몸체부(31)와 세라믹 바디(10)의 제2 면(S2) 사이에는 스페이스부(11c)가 마련될 수 있다.A
여기서, 스페이스부(11a, 11b, 11c)는 세라믹 바디(10)의 모서리 부분과 세라믹 바디(10)의 제3 및 제4 면(S3, S4) 부분에서 결합력이 높은 세라믹 재질끼리 서로 접촉하는 부분을 확보함으로써, 세라믹 바디(10)의 모서리 부분과 세라믹 바디(10)의 제3 및 제4 면(S3, S4) 부분에 디라미네이션이 발생하는 현상을 최소화시킬 수 있다.
Here, the
제1 및 제2 외부 전극(41, 42)은 세라믹 바디(10)의 제3 및 제4 면(S3, S4)로부터 이격되어 세라믹 바디(10)의 제1 면(S1)에 형성되며, 필요시 세라믹 바디(10)의 제1 면(S1)에서 세라믹 바디(10)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.The first and second
제3 외부 전극(43)은 제1 및 제2 외부 전극(41, 42) 사이에 배치되며, 세라믹 바디(10)의 제1 면(S1)에서 세라믹 바디(10)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성된다.
The third
도 6는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터(1')를 개략적으로 나타낸 사시도이고, 도 7은 도 6의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 평면도이다.FIG. 6 is a perspective view schematically showing a multilayer ceramic capacitor 1 'according to still another embodiment of the present invention, and FIG. 7 is a plan view showing an internal electrode structure of the multilayer ceramic capacitor of FIG.
여기서, 앞서 설명한 일 실시 형태와 동일한 부분은 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분에 대해 구체적으로 설명한다.
Here, in order to avoid redundancy, a detailed description thereof will be omitted, and a portion having a structure different from that of the above-described embodiment will be described in detail.
도 6 및 도 7을 참조하면, 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터(1')는, 유전체층(11)을 사이에 두고 복수의 제1 및 제2 내부 전극(20, 30)이 번갈아 배치된다.6 and 7, a multilayer ceramic capacitor 1 'according to still another embodiment of the present invention includes a plurality of first and second
제1 내부 전극(20)은 제1 몸체부(21)에서 세라믹 바디(10)의 제2 면(S2)을 통해 노출되도록 연장되게 형성되며, 세라믹 바디(10)의 길이 방향을 따라 서로 이격되게 배치되는 제5 및 제6 리드부(24, 25)를 더 포함할 수 있다.The first
제2 내부 전극(30)은 제2 몸체부(31)에서 세라믹 바디(10)의 제2 면(S2)을 통해 노출되도록 연장되게 형성되며, 제5 및 제6 리드부(24, 25) 사이에 배치되는 제4 리드부(33)를 더 포함할 수 있다.The second
이때, 세라믹 바디(10)의 실장 면과 대향되는 제2 면(S2)에는 절연층(50)이 배치될 수 있다.
At this time, the insulating
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터(1000)를 개략적으로 나타낸 사시도이고, 도 9는 도 8의 측면도이고, 도 10은 도 8의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.FIG. 8 is a perspective view schematically showing a multilayer
여기서, 앞서 설명한 일 실시 형태와 동일한 부분은 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분에 대해 구체적으로 설명한다.
Here, in order to avoid redundancy, a detailed description thereof will be omitted, and a portion having a structure different from that of the above-described embodiment will be described in detail.
도 8 내지 도 10을 참조하면, 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터(1000)는, 유전체층(1110)을 사이에 두고 복수의 제1 및 제2 내부 전극(1200, 1300)이 번갈아 배치된다.8 to 10, a multilayer
제1 내부 전극(1200)은 제1 몸체부(1210)에서 세라믹 바디(1100)의 제1 면(S1)을 통해 노출되도록 연장되게 형성되며, 세라믹 바디(1100)의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 리드부(1220, 1230)와, 제1 몸체부(1210)에서 세라믹 바디(1100)의 제2 면(S2)을 통해 노출되도록 연장되게 형성되며, 세라믹 바디(1100)의 길이 방향을 따라 서로 이격되게 배치되는 제5 및 제6 리드부(1240, 1250)를 더 포함할 수 있다.The first
이때, 제1 내부 전극(1200)과 세라믹 바디(1100)의 제3 및 제4 면(S3, S4) 사이에 스페이스부(1110a)가 각각 마련될 수 있다.At this time, a
제2 내부 전극(1300)은 제2 몸체부(1310)에서 세라믹 바디(1100)의 제1 면(S1)을 통해 노출되도록 연장되게 형성되며, 제1 및 제2 리드부(1220, 1230) 사이에 배치되는 제3 리드부(1320)와, 제2 몸체부(1310)에서 세라믹 바디(1100)의 제2 면(S2)을 통해 노출되도록 연장되게 형성되며, 제5 및 제6 리드부(1240, 1250) 사이에 배치되는 제4 리드부(1330)를 더 포함할 수 있다.The second
이때, 제2 내부 전극(1300)과 세라믹 바디(1100)의 제3 및 제4 면(S3, S4) 사이에 스페이스부(1110a)가 각각 마련될 수 있다.At this time, a
제1 및 제2 외부 전극(1410, 1420)은 세라믹 바디(1100)의 제3 및 제4 면(S3, S4)으로부터 이격되어 세라믹 바디(1100)의 제1 면(S1)에 형성되며, 필요시 세라믹 바디(1100)의 제1 면(S1)에서 세라믹 바디(1100)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.The first and second
제3 외부 전극(1430)은 제1 및 제2 외부 전극(1410, 1420) 사이에 배치되며, 세라믹 바디(1100)의 제1 면(S1)에서 세라믹 바디(1100)의 제5 및 제6 측면(S5, S6)의 일부까지 연장되게 형성된다.The third
세라믹 바디(1100)의 제2 면(S2)에는 세라믹 바디(1100)의 길이 방향을 따라 서로 이격되게 제5 및 제6 외부 전극(1510, 1520)이 배치될 수 있다.The fifth and sixth
제5 및 제6 외부 전극(1510, 1520)은 제5 및 제6 리드부(1240, 1250)와 각각 전기적으로 접속된다.The fifth and sixth
또한, 세라믹 바디(1100)의 제2 면(S2)에는 제5 및 제6 외부 전극(1510, 1520) 사이에 제4 외부 전극(1530)이 배치될 수 있다. A fourth
제4 외부 전극(1530)은 제4 리드부(1330)와 전기적으로 접속된다.
The fourth
적층 세라믹 커패시터의 실장 기판The mounting substrate of the multilayer ceramic capacitor
도 11은 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이고, 도 12는 도 4의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이고, 도 13은 도 6의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이고, 도 14는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
FIG. 11 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 1 is mounted on a substrate, FIG. 12 is a perspective view schematically showing a multilayer ceramic capacitor of FIG. 4 mounted on a substrate, FIG. 14 is a perspective view schematically showing a state in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate. FIG. 14 is a perspective view schematically showing a multilayer ceramic capacitor mounted on a substrate. FIG.
도 11 내지 도 14를 참조하면, 본 발명의 실시 형태에 따른 적층 세라믹 커패시터(100, 1, 1', 1000)의 실장 기판(200)은 적층 세라믹 커패시터(100, 1, 1', 1000)가 실장된 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(211, 212, 213)를 포함한다.11 to 14, the mounting
이때, 적층 세라믹 커패시터(100, 1, 1', 1000)는 세라믹 바디(110, 10, 1100)의 제1 면(S1)이 실장 면으로서 하측에 배치되며, 제1 내지 제3 외부 전극이 각각 제1 내지 제3 전극 패드(211, 212, 213) 위에 접촉되게 위치한 상태에서 솔더(220)에 의해 기판(210)과 전기적으로 접속되어 연결될 수 있다.
In this case, the multilayer
본 실시 형태의 적층 세라믹 커패시터(100, 1, 1', 1000)는 제1 및 제2 내부 전극이 기판(210)에 수직으로 배치되고, 서로 인접되게 배치된 기판(210)의 제1 내지 제3 전극 패드(211, 212, 213)로부터 제1 내지 제3 외부 전극을 통해 제1 및 제2 내부 전극으로 전류가 흘러 전류 경로(current path)를 단축시킬 수 있다.The first and second internal electrodes of the multilayer
따라서, 기판에 수평으로 배치되는 내부 전극 및 이와 부합되는 외부 전극 구조를 갖는 적층 세라믹 커패시터에 비해 ESL 값을 낮출 수 있으며, 이러한 ESL 값은 내부 전극의 적층 수의 증가에 따라 더욱 낮아지게 된다.Therefore, the ESL value can be lowered as compared with the multilayer ceramic capacitor having the internal electrode horizontally disposed on the substrate and the external electrode structure corresponding thereto, and the ESL value becomes lower as the number of stacked internal electrodes increases.
일 예로서, 적층 세라믹 커패시터가 3-단자 EMI 필터로 사용될 경우, 제1 및 제2 외부 전극은 각각 신호 라인의 입력단 및 출력단에 접속되고, 제3 외부 전극은 접지단에 접속되어, 신호 라인의 고주파 노이즈를 제거할 수 있다.In one example, when the multilayer ceramic capacitor is used as a three-terminal EMI filter, the first and second external electrodes are respectively connected to the input and output terminals of the signal line, and the third external electrode is connected to the ground terminal, High frequency noise can be removed.
이 경우, (+) 극인 제1 및 제2 전극 패드(211, 212)는 각각 입/출력단에 해당하고, (-) 극인 제3 전극 패드(105)는 접지단에 해당한다.
In this case, the first and
다른 응용 예로서, 적층 세라믹 커패시터가 디커플링 커패시터로 사용될 경우, 제1 및 제2 외부 전극은 전원 라인에 접속되고, 제3 외부 전극은 접지 라인에 접속되어, 전원 회로를 안정화시킬 수 있다.In another application, when the multilayer ceramic capacitor is used as a decoupling capacitor, the first and second external electrodes are connected to the power supply line, and the third external electrode is connected to the ground line, so that the power supply circuit can be stabilized.
이 경우, 제1 및 제2 전극 패드(211, 212)는 전원 라인에 해당하고, 제3 전극 패드(213)는 접지단에 해당한다.
In this case, the first and
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the present invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. And will be apparent to those skilled in the art.
100, 1, 1', 1000 ; 적층 세라믹 커패시터
110, 10, 1100 ; 세라믹 바디
111, 11, 1110 ; 유전체층
121, 20, 1200 ; 제1 내부 전극
122, 30, 1300 ; 제2 내부 전극
123, 22, 1220 ; 제1 리드부
124, 23, 1230 ; 제2 리드부
125, 32, 1320 ; 제3 리드부
131, 41, 1410 ; 제1 외부 전극
132, 42, 1420 ; 제2 외부 전극
133, 43, 1430 ; 제3 외부 전극
210 ; 기판
211, 212, 213 ; 제1 내지 제3 전극 패드
220 ; 솔더100, 1, 1 ', 1000; Multilayer Ceramic Capacitors
110, 10, 1100; Ceramic body
111, 11, 1110; Dielectric layer
121, 20, 1200; The first internal electrode
122, 30, 1300; The second internal electrode
123, 22, 1220; The first lead portion
124, 23, 1230; The second lead portion
125, 32, 1320; The third lead portion
131, 41, 1410; The first outer electrode
132, 42, 1420; The second outer electrode
133, 43, 1430; The third outer electrode
210; Board
211, 212, 213; The first to third electrode pads
220; Solder
Claims (16)
상기 세라믹 바디의 길이 방향의 양면으로부터 이격된 위치에서 상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 복수의 제1 내부 전극과 접속되는 제1 및 제2 외부 전극; 및
상기 제1 및 제2 외부 전극 사이에 배치되며, 상기 복수의 제2 내부 전극과 전기적으로 접속되는 제3 외부 전극; 을 포함하며,
상기 제1 내지 제3 외부 전극 중 적어도 하나는 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되고, 상기 제1 내지 제3 외부 전극 중 적어도 하나에서, 상기 세라믹 바디의 폭 방향의 일 면에 형성되는 부분의 높이를 d로, 상기 세라믹 바디의 두께를 T로 규정할 때, d/T의 비율은, 0.10≤d/T≤0.375를 만족하고,
상기 제1 내지 제3 외부 전극 중 적어도 하나에서, 상기 세라믹 바디의 폭 방향의 일 면에 형성되는 부분의 길이를 G로 규정할 때, d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족하는 적층 세라믹 커패시터.
A ceramic body including a plurality of dielectric layers and a plurality of first and second inner electrodes spaced from both longitudinal sides of the ceramic body;
Wherein the first and second external electrodes are spaced from each other along a longitudinal direction of the ceramic body on a mounting surface of the ceramic body at positions spaced apart from both sides of the ceramic body in the longitudinal direction, electrode; And
A third outer electrode disposed between the first and second outer electrodes and electrically connected to the plurality of second inner electrodes; / RTI >
At least one of the first to third external electrodes is formed to extend to a portion of both sides in the width direction of the ceramic body, and at least one of the first to third external electrodes The ratio d / T satisfies 0.10? D / T? 0.375 when the height of the portion formed on the surface is d and the thickness of the ceramic body is defined as T,
When the length of a portion formed on one surface in the width direction of the ceramic body is defined as G in at least one of the first to third external electrodes, the ratio of d / G is 0.143? D / G? 0.536 A multilayer ceramic capacitor satisfying the range.
상기 유전체층을 사이에 두고 번갈아 배치되며, 상기 세라믹 바디의 길이 방향의 양면으로부터 이격되게 배치되는 복수의 제1 및 제2 내부 전극;
상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 리드부;
상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 리드부 사이에 배치되는 제3 리드부;
상기 세라믹 바디의 실장 면에 배치되며, 상기 제1 및 제2 리드부와 각각 전기적으로 접속되는 제1 및 제2 외부 전극; 및
상기 제1 및 제2 외부 전극 사이에 배치되며, 상기 제3 리드부와 전기적으로 접속되는 제3 외부 전극; 을 포함하며,
상기 제1 및 제2 외부 전극은 상기 세라믹 바디의 길이 방향의 양면으로부터 이격되게 배치되며,
상기 제1 내지 제3 외부 전극 중 적어도 하나는 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되고, 상기 제1 내지 제3 외부 전극 중 하나에서, 상기 세라믹 바디의 폭 방향의 일 면에 형성되는 부분의 높이를 d로, 상기 세라믹 바디의 두께를 T로 규정할 때, d/T의 비율은, 0.10≤d/T≤0.375를 만족하고,
상기 제1 내지 제3 외부 전극 중 적어도 하나에서, 상기 세라믹 바디의 폭 방향의 일 면에 형성되는 부분의 길이를 G로 규정할 때, d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족하는 적층 세라믹 커패시터.
A ceramic body in which a plurality of dielectric layers are stacked;
A plurality of first and second internal electrodes arranged alternately with the dielectric layer interposed therebetween, the first and second internal electrodes being spaced apart from both longitudinal sides of the ceramic body;
First and second lead portions extending from the first internal electrode to be exposed through a mounting surface of the ceramic body, the first and second lead portions being spaced apart from each other along the longitudinal direction of the ceramic body;
A third lead portion extending from the second internal electrode to be exposed through a mounting surface of the ceramic body, the third lead portion being disposed between the first and second lead portions;
First and second external electrodes disposed on a mounting surface of the ceramic body and electrically connected to the first and second lead portions, respectively; And
A third external electrode disposed between the first and second external electrodes and electrically connected to the third lead portion; / RTI >
Wherein the first and second external electrodes are spaced apart from both longitudinal sides of the ceramic body,
At least one of the first to third external electrodes is formed to extend to a portion of both sides in the width direction of the ceramic body, and at one of the first to third external electrodes, one side in the width direction of the ceramic body And the thickness of the ceramic body is defined as T, the ratio d / T satisfies 0.10? D / T? 0.375,
When the length of a portion formed on one surface in the width direction of the ceramic body is defined as G in at least one of the first to third external electrodes, the ratio of d / G is 0.143? D / G? 0.536 A multilayer ceramic capacitor satisfying the range.
상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면으로 노출되도록 연장되게 형성되는 제4 리드부; 및
상기 세라믹 바디의 실장 면과 대향되는 면에 배치되며, 상기 제4 리드부와 전기적으로 접속되는 제4 외부 전극; 을 더 포함하는 적층 세라믹 커패시터.
6. The method of claim 5,
A fourth lead portion extending from the second internal electrode so as to be exposed to a surface facing the mounting surface of the ceramic body; And
A fourth external electrode disposed on a surface facing the mounting surface of the ceramic body and electrically connected to the fourth lead portion; Further comprising:
상기 제4 외부 전극이 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
9. The method of claim 8,
And the fourth external electrode is formed to extend to a portion of both sides in the width direction of the ceramic body.
상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제5 및 제6 리드부;
상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 제5 및 제6 리드부 사이에 배치되는 제4 리드부; 및
상기 세라믹 바디의 실장 면과 대향되는 면에 배치되는 절연층; 을 포함하는 적층 세라믹 커패시터.
6. The method of claim 5,
Fifth and sixth lead portions extending from the first internal electrode to be exposed through a surface facing the mounting surface of the ceramic body, the fifth and sixth lead portions being spaced apart from each other along the longitudinal direction of the ceramic body;
A fourth lead portion extending from the second internal electrode to be exposed through a surface facing the mounting surface of the ceramic body, the fourth lead portion being disposed between the fifth and sixth lead portions; And
An insulating layer disposed on a surface facing the mounting surface of the ceramic body; And a capacitor.
상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제5 및 제6 리드부;
상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 제5 및 제6 리드부 사이에 배치되는 제4 리드부;
상기 세라믹 바디의 실장 면과 대향되는 면에 배치되며, 상기 제5 및 제6 리드부와 각각 전기적으로 접속되는 제5 및 제6 외부 전극; 및
상기 제5 및 제6 외부 전극 사이에 배치되며, 상기 제4 리드부와 전기적으로 접속되는 제4 외부 전극; 을 포함하는 적층 세라믹 커패시터.
6. The method of claim 5,
Fifth and sixth lead portions extending from the first internal electrode to be exposed through a surface facing the mounting surface of the ceramic body, the fifth and sixth lead portions being spaced apart from each other along the longitudinal direction of the ceramic body;
A fourth lead portion extending from the second internal electrode to be exposed through a surface facing the mounting surface of the ceramic body, the fourth lead portion being disposed between the fifth and sixth lead portions;
Fifth and sixth external electrodes which are disposed on a surface facing the mounting surface of the ceramic body and are electrically connected to the fifth and sixth lead portions, respectively; And
A fourth external electrode disposed between the fifth and sixth external electrodes and electrically connected to the fourth lead portion; And a capacitor.
상기 제4 내지 제6 외부 전극 중 적어도 하나가, 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
13. The method of claim 12,
And at least one of the fourth to sixth external electrodes is formed to extend to a part of both sides in the width direction of the ceramic body.
상기 제4 내지 제6 외부 전극 중 적어도 하나에서, 상기 세라믹 바디의 폭 방향의 일 면에 형성되는 부분의 높이를 d로, 상기 세라믹 바디의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T 인 적층 세라믹 커패시터.
14. The method of claim 13,
The height of a portion formed on one side in the width direction of the ceramic body in at least one of the fourth to sixth external electrodes is d and the thickness of the ceramic body is defined as T, 0.0 > d / T. ≪ / RTI >
상기 제4 내지 제6 외부 전극 중 적어도 하나에서, 상기 세라믹 바디의 폭 방향의 일 면에 형성되는 부분의 길이를 G로 규정할 때, d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족하는 적층 세라믹 커패시터.
14. The method of claim 13,
In a case where at least one of the fourth to sixth external electrodes defines a length of a portion formed on one surface in the width direction of the ceramic body as G, the ratio of d / G is 0.143? D / G? 0.536 A multilayer ceramic capacitor satisfying the range.
상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 외부 전극이 각각 배치되는 제1항, 제5항, 제8항, 제10항 내지 제15항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.A substrate having first to third electrode pads on an upper surface thereof; And
The multilayer ceramic capacitor according to any one of claims 1, 5, 8, 10 to 15, wherein first to third external electrodes are disposed on the first to third electrode pads, respectively. And a capacitor connected to the capacitor.
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JP2014220528A (en) | 2014-08-13 | 2014-11-20 | 株式会社村田製作所 | Multilayer capacitor |
JP2015065455A (en) | 2014-11-13 | 2015-04-09 | 株式会社村田製作所 | Three-terminal capacitor |
JP2015035630A (en) | 2014-11-13 | 2015-02-19 | 株式会社村田製作所 | Three-terminal type capacitor |
JP2015079980A (en) | 2014-12-04 | 2015-04-23 | 株式会社村田製作所 | Three-terminal type capacitor |
US9214282B1 (en) | 2014-12-08 | 2015-12-15 | Murata Manufacturing Co., Ltd. | Three-terminal capacitor |
KR101681410B1 (en) | 2015-04-20 | 2016-11-30 | 삼성전기주식회사 | Capacitor Component |
KR102189802B1 (en) * | 2015-12-15 | 2020-12-11 | 삼성전기주식회사 | Composite electronic component and board having the same |
KR102473414B1 (en) * | 2017-10-12 | 2022-12-02 | 삼성전기주식회사 | Multilayered electronic component and board having the same mounted thereon |
KR20200063452A (en) * | 2018-11-28 | 2020-06-05 | 주식회사 모다이노칩 | Laminated device |
KR20210075671A (en) | 2019-12-13 | 2021-06-23 | 삼성전기주식회사 | Electronic component |
KR20230100880A (en) | 2021-12-29 | 2023-07-06 | 삼성전기주식회사 | Multilayer ceramic electronic component |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008193055A (en) * | 2007-02-05 | 2008-08-21 | Samsung Electro-Mechanics Co Ltd | Laminated chip capacitor |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6048230U (en) * | 1983-09-11 | 1985-04-04 | 株式会社村田製作所 | multilayer capacitor |
US6950300B2 (en) | 2003-05-06 | 2005-09-27 | Marvell World Trade Ltd. | Ultra low inductance multi layer ceramic capacitor |
KR100920614B1 (en) | 2007-02-05 | 2009-10-08 | 삼성전기주식회사 | Multilayer chip capacitor |
JP2009021512A (en) * | 2007-07-13 | 2009-01-29 | Taiyo Yuden Co Ltd | Multilayer capacitor |
KR100867505B1 (en) * | 2007-09-19 | 2008-11-07 | 삼성전기주식회사 | Circuit board for mounting multilayer chip capacitor and circuit board apparatus having multilayer chip capacitor |
KR100925603B1 (en) * | 2007-09-28 | 2009-11-06 | 삼성전기주식회사 | Multilayer capacitor |
JP4730424B2 (en) * | 2008-11-17 | 2011-07-20 | 株式会社村田製作所 | Multilayer capacitor |
KR101025999B1 (en) * | 2008-12-12 | 2011-03-30 | 삼성전기주식회사 | Circuit Board Device and Integrated Circuit Device |
KR101187538B1 (en) * | 2010-02-19 | 2012-10-02 | 가부시키가이샤 무라타 세이사쿠쇼 | Capacitor and method for manufacturing the same |
KR101548774B1 (en) * | 2011-08-26 | 2015-08-31 | 삼성전기주식회사 | Multilayer ceramic capacitor |
JP5884653B2 (en) * | 2011-09-01 | 2016-03-15 | 株式会社村田製作所 | Mounting structure |
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008193055A (en) * | 2007-02-05 | 2008-08-21 | Samsung Electro-Mechanics Co Ltd | Laminated chip capacitor |
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Payment date: 20190701 Year of fee payment: 4 |