KR101940200B1 - 다결정성 cvd 다이아몬드를 포함하는 화합물 반도체 구조물 - Google Patents

다결정성 cvd 다이아몬드를 포함하는 화합물 반도체 구조물 Download PDF

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Abstract

단결정 화합물 반도체 물질의 층; 및 다결정성 CVD 다이아몬드 물질의 층을 포함하고, 여기서 다결정성 CVD 다이아몬드 물질의 층이, 두께가 25nm 미만이고 두께 변화가 15nm 이하인 결합 층을 통해 단결정 화합물 반도체 물질의 층에 결합하며, 여기서 단결정 화합물 반도체 물질의 층과 다결정성 CVD 다이아몬드 물질의 층 사이의 경계면에서 일시적인 열반사율에 의해 측정된 유효 열 경계 저항(TBReff)이 반도체 장치 구조물을 따라 측정된 12m2K/GW 이하의 변화를 갖는 25m2K/GW 미만이며, 여기서 단결정 화합물 반도체 물질의 층은 적어도 1200cm2V-1s-1의 전하 이동도; 및 700 Ω/스퀘어(square) 이하의 시트 저항(sheet resistance)의 특성들 중의 하나 또는 둘 다를 갖는 반도체 장치 구조물이 개시된다.

Description

다결정성 CVD 다이아몬드를 포함하는 화합물 반도체 구조물{COMPOUND SEMICONDUCTOR DEVICE STRUCTURES COMPRISING POLYCRYSTALLINE CVD DIAMOND}
본 발명은 화합물 반도체와 다결정성 CVD 다이아몬드 사이에 낮은 열 경계 저항(thermal boundary resistance)을 갖는 다결정성 CVD 다이아몬드를 포함하는 화합물 반도체 장치 구조물 및 이의 제조방법에 관한 것이다.
반도체 장치 및 회로에서의 열 관리는, 생산 가능하고 비용효율이 높은 전자 제품 및 광전자 제품 - 예를 들어, 광 생성 및 전기 신호 증폭 - 에 있어 매우 중요한 설계 요소이다.
효율적인 열 디자인의 목표는 성능(전력 및 속도)을 최대화시키면서 이러한 전자 또는 광전자 장치의 작동 온도를 저하시키는 것이다. 이러한 장치의 예로 마이크로파 트랜지스터(microwave transistor), 발광 다이오드 및 반도체 레이저가 있다. 작동 진동수 및 전력 요건에 따라, 이러한 장치는 규소, 비소화갈륨(GaAs), 인화인듐(InP), 및 최근에는 질화갈륨(GaN), 질화알루미늄(A1N) 및 다른 와이드-갭 반도체(wide-gap semiconductor)로 통상적으로 제조되어 왔다. 질화갈륨 물질 시스템은 특히 GaAs, InP, 또는 규소보다 더 큰 열 전도성, 높은 파괴 전압(고 전력을 위해 필요함), 및 높은 전자 이동성(고속 작동을 위해 필요함)을 지닌 마이크로파 트랜지스터를 탄생시켰다. GaN은 청색 및 자외선 레이저, 발광다이오드의 제조에도 사용되어 왔다.
고온 성능에도 불구하고, GaN 전자 및 광전자 장치는 GaN의 성장을 위해 일반적으로 사용되는 기판의 비교적 낮은 열 저항으로 인하여 성능 면에서 제한된다. 이러한 결점은, 완화된 냉각 요건 및 긴 장치 수명 - 낮은 결합 온도로부터 얻어지는 - 이 중요한 요구사항인 고전력 마이크로파 및 밀리미터파 트랜지스터(millimeter-wave transistor)에서 가장 현저하게 나타난다.
수-마이크로미터-너비의 레이저 캐비티 스트라이프(several-micrometer-wide laser cavity stripe)가 낮은 열 전도성 물질을 통해 전력을 칩(chip)으로 배출(dissipating)시키는 고전력 청색 및 자외선 레이저에서도 문제점으로 지적되어지고 있다.
등방성 작용을 고려하는 경우 다이아몬드가 실온에서 현존하는 물질중에 알려진 바와 같이 열적 전도성이 가장 높은 물질이라는 것이 익히 공지되어 있다. 이러한 이유로, 반도체 산업에서는 열 관리를 개선시키기 위해서 다이아몬드 히트-싱크(heat-sink) 및 열 분산기(heat spreader)를 사용해 왔는데, 그 이유는 1980년대에 화학 증착에 의해 합성 다이아몬드를 상업화했기 때문이다. 최적의 열관리의 목적은 다이아몬드 열 분산기 또는 다이아몬드 층이 전자 또는 광전자 장치에서 열 공급원에 매우 근접해지도록 제작하여 확보되어질 수 있다. 이는 얇은 칩을 다이아몬드 열 분산기 위에 장착된 구성 장치, 다이아몬드 층을 제작하는 코팅 장치, 또는 다이아몬드 위로의 이동 장치 에피레이어(epilayer)(에피레이어의 성장을 통한 반도체 층)을 제작하는 방법을 의미한다.
GaN-on-다이아몬드 기술(GaN-on-diamond technology) 및 수득되는 장치(미국 특허 제7,595,507호에 기술됨)는 CVD 다이아몬드 기판으로부터 마이크론 미만의 GaN 에피레이어를 특징으로 하는 구조물을 포함한다. 당해 기술은 예를 들면, 보다 일반적인 반도체-솔더-다이아몬드 부착 구조(semiconductor-solder-diamond attachment scheme)와 관련하여 모든 열 장벽(thermal barrier)를 최소화시키면서 가장 우수한 열 전도체(다이아몬드)를 질화갈륨(GaN) 및 GaN-관련 화합물을 기반으로 한 전자 및 광전자 장치와 함께 합쳐질 수 있도록 한다. GaN의 고유의 매우 중요한 전기장 및 넓은 밴드갭(wide bandgap)으로 인하여, GaN 장치는 고 전력 전기적 및 광전자 응용, 예를 들면, 고 전력 RF 트랜지스터 및 증폭기, 전력 관리 장치(쇼트키 다이오드(Schottky diode) 및 스위칭 트랜지스터), 및 또한 고 전력 청색 및 자외선 레이저 또는 발광 다이오드등의 제작에 많이 사용되고 있다.
GaN은 현재 수개의 상이한 기판: 사파이어, 규소, 탄화규소, 질화알루미늄, 단결정-다이아몬드, 및 GaN 기판에서 성장된다. GaN 기판을 제외하고, 모든 다른 물질은 GaN 및 AlGaN의 것과는 상이한 격자 상수를 갖는다. 천연 다이아몬드는 가장 탁월한 열 전도체이지만, 이의 이용가능한 지역, 고 순도의 합성 다이아몬드에 비해 감소된 열 특성, 및 비용으로 인하여 이의 응용에 있어 이용가능하지 않아 왔다. 현재, 합성 다이아몬드는 다양한 결정화도로 제조되고 있다. 화학-증착(CVD)에 의해 부착된 다결정성 다이아몬드는, 이의 열 전도성이 단결정 다이아몬드의 것에 근접하여, 이것이 전기적 절연을 제공할 수 있고, 저 유전 손실을 가지며, 투명하게 제조될 수 있기 때문에 반도체 산업에서 사용하기에 적합하다. 반도체 산업용 CVD 다이아몬드 기판은 표준 직경을 지닌 원형 웨이퍼(round wafer)로서 형성될 수 있다. 다이아몬드 웨이퍼는 3개의 주요 방법: 플라즈마 증가 다이아몬드 CVD(이때, 반응물을 분해하는 에너지는 마이크로웨이브 공급원으로부터 온다), 열필라멘트 다이아몬드 CVD(이때, 가스를 분해하기 위한 에너지는 고온 필라멘트로부터 온다), 및 플라즈마 토치(plasma torch)(이때, 이온은 고 DC 전압을 사용하여 가속화된다) 중의 하나에 의해 화학적 증착으로 제조된다. 이들 공정에서, 합성 다이아몬드는 이종-다이아몬드 기판, 예를 들면, 규소, 질화규소, 탄화규소 및 상이한 금속의 상부에서 성장한다.
CVD 다이아몬드 성장 공정은, 이의 상부에 다이아몬드가 성장할 기판을 진공 챔버(vacuum chamber) 속에 장착하여 제작을 수행한다. 기판은 기판의 표면에 다이아몬드를 형성시키는데 필요한 전구체 가스의 분자를 분해하는데 필요한 에너지 공급원에 노출된다. 다이아몬드의 화학 증착에 필요한 전구체 가스는 수소(H2) 속에 희석된 탄소의 공급원이다. 대표적인-탄소 운반 가스는 메탄(CH4), 에탄(02Η6), 일산화탄소(CO), 및 아세틸렌(C2H2)이며, 메탄(CH4)이 가장 일반적으로 사용된다. 효율적인 다이아몬드 부착에 필요한 가스 조합은 수소 속에 작은(몇 퍼센트) 조성의 탄소-운반 가스를 함유하며, 반응은 또한 산소 또는 CO 또는 C02와 같은 산소 전구체의 첨가와 관련될 수 있다. 가스-흐름 제조조건(gas-flow recipe)을 규정하는 가장 일반적인 매개변수는 탄소 운반 가스 유동 및 수소 가스 유동의 몰 비의 측면에서 제공된다. 예를 들면, 퍼센트 [CH4]/[H2](여기서, [CH4] 및 [H2]는 분당 표준 입방 센티미터(seem)로 전형적으로 측정된 몰(mol) 흐름 속도이다. 증착 공정 동안 대표적인 기판 온도는 550℃ 내지 1200℃이며, 증착 속도는 일반적으로 시간당 마이크로미터(μm)로 측정된다.
이종-다이아몬드 기판 위에서 합성 다이아몬드의 성장은 표면 제조 상 및 핵형성 상을 포함하며, 여기서 조건들이 조절되어 호스트(이종-다이아몬드) 기판 위의 다이아몬드 결정의 성장을 향상시킨다. 이는 조절된 및 반복가능한 방식으로 다이아몬드 분말을 사용하여 표면을 씨딩(seeding)(또한 기판 스크래칭에 결합됨)하는 것에 의해 가장 일반적으로 수행된다. 성장 상태(growth phase) 동안에, 합성 다이아몬드의 그레인 크기(grain size)는 증가하며 그 결과 합성 다이아몬드 필름은 증착 후 표면은 기본적인 표면 거칠기를 가지고 있다. 다이아몬드의 핵형성은 일반적으로 기판-근처 영역에서 열 전도성이 불량한 이종-다이아몬드 매트릭스내에 생성된(embedded) 매우 작은 다이아몬드 도메인으로 시작한다. 다양한 기판 및 웨이퍼 상에서 핵형성 층의 기계적, 초음파 및 메가-음파(mega-sonic) 씨딩을 포함하는 다양한 유형의 씨딩이 선행기술에서 논의되어 왔다.
GaN-계 HEMT(고 전자 이동성 트랜지스터)에서 증가하는 고 전력 밀도는 열 관리가 매우 중요하도록 한다. 고 열 전도성의 CVD 다결정성 다이아몬드는 당해 분야의 SiC 기판의 상태와 비교하여 장치 연결부 근처에 우수한 열 제거능을 제공한다. 가장 최근의 GaN-온-다이아몬드 HEMT는 탁월한 장치 특성이 입증되었으며[D.C. Dumka et al., IEEE Electron Lett. 49(20), 1298 (2013)] 4-인치 웨이퍼로 확장 제작이 가능(scalable)하다[D. Francis et al., Diamond Rel. Mater. 19(2-3), 229 (2010)]. 이러한 GaN-on-다이아몬드 기술은 규소 또는 탄화규소 상에서 MOCVD-성장한 AlGaN/GaN 에피레이어로 시작하며, 무정형 또는 다결정성일 수 있는 얇은 유전체 씨딩층(예를 들면, 탄화규소, 규소, 질화실리콘, 질화규소, 질화알루미늄, 산화마그네슘, 질화붕소, 또는 산화베릴륨) 및 노출된 GaN 상의 CVD 다이아몬드의 부착에 이은, 천연의 GaN 성장 기판 및 전이 층의 제거[D.C. Dumka et al, IEEE Electron Lett. 49(20), 1298 (2013); D. Francis et al, Diamond Rel. Mater. 19(2-3), 229 (2010)]를 포함한다. 유전체 씨딩 층은 다이아몬드 물질에 대한 핵형성 층 및 다이아몬드 성장 동안 GaN에 대한 보호 층 둘 다로서 제공된다. 따라서, 유전체 씨딩 층은 이들 기능을 충족하기에 충분히 두꺼워야만 한다. 그러나, 다이아몬드 성장의 유전체 중간층 및 초기 핵형성 층은 GaN/다이아몬드 경계면에서 효과적인 열 경계 저항(TBReff)을 생성한다[J. W. Pomeroy et al, Appl. Phys. Lett. 104(8), 083513 (2014)].
지금까지, GaN 위에서 다이아몬드의 직접적인 성장은 문제가 되어 왔다. 이는 주로 노출된 GaN과 수소 원자의 반응 및 GaN 기판의 후속적인 열화(degradation) 및 환원에 기인하였다. 당해 분야에서 전문가들에게 알려진 문제를 피하기 위한 대표적인 방법은 위에서 기술된 바와 같이 GaN에 대한 보호 층 및 다이아몬드에 대한 핵형성 층으로서 제공되는 GaN의 상부에 유전성 중간층을 성장시키는 것이었다. 이러한 시도가 GaN 층을 보호하는데 성공적이었지만, 이는 고 전도성 기판의 총 열 저항 및 전체 이익에 부정적으로 영향을 미치는 다수의 열 경계층이 나타났다. 또한, GaN과 다이아몬드 사이의 유전체 중간층에 대한 요건은 제작 공정에 추가의 표면 제조 및 부착 단계를 도입하며 이는 제작 공정의 복잡성 및 비용을 증가시킨다.
다이아몬드와 GaN의 긴밀한 통합을 달성하기 위해 중요한 과제는 GaN과 다이아몬드의 경계면에서의 다양한 층으로 인하여 열 경계 저항(TBR)의 감소를 균형맞추어 핵형성층(들)에 대한 견고한 부착을 위한 올바른 수준의 씨딩을 달성하고 CVD 다이아몬드를 이에 부착시켜 GaN 에피레이어 구조물의 전기적 특성에 부정적으로 영향을 미치지 않도록 하는 경우 기저 GaN에 대해 충분한 보호를 제공하는데 있다. 본 발명자들은 GaN/다이아몬드 경계면에서 효과적인 열 경계 저항(TBReff)에 있어서 유전체 중간층 두께의 효과를 연구하였다. 본 발명자들은 이미 두께가 적어도 35nm인 유전체 중간층이 GaN 기판 위에서 CVD 다이아몬드 성장 동안 GaN 기판을 보호하는데 요구된다는 것을 알았다. 그러나, 이는 GaN과 약 25m2K/GW의 다이아몬드 사이에 효과적인 열 경계 저항에 대해 보다 낮은 한계를 생성한다.
본 발명자들은 화합물 반도체 물질의 손상없이 화합물 반도체 상에서 다이아몬드 성장을 여전히 허용하면서 화합물 반도체와 다이아몬드 사이에 유전체 중간층의 완전한 제거 또는 두께에 있어서의 감소를 허용하는 조절된 초기 단계 CVD 다이아몬드 성장과 함께 2개의 상이한 다이아몬드 씨딩 기술을 개발하였다. 한가지 기술은 나노-결정성 다이아몬드 씨딩을 사용하여 본 명세서의 발명의 배경 단락에서 기술된 이종-다이아몬드 유전체 중간층을 효과적으로 대체할 수 있는 나노-결정성 다이아몬드 핵형성 층을 형성하는 것이다. 다른 기술은 이종-다이아몬드 유전체 중간층을 보유하지만 25nm 미만의 감소된 두께를 지니고 유전체 중간층이 고도의 평탄도 및 두께 균일성을 지니도록 보증함으로써 CVD 다이아몬드 성장 동안 기저 화합물 반도체의 손상을 피하며, 유전체 중간층 위의 CVD 다이아몬드 성장 이전에 유전체 중간층내로 손상을 도입하지 않으며 조절된 초기 단계 CVD 다이아몬드 성장을 사용하여 유전체 중간층이 기저 화합물 반도체 물질을 통해 에칭(etching)되지 않도록 보증한다. 2개의 상이한 씨딩 기술의 조합, 즉, 감소된 두께의 이종-다이아몬드 유전체 중간층과 상부의 나노-결정성 다이아몬드 핵형성 층을 또한 이용할 수 있다.
나노-결정성 다이아몬드 씨딩의 경우에, 적합한 씨드 층은, 당해 씨드 층이 기저 화합물 반도체가 과도하게 손상되지 않도록 CVD 다이아몬드 성장 동안 효과적인 보호 장벽(protective barrier)로서 작용하도록 보증하면서, 나노결정성 다이아몬드 분말의 콜로이드성 현탁액 및 요구된 효과적인 열 경계 저항(TBReff)을 달성하기 위해 선택된 입자 크기, 부착 시간, 및 음파력과 함께, 음파력의 응용을 사용하여 형성될 수 있음이 밝혀졌다. 또한 놀랍게도 이러한 씨드 층이 CVD 다이아몬드 층이 화합물 반도체 기판에 부착되는 것을 방해하지 않는다는 것이 밝혀졌다. 이는, 기판 위에 비교적 두꺼운 층의 나노-결정성 씨드 입자를 제공하는 것이 화합물 반도체 기판에 대한 CVD 다이아몬드 층의 부착을 방지할 수 있음을 고려할 수 있기 때문에 매우 놀라운 것이다. 즉, CVD 다이아몬드 층이 나노-결정성 씨드 입자의 층에 결합할 수 있지만 나노-결정성 씨드 입자는 기저 화합물 반도체 기판에 결합되지 않을 수 있음을 고려할 수 있다. 이론에 얽매이지 않지만, 나노-결정성 다이아몬드 씨드 층의 증기 상 침입은 기저 화합물 반도체 기판에 대한 과도한 손상없이 다이아몬드 성장의 초기 단계 동안에 발생하여 기저 화합물 반도체 기판에 대한 및 또한 서로에 대한 나노-결정성 씨드 입자 결합을 생성하여 응집성 결합(coherent bonded)된 나노-결정성 다이아몬드 층을 형성하는 것으로 여겨질 수 있다.
이종-다이아몬드 유전체 중간층의 경우에, 이는 CVD 다이아몬드 성장 동안 기저 화합물 반도체 물질에 여전히 손상을 주지 않으면서 25nm 미만의 두께로 감소시킬 수 있음이 놀랍게도 밝혀졌다. 이 경우에, 유전체 중간층에서 다결정성 CVD 다이아몬드 성장의 초기 단계에서, 유전체 중간층은 다이아몬드로 코팅되지 않는(즉, 유전체 중간층 위에 형성되는 다이아몬드의 완전한 코팅 이전에) 영역에서 다이아몬드 CVD 합성 대기의 수소 플라즈마에 의해 에칭 제거된다. 유전체 층의 영역은 기저 화합물 반도체 층에 대해 완전히 에칭되는 경우, 이후에 이는 화합물 반도체 층에 손상을 입히고 고 전력 반도체 장치 응용에 필수적인 층의 전자 특성에 유해하게 영향을 미친다. 이는, 사전 작업에서 두께가 35nm 이상인 유전체 중간층이 제공되어 상부의 CVD 다이아몬드 성장 동안 GaN 기판을 보호하기 때문이다. 그러나, 유전체 중간층의 미세구조물을 시험하고 이것이 상이한 씨딩 기술 및 CVD 다이아몬드 성장 조건을 사용함에 의해 어떻게 영향을 받는지를 시험함으로써, 본 발명에 이르러, 유전체 중간층의 완전한 에칭(etch-through) 문제는 완전히 에칭되는 경향이 있는 약한 영역을 효과적으로 형성하는 보다 얇은 영역을 지닌 유전체 중간층의 두께에 있어서 비-균일성에 의해 악화됨이 밝혀졌다. 이들 보다 얇은 영역은, 유전체 중간층이 부착되는 화합물 반도체 표면의 평편성/조도에 있어서의 비-균일성 및/또는 유전체 중간층에 대한 부착 공정의 결과로서 유전체 층의 두께에 있어서의 비-균일성의 결과일 수 있다. 보다 얇은 영역은 예를 들면, 다이아몬드 분말로 씨딩될 표면을 문지르는 일반적인 방법을 사용하여 다이아몬드 분말을 사용한 씨딩 동안 유전체 중간층에 형성된 깊은 스크래치의 결과일 수 있다. 또한 여전히, 완전한 에칭의 문제는 또한 유전체 층 위에 형성되는 다이아몬드 물질의 완전한 코팅 전에 유전 층의 노출된 영역을 과도하게 에칭하는 조기 성장 단계 다이아몬드 합성 조건을 사용함에 의해 악화된다. 이들 문제가 완화되는 경우, 이후에 유전체 층은 완전한 에칭 및 CVD 다이아몬드 성장 동안 기저 화합물 반도체 물질의 손상없이 두께에 있어 유의적으로 감소될 수 있다. 이는 상부의 유전체 중간층의 부착 전 화합물 반도체 표면의 조심스러운 평탄화; 고 평탄도를 제공하기 위한 유전체 중간층 공정의 조심스러운 조절, 저 조도의 유전체 중간층 표면 및 균일한 유전체 중간층 두께; 고 평탄도를 형성하기 위한 유전체 중간층의 임의의 추가의 표면 가공, 저 조도 유전체 중간층 표면 및 균일한 유전체 중간층 두께; 기계적 다이아몬드 분말 씨딩 기술보다는 바이어스 향상된 핵형성(bias enhanced nucleation)을 사용하지 않기 위한 선택을 포함하는 유전체 층에서 깊은 스크래치를 형성하지 않으면서 다이아몬드 분말로 유전체 층을 씨딩하기 위한 소프트-씨딩 방법의 사용; 및 예를 들면 초기 단계의 다이아몬드 성장 동안에 CVD 합성 대기내로 충분한 탄소 함유 가스를 도입하여, 결합 층의 어떠한 영역도 화합물 반도체 층에 완전히 에칭되기 전에 결합 층이 다결정성 CVD 다이아몬드내에 완전히 코팅되도록 함으로써 화합물 반도체 층내로의 결합 층의 완전한 에칭을 방지하기 위한 CVD 다이아몬드 성장의 초기 단계에서 조절된 CVD 다이아몬드 부착 조건에 의해 달성될 수 있다.
상술한 접근방법은 몇가지 장점을 갖는다: (i) 다이아몬드-반도체 경계면에서 결합 층은 얇게 제조되어 열 경계 저항(열 경계 저항)을 감소시키고 반도체 장치의 열 특성을 향상시킬 수 있다; (ii) 반도체 장치 구조물을 거친 열 경계 저항의 균일성이 증진되므로 고 전력 반도체 응용에서 장치 구조물의 성능에 있어서의 비-균일성을 완화시킨다; 및 (iii) 반도체 물질 은 상부의 CVD 다이아몬드 성장 동안 손상되지 않으므로 이는 고 전력 반도체 응용에 적합한 우수한 전자 특성을 보유한다.
상기 측면에서,
화합물 반도체 물질의 층; 및
다결정성 CVD 다이아몬드 물질의 층을 포함하는 반도체 장치 구조물이 제공되며,
여기서 다결정성 CVD 다이아몬드 물질의 층은, 두께가 25nm 미만이고 두께 변화가 15nm 이하인 결합 층을 통해 화합물 반도체 물질의 층에 결합하며,
여기서 화합물 반도체 물질의 층과 다결정성 CVD 다이아몬드 물질의 층 사이의 경계면에서 일시적인 열반사율에 의해 측정된 유효 열 경계 저항(TBReff)이 반도체 장치 구조물을 따라 측정된 12 m2K/GW 이하의 변화를 갖는 25 m2K/GW 미만이며,
여기서 화합물 반도체 물질의 층은, 다음 특성들 중의 하나 또는 둘 다를 갖는다:
적어도 1200 cm2V-1s-1의 전하 이동성(charge mobility); 및
700 Ω/스퀘어(square) 이하의 시트 저항(sheet resistance).
본 발명의 구현예는 손상되지 않은 화합물 반도체 층과 함께 초-저 및 균일한 열 장벽 저항(thermal barrier resistance)을 갖는 다이아몬드 대 화합물 반도체(예를 들면, GaN) 경계면을 제공한다. 따라서, 장치 구조물의 열 및 전자 특성은 최적화될 수 있다. 또한, 최종 응용시 전자 성능 요건과 일치하는 고 수율의, 균일한, 저 열 장벽 저항을 제공하는 대상체 관한 이해 및 역량을 세움으로써, 본 발명자들은 화합물 반도체 물질의 전자 성능 특성을 보유하면서도 조절되고 표적화된 초저 및 균일한 열 장벽 저항 값을 달성할 수 있었다. 즉, 고 품질의 단결정 화합물 반도체 기판으로 시작하여 기판 위에 다결정성 CVD 다이아몬드 층을 성장시켜 다이아몬드가 화합물 반도체에 과도하게 손상을 입히지 않으면서 단결정 화합물 반도체와 친밀한 열 접촉하도록 할 수 있다.
본 발명은 또한
화합물 반도체 물질의 층을 포함하는 기판을 제공하는 단계;
상기 기판의 표면 위에 두께가 25nm 미만이고 두께 변화가 15nm 이하인 결합 층을 형성시키는 단계; 및
화학적 증착(CVD) 기술을 사용하여 상기 결합 층 위에 다결정성 CVD 다이아몬드의 층을 성장시키는 단계를 포함하여, 상기 정의한 바와 같은 반도체 장치 구조물을 제작하는 방법을 제공한다. 표면 제조, 씨딩, 및 초기 단계 CVD 다이아몬드 성장은 예를 들면, 충분한 탄소 함유 가스를 다이아몬드 성장의 초기 단계 동안 CVD 합성 대기 속으로 도입시켜 결합 층이 화합물 반도체 층으로 완전히 에칭될 수 있도록 함을 포함하여, 화합물 반도체 층내로 결합 층의 완전한 에칭을 방지하도록 조절된다. 결합 층을 형성하는 단계는 화합물 반도체 층을 평탄화하는 단계, 결합 층을 부착시키는 단계, 임의로 결합 층을 추가로 평탄화하는 단계, 및 이후에 결합 층을 다이아몬드 분말로 씨딩하는 단계를 포함할 수 있으며, 여기서 당해 씨딩은 깊은 스크래치가 결합 층내로 도입됨으로써 엄격한 두께 변화 요건을 충족시킬 수 있도록 조절된다.
본 발명을 보다 잘 이해하고 이것이 효과적으로 수행될 수 있는 방법을 입증하기 위하여, 본 발명의 구현예들을 이제 첨부한 도면을 참조로 예시적인 방법으로서만 설명할 것이며, 여기서:
도 1은 화합물 반도체 물질의 층과 다결정성 CVD 다이아몬드 물질의 층 사이의 경계면에서 효과적인 열 경계 저항(TBReff)을 측정하는데 사용된 일시적인 열반사율 측정 설정의 개략도를 나타낸다;
도 2는 532nm의 프로브 레이저 파장(probe laser wavelength)에서 반사율 변화와 표면 온도 조절 사이의 선형 근사식(linear approximation)의 유효성을 입증하는, 다이아몬드 웨이퍼 상의 GaN의 반사율 스펙트럼을 나타낸다;
도 3은 유전체 씨딩 층의 두께가 상이한 다이아몬드 웨이퍼 상의 GaN의 표준화된 일시적인 반사율을 나타낸다 - 2개의 다이아몬드 성장 방법이 사용되었다: 고온 필라멘트(HF) CVD; 및 극초단파(MW) 플라즈마 CVD(삽도는 샘플 층 구조물의 개략도를 나타낸다);
도 4는 유전체 씨딩 층 두께의 함수로서 GaN/다이아몬드 경계면의 TBReff를 나타낸다 - 상응하는 트랜지스터 피크 채널 온도 상승은 우측 세로축에 나타낸다;
도 5는 35nm의 유전체 중간층을 지닌 GaN/다이아몬드 경계면의 횡단면을 나타내며 소프트 씨딩의 사용 및 조절된 초기 단계 다이아몬드 성장이, 다이아몬드 성장에 의해 손상받은 단지 대략 12nm의 유전체 층을 생성함을 나타내고 - 이는 상기 유전체 중간층이 CVD 다이아몬드 성장 동안 GaN에 대해 완전한 에칭없이 유의적으로 얇아질 수 있음을 나타낸다;
도 6은 정돈된 초-나노-결정성 다이아몬드 중간층이 계면 공극(interfacial void)이 없이 제공 가능함을 확인할 수 있는 방법으로 선택된 투과 전자 현미경(Transmission Electron Micrograph: TEM) 단면도를 나타낸다.
도 7은 화합물 반도체 물질의 층, 매우 얇은 결합 층, 및 다결정성 CVD 다이아몬드 물질의 층을 포함하는 3개 층 구조물의 개략도를 나타낸다.
본 발명의 구현예에 따라서 다이아몬드 상의 저 열 경계 저항 GaN 생성물을 성취하기 위한 방법론을 기술하기에 앞서, 이러한 생성물의 열 경계 저항을 측정(probing)하기 위한 새로운 측정 기술의 설명이 하기 제공된다.
측정 기술은 GaN-온-다이아몬드 TBReff를 특성화하는 일시적인 열반사율 방법을 포함한다. 이러한 완전한 무접촉 기술은 어떠한 추가의 부착도 필요로 하지 않으며 장치 제작 전에 성장한 상태의 웨이퍼에 사용될 수 있다. 웨이퍼 열 저항의 신속한 평가는 다이아몬드 웨이퍼 상의 GaN 제작자들이 트랜지스터 열 성능을 증진시키기 위한 성장 조건을 개선할 수 있도록 한다.
나노초 열반사율 기법(nanosecond transient thermoreflectance method)은 레이저 기반의 펌프-프로브 기술(laser-based pump-probe technique)이다[J. W. Pomeroy et al, IEEE Electron Device Lett. 35(10), 1007 (2014)]. GaN 밴드갭(bandgap)을 초과하는 10ns, 355nm 펄스 레이저(Nd:YAG의 제3 고조파)를 펌프 빔으로 사용하여 AlGaN/GaN 표면을 충동적으로 가열한다. 이러한 온도 상승은 선형적으로 온도 의존성인 표면 반사율에 있어서의 변화를 유도한다. 532nm CW 레이저(Nd:YAG의 제2 고조파)를 프로브 빔(probe beam)으로서 사용하여 시간축(time domain)내 이러한 반사율(및 따라서 온도) 변화를 모니터링한다. 표면 온도는 GaN 층 및 다이아몬드 기판으로의 열 확산으로 인하여 안정화되며, 이러한 방식으로 TBReff를 포함하는 열 특성은 온도 과도현상(temperature transient)으로부터 제외될 수 있다. 2개의 레이저 빔은 편리한 웨이퍼 맵핑을 위해 표준 현미경으로 동축 정열된다. 증폭된 규소 광검출기(silicon photodetector)를 사용하여 샘플 표면으로부터 반사된 프로브 레이저(probe laser)의 강도를 기록한다. 실험적 설정의 개요는 도 1에 나타낸다.
특정의 조건 하에서, 조사 레이저 파장이 최대 또는 최소의 총 반사율 스펙트럼 부근에 있는 경우 부분적인 응집성 내부 반사(coherent internal reflection)로 인하여, 반사율 변화는 표면 온도 조정에 비례하지 않을 수 있다. 여기서 선택된 프로브 레이저 파장(532nm)은 이들 "비선형" 영역에 속하지 않으며, 이는 도 2에 나타낸다. 60℃의 온도 상승은 GaN 반사율의 파장[N. A. Sanford et al, J. Appl. Phys. 94(5), 2980 (2003)] 및 온도[N. Watanabe, et al, J. Appl. Phys. 104(10), 106101 (2008)] 독립성을 사용하여 계산된, 반사율에 대한 파장에 있어서 10nm 이동과 동일하다. 이들 측정에서, 최대 온도 조정은 60℃ 미만이며, 이 범위내에서, 반사율 변화와 표면 온도 상승 사이의 선형 근사치가 유효하다. 더욱이, 동일한 열반사율이 확보되지 않음은 빔 분할기의 존재 및 부재하에 웨이퍼에서 수득되었으며[J. W. Pomeroy et al., IEEE Electron Device Lett. 35(10), 1007 (2014)], 상기 반응은 실제로 표면 온도로부터 기원함을 입증한다.
도 3은 각각 28nm 내지 100nm의 유전체 씨딩 층의 공칭 두께, 및 열 필라멘트(HF) CVD 또는 극초단파(MW) 플라즈마 CVD에 의해 성장한 다이아몬드 기판을 갖는, 일련의 다이아몬드 웨이퍼 상의 GaN의 시간-분할된 표준화된 반사율 변화를 나타낸다. 일시적으로 보다 빠른 특성변화(및 따라서 표면 온도)는, 열이 다이아몬드 기판으로 보다 효율적으로 확산함에 따라 보다 낮은 TBReff를 나타낸다. 이러한 측정은, GaN/다이아몬드 경계면이 우세한 열 장벽이므로 TBReff에 대해 가장 민감하다. 그러나, 다이아몬드 기판의 효과는 도 3에서 긴 시간규모에서 관찰되는 바와 같이 온도 과도현상에 기여한다. 500ns를 초과하는 상기 과도현상의 분리는, 불투명한 HF 다이아몬드가 반투명한 MW 다이아몬드보다 더 작은 열 전도성을 가짐을 암시한다.
측정된 과도현상은 한정 부품 열 모델을 사용하여 적응되었으며 추출된 TBReff는 도 4에서 유전체 중간층 두께의 함수로서 플롯팅된다. TBReff는 유전체 층 두께와 대략 선형 관계를 따르며; 편차는 웨이퍼 대 웨이퍼로 변하는 다이아몬드 핵형성 표면의 기여에 기인하는 경향이 있다. 다중-핑거 트랜지스터 열 모델(multi-finger transistor thermal model)[J. W. Pomeroy et al., IEEE Electron Device Lett. 35(10), 1007 (2014)]을 사용하여, 각각의 TBReff에 상응하는 피크 채널 온도 상승을 계산하고 우측 세로축에 나타낸다. 이는 장치 열 저항을 낮추기 위하여 TBReff를 감소시키는 중요성을 강조한다. 50m2K/GW로부터 12m2K/GW로 TBReff를 감소시킴으로써, 트랜지스터 채널 온도 상승을 30%까지 감소시킬 수 있다. 그러나, 표준 다이아몬드 씨딩 기술을 사용하여, 두께가 약 35nm인 유전체 중간층이 상부의 CVD 다이아몬드 성장 동안 GaN 기판을 보호하는데 요구됨이 밝혀졌다. 도 4로부터 알 수 있는 바와 같이, 이는 약 20 내지 25m2K/GW의 효과적인 열 경계 저항에 대해 보다 낮은 한계를 생성한다.
상기 측면에서, 본 발명자들은 화합물 반도체 기판과 상부의 다결정성 CVD 다이아몬드 층 성장 사이의 보다 우수한 경계면을 제공하는 상이한 방법을 연구하여 왔다. 발명의 요약 단락에서 기술한 바와 같이, 유전체 중간층에서 다결정성 CVD 다이아몬드 성장의 초기 단계에서, 유전체 중간층은 다이아몬드로 코팅되지 않은(즉, 유전체 중간층 위에 형성되는 다이아몬드의 완전한 코팅 전에) 영역에서 다이아몬드 CVD 합성 대기의 수소 플라즈마에 의해 에칭 제거된다. 유전체 층의 영역이 기저 화합물 반도체 층으로 완전히 에칭되는 경우, 이는 이후에 화합물 반도체 층을 손상시키고 고 전력 반도체 장치 응용을 위해 필수적인 층의 전자 특성에 불리하게 영향을 미친다. 그러나, 유전체 중간층의 미세구조물을 조사하고 이것이 상이한 씨딩 기술 및 CVD 다이아몬드 성장 조건의 사용에 의해 어떻게 영향을 받는지에 의해, 본 발명에 이르러, 유전체 중간층의 완전한 에칭 문제는 완전히 에칭되는 경향이 있는 약한 영역을 효과적으로 형성하는 보다 얇은 영역을 지닌 유전체 중간층의 두께에서의 비-균일성에 의해 악화됨이 밝혀졌다. 이들 보다 얇은 영역은, 유전체 중간층이 부착된 화합물 반도체 표면의 평편도/조도에 있어서의 비-균일성 및/또는 유전체 중간층에 대한 부착 공정의 결과로서 유전층의 두께에 있어서의 비-불균일성의 결과일 수 있다. 보다 얇은 영역은 예를 들면, 다이아몬드 분말로 씨딩될 표면을 문지르는 일반적인 방법을 사용하여, 다이아몬드 분말로 씨딩하는 동안 유전체 중간층에 형성된 깊은 스크래치의 결과일 수 있는 것으로 밝혀졌다. 여전히 또한, 완전한 에칭의 문제는 또한 유전체 층 위에 형성되는 다이아몬드 물질의 완전한 코팅 전에 유전체 층의 노출된 영역을 과도하게 에칭하는 조기 성장 단계 다이아몬드 합성 조건을 사용함으로써 악화된다.
따라서, 이들 문제가 완화되는 경우, 유전체 층이 이후에 상부의 CVD 다이아몬드 성장 동안 완전한 에칭 및 기저 화합물 반도체 물질의 손상없이 두께에 있어서 유의적으로 감소될 수 있음이 확인되었다. 이는 다음을 포함하는 기술의 조합을 사용함으로써 달성될 수 있다:
1. 예를 들면, 실질적으로 표면으로서 돌출하는 결합이 없는 평편한, 저 조도, 저 손상 표면을 제공하기 위한 표면 폴리싱 기술(surface polishing technique) 및/또는 에칭 기술을 포함할 수 있는 상부의 유전체 중간층의 부착 전에 화합물 반도체 표면의 조심스러운 평탄화;
2. 고 평편성, 저 조도 유전체 중간층 표면 및 낮고 균일한 유전체 중간층 두께를 제공하기 위한 유전체 중간층 공정의 조심스러운 조절;
3. 고 평탄성, 저 조도 유전체 중간층 표면 및 낮고 균일한 유전체 중간층 두께를 형성하기 위한 유전체 중간층의 임의의 추가 표면 가공;
4. 기계적 다이아몬드 분말 씨딩 기술보다는 바이어스 증가 핵형성을 사용하기 위한 선택을 포함하는 유전체 층내에 깊은 스크래치를 형성하지 않으면서 다이아몬드 분말로 유전체 층을 씨딩하기 위한 씨딩 방법의 사용; 및
5. 예를 들면, 충분한 탄소 함유 가스를 다이아몬드 성장의 초기 단계 동안에 CVD 합성 대기내로 도입하여, 결합 층이 결합 층의 어느 영역도 화합물 반도체 층으로 완전히 에칭되기 전에 다결정성 CVD 다이아몬드내에서 완전히 코팅되도록 함으로써 화합물 반도체 층으로 결합 층이 완전히 에칭되는 것을 방지하기 위한 CVD 다이아몬드 성장의 초기 단계에서 조절된 CVD 다이아몬드 부착 조건.
본 발명의 구현예는 다음 특징의 조합을 이용할 수 있다:
- 제조된 표면(저 조도 / 저 손상 / 저 결함 밀도)
- 나노미터 정확성을 지닌 조절되고 측정가능한 중간층 부착 공정
- 중간층 및 후속적인 CVD 다이아몬드 성장과 일치하는 씨딩 공정.
이는 예를 들면:
o 나노 씨딩(초음파)
o 나노 씨딩(전기화학적)
o 씨딩 없음, 예를 들면, 바이어스-증가 핵형성은 보다 표준의 전-합성 씨딩 공정에 대한 대안을 제공한다.
o 전술한 표면 제조, 중간층 부착, 및 직경이 적어도 50mm, 75mm, 100mm, 또는 140mm인 웨이퍼에 걸친 씨딩의 균일성
- 앞서의 단계와 일치하는 다이아몬드 성장에 대한 이행 및 표적화된 열 장벽 저항. 이러한 이행의 실현가능성은 예를 들면:
o 압력/전력 램프
o 탄소 종(carbon species)이 도입되는 시기 및 방법(예를 들면, CH4가 도입되는 기판 온도에서)
o 탄소 대 수소(C:H) 농도 비
o 직경이 적어도 50mm, 75mm, 100mm, 또는 140mm인 웨이퍼에 걸친 전술한 CVD 다이아몬드 성장 매개변수의 균일성.
필수적으로, 이는 최초로 GaN/중간층/다이아몬드 생성물이 낮고 조절되고 표적화된 TBR로 생산되어졌다는 이러한 "이해"를 통한다.
하나의 시도에서 화합물 반도체 층(예를 들면, GaN/AlGaN 에피레이어)을 에칭하여 평편한, 저 조도, 저 결함 표면을 제공한다. 이후에, 비정질 유전체(예를 들면, SiN)의 보호성인 매우 얇은 층을 표면에 증착시킨다. 씨딩은 한자리수 g/cm2로 측정된 압력을 지닌 보풀이 없는 천을 사용하여 적용된 미세한 다이아몬드 격자를 사용하여 수행할 수 있다. 이는 100의 g/cm2로 측정된 압력을 사용하는 정상의 씨딩 시도와는 대조적이다. 보다 낮은 적용압력에 대해 보정하기 위하여, 소프트-씨딩 공정을 보다 표준인 씨딩 시도에 대해 연장된 기간, 예를 들면, 표준 씨딩 공정의 약 2배 더 긴 기간 동안 수행할 수 있다.
씨딩 공정의 하나의 중요한 특징은 또한 보다 깊은 그루빙(grooving) 및/또는 결합 층의 물질의 대량의 제거없이 매우 얇은 결합 층에서 단지 매우 미세한 스크래치를 형성하는 것이다. 표준 씨딩은 미세 스크래치를 제공할 수 있지만 일반적으로 또한 결합 층으로부터 대량의 물질의 유입의 확률을 낮춘다. 대량의 물질이 매우 얇은 결합 층(ultra-thin bonding layer)으로부터 제거되는 경우, 이후에 기저 화합물 반도체의 부위가 노출되거나 초기 단계 다이아몬드 성장 동안 노출된다. 실제로, 많은 영역의 결함없이 미세한 스크래치를 달성하기 위하여, 씨딩 공정 동안 매우 약한 압력만을 적용하여야 한다. 한가지 방법은 표준 기계적 핸드 씨딩과 유사하지만 씨딩 천에 압력이 거의 전달되지 않도록 한다.
자동화된 기계적 씨딩 방법을 달리 이용할 수 있으며, 여기서 부드러운 브러쉬를 사용하여 매우 얇은 결합 층을 씨딩한다. 표면의 충분한 스크래칭은 유의적인 양의 물질이 매우 얇은 결합 층으로부터 제거되는 매우 많은 스크래치 및/또는 깊은 스크래치를 부여하지 않고 다이아몬드 성장의 효과적인 씨딩을 달성하여야 한다.
유리하게는, 이러한 제조된 기판에서 CVD 다이아몬드 성장은 큰 면적의 웨이퍼에 걸쳐 고도로 조절가능하고 균일한 CVD 다이아몬드 성장 조건을 제공하도록 조정된 CVD 반응기 기술을 사용하여 수행된다. 예를 들면, WO2012/084661, WO2012/084657, WO2012/084658, WO2012/084659, WO2012/084655, WO2012/084661, 및 WO2012/084656는 고도로 조절가능하고 극초단파 전력, 전기장 프로파일, 가스 유동, 및 큰 면적 웨이퍼에 걸친 기판 온도와 같은 합성 매개변수의 조율가능한 조절을 포함한 큰 부위 웨이퍼에 걸친 매우 균일한 CVD 다이아몬드 성장 조건을 제공할 수 있는 극초단파 플라즈마 CVD 다이아몬드 반응기 기술을 기술하고 있다. 이는, 제조된 기판이 초기 단계의 CVD 다이아몬드 성장에서 유의적으로 상이한 속도로 에칭되지 않고 결합 층 자체가 매우 균일한 두께를 가지는 한 결합 층의 두께가 최소로 감소되도록 하는 것을 보증한다.
상술한 시도는 수개의 장점을 갖는다: (i) 다이아몬드-반도체 경계면에서 결합 층은 보다 얇아지므로 열 경계 저항이 감소하고 반도체 장치의 열 특성이 개선될 수 있다; (ii) 반도체 장치 구조물에 따른 열 경계 저항의 균일성이 개선됨으로써 고 전력 반도체 응용시 장치 구조물의 성능에 있어서의 비-균일성을 완화시킨다; 및 (iii) 반도체 물질은 CVD 다이아몬드 성장 동안 손상되지 않으므로 이는 고 전력 반도체 응용에 적합한 우수한 전자 특성을 보유한다.
상기 측면에서, 다음을 포함하는 반도체 장치 구조물이 제공된다:
화합물 반도체 물질의 층; 및
다결정성 CVD 다이아몬드 물질의 층,
여기서 다결정성 CVD 다이아몬드 물질의 층은 두께가 25nm 미만이고 두께 변화가 15nm 이하인 결합 층을 통해 화합물 반도체 물질의 층에 결합하고,
여기서 화합물 반도체 물질의 층과 다결정성 CVD 다이아몬드 물질의 층 사이의 경계면에서 일시적인 열반사율에 의해 측정된 유효 열 경계 저항(TBReff)은 반도체 장치 구조물을 통해 측정된 변화가 12m2K/GW 이하인 25m2K/GW 미만이며,
여기서 화합물 반도체 물질의 층은 다음 특성들 중 하나 또는 둘 다를 갖는다:
적어도 1200cm2V-1s-1의 전하 이동성; 및
700Ω/스퀘어 이하의 시트 저항.
본 발명의 구현예는 이들 사이에 배치된 매우 얇은 결합 층을 지니고 화합물 반도체를 손상시키지 않는 다이아몬드-대-화합물 반도체(예를 들면, GaN) 경계면을 제공하는 것이다. 따라서, 장치 구조물의 열 및 전자 특성 둘 다는 최적화될 수 있다. 예를 들면, 유효 열 경계 저항(TBReff)는 20m2K/GW, 15m2K/GW, 12m2K/GW, 10m2K/GW, 8m2K/GW, 또는 6m2K/GW 이하로 감소될 수 있다. 또한, 화합물 반도체의 전자 이동도 특성은 적어도 1200cm2V-1s- 1, 1400cm2V-1s-1, 또는 1600cm2V-1s-1의 전하 이동성; 700Ω/스퀘어, 600Ω/스퀘어, 또는 500Ω/스퀘어의 이하의 시트 저항; 10- 5amps 또는 10-6 amps 이하의 누전; 및/또는 적어도 5W/mm 또는 6W/mm의 최대 전력을 제공하기 위해 보유될 수 있다.
도 5는 35nm의 유전체 중간층을 지닌 GaN/다이아몬드 경계면의 단면도를 나타낸다. 잘 조절된 유전체 중간층 부착 공정을 사용하고, 소프트 씨딩 기술을 사용하며, 유전체 층의 에칭을 감소시키기 위한 조절된 초기 단계 다이아몬드 성장을 사용하여, 화합물 반도체의 표면을 조심스럽게 평탄화함으로써, 유전체 중간층의 단지 12nm 두께의 부위가 상부의 CVD 다이아몬드 성장에 의해 영향받아 왔다. 따라서, 당해 실시예에서 유전체 중간층은 CVD 다이아몬드 성장 동안 GaN 물질에 대한 완전한 에칭을 여전히 피하면서 대략 12nm의 두께로 감소시킬 수 있음이 명확하다. 즉, 결합 층의 두께는 예를 들면, 20nm, 15nm, 또는 13nm 미만일 수 있다. 이용되는 특수 물질 및 조건에 따라서, 결합 층의 두께는 기저 GaN을 보호하기에 충분한 두께의 결합 층을 제공하기 위해 적어도 5nm, 8nm, 10nm, 또는 12nm일 수 있다.
또한, 본원에 기술된 바와 같은 방법론을 사용하여 화합물 반도체와 다이아몬드 층 사이의 경계면의 균일성이 개선됨이 명백하다. 예를 들면, 결합 층은 두께 변화가 12nm, 10nm, 8nm, 또는 5nm 이하일 수 있다. 이는, 유효 열 경계 저항(TBReff)이 10m2K/GW, 8m2K/GW, 6m2K/GW, 또는 4m2K/GW 이하까지 감소될 수 있는 보다 균일한 열 성능 특성을 생성한다. 또한, 이들 매개변수는 직경이 적어도 50mm, 80mm, 100mm, 120mm, 또는 140mm인 큰 면적 웨이퍼에 걸쳐 달성될 수 있다.
결합 층은 비정질 또는 다결정성 물질로 형성될 수 있다. 결합 층 물질의 예는 탄화규소, 이산화규소, 규소, 질화규소, 질화알루미늄, 산화마그네슘, 질화붕소 또는 산화베릴륨을 포함한다. 또한, 본 발명자들은 결합 층이 나노결정성 다이아몬드로 형성될 수 있음을 발견하였다. 이러한 대안의 시도에서, 나노 및/또는 초-나노결정성 다이아몬드의 음파 및/또는 전기화학적 증착을 사용하여 두께가 조절된 실질적으로 공극이 없는 다이아몬드 핵형성 층을 형성한다. 이러한 시도는 다이아몬드 물질과 화합물 반도체 물질 사이에 추가의 유전체 중간층을 포함하지 않으므로 화합물 반도체 웨이퍼를 고온에 적용시키고 수율 및/또는 비용에 영향을 미칠 수 있는 추가의 세라믹 부착 단계에 대한 요건을 피한다. 또한, 추가의 유전체 중간층을 제거함으로써 이는 다이아몬드 물질과 화합물 반도체 물질 사이의 유효 열 경계 저항을 최소 3m2K/GW의 이론치로 추가로 감소시킬 기회를 얻는다. 또한, 이들 시도들의 조합을 사용하여 나노결정성 다이아몬드 씨드 층과의 조합시 얇은 유전체 층을 제공할 수 있음이 예상된다.
또한, 탄소 형성 물질, 예를 들면, 규소 또는 규소계 화합물을 결합 층에서 이용하는 경우, CVD 다이아몬드 성장의 초기 단계 동안 결합층의 실질적인 부위, 예를 들어, 50부피%, 75부피%, 또는 90부피% 이상을 탄화규소와 같은 카바이드 물질로 전환시킬 수 있다. 이 경우에, 결합 층의 균일성 및 CVD 다이아몬드 합성 공정은 기저 화합물 반도체에 대한 완전한 에칭없이 결합 층의 조절된 전환을 허용한다.
CVD 다이아몬드 성장 동안 유효한 보호 장벽로서 기능하여 기저 화합물 반도체가 과도하게 손상되지 않도록 또한 보증하면서, 요구되는 유효 열 경계 저항(TBReff)을 달성하기 위해 선택된 입자 크기, 부착 시간, 및 음파력과 함께 나노-결정성 다이아몬드 분말의 콜로이드성 현탁액 및 음파력의 응용을 사용하여 씨드 층을 형성시킬 수 있음이 또한 밝혀졌다. 대안은 전기화학적 방법을 사용하는 것이며, 여기서 다이아몬드/웨이퍼 상대 전위를 조절하여 균일 및 등각 부착을 수득한다. 또한 여전히, 이러한 씨드 층은 화합물 반도체 기판에 대한 CVD 다이아몬드 층의 접착을 방해하지 않음이 놀랍게도 밝혀졌다.
콜로이드성 현탁액, 나노결정성 다이아몬드 분말을 포함하는 씨딩을 위한 기술, 및 음파력 또는 전기화학적 부착의 응용은 고 핵형성 밀도 다이아몬드의 씨딩 및 성장을 위해 이전에 기술되어 왔지만, 다이아몬드-화합물 반도체의 열 장벽 저항을 증진시키기 위한 이러한 방법의 영향 및 특성은 앞서 입증되지 않아 왔다. 본 발명자들은 반도체 기판에 분산된 씨드 스택(seed stack)의 두께 및 밀도, 및 앞서 달성된 결과를 능가하는 이러한 스택의 형성과 관련된 TBR의 후속적인 조절을 조절하도록 하는 화합물 반도체 기판의 코팅 방법론을 고안하였다. 예를 들면, 시간, 음파력, 및 씨딩 매질을 조절함으로써, 본 발명자들은 GaN과 다이아몬드 사이의 이러한 층의 존재와 관련된 TBR을 최적화시키는 이러한 방법에서 스택의 두께 및 분산 밀도의 조절을 입증하여 왔다. 특히, 유전체 중간층을 핵형성을 위한 두껍 고 열적으로 전도성인 초-나노 및/또는 나노결정성 다이아몬드 코팅으로 교체함으로써, 본 발명자들은 2개의 열 경계면 및 1개의 열적으로 챌린지된 핵형성/보호 층을 제거하였다.
도 6은 식별가능한 다이아몬드 씨드를 지니고 경계면 공극이 없는 잘-정의되고, 정렬된 나노결정성 다이아몬드 경계면을 나타내는 초-나노결정성 씨드 층의 투과 전자 현미경(TEM) 단면도를 나타낸다. 나노결정성 다이아몬드의 층은 투과 전자 현미경 영상을 사용하여 측정된 공극의 용적 분획이 10%, 8%, 6%, 또는 4% 이하일 수 있다. 또한, 또는 추가로, 나노결정성 다이아몬드의 층은 적어도 200nm x 100nm의 면적을 포함하는 대표적인 샘플에서 12nm, 10nm, 또는 5nm 이상의 두께를 갖는 공극을 가지지 않을 수 있다. 바람직하게는, 나노결정성 다이아몬드의 층은 적어도 200nm x 100nm의 면적을 포함하는 대표적인 샘플에서 투과 전자 현미경 영상에서 구별할 수 있는 가시적인 공극을 가지지 않는다.
상기 기술한 씨드 층은, 다결정성 CVD 다이아몬드 물질이 유전체 중간층에 대한 요건없이 화합물 반도체 기판 상에 직접 부착되도록 할 수 있다. 씨드 층은, 평균 입자 크기가 15nm 또는 10nm 이하 및/또는 1nm 이상인 나노 결정성 다이아몬드 분말을 사용하여 형성시킬 수 있다. 씨딩 단계에서 사용된 나노결정성 다이아몬드 분말의 D90 입자 크기는 40nm, 30nm, 또는 20nm 이하일 수 있다. 또한, 씨드 층은 나노결정성 다이아몬드 분말의 콜로이드성 현탁액을 사용하여 형성시킬 수 있고, 부착 시간 및 음파력과 같은 부착 매개변수를 조절하여 필요한 유효 열 경계 저항 (TBReff)을 달성할 수 있다. 화합물 반도체 기판을 제조하기 위한 한 가지 방법은 규소 웨이퍼 상의 GaN을 캐리어 규소 웨이퍼에 결합시킨 후 규소 기판을 에칭 제거하여 결합된 GaN 층과의 결합에서 떨어지도록 하는 것이다. 규소 기판을 제거한 후 GaN 물질의 배면이 노출된다. 노출된 표면을 이후에 알코올 용액 속의 나노다이아몬드 씨드를 갖는 탱크 속에 침지시키고 전체 탱크를 10분의 기간 동안 초음파적으로 씨딩한다. 씨드 층의 두께의 조절은 정확한 씨딩 시간을 조절하여 달성한다. 이러한 정확한 시간은 입자의 밀도 및 크기에 의존한다. 이후에, 화합물 반도체 기판을 탱크로부터 제거하고 회전 건조시켜 불량하게 부착된 씨드를 제거한다. 이후 웨이퍼는, 알코올 건조시킨 후 다이아몬드 부착을 위해 준비된다.
본 발명은 광범위한 화합물 반도체에 응용될 수 있지만, 특정의 구현예에 따라서 화합물 반도체 물질의 층은 III 내지 V족 화합물 반도체 물질, 예를 들면, 질화갈륨을 포함한다. 결합 층 위에서 성장한 다결정성 CVD 다이아몬드 물질의 층은 두께가 적어도 5 마이크로미터, 10 마이크로미터, 20 마이크로미터, 30 마이크로미터, 50 마이크로미터, 80 마이크로미터, 100 마이크로미터, 200 마이크로미터, 300 마이크로미터, 또는 500 마이크로미터일 수 있다. 결합 층에 성장된 상부의 다결정성 CVD 다이아몬드 물질은 바람직하게는 마이크론 규모의 그레인을 포함하며(즉, 다결정성 CVD 다이아몬드 물질의 층은 1 마이크론을 초과하는 크기를 갖는 그레인을 포함한다), 이러한 유형의 다결정성 CVD 다이아몬드 물질은 가열 필라멘트 다결정성 CVD 다이아몬드 및/또는 나노-다결정성 CVD 다이아몬드보다 높은 열 전도성을 가지므로, 바람직하게는 극초단파 플라즈마 CVD 다이아몬드 물질이다.
도 7은 화합물 반도체 물질의 층(70), 매우-얇고 균일한 결합 층(72), 및 다결정성 CVD 다이아몬드 물질의 층(74)을 포함하는 3개 층 구조물의 개략도를 나타낸다.
본 발명은 구현예들을 참조로 특수하게 나타내고 기술하였지만, 당해 분야에서 통상의 지식을 가진 자라면 첨부된 청구범위에 의해 정의된 본 발명의 영역으로부터 벗어남이 없이 형태 및 세부사항에 있어서 다양한 변화가 이루어질 수 있음을 이해할 것이다.

Claims (22)

  1. 단결정 화합물 반도체 물질의 층; 및
    다결정성 CVD 다이아몬드 물질의 층;을 포함하되,
    상기 다결정성 CVD 다이아몬드 물질의 층은, 두께가 25nm 미만이고 두께 변화가 15nm 이하인 결합 층을 통해 단결정 화합물 반도체 물질의 층에 결합하며,
    상기 결합 층은, 상기 단결정 화합물 반도체 물질의 층을 에칭하여 평탄도 및 두께 균일성을 증가시킨 후 상기 단결정 화합물 반도체 물질의 층에 결합된 것이며,
    상기 단결정 화합물 반도체 물질의 층과 다결정성 CVD 다이아몬드 물질의 층 사이의 경계면에서 일시적인 열반사율에 의해 측정된 유효 열 경계 저항(TBReff)이 반도체 장치 구조물을 따라 측정된 12m2K/GW 이하의 변화를 갖는 25m2K/GW 미만이며,
    상기 단결정 화합물 반도체 물질의 층은:
    적어도 1200cm2V-1s-1의 전하 이동도; 및
    700 Ω/스퀘어(square) 이하의 시트 저항(sheet resistance)의 특성 중 하나 또는 두 가지 모두를 갖는 반도체 장치 구조물.
  2. 제1항에 있어서,
    상기 결합 층의 두께가 20nm, 15nm 또는 13nm 미만인 반도체 장치 구조물.
  3. 제1항에 있어서,
    상기 결합 층의 두께가 적어도 5nm, 8nm, 10nm, 또는 12nm인 반도체 장치 구조물.
  4. 제1항에 있어서,
    상기 결합 층의 두께 변화가 12nm, 10nm, 8nm, 또는 5nm 이하인 반도체 장치 구조물.
  5. 제1항에 있어서,
    상기 결합 층이 비정질 또는 다결정성 물질로 형성되는 반도체 장치 구조물.
  6. 제1항에 있어서,
    상기 결합 층이 탄화규소, 규소, 질화규소, 이산화규소, 질화알루미늄, 산화마그네슘, 질화붕소, 또는 산화베릴륨으로 형성되는 반도체 장치 구조물.
  7. 제1항에 있어서,
    상기 결합 층이 나노-결정성 다이아몬드로 형성되는 반도체 장치 구조물.
  8. 제1항에 있어서,
    화합물 반도체 물질의 층과 다결정성 CVD 다이아몬드 물질의 층 사이의 경계면에서 일시적인 열반사율에 의해 측정된 유효 열 경계 저항(TBReff)이 20m2K/GW, 15m2K/GW, 12m2K/GW, 10m2K/GW, 8m2K/GW, 또는 6m2K/GW 이하인 반도체 장치 구조물.
  9. 제1항에 있어서,
    상기 반도체 장치 구조물을 따라 단결정 화합물 반도체 물질의 층과 다결정성 CVD 다이아몬드 물질의 층 사이의 경계면에서 일시적인 열반사율에 의해 측정된 유효 열 경계 저항(TBReff)의 변화가 10m2K/GW, 8m2K/GW, 6m2K/GW, 또는 4m2K/GW 이하인 반도체 장치 구조물.
  10. 제1항에 있어서,
    단결정 화합물 반도체 물질의 층의 전하 이동도가 적어도 1200cm2V-1s-1, 1400cm2V-1s-1, 또는 1600cm2V-1s-1인 반도체 장치 구조물.
  11. 제1항에 있어서,
    단결정 화합물 반도체 물질의 층의 시트 저항이 700 Ω/스퀘어(square), 600 Ω/스퀘어, 또는 500 Ω/스퀘어 이하인 반도체 장치 구조물.
  12. 제1항에 있어서,
    단결정 화합물 반도체 물질의 층이 10-5amps 또는 10-6 amps 이하의 누설전류를 갖는 반도체 장치 구조물.
  13. 제1항에 있어서,
    단결정 화합물 반도체 물질의 층이 적어도 5W/mm 또는 6W/mm의 최대 전력밀도를 갖는 반도체 장치 구조물.
  14. 제1항에 있어서,
    직경이 적어도 50mm, 80mm, 100mm, 120mm, 또는 140mm인 웨이퍼의 형태인 반도체 장치 구조물.
  15. 제1항에 있어서,
    다결정성 CVD 다이아몬드 물질의 상기 층이, 두께가 적어도 5 마이크로미터, 10 마이크로미터, 20 마이크로미터, 30 마이크로미터, 50 마이크로미터, 80 마이크로미터, 100 마이크로미터, 200 마이크로미터, 300 마이크로미터, 또는 500 마이크로미터인 반도체 장치 구조물.
  16. 제1항 내지 제15항 가운데 어느 한 항에 있어서,
    상기 단결정 화합물 반도체 물질의 층이 III 내지 V족 화합물 반도체 물질을 포함하는 반도체 장치 구조물.
  17. 제16항에 있어서,
    상기 III 내지 V족 화합물 반도체 물질이 질화갈륨인 반도체 장치 구조물.
  18. 단결정 화합물 반도체 물질의 층을 포함하는 기판을 제공하는 단계;
    상기 기판의 표면 위에 두께가 25nm 미만이고 두께 변화가 15nm 이하인 결합 층을 형성시키는 단계; 및
    화학적 증착(CVD) 기술을 사용하여 상기 결합 층 위에 다결정성 CVD 다이아몬드의 층을 성장시키는 단계를 포함하여, 청구항 1 내지 청구항 15 가운데 어느 한 항에 따른 반도체 장치 구조물을 제작하는 방법.
  19. 제18항에 있어서,
    상기 결합 층을 형성하는 단계는 상기 결합층을 부착시키는 단계;
    상기 결합 층을 평탄화하는 단계; 및
    이후 상기 결합 층을 다이아몬드 분말로 씨딩하는 단계;를 포함하되,
    상기 씨딩은 깊은 스크래치가 결합 층내로 도입되지 않음으로써 상기 결합 층의 두께 변화가 15nm, 12nm, 10nm, 8nm, 또는 5nm 이하의 두께 변화 요건을 충족시키도록 조절되는 방법.
  20. 제18항에 있어서,
    상기 다결정성 CVD 다이아몬드의 층을 성장시키는 단계가 충분한 탄소를 함유하는 가스를 초기 단계의 다이아몬드 성장 동안 CVD 합성 대기내로 도입함으로써 상기 결합 층의 어떠한 영역도 단결정 화합물 반도체 층에 완전히 에칭되기 전에 상기 결합 층이 다결정성 CVD 다이아몬드 속에 완전히 코팅되는 방법.
  21. 제18항에 있어서,
    상기 단결정 화합물 반도체 물질의 층이 III 내지 V족 화합물 반도체 물질을 포함하는 방법.
  22. 제21항에 있어서,
    상기 III 내지 V족 화합물 반도체 물질이 질화갈륨인 방법.
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