JP6831785B2 - 多結晶シリコンｃｖｄダイヤモンドを含む化合物半導体デバイス構造 - Google Patents

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Description

発明の分野
本発明の特定の実施形態は、化合物半導体と多結晶ＣＶＤダイヤモンドとの間の低熱境界抵抗(thermal boundary resistance)を有する多結晶ＣＶＤダイヤモンドを含む、化合物半導体デバイス構造及び製造方法に関する。本発明の主な用途(application)は、高出力電子デバイス及び光電子デバイスの熱管理である。
発明の背景
半導体デバイス及び回路における熱管理は、いずれの製造可能でコスト効率の高い電子及び光電子製品における重要な設計要素、例えば光生成及び電気信号増幅など、である。効率的な熱設計の目標は、性能（出力(power)及び速度(speed)）及び信頼性を最大化しながら、そのような電子デバイス又は光電子デバイスの動作温度を低下させることである。そのようなデバイスの例は、マイクロ波トランジスタ、発光ダイオード及び半導体レーザである。動作周波数及び電力要件に応じて、これらのデバイスは、従来、ケイ素、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、及び近年では窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及びその他のワイドギャップ(wide-gap)半導体から構成されてきた(made on)。窒化ガリウム材料システムは、特に、（高速動作に必要な）高電子移動度、（高出力に必要な）高破壊電圧、及びＧａＡｓ、ＩｎＰ、又はシリコンよりも大きい熱伝導率を有し、及び従って、高出力用途での使用に有利である、マイクロ波トランジスタを生じさせる。ＧａＮはまた、青色レーザ及び紫外レーザ及び発光ダイオードの製造にも使用される。高温性能にもかかわらず、ＧａＮ電子及び光電子デバイスは、ＧａＮの成長に一般に使用される基板の耐熱性が比較的低いことに起因して、性能が制限される。この欠点は、高出力の(high-power)マイクロ波及びミリ波のトランジスタとアンプで最も顕著である。ここでは、ジャンクション温度が低いことから利益を得ている、低減した冷却要件の低減とより長いデバイス寿命との両方が重要な要求になっている。同様の必要性は、数マイクロメートル幅(wide)のレーザキャビティストライプが、低熱伝導率の材料を介して(through)チップ内に電力を散逸させる(dissipates)、高出力の青色及び紫外レーザにおいて示される。
等方性挙動を考慮する場合、ダイヤモンドは室温において人に知られている最も熱伝導性の物質であることはよく知られている。この理由から、半導体業界は、１９８０年代の化学蒸着による合成ダイヤモンドの商業化以来、改善された熱管理のためにダイヤモンドヒートシンク及びヒートスプレッダを使用してきた。最適な熱管理の目的(objective)は、ダイヤモンドヒートスプレッダ又はダイヤモンド層を、電子デバイス又はオプトエレクトロニクスデバイスの熱源の近くに持っていくことである。これは、薄いチップの上にデバイスを構築し、ダイヤモンドヒートスプレッダの上に搭載すること(mounted)、ダイヤモンド層を有するデバイスをコーティングすること、又はデバイスエピレイヤ（エピタキシャル成長した半導体層）をダイヤモンドに転写すること(transferring)を意味する。
ＧａＮ−ｏｎ−ダイヤモンド技術及び得られるデバイス（米国特許第７，５９５，５０７号に記載）は、ＣＶＤダイヤモンド基板から１ミクロン未満のＧａＮエピレイヤを特徴とする(feature)構造を含む。この技術は、例えば、より一般的な半導体−はんだ(solder)−ダイヤモンドアタッチメントスキームに関連するいずれの熱障壁を最小限に抑えながら、窒化ガリウム（ＧａＮ）及びＧａＮ関連化合物をベースとする電子及びオプトエレクトロニクスデバイスと共に(together with)、最良の熱伝導体（ダイヤモンド）を集めること(bringing together)を可能にする。ＧａＮの固有の高い臨界電界と広いバンドギャップに起因して、ＧａＮデバイスは、高出力ＲＦトランジスタ及び増幅器、パワーマネージメントデバイス（ショットキーダイオード及びスイッチングトランジスタ）などの高出力電気(electrical)及び光電子用途に、並びに高出力青色及び紫外レーザ又は発光ダイオードに好ましい。
ＧａＮは、いくつかの異なる基板： 即ち、サファイア、シリコン、炭化ケイ素、窒化アルミニウム、単結晶ダイヤモンド及びＧａＮ基板、の上に現在(presently)成長させる。ＧａＮ基板を除いて、他のすべての材料は、ＧａＮ及びＡｌＧａＮとは異なる格子定数を有する。天然ダイヤモンドは優れた熱伝導体であるが、その利用可能な領域(area)、高純度の合成ダイヤモンドと比較して(over)低い熱特性、及びコストに起因して、これらの用途には利用できなかった。現在、合成ダイヤモンドは、様々な程度の結晶度で製造されている。化学蒸着（chemical-vapor deposition,ＣＶＤ）によって堆積された多結晶ダイヤモンドは、その熱伝導率が単結晶ダイヤモンドに近く、電気絶縁性(electrical isolation)を提供し、低誘電損失を有し、且つ、透明にすることができるので、半導体産業における使用に好適である。半導体産業用のＣＶＤダイヤモンド基板は、標準的な直径を有する丸いウエハとして形成することができる。ダイヤモンドウエハは、３つの主要な方法(methods)の１つによって化学蒸着によって製造される：
反応物質を解離する(dissociate)エネルギーがマイクロ波源から生じるプラズマエンハンスドダイヤモンドＣＶＤ、
解離ガスのためのエネルギーが高温(hot)フィラメントから生じる熱アシストダイヤモンドＣＶＤ、及び
高ＤＣ電圧を使用してイオンが加速されるプラズマトーチ。
これらのプロセスにおいて、合成ダイヤモンドは、ケイ素、窒化ケイ素、炭化ケイ素及び異なる(different)金属などの非ダイヤモンド(non-diamond)基板の上に成長される。
ＣＶＤダイヤモンド成長プロセスは、ダイヤモンドがその最上部(top)に成長される基板がその中に設けられた真空チャンバ内で行われる。基板は、基板の表面上にダイヤモンドを形成するのに必要な前駆体ガスの分子を解離させるために必要なエネルギー源に暴露される。ダイヤモンドの化学蒸着において必要な前駆体ガスは、水素（Ｈ２）で希釈された炭素源である。典型的な炭素担持(carrying)ガスは、メタン（ＣＨ４）、エタン（Ｃ２Ｈ６）、一酸化炭素（ＣＯ）及びアセチレン（Ｃ２Ｈ２）であり、メタン（ＣＨ４）が最も一般的に使用される。効率的なダイヤモンド析出(deposition)のために必要とされるガスの組み合わせは、水素中に炭素担持ガスの小量(small)（数％の）組成が含まれ、且つ、この反応は、ＣＯ又はＣＯ２などの酸素又は酸素前駆体の添加でアシストされることができる。ガス流レシピを指定する(specifying)最も一般的なパラメータは、炭素担持ガス流と水素ガス流のモル比に関して与えられる。例えば、百分率［ＣＨ４］／［Ｈ２］に関して、［ＣＨ４］及び［Ｈ２］は標準的な立方センチメートル／分（ｓｃｃｍ）で典型的に測定されるモル流量(molar flow rates)である。堆積プロセス中の典型的な基板温度は５５０℃〜１２００℃であり、且つ、堆積速度は通常１時間当たりマイクロメートル（μｍ）で測定される。
非ダイヤモンド基板上の合成ダイヤモンドの成長は、表面準備相と、ホスト（非ダイヤモンド）基板上のダイヤモンド結晶の成長を促進するために条件が調整される核生成相と、を含む。これは、制御され、且つ、再現性のある方法で、表面にダイヤモンドパウダーで散布すること(seeding、シーディング)によって最も一般的に行われる（基板スクラッチング(scratching)にもつながる）。成長相の間に、合成ダイヤモンドの粒度(grain size)が増加し、その結果、合成ダイヤモンド膜は、堆積後に本質的に(inherently)粗い。ダイヤモンドの核生成(nucleation)は、一般に、基板近傍領域において低い（poor）熱伝導率を有する非ダイヤモンドマトリックスに埋め込まれた非常に小さなダイヤモンドドメインから始まる。様々なタイプのシーディングが、様々な基板及びウェハ上の核生成層の機械的、超音波及びメガソニックシーディングを含む先行技術において議論されている。
ＧａＮベースのＨＥＭＴ（high electron mobility transistors,高電子移動度トランジスタ）における高出力密度の増加は、熱管理を非常に重要なものにしている。高熱伝導率のＣＶＤ多結晶ダイヤモンドは、現在の技術水準の(state-of-the-art)のＳｉＣ基板と比較して、デバイス接合部近くで優れた熱除去能力を提供する。最新の(the latest)ＧａＮ−ｏｎ−ダイヤモンドＨＥＭＴは、優れたデバイス特性を示し［Ｄ．Ｃ． Ｄｕｍｋａ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｌｅｔｔ． ４９（２０）， １２９８ （２０１３）］、且つ、４インチのウエハに拡張可能である(scalble)［Ｄ． Ｆｒａｎｃｉｓ ｅｔ ａｌ．， Ｄｉａｍｏｎｄ Ｒｅｌ． Ｍａｔｅｒ． １９（２−３）， ２２９ （２０１０）］。このＧａＮ−ｏｎ−ｄｉａｍｏｎｄ技術は、ケイ素又は炭化ケイ素の上のＭＯＣＶＤ成長したＡｌＧａＮ／ＧａＮエピ層から始まり、且つ、アモルファスであっても多結晶性であってもよい薄い誘電体シーディング層（例えば、アモルファス炭化ケイ素、ケイ素、窒化ケイ素、窒化アルミニウム、酸化マグネシウム、窒化ホウ素、又は酸化ベリリウム）、及びネイティブのＧａＮ成長基板及び遷移(transition)層を除去した後の、露出したＧａＮの上のＣＶＤダイヤモンド、の堆積を含む［Ｄ．Ｃ． Ｄｕｍｋａ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｌｅｔｔ． ４９（２０）， １２９８ （２０１３）； Ｄ． Ｆｒａｎｃｉｓ ｅｔ ａｌ．， Ｄｉａｍｏｎｄ Ｒｅｌ． Ｍａｔｅｒ． １９（２−３）， ２２９ （２０１０）］。誘電体(dielectric)シーディング層は、ダイヤモンド成長の間、ダイヤモンド材料のための核生成層とＧａＮのための保護層の両方の役割を果たす。このように、誘電体シーディング層は、これらの機能を果たすために十分に厚くなければならない。しかしながら、誘電体中間層(interlayer)及びダイヤモンド成長の初期核生成層は、ＧａＮ／ダイヤモンド界面において有効な熱境界抵抗（effective thermal boundary resistance,ＴＢＲｅｆｆ）をもたらす。これはダイヤモンドの完全な熱的利益を制限する主要な熱障壁である［Ｊ． Ｗ． Ｐｏｍｅｒｏｙ ｅｔ ａｌ．， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． １０４（８）， ０８３５１３ （２０１４）］。
今日まで、ＧａＮの上へのダイヤモンドの直接成長は問題があった。これは主に、原子状水素と露出したＧａＮとの反応、及びそれに続くＧａＮ基板の劣化及び還元に起因していた。当業者に知られているこの問題を回避するための典型的な方法は、上述したようにＧａＮの保護層とダイヤモンドの核生成層の両方として働くＧａＮの上に誘電体中間層を成長させることであった。このアプローチはＧａＮ層の保護に成功している一方で、高熱伝導性基板の全熱抵抗及び完全な利益に悪影響を与える複数の(multiple)熱境界を導入していた。加えて、ＧａＮとダイヤモンドとの間の誘電体中間層の必要条件(requirement)は、製造プロセスに追加の表面準備及び堆積ステップを導入し、これらのステップは製造プロセスの複雑さ及び費用を増加させる。
ＧａＮとダイヤモンドとの密接な統合を達成する上で重要な課題は、ＧａＮとダイヤモンドの界面(interface)における様々な層に起因する熱境界抵抗（ＴＢＲ）の低減をバランスすること、核生成層(複数可)への強固な接着のため、シーディングの正しいレベルを達成すること、及び、ＧａＮエピ層構造の電子特性に悪影響を及ぼさないようにその上にＣＶＤダイヤモンドを堆積させるとき、下にあるＧａＮのための十分な保護を提供することにある。本発明者らは、ＧａＮ／ダイヤモンド界面における有効熱境界抵抗（ＴＢＲｅｆｆ）に対する誘電体中間層の(interlayer)厚さの影響(effect)を調べた。本発明者らは、その上のＣＶＤダイヤモンド成長中にＧａＮ基板を保護するために少なくとも約３５ｎｍの厚さの誘電体中間層が必要であることを以前に見出した。しかし、これは、ＧａＮとダイヤモンドとの間の有効熱境界抵抗の下限(a lower limit)をもたらす。
発明の概要
本発明者らは、化合物半導体材料を損傷することなく、化合物半導体の上でダイヤモンド成長を可能にしながら、制御された初期段階の(early stage)ＣＶＤダイヤモンド成長と共に、化合物半導体とダイヤモンドとの間の誘電体中間層(dielectric interlayer)の厚さの減少又は完全な排除を可能にする、２つの異なるダイヤモンドシーディング技術を開発した。１つの技術は、本明細書の背景技術の項に記載された非ダイヤモンド誘電層間を効果的に置換することができるナノ結晶ダイヤモンド核形成層を形成するため、ナノ結晶ダイヤモンドシーディングを使用する。他方の技術は、非ダイヤモンド誘電体中間層(dielectric interlayer)を保持するが、但し、２５ｎｍ未満の減少した厚さを有し、且つ、誘電体中間層が高度の平坦度及び厚さ均一性を有することを確実にすることによって、ＣＶＤダイヤモンド成長の間、下層の(underlying)化合物半導体の損傷を回避し、その上でのＣＶＤヂやモンド成長の前に誘電体中間層にダメージを与えない「ソフト・シーディング」方法を使用し、且つ、下層の(underlying)化合物半導体材料まで誘電体中間層が完全にエッチングされない(not etched through)ことを確実にするため、制御された初期段階ＣＶＤダイヤモンド成長を使用して、散布される(seeded、シードされる)。２つの異なるシーディング技術の組み合わせ、すなわち、減少した厚さの非ダイヤモンド誘電体中間層と、その上のナノ結晶ダイヤモンド核生成層、を利用することもできる。
ナノ結晶ダイヤモンドシーディングの場合、下にある(underlying)化合物半導体が過度に損傷されないようにＣＶＤダイヤモンドの成長中にシード層が効果的な保護バリアとして機能することを保証しながら、必要な有効熱境界抵抗（ＴＢＲｅｆｆ）を達成するように選択された粒子サイズ(particle size)、堆積時間、及び音波力(sonic power)を有するナノ結晶ダイヤモンド粉末のコロイド懸濁液及び音波力の適用を用いて適切なシード層を形成することができることが見出された。さらに、驚くべきことに、このようなシード層は、化合物半導体基板へのＣＶＤダイヤモンド層の接着を妨げないことが分かった。これは、基板上に(over)ナノ結晶種(seed)粒子の比較的厚い層を設けることにより、化合物半導体基板へのＣＶＤダイヤモンド層の付着を防止すると考えられるため、非常に驚くべきことである。すなわち、ＣＶＤダイヤモンド層がナノ結晶種粒子の層に結合するが、ナノ結晶種粒子は、その下にある化合物半導体基板に結合しないと考えられてきた。理論に束縛されるものではないが、ナノ結晶ダイヤモンドシード層の気相浸透(infiltration)がダイヤモンド成長の初期段階で起こっているように見え、ナノ結晶シード粒子が下にある化合物半導体基板に、且つまた互いに結合し、下にある化合物半導体基板を過度に損傷することなく、コヒーレント結合されたナノ結晶ダイヤモンド層を形成する。
非ダイヤモンド誘電体中間層の場合には、驚くべきことに、これを２５ｎｍ未満の厚さに減少させることができ、その上にＣＶＤダイヤモンド成長中の下層の化合物半導体材料に損傷を与えないことが見出された。この場合、誘電体中間層の上の多結晶ＣＶＤダイヤモンド成長の初期段階において、ダイヤモンドで被覆されていない領域におけるダイヤモンドＣＶＤ合成雰囲気の水素プラズマによって誘電体中間層がエッチング除去される(etched away)ことが見出された（即ち、誘電体中間層の上に形成されたダイヤモンドの完全な被覆の前）。誘電体層の領域が下にある化合物半導体層まで完全にエッチングされる(etched through)と、これは化合物半導体層を損傷し、且つ、高出力半導体デバイス用途に不可欠である層の電子特性に悪影響を与える。この理由から、先の研究では、その上でＣＶＤダイヤモンド成長中のＧａＮ基板を保護するために、少なくとも３５ｎｍの厚さの誘電体中間層が設けられている。しかしながら、誘電体中間層の微細構造を調べること、及び異なるシーディング技術及びＣＶＤダイヤモンド成長条件の使用によりこれがどのように影響されるかについては調べることにより、誘電体中間層の貫通エッチング（etch-through、エッチングスルー）の問題は、貫通エッチングする傾向のある弱い領域を効果的に形成するより薄い領域を持つ誘電体中間層の厚さにおける不均一性(non-uniformities)により悪化することが今や見出されている。これらのより薄い領域は、その上に誘電体層が堆積される、化合物半導体表面の平坦性／粗さにおける非均一性、及び／又は、誘電体中間層の堆積プロセスの結果としての、誘電体層の厚さにおける非均一性、の結果であり得る。また、例えばダイヤモンド粉末を散布される(seeded)べき表面を擦る(rubbing)慣用の方法を使用して、ダイヤモンド粉末を散布する(seeding,シーディング)間、より薄い領域は、誘電体中間層において形成された深いスクラッチの結果であり得ることもまた見出された。さらにまた、貫通エッチング(etch through,エッチングスルー)の問題は、誘電体層上に形成されたダイヤモンド材料の完全なコーティングの前に、誘電体層の露出した領域を過度にエッチングする初期成長段階のダイヤモンド合成条件を用いることによってもまた悪化する。これらの問題が緩和されると、その上のＣＶＤダイヤモンド成長中の下層の(underlying)化合物半導体材料の貫通エッチング及び損傷なしに、誘電体層を厚さにおいて著しく減少させることができる。これは、
その上に誘電体中間層を堆積させる前に、化合物半導体表面を慎重に平坦化すること；
高い平坦性、低い粗さの誘電体中間層表面及び均一な誘電体層間の厚さを提供するため、誘電体中間層プロセスの注意深い制御；
高い平坦性、低い粗さの誘電体中間層表面及び均一な誘電体層間の厚さを形成する、オプションの(optional)誘電体中間層のさらなる表面加工(processing)；
誘電体層に深いスクラッチを形成することなく、誘電体層をダイヤモンド粉末でシードする、ソフトシーディング法の使用であって、機械的ダイヤモンド粉末シーディング技術ではなくバイアス強化核生成を使用しないオプションを含む、使用；及び
例えばダイヤモンド成長の初期段階の間にＣＶＤ合成雰囲気中に十分な炭素含有ガスを導入することにより、化合物半導体層への結合層の貫通エッチングを防止するために、ＣＶＤダイヤモンド成長の初期段階における制御されたＣＶＤダイヤモンド堆積条件であって、それにより、結合層のいずれの領域が化合物半導体層まで貫通エッチングされる前に、結合層は多結晶のＣＶＤダイヤモンドで完全に被覆される、堆積条件；
によって達成することができる。
上述のアプローチは、いくつかの利点を有する。：
（ｉ）ダイヤモンド−半導体界面における結合層をより薄くすることができ、従って、熱境界抵抗を低減し、且つ、半導体デバイスの熱特性を改善することができる。；
（ｉｉ）半導体デバイス構造にわたる熱境界抵抗の均一性が改善され、それにより、高出力半導体用途におけるデバイス構造の性能における不均一性が緩和される。;及び
（ｉｉｉ）半導体材料は、その上のＣＶＤダイヤモンド成長中に損傷を受けず、それにより、高出力半導体用途に好適な良好な電子特性を保持する。
上記に鑑み、
単結晶化合物半導体材料の層と、
多結晶ＣＶＤダイヤモンド材料の層と、
を含む半導体デバイス構造であって、
前記多結晶ＣＶＤダイヤモンド材料の層は、２５ｎｍ未満の厚さと１５ｎｍ以下の厚さの変化とを有する結合層を介して前記単結晶化合物半導体材料の層に結合され、
前記単結晶化合物半導体材料の層と前記多結晶ＣＶＤダイヤモンド材料の層との間の界面における過渡的なサーモリフレクタンスによって測定される有効熱境界抵抗（ＴＢＲｅｆｆ）が、当該半導体デバイス構造にわたって測定された１２ｍ２Ｋ／ＧＷ以下の変動を有する、２５ｍ２Ｋ／ＧＷ未満であり、且つ、
前記単結晶化合物半導体の層は、以下の特性：
少なくとも１２００ｃｍ２Ｖ−１ｓ−１の電荷移動度；及び
７００Ω／スクエア以下のシート抵抗；
の一方もしくは両方を有する、
半導体デバイス構造、が提供される。
本発明の実施形態は、損傷を受けていない(undamaged)化合物半導体層と組み合わせて、超低（ultra-low)、且つ、均一な熱障壁抵抗を有するダイヤモンド-to-化合物半導体（例えば、ＧａＮ）界面を提供する。このように、デバイス構造の熱的及び電子的特性の両方を最適化することができる。さらに、最終用途における電子性能要求に合致した高収率、均一、低熱障壁性を与えるものについての理解と能力を構築することによって、本発明者らは、化合物半導体材料の電子性能特性を保持したまま、制御された、且つ、目標とされた超低、且つ、均一の熱障壁抵抗を達成することができた。すなわち、高品質の単結晶化合物半導体基板から出発し、且つ、基板上に多結晶ＣＶＤダイヤモンド層を成長させることができ、それにより、化合物半導体を過度に損傷することなく、ダイヤモンドが単結晶化合物半導体と密接に接触する。
本発明はまた、上で定義された半導体デバイス構造の製造方法であって、
単結晶化合物半導体材料の層を含む基板を提供するステップと、
前記基板の表面上に結合層を形成するステップであって、前記結合層が２５ｎｍ未満の厚さと、１５ｎｍ以下の厚さの変動とを有する、ステップと、
化学蒸着（chemical vapour deposition,ＣＶＤ）技術を用いて前記結合層の上に多結晶ＣＶＤダイヤモンドの層を成長させるステップと、
を含む、方法を提供する。表面準備(preparation)、シーディング、及び初期段階ＣＶＤダイヤモンド成長は、前記結合層について前記単結晶化合物半導体層への貫通エッチング(etch through)を防止するため、制御される。例えば、ダイヤモンド成長の初期段階の間に十分な炭素含有ガスをＣＶＤ合成雰囲気中に導入することを含み、それにより、結合層のいずれの領域が化合物半導体層への貫通エッチングされる前に、結合層は、多結晶ＣＶＤダイヤモンドで完全に被覆される。結合層を形成するステップは、
化合物半導体層を平坦化すること、
結合層を堆積させること、
必要に応じて(optionally)結合層をさらに平坦化すること、及び
次いで結合層にダイヤモンド粉末を散布すること(seeding,シーディング)であって、前記シーディングは、深いスクラッチが結合層内に導入されないように、制御され、それにより、厳密な厚さ変動要件を満たすこと、
を含むことができる。
本発明をより良く理解し、どのように実施することができるかを示すために、本発明の実施形態を、添付の図面を参照して一例として以下に説明する。
化合物半導体材料の層と多結晶ＣＶＤダイヤモンド材料の層との間の界面における有効熱境界抵抗（ＴＢＲｅｆｆ）を測定するために使用される過渡的なサーモリフレクタンス測定装置(setup)の概略図を示す。 ５３２ｎｍのプローブレーザ波長における反射率変化と表面温度変調との間の線形近似(linear approximation)の妥当性を実証するＧａＮ−ｏｎ−ダイヤモンドウエハの反射率スペクトルを示す。 誘電体シーディング層について異なる厚さを有するＧａＮ−ｏｎ−ダイヤモンドウエハの標準化された(normalized)過渡的な反射率を示す。２つのダイヤモンド成長法： ホットフィラメント（ＨＦ）ＣＶＤ；及びマイクロ波（ＭＷ）プラズマＣＶＤ；が使用された（挿入図はサンプル層構造の概略図を示す）。 誘電体シーディング層の厚さの関数としてのＧａＮ／ダイヤモンド界面のＴＢＲｅｆｆを示す。対応するトランジスタのピークチャネル温度上昇が右の縦軸に示されている。 図５は、３５ｎｍの誘電体中間層を有するＧａＮ／ダイヤモンド界面の断面を示し、且つ、ソフトシーディングの使用を示し、且つ、制御された初期段階(early stage)ダイヤモンド成長は、ダイヤモンド成長によって損傷される誘電体層のわずか約１２ナノメートルをもたらす。このことは、誘電体中間層が、ＣＶＤダイヤモンド成長の間、ＧａＮまで貫通エッチング(etch-through)することなる、顕著に薄くすることができることを表す。 規則的な超ナノ結晶ダイヤモンド中間層が界面ボイド(voids)を含まない代替的なアプローチの透過型電子顕微鏡（ＴＥＭ）断面を示す。 化合物半導体材料の層と、超薄結合層と、多結晶ＣＶＤダイヤモンド材料の層とを含む３層構造の概略図を示す。
発明の詳細な説明
本発明の実施形態による低熱境界抵抗ＧａＮ−ｏｎ−ダイヤモンドプロダクトを達成するための方法(methodology)を説明する前に、そのようなプロダクトの熱境界抵抗を探査するための新しい測定技術の説明を以下に示す。
この測定技術は、ＧａＮ−ｏｎ−ダイヤモンドＴＢＲｅｆｆを特徴付ける過渡的なサーモリフレクタンス法(transient thermoreflectance method)を含む。この完全な非接触技術は、いずれの追加の堆積を必要とせず、且つ、デバイス製造前に成長したままのウエハ上で使用することができる。ウエハの耐熱性の迅速な評価により、ＧａＮ−ｏｎ−ダイヤモンド・ウエハ製造業者は、トランジスタの熱性能を改善するための成長条件を改良する(refine)ことができる。
ナノ秒過渡的なサーモリフレクタンス法は、レーザベースのポンププローブ技術である［Ｊ． Ｗ． Ｐｏｍｅｒｏｙ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ． ３５（１０）， １００７ （２０１４）］。ＡｌＧａＮ／ＧａＮ表面を衝動的に(impulsively)加熱するために、ＧａＮバンドギャップより上の１０ｎｓ、３５５ｎｍパルスレーザ（Ｎｄ：ＹＡＧの第３高調波(harmonic)）がポンプビームとして使用される。この温度上昇は、直線的に温度に依存する表面反射率の変化を誘発する。タイムドメイン(time domain)におけるこの反射率（及びしたがって温度）の変化を監視するために、５３２ｎｍ ＣＷレーザ（Ｎｄ：ＹＡＧの第２高調波）がプローブビームとして使用される。表面温度は、ＧａＮ層及びダイヤモンド基板への熱拡散に起因して緩和され、且つ、このようにして、ＴＢＲｅｆｆを含む熱的性質が温度過渡(transient)から抽出され得る。２つのレーザビームは、ウエハマッピングを便利にするために標準的な顕微鏡に同軸に向けられる。増幅されたシリコン光検出器は、サンプル表面から反射されたプローブレーザの強度を記録するために使用される。実験装置の概略図を図１に示す。
ある条件下では、プローブレーザの波長が全反射スペクトルの最大値又は最小値の近傍にあるときに部分的にコヒーレントな内部反射に起因して、反射率の変化は表面温度変調に比例しないことがある。ここで選択されたプローブレーザ波長（５３２ｎｍ）は、図２に示されているこれらの「非線形」領域には含まれない。６０℃の温度上昇は、反射率の波長における１０ｎｍシフトに相当し、ＧａＮ屈折率の波長［Ｎ． Ａ． Ｓａｎｆｏｒｄ ｅｔ ａｌ．， Ｊ． Ａｐｐｌ． Ｐｈｙｓ． ９４（５）， ２９８０ （２００３）］及び温度［Ｎ． Ｗａｔａｎａｂｅ， ｅｔ ａｌ．， Ｊ． Ａｐｐｌ． Ｐｈｙｓ． １０４（１０）， １０６１０１ （２００８）］依存性を使用して算出される。これらの測定では、反射率変化と表面温度上昇との間の線形近似が有効である(valid)領域内で最大温度変調が６０℃未満である。さらに、同じサーモリフレクタンス減衰が、金のトランスデューサを備えた及び有しないウエハ上で得られ［Ｊ． Ｗ． Ｐｏｍｅｒｏｙ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ． ３５（１０）， １００７ （２０１４）］、その応答が実際に表面温度に起因することを検証した。
図３は、２８ｎｍから１００ｎｍまでの誘電体シーディング層の公称(nominal)厚さを各々が有する一連のＧａＮ−ｏｎ−ダイヤモンド・ウエハの時間分解された(time-resolved)正規化された反射率変化と、高温フィラメント（hot filament,ＨＦ）ＣＶＤ又はマイクロ波（ＭＷ）プラズマＣＶＤのいずれかにより成長したダイヤモンド基板とを示す。トランジェント(the transient)（及びしたがって表面温度）におけるより速い減衰は、熱がダイヤモンド基板内により効率的に拡散するので、より低いＴＢＲｅｆｆを示す。この測定は、ＧａＮ／ダイヤモンド界面が支配的な(dominant)熱障壁であるため、ＴＢＲｅｆｆに対して最も敏感である。しかしながら、ダイヤモンド基板の効果は、図３の長いタイムスケールに見られるように温度過渡にも寄与する。５００ｎｓを超える(beyond)トランジェントの分離は、不透明(opaque)ＨＦダイヤモンドが半透明(translucent)ＭＷダイヤモンドよりも小さい熱伝導率を有することを示唆する。
測定されたトランジェントは、有限要素(finite element)熱モデルを用いてフィッティングされ、且つ、抽出されたＴＢＲｅｆｆは、図４の誘電体中間層の厚さの関数としてプロットされている。ＴＢＲｅｆｆは、誘電体層の厚さとほぼ線形の関係に従う。偏差は、ウエハからウエハまでの間で変化するダイヤモンド核生成表面の寄与に起因する可能性が高い(likely)。マルチフィンガートランジスタ熱モデルを使用すると［Ｊ． Ｗ． Ｐｏｍｅｒｏｙ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ． ３５（１０）， １００７ （２０１４）］、各ＴＢＲｅｆｆに対応するピークチャネル温度上昇が計算され、且つ、右の縦軸に示した。これは、デバイスの熱抵抗を下げるためにＴＢＲｅｆｆを減らすことの重要性を強調している。ＴＢＲｅｆｆを５０ｍ２Ｋ／ＧＷから１２ｍ２Ｋ／ＧＷに減少させることにより、トランジスタチャネル温度上昇を３０％だけ(by)低減することができる。しかしながら、標準的なダイヤモンドシーディング技術を用いると、その上のＣＶＤダイヤモンド成長中にＧａＮ基板を保護するためには、少なくとも約３５ｎｍの厚さのセラミック中間層が必要であることが判明した。図４から分かるように、これは約２０〜２５ｍ２Ｋ／ＧＷの有効熱境界抵抗の下限をもたらす。
上記に鑑み、本発明者らは、化合物半導体基板とその上の多結晶ＣＶＤダイヤモンド層成長との間に、より良好な界面を提供する種々の方法(different methods)を検討した。本発明の要約に記載されているように、誘電体中間層上の多結晶ＣＶＤダイヤモンド成長の初期段階において、ダイヤモンドで被覆されていない領域内のダイヤモンドＣＶＤ合成雰囲気の水素プラズマによって、誘電中間層がエッチング除去されることが見出されている（すなわち、誘電体中間層上にダイヤモンド形成が完全にコーティングされる前）。誘電体層の領域が下にある化合物半導体層まで貫通エッチングされると、これは化合物半導体層を損傷し、且つ、高出力半導体デバイス用途に不可欠な層の電子特性に悪影響を与える。しかしながら、誘電体中間層の微細構造、及び異なるシーディング技術及びＣＶＤダイヤモンド成長条件の使用によって、これがどのように影響されるかについてを調べることにより、誘電体中間層の貫通エッチング(etch through,エッチングスルー)の問題は、貫通エッチングする傾向のある弱い領域を効果的に形成する、より薄い領域を持つ誘電体中間層の厚さにおける不均一性(non-uniformities)により悪化することが今や見出されている。これらのより薄い領域は、その上に誘電体層が堆積される、化合物半導体表面の平坦性／粗さにおける非均一性、及び／又は、誘電体中間層の堆積プロセスの結果としての、誘電体層の厚さにおける非均一性、の結果であり得る。また、例えばダイヤモンド粉末を散布される(seeded)べき表面を擦る慣用の方法を使用して、ダイヤモンド粉末を散布する(seeding,シーディング)間、より薄い領域は、誘電体中間層において形成された深いスクラッチの結果であり得ることもまた見出された。さらにまた、貫通エッチング(etch through,エッチングスルー)の問題は、誘電体層上に形成されたダイヤモンド材料の完全なコーティングの前に、誘電体層の露出した領域を過度にエッチングする初期成長段階のダイヤモンド合成条件を用いることによってもまた悪化する。
従って、これらの問題が緩和されると、その上のＣＶＤダイヤモンド成長中の下層の化合物半導体材料の貫通エッチング及び損傷なしに、誘電体層を厚さにおいて著しく薄くすることができることが確認されている。これは、以下のもの：
１．その上に誘電体中間層を堆積させる前に、化合物半導体表面を慎重に平坦化することであって、例えば、表面から実質的に突出していない、平坦で低粗度の、低損傷表面を提供するための表面研磨技術及び/又はエッチング技術を含むことができること；
２．高い平坦性、低い粗さの誘電体中間層表面及び低い、且つ、均一な誘電体層間の厚さを提供するため、誘電体中間層プロセスの注意深い制御；
３．高い平坦性、低い粗さの誘電体中間層表面及び低い、且つ、均一な誘電体層間の厚さを形成する、オプションの(optional)誘電体中間層のさらなる表面加工(processing)；
４．誘電体層に深いスクラッチを形成することなく、誘電体層をダイヤモンド粉末でシードする、ソフトシーディング法の使用であって、機械的ダイヤモンド粉末シーディング技術ではなくバイアス強化核生成を使用するためのオプションを含む、使用；及び
５．例えばダイヤモンド成長の初期段階の間にＣＶＤ合成雰囲気中に十分な炭素含有ガスを導入することにより、化合物半導体層への結合層の貫通エッチングを防止するために、ＣＶＤダイヤモンド成長の初期段階における制御されたＣＶＤダイヤモンド堆積条件であって、それにより、結合層のいずれの領域が化合物半導体層まで貫通エッチングされる前に、結合層は多結晶のＣＶＤダイヤモンドで完全に被覆される、堆積条件；
を含む技術の組み合わせの使用によって達成することができる。
本発明の実施形態は、以下の特徴(features)の組み合わせを利用することができる。：
−準備された表面（低粗度／低損傷／低欠陥密度）、
−ナノメートル精度の制御され、且つ、測定可能な中間層堆積プロセス、
−中間層及び後続のＣＶＤダイヤモンド成長と一致するシーディングプロセスであって、これには、例えば次のようなもの：
○ナノシーディング（超音波）、
○ナノシーディング（電気化学的）、
○シーディングせず、例えば、バイアス強化核生成は、より標準的な事前合成シーディングプロセスの代替案を提供すること、
○少なくとも５０ｍｍ、７５ｍｍ、１００ｍｍ、又は１４０ｍｍの直径を有するウエハを横切る(across)、前述の表面処理、層間堆積およびシーディングの均一性、
が含まれる、
−前のステップと目標とされた断熱抵抗と一致するダイヤモンドの成長への移行(transition)。この移行の実用性（practicalities）は、例えば次のようなもの：
○圧力／出力ランプ(power ramp)、
○何時及びどのように炭素化学種が導入されるか（例えば、どの基板温度においてＣＨ４が導入されるか）、
○炭素-to-水素（Ｃ：Ｈ）濃度比、
○少なくとも５０ｍｍ、７５ｍｍ、１００ｍｍ、又は１４０ｍｍの直径を有するウエハを横切る前述のＣＶＤダイヤモンド成長パラメータの均一性、
を含む。
本質的には、ＧａＮ／中間層／ダイヤモンドプロダクトが、低、制御された、且つ、目標とされたＴＢＲで初めて製造されたというこの「理解」を通してである。
１つのアプローチでは、平坦で低粗度の低欠陥表面を提供するため、化合物半導体層（例えばＧａＮ／ＡｌＧａＮエピ層（epilayer））をエッチングする。アモルファス誘電体（例えば、ＳｉＮ）の非常に薄い保護層が、次いで表面上に堆積される。１桁のグラム／ｃｍ２で測定された糸くずのない布(cloth)を使用して適用された細かいダイヤモンドグリット(grit,砂）)を用いて、シーディングを行うことができる。これは、グラム／ｃｍ２の１００のもので測定された圧力を使用する通常のシーディングアプローチとは対照的である。より低い印加圧力を補償するために、より標準的なシーディングアプローチ、例えば、標準のシーディング処理の約２倍の長さの、より長い時間にわたってソフトシーディングプロセスを実施することができる。
シーディングプロセスの１つの重要な特徴は、結合層の材料について、より深い溝加工(grooving)及び／又はバルク除去をも引き起こすことなく、非常に薄い結合層の上に、非常に微細なスクラッチだけを形成することである。標準的なシーディングは、微細な傷を与えることができるが、一般に、結合層からかなりの量のバルク材料も除去する。バルク材料が超薄結合層から除去される場合、下層の化合物半導体の一部が露出されるか、又は初期段階のダイヤモンド成長中に露出される。実際には、バルク除去なしで微細なスクラッチを達成するためには、シーディングプロセス中に非常に軽い圧力だけを適用しなくてはならない。１つの方法は、標準的な機械的手作業(hand)シーディングに似ているが、シーディング用布にはほとんど圧力が加えられない。超薄結合層にシードするのに軟質ブラシが使用される、自動機械シーディング法を代わりに使用することができる。超薄型結合層からかなりの量の材料を除去するような、多くのスクラッチおよび／または深いスクラッチを与えることなく、ダイヤモンド成長の効果的なシーディングのために、表面の十分なスクラッチ(scratching,掻き取り)が達成されなければならない。
有利には、このように準備された基板上のＣＶＤダイヤモンド成長は、大面積ウエハの上で高度に制御可能、且つ、均一なＣＶＤダイヤモンド成長条件を提供するように適合されたＣＶＤ反応器技術を用いて行われる。例えば、ＷＯ２０１２／０８４６６１、ＷＯ２０１２／０８４６５７、ＷＯ２０１２／０８４６５８、ＷＯ２０１２／０８４６５９、ＷＯ２０１２／０８４６５５、ＷＯ２０１２／０８４６６１、及びＷＯ２０１２／０８４６５６には、大面積ウエハの上で高度に制御可能であり、且つ、均一なＣＶＤダイヤモンド成長条件を提供可能である、マイクロ波プラズマＣＶＤダイヤモンド成長条件が記載されている。合成パラメータの調整可能な制御、例えば、大面積ウエハの上でのマイクロ波電力、電界プロファイル、ガス流、及び基板温度など、を含む。これは、準備された基板がＣＶＤダイヤモンド成長の初期段階において著しく異なる速度でエッチングされないこと、及び、結合層自体が非常に均一な厚さを有する限り、結合層の厚さを最小に減少させることを確実にする。
上述のアプローチは、いくつかの利点を有する。：
（ｉ）ダイヤモンド−半導体界面における結合層をより薄くすることができ、従って、熱境界抵抗を低減し、且つ、半導体デバイスの熱特性を改善することができる。；
（ｉｉ）半導体デバイス構造にわたる熱境界抵抗の均一性が改善され、それにより、高出力半導体用途におけるデバイス構造の性能における不均一性が緩和される。;及び
（ｉｉｉ）半導体材料は、その上のＣＶＤダイヤモンド成長中に損傷を受けず、それにより、高出力半導体用途に好適な良好な電子特性を保持する。
上記に鑑み、
単結晶化合物半導体材料の層と、
多結晶ＣＶＤダイヤモンド材料の層と、
を含む半導体デバイス構造であって、
前記多結晶ＣＶＤダイヤモンド材料の層は、２５ｎｍ未満の厚さと１５ｎｍ以下の厚さの変化とを有する結合層を介して前記単結晶化合物半導体材料の層に結合され、
前記単結晶化合物半導体材料の層と前記多結晶ＣＶＤダイヤモンド材料の層との間の界面における過渡的なサーモリフレクタンスによって測定される有効熱境界抵抗（ＴＢＲｅｆｆ）が、当該半導体デバイス構造にわたって測定された１２ｍ２Ｋ／ＧＷ以下の変動を有する、２５ｍ２Ｋ／ＧＷ未満であり、且つ、
前記単結晶化合物半導体の層は、以下の特性：
少なくとも１２００ｃｍ２Ｖ−１ｓ−１の電荷移動度；及び
７００Ω／スクエア以下のシート抵抗；
の一方もしくは両方を有する、
半導体デバイス構造、が提供される。
本発明の実施形態は、ダイヤモンド-to-化合物半導体（例えば、ＧａＮ）界面であって、それらの間に配置された超薄結合層を有し、且つ、化合物半導体を損傷することのない、界面を提供する。このように、デバイス構造の熱的及び電子的特性の両方を最適化することができる。例えば、有効熱境界抵抗（ＴＢＲｅｆｆ）は、２０ｍ２Ｋ／ＧＷ、１５ｍ２Ｋ／ＧＷ、１２ｍ２Ｋ／ＧＷ、１０ｍ２Ｋ／ＧＷ、８ｍ２Ｋ／ＧＷ、又は６ｍ２Ｋ／ＧＷ以下に低減することができる。さらに、化合物半導体の電子特性は、
少なくとも１２００ｃｍ２Ｖ−１ｓ−１、１４００ｃｍ２Ｖ−１ｓ−１、又は１６００ｃｍ２Ｖ−１ｓ−１の電荷移動度、
７００Ω／スクエア、６００Ω／スクエア、又は５００Ω／スクエア以下の(no more than)シート抵抗；
１０−５アンペア、１０−６アンペア、１０−７アンペア以下の電流リーク(current leakage)；及び／又は
少なくとも５Ｗ／ｍｍ、又は６Ｗ／ｍｍの最大出力；
を提供するため、保持され得る。
図５は、３５ｎｍの誘電体中間層を有するＧａＮ／ダイヤモンド界面の断面を示す。
化合物半導体の表面を慎重に平坦化すること、
十分に制御された誘電体中間層堆積プロセスを使用すること、
ソフトシーディング法を使用すること、及び、
誘電層のエッチングを減少させるために制御された初期段階のダイヤモンド成長を使用すること、
により、誘電体中間層の１２ｎｍ厚さ部分だけが、その上のＣＶＤダイヤモンド成長の影響を受けた。このように、この例では、ＣＶＤダイヤモンド成長中にＧａＮ材料への貫通エッチングを回避しながら、誘電中間層を約１２ｎｍまで薄くすることができることは明らかである。すなわち、結合層の厚さは、例えば、２０ｎｍ、１５ｎｍ、又は１３ｎｍ未満であってもよい。使用される特定の材料および条件に依存して、下層のＧａＮを保護するのに十分な厚さの結合層を提供するために、結合層の厚さは、少なくとも５ｎｍ、８ｎｍ、１０ｎｍ、又は１２ｎｍであり得る。
本明細書に記載の方法論を使用することにより、化合物半導体とダイヤモンド層との間の界面の均一性が改善されることも明らかである。例えば、結合層は、１２ｎｍ、１０ｎｍ、８ｎｍ、又は５ｎｍ以下の厚さ変動を有することができる。これにより、より均一な熱性能特性がもたらされ、有効熱境界抵抗（ＴＢＲｅｆｆ）におけるこのような変動は、１０ｍ２Ｋ／ＧＷ、８ｍ２Ｋ／ＧＷ、６ｍ２Ｋ／ＧＷ、又は４ｍ２Ｋ／ＧＷ以下に低下する可能性がある。さらに、これらのパラメータは、少なくとも５０ｍｍ、８０ｍｍ、１００ｍｍ、１２０ｍｍ又は１４０ｍｍの直径を有する大面積ウエハ上で達成されてもよい。
結合層は、アモルファスもしくは多結晶材料から形成することができる。結合層材料の例には、炭化ケイ素、二酸化ケイ素、ケイ素、窒化ケイ素、窒化アルミニウム、酸化マグネシウム、窒化ホウ素、又は酸化ベリリウムが含まれる。あるいは、本発明者らは、ナノ結晶ダイヤモンドから結合層を形成できることを見出した。この代替アプローチでは、制御された厚さの実質的にボイドのないダイヤモンド核生成層を形成するため、ナノ及び／又は超ナノ結晶ダイヤモンドの超音波処理及び／又は電気化学的堆積を使用する。このアプローチは、ダイヤモンド材料と化合物半導体材料との間に追加の誘電体中間層を含まず、及び従って、化合物半導体ウエハを高温に曝露し、歩留まり(yield)及び／もしくはコストに影響を与える可能性がある追加のセラミック堆積ステップの必要性を回避する。さらに、追加の誘電体中間層を排除することにより、これは、ダイヤモンド材料と化合物半導体材料との間の有効熱境界抵抗を理論上の最小値３ｍ２Ｋ／ＧＷにさらに下げる機会が広げる。また、ナノ結晶ダイヤモンドシード層と組み合わせて薄い誘電体層を提供するために、これらのアプローチの組み合わせを使用することもできると考えられる。
さらに、炭化物形成材料が結合層に利用される場合（例えば、ケイ素又はケイ素系化合物）、ＣＶＤダイヤモンド成長の初期段階の間に、結合層の実質的な部分、例えば、５０体積％、７５体積％又は９０体積％より多く、は、炭化ケイ素などの炭化物材料に変換され得る。この場合、結合層及びＣＶＤダイヤモンド合成プロセスの均一性は、下層の化合物半導体まで貫通エッチングすることなく、結合層の制御された変換を可能にする。
下にある(underlying)化合物半導体が過度に損傷されないようにＣＶＤダイヤモンドの成長中にシード層が効果的な保護バリアとして機能することを保証しながら、必要な有効熱境界抵抗（ＴＢＲｅｆｆ）を達成するように選択された粒子サイズ(particle size)、堆積時間、及び音波力(sonic power)を有するナノ結晶ダイヤモンド粉末のコロイド懸濁液及び音波力の適用を用いて適切なシード層を形成することができることもまた見出された。別の方法(an alternative)は、均一かつ共形の(conformal)堆積を与えるためダイヤモンド／ウェハの相対電位を制御する電気化学的方法を使用することである。さらに、驚くべきことに、このようなシード層は、化合物半導体基板へのＣＶＤダイヤモンド層の接着を妨げないことが分かった。
コロイド懸濁液、ナノ結晶ダイヤモンド粉末、及び音波力もしくは電気化学的付着の適用を含むシーディングのための技術は、すでに(before)記載されていた一方で、高核生成密度ダイヤモンドのシーディング(seeding)及び成長のために、ダイヤモンド−化合物半導体界面の熱障壁抵抗(theremal barrier resistance)を改善するためのそのような方法の影響及び性質は、これまで実証されていなかった。本発明者らは、半導体基板上に分散されたシードスタックの厚さ及び密度の調整(tailoring)を可能にし、及びその結果、以前に達成された結果を超えてこのようなスタックの形成に関連するＴＢＲの制御を可能にする、化合物半導体基板のコーティング方法(methodology)を考案した。例えば、時間、音波力、及びシーディング媒体を調整することによって、本発明者らは、このようなやり方での、スタックの厚さ及び分散体の密度の制御が、ＧａＮとダイヤモンドとの間のこのような層の存在と関連したＴＢＲを最適化することを実証した。特に、誘電体中間層を、核生成のための厚い、且つ、熱伝導性の超ナノ及び／又はナノ結晶ダイヤモンドコーティングで置き換えることによって、本発明者らは、２つの熱界面及び１つの熱的に攻撃された(challenged)核生成／保護層を排除した。
図６は、識別可能なダイヤモンドシードを有し、且つ、界面のボイドがない、明確に規定され、規則正しいナノ結晶ダイヤモンド界面を示す、超ナノ結晶シード層の透過型電子顕微鏡写真（ＴＥＭ）断面を表す。ナノ結晶ダイヤモンドの層は、１０％、８％、６％、又は４％以下の(no more than)透過型電子顕微鏡イメージングを用いて測定したボイドの体積分率(volume fraction)を有することができる。代替的に、又は追加的に、ナノ結晶ダイヤモンドの層は、少なくとも２００ｎｍ×１００ｎｍの面積を含む代表的なサンプルにおいて、１２ｎｍ、１０ｎｍ、又は５ｎｍを超える厚さを有するボイドを有しなくてもよい。好ましくは、ナノ結晶ダイヤモンドの層は、少なくとも２００ｎｍ×１００ｎｍの面積を含む代表的なサンプルにおける透過型電子顕微鏡法によるイメージングにおいて識別可能な可視ボイドを有しない。
上記のようなシード層は、誘電体中間層のための必要条件なしに、多結晶ＣＶＤダイヤモンド材料を、化合物半導体基板上に配向され(directed)、堆積させることを可能にする。
シード層は、１５ｎｍ又は１０ｎｍ以下及び／又は１ｎｍ以上の平均粒子サイズを有するナノ結晶ダイヤモンド粉末を使用して形成することができる。シーディングステップで使用されるナノ結晶ダイヤモンド粉末のＤ９０粒子サイズは、４０ｎｍ、３０ｎｍ、又は２０ｎｍ以下で(no more than)あり得る。さらに、シード層は、ナノ結晶ダイヤモンド粉末のコロイド懸濁液を使用して形成することができ、且つ、堆積時間及び音波力などの堆積パラメータは、必要な有効熱境界抵抗（ＴＢＲｅｆｆ）を達成するように制御することができる。化合物半導体基板を製造する１つの方法は、シリコンウエハ上のＧａＮをキャリアシリコンウエハに結合させ、及び次に成長シリコンウエハをエッチング除去(off)して、結合ウエハをそのまま残すことである。成長シリコンウエハを除去した後、ＧａＮ材料の裏面が露出する。この露出した表面を、その後、アルコール溶液中のナノダイヤモンドシードを有するタンクに沈め、且つ、タンク全体を１０分間、超音波で散布する(seeded)。シード層の厚さの調整は、シーディングの正確な時間(time)を調整することによって行われる。この正確な時間は、粒子の密度及びサイズに依存する。次いで、化合物半導体基板をタンクから取り出し、且つ、付着が不十分なシードを除去するためスピン乾燥する。得られたウエハは、アルコールが乾燥した後、ダイヤモンド析出の準備ができている。
本発明はある範囲の化合物半導体に適用することができるが、特定の実施形態によれば、化合物半導体材料の層はＩＩＩ−Ｖ族化合物半導体材料、例えば窒化ガリウム、を含む。シード層上に成長された多結晶ＣＶＤダイヤモンド材料の層は、少なくとも５マイクロメートル、１０マイクロメートル、２０マイクロメートル、３０マイクロメートル、５０マイクロメートル、８０マイクロメートル、１００マイクロメートル、２００マイクロメートル、３００マイクロメートル、又は５００マイクロメートルの厚さを有することができる。結合層の上に成長した上層の(overlying)多結晶ＣＶＤダイヤモンド材料は、好ましくはミクロンスケールのグレイン(grains)を含み（すなわち、多結晶ＣＶＤダイヤモンド材料の層は１ミクロンより大きなサイズを有するグレインを含む）、且つ、好ましくはマイクロ波プラズマＣＶＤダイヤモンド材料である。このタイプの多結晶ＣＶＤダイヤモンド材料は、ホットフィラメント多結晶ＣＶＤダイヤモンド及び／又はナノ多結晶ＣＶＤダイヤモンドよりも高い熱伝導率を有するからである。
図７は、化合物半導体材料の層７０、超薄且つ均一な結合層７２、及び多結晶ＣＶＤダイヤモンド材料の層７４とを含む３層構造の概略図を示す。
本発明は、実施形態を参照して具体的に示され説明されているが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、形態及び詳細において様々な変更がなされ得ることが当業者には理解される。

Claims (20)

  1. 単結晶化合物半導体材料の層と、
    多結晶ＣＶＤダイヤモンド材料の層と、
    を含む半導体デバイス構造であって、
    前記多結晶ＣＶＤダイヤモンド材料の層は、２５ｎｍ未満の厚さと、１２ｎｍ以下の厚さ変動とを有し、且つ貫通エッチングを含まない結合層を介して前記単結晶化合物半導体材料の層に結合され、
    前記単結晶化合物半導体材料の層と前記多結晶ＣＶＤダイヤモンド材料の層との間の前記結合層における過渡的なサーモリフレクタンスによって測定される有効熱境界抵抗（ＴＢＲｅｆｆ）が、当該半導体デバイス構造にわたって測定された２５ｍ２Ｋ／ＧＷ未満であり、且つ、
    前記単結晶化合物半導体材料の層は、以下の特性：
    少なくとも１２００ｃｍ２Ｖ−１ｓ−１の電荷移動度；及び
    ７００Ω／スクエア以下のシート抵抗；
    の一方もしくは両方を有する、
    半導体デバイス構造。
  2. 前記結合層の前記厚さが２０ｎｍ、１５ｎｍ、又は１３ｎｍ未満である、請求項１に記載の半導体デバイス構造。
  3. 前記結合層の前記厚さは、少なくとも５ｎｍ、８ｎｍ、１０ｎｍ、又は１２ｎｍである、請求項１又は２に記載の半導体デバイス構造。
  4. 前記結合層の厚さ変動が、１０ｎｍ、８ｎｍまたは５ｎｍ以下である、請求項１〜３のいずれか一項に記載の半導体デバイス構造。
  5. 前記結合層は、アモルファスもしくは多結晶材料から形成される、請求項１〜４のいずれか一項に記載の半導体デバイス構造。
  6. 前記結合層は、炭化ケイ素、ケイ素、窒化ケイ素、二酸化ケイ素、窒化アルミニウム、酸化マグネシウム、窒化ホウ素、又は酸化ベリリウムから形成される、請求項１〜５のいずれか一項に記載の半導体デバイス構造。
  7. 前記結合層は、ナノ結晶ダイヤモンドから形成される、請求項１〜５のいずれか一項に記載の半導体デバイス構造。
  8. 前記単結晶化合物半導体材料の層と前記多結晶ＣＶＤダイヤモンド材料の層との間の前記結合層における過渡的なサーモリフレクタンスによって測定される有効熱境界抵抗（ＴＢＲｅｆｆ）が、２０ｍ２Ｋ／ＧＷ、１５ｍ２Ｋ／ＧＷ、１２ｍ２Ｋ／ＧＷ、１０ｍ２Ｋ／ＧＷ、８ｍ２Ｋ／ＧＷ、又は６ｍ２Ｋ／ＧＷ以下である、請求項１〜７のいずれか一項に記載の半導体デバイス構造。
  9. 当該半導体デバイス構造にわたって、前記単結晶化合物半導体材料の層と前記多結晶ＣＶＤダイヤモンド材料の層との間の前記結合層における過渡的なサーモリフレクタンスによって測定される有効熱境界抵抗（ＴＢＲｅｆｆ）が、１０ｍ２Ｋ／ＧＷ、８ｍ２Ｋ／ＧＷ、６ｍ２Ｋ／ＧＷ、又は４ｍ２Ｋ／ＧＷ以下である、請求項１〜８のいずれか一項に記載の半導体デバイス構造。
  10. 前記単結晶化合物半導体材料の層の前記電荷移動度が、少なくとも１２００ｃｍ２Ｖ−１ｓ−１、１４００ｃｍ２Ｖ−１ｓ−１、又は１６００ｃｍ２Ｖ−１ｓ−１である、請求項１〜９のいずれか一項に記載の半導体デバイス構造。
  11. 前記単結晶化合物半導体材料の層の前記シート抵抗が、７００Ω／スクエア、６００Ω／スクエア、又は５００Ω／スクエア以下である、請求項１〜１０のいずれか一項に記載の半導体デバイス構造。
  12. 前記単結晶化合物半導体材料の層が、１０−５アンペア、又は１０−６アンペア以下の電流リークを有する、請求項１〜１１のいずれか一項に記載の半導体デバイス構造。
  13. 前記単結晶化合物半導体材料の層は、少なくとも５Ｗ／ｍｍ又は６Ｗ／ｍｍの最大出力を有する、請求項１〜１２のいずれか一項に記載の半導体デバイス構造。
  14. 少なくとも５０ｍｍ、８０ｍｍ、１００ｍｍ、１２０ｍｍ、又は１４０ｍｍの直径を有するウエハの形態である、請求項１〜１３のいずれか一項に記載の半導体デバイス構造。
  15. 前記多結晶ＣＶＤダイヤモンド材料の層は、少なくとも５マイクロメートル、１０マイクロメートル、２０マイクロメートル、３０マイクロメートル、５０マイクロメートル、８０マイクロメートル、１００マイクロメートル、２００マイクロメートル、３００マイクロメートル、又は５００マイクロメートルの厚さを有する、請求項１〜１４のいずれか一項に記載の半導体デバイス構造。
  16. 前記単結晶化合物半導体材料の層は、ＩＩＩ−Ｖ族化合物半導体材料を含む、請求項１〜１５のいずれか一項に記載の半導体デバイス構造。
  17. 前記ＩＩＩ−Ｖ族化合物半導体材料が窒化ガリウムである、請求項１６に記載の半導体デバイス構造。
  18. 請求項１〜１７のいずれか一項に記載の半導体デバイス構造の製造方法であって、
    単結晶化合物半導体材料の層を含む基板を提供するステップと、
    前記基板の表面上に結合層を形成するステップであって、前記結合層が２５ｎｍ未満の厚さと、１２ｎｍ以下の厚さ変動とを有し、且つ貫通エッチングを含まない、ステップと、
    化学蒸着（ＣＶＤ）技術を用いて前記結合層の上に多結晶ＣＶＤダイヤモンド材料の層を成長させるステップであって、前記結合層について前記単結晶化合物半導体材料の層への貫通エッチング(etch through)を防止するため、初期段階の成長を制御する、ステップと、
    を含む、方法。
  19. 前記結合層を形成する前記ステップが、前記結合層を堆積させること、前記結合層を平坦化すること、及び次いで前記結合層にダイヤモンド粉末をシーディングすることを含み、
    深いスクラッチが前記結合層内に導入されないように、前記シーディングが制御され、それにより請求項１又は４に記載の前記厚さ変動の要件を満たす、請求項１８に記載の方法。
  20. 前記多結晶ＣＶＤダイヤモンド材料の層を成長させるステップが、ダイヤモンド成長の初期段階中にＣＶＤ合成雰囲気中に十分な炭素含有ガスを導入することを含み、それにより、前記結合層のいずれの領域が、前記単結晶化合物半導体材料の層まで貫通エッチングされる前に、前記結合層が多結晶ＣＶＤダイヤモンド材料で完全に被覆される、請求項１８又は１９に記載の方法。
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