JP6827020B2 - 多結晶シリコンｃｖｄダイヤモンドを含む化合物半導体デバイス構造 - Google Patents

多結晶シリコンｃｖｄダイヤモンドを含む化合物半導体デバイス構造 Download PDF

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Description

発明の分野
本発明の特定の実施形態は、化合物半導体と多結晶ＣＶＤダイヤモンドとの間の低熱境界抵抗(thermal boundary resistance)を有する多結晶ＣＶＤダイヤモンドを含む、化合物半導体デバイス構造及び製造方法に関する。本発明の主な用途(application)は、高出力電子デバイス及び光電子デバイスの熱管理である。
発明の背景
半導体デバイス及び回路における熱管理は、いずれの製造可能でコスト効率の高い電子及び光電子製品における重要な設計要素、例えば光生成及び電気信号増幅など、である。効率的な熱設計の目標は、性能（出力(power)及び速度(speed)）及び信頼性を最大化しながら、そのような電子デバイス又は光電子デバイスの動作温度を低下させることである。そのようなデバイスの例は、マイクロ波トランジスタ、発光ダイオード及び半導体レーザである。動作周波数及び電力要件に応じて、これらのデバイスは、従来、ケイ素、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、及び近年では窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及びその他のワイドギャップ(wide-gap)半導体から構成されてきた(made on)。窒化ガリウム材料システムは、特に、（高速動作に必要な）高電子移動度、（高出力に必要な）高破壊電圧、及びＧａＡｓ、ＩｎＰ、又はシリコンよりも大きい熱伝導率を有し、及び従って、高出力用途での使用に有利である、マイクロ波トランジスタを生じさせる。ＧａＮはまた、青色レーザ及び紫外レーザ及び発光ダイオードの製造にも使用される。高温性能にもかかわらず、ＧａＮ電子及び光電子デバイスは、ＧａＮの成長に一般に使用される基板の耐熱性が比較的低いことに起因して、性能が制限される。この欠点は、高出力の(high-power)マイクロ波及びミリ波のトランジスタとアンプで最も顕著である。ここでは、ジャンクション温度が低いことから利益を得ている、低減した冷却要件の低減とより長いデバイス寿命との両方が重要な要求になっている。同様の必要性は、数マイクロメートル幅(wide)のレーザキャビティストライプが、低熱伝導率の材料を介して(through)チップ内に電力を散逸させる(dissipates)、高出力の青色及び紫外レーザにおいて示される。
等方性挙動を考慮する場合、ダイヤモンドは室温において人に知られている最も熱伝導性の物質であることはよく知られている。この理由から、半導体業界は、１９８０年代の化学蒸着による合成ダイヤモンドの商業化以来、改善された熱管理のためにダイヤモンドヒートシンク及びヒートスプレッダを使用してきた。最適な熱管理の目的(objective)は、ダイヤモンドヒートスプレッダ又はダイヤモンド層を、電子デバイス又はオプトエレクトロニクスデバイスの熱源の近くに持っていくことである。これは、薄いチップの上にデバイスを構築し、ダイヤモンドヒートスプレッダの上に搭載すること(mounted)、ダイヤモンド層を有するデバイスをコーティングすること、又はデバイスエピレイヤ（エピタキシャル成長した半導体層）をダイヤモンドに転写すること(transferring)を意味する。
ＧａＮ−ｏｎ−ダイヤモンド技術及び得られるデバイス（米国特許第７，５９５，５０７号に記載）は、ＣＶＤダイヤモンド基板から１ミクロン未満のＧａＮエピレイヤを特徴とする(feature)構造を含む。この技術は、例えば、より一般的な半導体−はんだ(solder)−ダイヤモンドアタッチメントスキームに関連するいずれの熱障壁を最小限に抑えながら、窒化ガリウム（ＧａＮ）及びＧａＮ関連化合物をベースとする電子及びオプトエレクトロニクスデバイスと共に(together with)、最良の熱伝導体（ダイヤモンド）を集めること(bringing together)を可能にする。ＧａＮの固有の高い臨界電界と広いバンドギャップに起因して、ＧａＮデバイスは、高出力ＲＦトランジスタ及び増幅器、パワーマネージメントデバイス（ショットキーダイオード及びスイッチングトランジスタ）などの高出力電気(electrical)及び光電子用途に、並びに高出力青色及び紫外レーザー又は発光ダイオードに好ましい。
ＧａＮは、いくつかの異なる基板： 即ち、サファイア、シリコン、炭化ケイ素、窒化アルミニウム、単結晶ダイヤモンド及びＧａＮ基板、の上に現在(presently)成長させる。ＧａＮ基板を除いて、他のすべての材料は、ＧａＮ及びＡｌＧａＮとは異なる格子定数を有する。天然ダイヤモンドは優れた熱伝導体であるが、その利用可能な領域(area)、高純度の合成ダイヤモンドと比較して(over)低い熱特性、及びコストに起因して、これらの用途には利用できなかった。現在、合成ダイヤモンドは、様々な程度の結晶度で製造されている。化学蒸着（chemical-vapor deposition,ＣＶＤ）によって堆積された多結晶ダイヤモンドは、その熱伝導率が単結晶ダイヤモンドに近く、電気絶縁性(electrical isolation)を提供し、低誘電損失を有し、且つ、透明にすることができるので、半導体産業における使用に好適である。半導体産業用のＣＶＤダイヤモンド基板は、標準的な直径を有する丸いウエハとして形成することができる。ダイアモンドウエハは、３つの主要な方法(methods)の１つによって化学蒸着によって製造される：
反応物質を解離する(dissociate)エネルギーがマイクロ波源から生じるプラズマエンハンスドダイヤモンドＣＶＤ、
解離ガスのためのエネルギーが高温(hot)フィラメントから生じる熱アシストダイヤモンドＣＶＤ、及び
高ＤＣ電圧を使用してイオンが加速されるプラズマトーチ。
これらのプロセスにおいて、合成ダイヤモンドは、ケイ素、窒化ケイ素、炭化ケイ素及び異なる(different)金属などの非ダイヤモンド基板の上に成長される。
ＣＶＤダイヤモンド成長プロセスは、ダイヤモンドがその最上部(top)に成長される基板がその中に設けられた真空チャンバ内で行われる。基板は、基板の表面上にダイヤモンドを形成するのに必要な前駆体ガスの分子を解離させるために必要なエネルギー源に暴露される。ダイヤモンドの化学蒸着において必要な前駆体ガスは、水素（Ｈ２）で希釈された炭素源である。典型的な炭素担持(carrying)ガスは、メタン（ＣＨ４）、エタン（Ｃ２Ｈ６）、一酸化炭素（ＣＯ）及びアセチレン（Ｃ２Ｈ２）であり、メタン（ＣＨ４）が最も一般的に使用される。効率的なダイヤモンド析出(deposition)のために必要とされるガスの組み合わせは、水素中に炭素担持ガスの小量(small)（数％の）組成が含まれ、且つ、この反応は、ＣＯ又はＣＯ２などの酸素又は酸素前駆体の添加でアシストされることができる。ガス流レシピを指定する(specifying)最も一般的なパラメータは、炭素担持ガス流と水素ガス流のモル比に関して与えられる。例えば、百分率［ＣＨ４］／［Ｈ２］に関して、［ＣＨ４］及び［Ｈ２］は標準的な立方センチメートル／分（ｓｃｃｍ）で典型的に測定されるモル流量(molar flow rates)である。堆積プロセス中の典型的な基板温度は５５０℃〜１２００℃であり、且つ、堆積速度は通常１時間当たりマイクロメートル（μｍ）で測定される。
非ダイヤモンド基板上の合成ダイヤモンドの成長は、表面準備相と、ホスト（非ダイヤモンド）基板上のダイヤモンド結晶の成長を促進するために条件が調整される核生成相と、を含む。これは、制御され、且つ、再現性のある方法で、表面にダイヤモンドパウダーで散布すること(seeding、シーディング)によって最も一般的に行われる（基板スクラッチング(scratching)にもつながる）。成長相の間に、合成ダイヤモンドの粒度(grain size)が増加し、その結果、合成ダイヤモンド膜は、堆積後に本質的に(inherently)粗い。ダイヤモンドの核生成(nucleation)は、一般に、基板近傍領域において低い（poor）熱伝導率を有する非ダイヤモンドマトリックスに埋め込まれた非常に小さなダイヤモンドドメインから始まる。様々なタイプのシーディングが、様々な基板及びウェハ上の核生成層の機械的、超音波及びメガソニックシーディングを含む先行技術において議論されている。
ＧａＮベースのＨＥＭＴ（high electron mobility transistors,高電子移動度トランジスタ）における高出力密度の増加は、熱管理を非常に重要なものにしている。高熱伝導率のＣＶＤ多結晶ダイヤモンドは、現在の技術水準の(state-of-the-art)のＳｉＣ基板と比較して、デバイス接合部近くで優れた熱除去能力を提供する。最新の(the latest)ＧａＮ−ｏｎ−ダイヤモンドＨＥＭＴは、優れたデバイス特性を示し［Ｄ．Ｃ． Ｄｕｍｋａ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｌｅｔｔ． ４９（２０）， １２９８ （２０１３）］、且つ、４インチのウエハに拡張可能である(scalble)［Ｄ． Ｆｒａｎｃｉｓ ｅｔ ａｌ．， Ｄｉａｍｏｎｄ Ｒｅｌ． Ｍａｔｅｒ． １９（２−３）， ２２９ （２０１０）］。このＧａＮ−ｏｎ−ｄｉａｍｏｎｄ技術は、ケイ素又は炭化ケイ素の上のＭＯＣＶＤ成長したＡｌＧａＮ／ＧａＮエピ層から始まり、且つ、薄い誘電体シーディング層（例えば、アモルファス炭化ケイ素、ケイ素、窒化ケイ素、窒化アルミニウム、酸化マグネシウム、窒化ホウ素、又は酸化ベリリウム）、及びネイティブのＧａＮ成長基板及び遷移(transition)層を除去した後の、露出したＧａＮの上のＣＶＤダイヤモンド、の堆積を含む［Ｄ．Ｃ． Ｄｕｍｋａ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｌｅｔｔ． ４９（２０）， １２９８ （２０１３）； Ｄ． Ｆｒａｎｃｉｓ ｅｔ ａｌ．， Ｄｉａｍｏｎｄ Ｒｅｌ． Ｍａｔｅｒ． １９（２−３）， ２２９ （２０１０）］。誘電体(dielectric)シーディング層は、ダイヤモンド成長の間、ダイヤモンド材料のための核生成層とＧａＮのための保護層の両方の役割を果たす。このように、誘電体シーディング層は、これらの機能を果たすために十分に厚くなければならない。しかしながら、誘電体中間層(interlayer)及びダイヤモンド成長の初期核生成層は、ＧａＮ／ダイヤモンド界面において有効な熱境界抵抗（effective thermal boundary resistance,ＴＢＲｅｆｆ）をもたらす。これはダイヤモンドの完全な熱的利益を制限する主要な熱障壁である［Ｊ． Ｗ． Ｐｏｍｅｒｏｙ ｅｔ ａｌ．， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． １０４（８）， ０８３５１３ （２０１４）］。
今日まで、ＧａＮの上へのダイヤモンドの直接成長は問題があった。これは主に、原子状水素と露出したＧａＮとの反応、及びそれに続くＧａＮ基板の劣化及び還元に起因していた。当業者に知られているこの問題を回避するための典型的な方法は、上述したようにＧａＮの保護層とダイヤモンドの核生成層の両方として働くＧａＮの上に誘電体中間層を成長させることであった。このアプローチはＧａＮ層の保護に成功している一方で、高熱伝導性基板の全熱抵抗及び完全な利益に悪影響を与える複数の(multiple)熱境界を導入していた。加えて、ＧａＮとダイヤモンドとの間の誘電体中間層の必要条件(requirement)は、製造プロセスに追加の表面準備及び堆積ステップを導入し、これらのステップは製造プロセスの複雑さ及び費用を増加させる。
ＧａＮとダイヤモンドとの密接な統合を達成する上で重要な課題は、ＧａＮとダイヤモンドの界面(interface)における様々な層に起因する熱境界抵抗（ＴＢＲ）の低減をバランスすること、核生成層(複数可)への強固な接着のため、シーディングの正しいレベルを達成すること、及び、ＧａＮエピ層構造の電子特性に悪影響を及ぼさないようにその上にＣＶＤダイヤモンドを堆積させるとき、下にあるＧａＮのための十分な保護を提供することにある。本発明者らは、ＧａＮ／ダイヤモンド界面における有効熱境界抵抗（ＴＢＲｅｆｆ）に対する誘電体中間層の(interlayer)厚さの影響(effect)を調べた。本発明者らは、その上のＣＶＤダイヤモンド成長中にＧａＮ基板を保護するために少なくとも約３５ｎｍの厚さの誘電体中間層が必要であることを以前に見出した。しかし、これは、ＧａＮとダイヤモンドとの間の有効熱境界抵抗の下限(a lower limit)をもたらす。
発明の概要
本発明者らは、化合物半導体材料を損傷することなく、化合物半導体基板上にダイヤモンド成長を可能なままにしながら、誘電体シーディング層を完全に除去することを可能にするダイヤモンドシーディング法(technique)を開発した。当該方法(method)は、制御された厚さの実質的にボイドのないナノ結晶ダイヤモンド核生成層を形成するため、超ナノ結晶(super-nano-crystalline)ダイヤモンド超音波処理を使用する。これは、
化合物半導体材料の層と、
多結晶ＣＶＤダイヤモンド材料の層と、
を含む半導体デバイス構造であって、
前記多結晶ＣＶＤダイヤモンド材料の層は、前記化合物半導体材料の層に直接結合されたナノ結晶ダイヤモンドの層を介して前記化合物半導体材料の層に結合され、前記ナノ結晶ダイヤモンドの層は、５〜５０ｎｍの範囲の厚さを持ち、且つ、前記化合物半導体材料の層と前記多結晶ＣＶＤダイヤモンド材料の層との間の界面における過渡的なサーモリフレクタンス(transient thermoreflectance)によって測定される有効熱境界抵抗（ＴＢＲｅｆｆ）が５０ｍ２Ｋ／ＧＷ以下であるように構成されている、
半導体デバイス構造をもたらす。
本発明の実施形態は、それらの間に配置されたいずれの誘電体中間層を有さず、且つ、化合物半導体を損傷することなく、直接ダイヤモンド-to-化合物半導体（例えば、ＧａＮ）界面を提供する。このように、デバイス構造の熱的及び電子的特性の両方を最適化することができる。さらに、ダイヤモンド層と化合物半導体層との間の誘電体中間層の必要条件を排除することによって、製造プロセスを、少しの(few)表面準備及び堆積ステップに簡略化することができる。
上記定義された半導体デバイス構造の製造方法は、
化合物半導体材料の層を含む基板を提供するステップと、
前記化合物半導体材料の層の上に５〜５０ｎｍの範囲の層厚さを持つナノ結晶ダイヤモンドのシード(seed)層を形成するステップと、
化学蒸着（ＣＶＤ）技術を用いて前記シード層の上に多結晶ＣＶＤダイヤモンドの層を成長させるステップと、
を含む。
下にある(underlying)化合物半導体が過度に損傷されないようにＣＶＤダイヤモンドの成長中にシード層が効果的な保護バリアとして機能することを保証しながら、必要な有効熱境界抵抗（ＴＢＲｅｆｆ）を達成するように選択された粒子サイズ(particle size)、堆積時間、及び音波力(sonic power)を有するナノ結晶ダイヤモンド粉末のコロイド懸濁液及び音波力の適用を用いて適切なシード層を形成することができることが見出された。さらに、驚くべきことに、このようなシード層は、化合物半導体基板へのＣＶＤダイヤモンド層の接着を妨げないことが分かった。これは、基板上に(over)ナノ結晶種(seed)粒子の比較的厚い層を設けることにより、化合物半導体基板へのＣＶＤダイヤモンド層の付着を防止すると考えられるため、非常に驚くべきことである。すなわち、ＣＶＤダイヤモンド層がナノ結晶種粒子の層に結合するが、ナノ結晶種粒子は、その下にある化合物半導体基板に結合しないと考えられてきた。理論に束縛されるものではないが、化合物半導体層が十分平坦で滑らかにされ、ナノメートルサイズのダイヤモンドシード粒子が利用される場合、且つ、ナノメートルサイズのダイヤモンドシード粒子が利用されるならば、ナノメートルサイズのダイヤモンドシード粒子は、化合物半導体層に静電的に結合するように見える。このやり方で、驚くほど厚いナノメートルサイズのダイヤモンド粒子の層を形成することができる。これは、このやり方で静電的に結合しない、より大きなマイクロメータサイズのダイヤモンドシード粒子と匹敵する。さらにまた、理論に束縛されるものではないが、ナノ結晶ダイヤモンドシード層の気相浸透(infiltration)がダイヤモンド成長の初期段階で起こっているように見え、ナノ結晶シード粒子が下にある化合物半導体基板に、且つまた互いに結合し、下にある化合物半導体基板を実質的に損傷することなく、コヒーレント結合されたナノ結晶ダイヤモンド層を形成する。
本発明をより良く理解し、どのように実施することができるかを示すために、本発明の実施形態を、添付の図面を参照して一例として以下に説明する。
化合物半導体材料の層と多結晶ＣＶＤダイヤモンド材料の層との間の界面における有効熱境界抵抗（ＴＢＲｅｆｆ）を測定するために使用される過渡的なサーモリフレクタンス測定装置(setup)の概略図を示す。 ５３２ｎｍのプローブレーザ波長における反射率変化と表面温度変調との間の線形近似(linear approximation)の妥当性を実証するＧａＮ−ｏｎ−ダイヤモンドウエハの反射率スペクトルを示す。 誘電体シーディング層について異なる厚さを有するＧａＮ−ｏｎ−ダイヤモンドウエハの標準化された(normalized)過渡的な反射率を示す。２つのダイヤモンド成長法： ホットフィラメント（ＨＦ）ＣＶＤ；及びマイクロ波（ＭＷ）プラズマＣＶＤ；が使用された（挿入図はサンプル層構造の概略図を示す）。 誘電体シーディング層の厚さの関数としてのＧａＮ／ダイヤモンド界面のＴＢＲｅｆｆを示す。対応するトランジスタのピークチャネル温度上昇が右の縦軸に示されている。 超ナノ結晶シード層の透過型電子顕微鏡写真（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｇｒａｐｈ、ＴＥＭ）断面図を示す。識別可能な（discernible）ダイヤモンドシードを有し、且つ、界面のボイド(voids)がない、明確に規定され、規則正しいナノ結晶ダイヤモンド界面を示す。 化合物半導体材料の層、ナノ結晶ダイヤモンドの層、及び微結晶(micro-crystalline)ダイヤモンドの層を含む３層構造の概略図を示す。
発明の詳細な説明
本発明の実施形態による低熱境界抵抗ＧａＮ−ｏｎ−ダイヤモンドプロダクトを達成するための改良されたシーディング技術を説明する前に、そのようなプロダクトの熱境界抵抗を探査するための新しい測定技術の説明を以下に示す。
この測定技術は、ＧａＮ−ｏｎ−ダイヤモンドＴＢＲｅｆｆを特徴付ける過渡的なサーモリフレクタンス法(transient thermoreflectance method)を含む。この完全な非接触技術は、いずれの追加の堆積を必要とせず、且つ、デバイス製造前に成長したままのウエハ上で使用することができる。ウエハの耐熱性の迅速な評価により、ＧａＮ−ｏｎ−ダイヤモンド・ウエハ製造業者は、トランジスタの熱性能を改善するための成長条件を改良する(refine)ことができる。
ナノ秒過渡的なサーモリフレクタンス法は、レーザベースのポンププローブ技術である［Ｊ． Ｗ． Ｐｏｍｅｒｏｙ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ． ３５（１０）， １００７ （２０１４）］。ＡｌＧａＮ／ＧａＮ表面を衝動的に(impulsively)加熱するために、ＧａＮバンドギャップより上の１０ｎｓ、３５５ｎｍパルスレーザ（Ｎｄ：ＹＡＧの第３高調波(harmonic)）がポンプビームとして使用される。この温度上昇は、直線的に温度に依存する表面反射率の変化を誘発する。タイムドメイン(time domain)におけるこの反射率（及びしたがって温度）の変化を監視するために、５３２ｎｍ ＣＷレーザ（Ｎｄ：ＹＡＧの第２高調波）がプローブビームとして使用される。表面温度は、ＧａＮ層及びダイヤモンド基板への熱拡散に起因して緩和され、且つ、このようにして、ＴＢＲｅｆｆを含む熱的性質が温度過渡(transient)から抽出され得る。２つのレーザビームは、ウエハマッピングを便利にするために標準的な顕微鏡に同軸に向けられる。増幅されたシリコン光検出器は、サンプル表面から反射されたプローブレーザの強度を記録するために使用される。実験装置の概略図を図１に示す。
ある条件下では、プローブレーザの波長が全反射スペクトルの最大値又は最小値の近傍にあるときに部分的にコヒーレントな内部反射に起因して、反射率の変化は表面温度変調に比例しないことがある。ここで選択されたプローブレーザ波長（５３２ｎｍ）は、図２に示されているこれらの「非線形」領域には含まれない。６０℃の温度上昇は、反射率の波長における１０ｎｍシフトに相当し、ＧａＮ屈折率の波長［Ｎ． Ａ． Ｓａｎｆｏｒｄ ｅｔ ａｌ．， Ｊ． Ａｐｐｌ． Ｐｈｙｓ． ９４（５）， ２９８０ （２００３）］及び温度［Ｎ． Ｗａｔａｎａｂｅ， ｅｔ ａｌ．， Ｊ． Ａｐｐｌ． Ｐｈｙｓ． １０４（１０）， １０６１０１ （２００８）］依存性を使用して算出される。これらの測定では、反射率変化と表面温度上昇との間の線形近似が有効である(valid)領域内で最大温度変調が６０℃未満である。さらに、同じサーモリフレクタンス減衰が、金のトランスデューサを備えた及び有しないウエハ上で得られ［Ｊ． Ｗ． Ｐｏｍｅｒｏｙ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ． ３５（１０）， １００７ （２０１４）］、その応答が実際に表面温度に起因することを検証した。
図３は、２８ｎｍから１００ｎｍまでの誘電体シーディング層の公称(nominal)厚さを各々が有する一連のＧａＮ−ｏｎ−ダイヤモンド・ウエハの時間分解された(time-resolved)正規化された反射率変化と、高温フィラメント（hot filament,ＨＦ）ＣＶＤ又はマイクロ波（ＭＷ）プラズマＣＶＤのいずれかにより成長したダイヤモンド基板とを示す。トランジェント(the transient)（及びしたがって表面温度）におけるより速い減衰は、熱がダイヤモンド基板内により効率的に拡散するので、より低いＴＢＲｅｆｆを示す。この測定は、ＧａＮ／ダイヤモンド界面が支配的な(dominant)熱障壁であるため、ＴＢＲｅｆｆに対して最も敏感である。しかしながら、ダイヤモンド基板の効果は、図３の長いタイムスケールに見られるように温度過渡にも寄与する。５００ｎｓを超える(beyond)トランジェントの分離は、不透明(opaque)ＨＦダイヤモンドが半透明(translucent)ＭＷダイヤモンドよりも小さい熱伝導率を有することを示唆する。
測定されたトランジェントは、有限要素(finite element)熱モデルを用いてフィッティングされ、且つ、抽出されたＴＢＲｅｆｆは、図４の誘電体中間層の厚さの関数としてプロットされている。ＴＢＲｅｆｆは、誘電体層の厚さとほぼ線形の関係に従う。偏差は、ウエハからウエハまでの間で変化するダイヤモンド核生成表面の寄与に起因する可能性が高い(likely)。マルチフィンガートランジスタ熱モデルを使用すると［Ｊ． Ｗ． Ｐｏｍｅｒｏｙ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ． ３５（１０）， １００７ （２０１４）］、各ＴＢＲｅｆｆに対応するピークチャネル温度上昇が計算され、且つ、右の縦軸に示した。これは、デバイスの熱抵抗を下げるためにＴＢＲｅｆｆを減らすことの重要性を強調している。ＴＢＲｅｆｆを５０ｍ２Ｋ／ＧＷから１２ｍ２Ｋ／ＧＷに減少させることにより、トランジスタチャネル温度上昇を３０％だけ(by)低減することができる。しかしながら、標準的なダイヤモンドシーディング技術を用いると、その上のＣＶＤダイヤモンド成長中にＧａＮ基板を保護するためには、少なくとも約３５ｎｍの厚さのセラミック中間層が必要であることが判明した。図４から分かるように、これは約２０〜２５ｍ２Ｋ／ＧＷの有効熱境界抵抗の下限をもたらす。
上記に鑑み、本発明者らは、化合物半導体基板とその上の多結晶ＣＶＤダイヤモンド層成長との間に、より良好な界面を提供する種々の方法(different methods)を検討した。その際、本発明者らは、化合物半導体を損傷することなく化合物半導体基板上にダイヤモンド成長を可能なままにしながら、誘電体シーディング層を完全に除去することを可能にする最適化ダイヤモンドシーディング技術を開発した。この方法は、制御された厚さの、実質的にボイドのないダイヤモンド核生成層を形成するためにナノ及び／又は超ナノ結晶ダイヤモンドの超音波処理(sonication)及び／又は電気化学的堆積を使用する。これは、
化合物半導体材料の層と、
多結晶ＣＶＤダイヤモンド材料の層と、
を含む半導体デバイス構造であって、
前記多結晶ＣＶＤダイヤモンド材料の層は、前記化合物半導体材料の層に直接結合されたナノ結晶ダイヤモンドの層を介して前記化合物半導体材料の層に結合され、前記ナノ結晶ダイヤモンドの層は、５〜５０ｎｍの範囲の厚さを持ち、且つ、前記化合物半導体材料の層と前記多結晶ＣＶＤダイヤモンド材料の層との間の界面における過渡的なサーモリフレクタンスによって測定される有効熱境界抵抗（ＴＢＲｅｆｆ）が５０ｍ２Ｋ／ＧＷ、４０ｍ２Ｋ／ＧＷ、又は３０ｍ２Ｋ／ＧＷ以下であるように構成されている、
半導体デバイス構造をもたらす。
ダイヤモンド材料と化合物半導体材料との間に追加の誘電体中間層を含まないこのデバイス構造は、化合物半導体ウェハを高温にさらし、且つ、歩留まり(yield)及び／又はコストに影響を与える可能性がある追加のセラミック堆積ステップの必要性を回避する。さらに、追加の誘電体中間層を排除することにより、これは、薄い誘電体中間層を含むデバイス構造の場合、ダイヤモンド材料と化合物半導体材料との間の有効熱境界抵抗を理論上の最小値３ｍ２Ｋ／ＧＷにさらに下げるか、最良の以前の値、１０ｍ２Ｋ／ＧＷを上回る(above)、例えば、２０〜３０ｍ２Ｋ／ＧＷの範囲に少なくとも一致する(match)機会を広げる。
下にある(underlying)化合物半導体が過度に損傷されないようにＣＶＤダイヤモンドの成長中にシード層が効果的な保護バリアとして機能することを保証しながら、必要な有効熱境界抵抗（ＴＢＲｅｆｆ）を達成するように選択された粒子サイズ(particle size)、堆積時間、及び音波力(sonic power)を有するナノ結晶ダイヤモンド粉末のコロイド懸濁液及び音波力の適用を用いて適切なシード層を形成することができることが見出された。別の方法(an alternative)は、均一かつ共形の(conformal)堆積を与えるためダイヤモンド／ウェハの相対電位を制御する電気化学的方法を使用することである。さらに、驚くべきことに、このようなシード層は、化合物半導体基板へのＣＶＤダイヤモンド層の接着を妨げないことが分かった。
コロイド懸濁液、ナノ結晶ダイヤモンド粉末、及び音波力もしくは電気化学的付着の適用を含むシーディングのための技術は、すでに(before)記載されていた一方で、高核生成密度ダイヤモンドのシーディング(seeding)及び成長のために、ダイヤモンド−化合物半導体界面の熱障壁抵抗(theremal barrier resistance)を改善するためのそのような方法の影響及び性質は、これまで実証されていなかった。本発明者らは、半導体基板上に分散されたシードスタックの厚さ及び密度の調整(tailoring)を可能にし、及びその結果、以前に達成された結果を超えてこのようなスタックの形成に関連するＴＢＲの制御を可能にする、化合物半導体基板のコーティング方法(methodology)を考案した。例えば、時間、音波力、及びシーディング媒体を調整することによって、本発明者らは、このようなやり方での、スタックの厚さ及び分散体の密度の制御が、ＧａＮとダイヤモンドとの間のこのような層の存在と関連したＴＢＲを最適化することを実証した。特に、誘電体中間層を、核生成のための比較的厚い（シーディングに関して(in seeding terms)）、且つ、熱伝導性の超ナノ及び／又はナノ結晶ダイヤモンドコーティングで置き換えることによって、本発明者らは、２つの熱界面及び１つの熱的に攻撃された(challenged)核生成／保護層を排除した。
多結晶ＣＶＤダイヤモンド材料の層は、５〜５０ｎｍ、１０〜４０ｎｍ、又は１５〜３０ｎｍの範囲の層厚を有するナノ結晶ダイヤモンドの層を介して、化合物半導体材料の層に結合させることができる。オージェ(Auger)深さプロファイリングは、超ナノ結晶シード層（一例ではシード層の厚さは約２５ｎｍである）の確立に使用することができる。
図５は、識別可能なダイヤモンドシードを有し、且つ、界面のボイドがない、明確に規定され、規則正しいナノ結晶ダイヤモンド界面を示す、超ナノ結晶シード層の透過型電子顕微鏡写真（ＴＥＭ）断面を表す。ナノ結晶ダイヤモンドの層は、１０％、８％、６％、又は４％以下の(no more than)透過型電子顕微鏡イメージングを用いて測定したボイドの体積分率(volume fraction)を有することができる。代替的に、又は追加的に、ナノ結晶ダイヤモンドの層は、少なくとも２００ｎｍ×１００ｎｍの面積を含む代表的なサンプルにおいて、２０ｎｍ、１５ｎｍ、１０ｎｍ、又は５ｎｍを超える厚さを有するボイドを有しなくてもよい。好ましくは、ナノ結晶ダイヤモンドの層は、少なくとも２００ｎｍ×１００ｎｍの面積を含む代表的なサンプルにおける透過型電子顕微鏡法によるイメージングにおいて識別可能な可視ボイドを有しない。
上記のようなシード層は、誘電体中間層を必要とすることなく、多結晶ＣＶＤダイヤモンド材料を、化合物半導体基板上に配向され(directed)、堆積させることを可能にする。本発明はある範囲の化合物半導体に適用することができるが、特定の実施形態によれば、化合物半導体材料の層はＩＩＩ−Ｖ族化合物半導体材料、例えば窒化ガリウム、を含む。
シード層上に成長された多結晶ＣＶＤダイヤモンド材料の層は、少なくとも５マイクロメートル、１０マイクロメートル、２０マイクロメートル、３０マイクロメートル、５０マイクロメートル、８０マイクロメートル、１００マイクロメートル、２００マイクロメートル、３００マイクロメートル、又は５００マイクロメートルの厚さを有することができる。シード層は、ナノ結晶ダイヤモンド粒子を含むが、シード層上に成長した上層の多結晶ＣＶＤダイヤモンド材料は、好ましくはミクロンスケールのグレイン(grains)（すなわち、多結晶ＣＶＤダイヤモンド材料の層は１ミクロンを超えるサイズを有するグレインを含む）を含み、且つ、このタイプの多結晶ＣＶＤダイヤモンド材料は、高温フィラメント多結晶ＣＶＤダイヤモンド及び／又はナノ多結晶ＣＶＤダイヤモンドよりも高い熱伝導率を有するので、好ましくはマイクロ波プラズマＣＶＤダイヤモンド材料である。
図６は、化合物半導体材料の層７０、ナノ結晶ダイヤモンドの層７２、及び微結晶ダイヤモンドの層７４を含む、上述の３層構造の概略図を示す。
上記定義された半導体デバイス構造の製造方法は、
化合物半導体材料の層を含む基板を提供するステップと、
前記化合物半導体材料の層の上に５〜５０ｎｍ、１０〜４０ｎｍ、又は１５〜３０ｎｍの範囲の層厚さを持つナノ結晶ダイヤモンドのシード層を形成するステップと、
化学蒸着（ＣＶＤ）技術を用いて前記シード層の上に多結晶ＣＶＤダイヤモンドの層を成長させるステップと、
を含む。
シード層は、１５ｎｍ又は１０ｎｍ以下及び／又は１ｎｍ以上の平均粒子サイズを有するナノ結晶ダイヤモンド粉末を使用して形成することができる。シーディングステップで使用されるナノ結晶ダイヤモンド粉末のＤ９０粒子サイズは、４０ｎｍ、３０ｎｍ、又は２０ｎｍ以下で(no more than)あり得る。さらに、シード層は、ナノ結晶ダイヤモンド粉末のコロイド懸濁液を使用して形成することができ、且つ、堆積時間及び音波力などの堆積パラメータは、必要な有効熱境界抵抗（ＴＢＲｅｆｆ）を達成するように制御することができる。
化合物半導体基板を製造する１つの方法は、シリコンウエハ上のＧａＮをキャリアシリコンウエハに結合させ、及び次に成長シリコンウエハをエッチング除去(off)して、結合ウエハをそのまま残すことである。成長シリコンウエハを除去した後、ＧａＮ材料の裏面が露出する。この露出した表面を、その後、アルコール溶液中のナノダイヤモンドシードを有するタンクに沈め、且つ、タンク全体を１０分間、超音波で散布する(seeded)。シード層の厚さの調整は、シーディングの正確な時間(time)を調整することによって行われる。この正確な時間は、粒子の密度及びサイズに依存する。次いで、化合物半導体基板をタンクから取り出し、且つ、付着が不十分なシードを除去するためスピン乾燥する。得られたウエハは、アルコールが乾燥した後、ダイヤモンド析出の準備ができている。
ナノ結晶層は、化合物半導体基板の核生成層及び保護層の両方の役割を果たす。これは、良好なＧａＮ電子特性の保持と組み合わせて低いＴＢＲをもたらす。すなわち、ＧａＮは、ナノダイヤモンドシード層の存在に起因してＣＶＤダイヤモンド成長プロセスによって過度に損傷されない。このように、本発明は、ＧａＮを損傷することなく、ＧａＮへのダイヤモンドの直接付着の最初の成功した実証への合成経路を提供する。例えば、化合物半導体エピ層構造は、ダイヤモンドの熱拡散層に直接結合しながら、以下の特性：
少なくとも１２００ｃｍ２Ｖ−１ｓ−１、１４００ｃｍ２Ｖ−１ｓ−１、又は１６００ｃｍ２Ｖ−１ｓ−１の電荷移動度；
７００Ω／スクエア、６００Ω／スクエア、又は５００Ω／スクエア以下のシート抵抗；
１０−５アンペア、１０−６アンペア、１０−７アンペア以下のリーク電流(current leakage)；及び
少なくとも５Ｗ／ｍｍ、６Ｗ／ｍｍ、又は７Ｗ／ｍｍの最大出力；
の１つ以上を有することができる
本発明は、実施形態を参照して具体的に示され説明されているが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、形態及び詳細において様々な変更がなされ得ることが当業者には理解される。
実施形態
１． 化合物半導体材料の層と、
多結晶ＣＶＤダイヤモンド材料の層と、
を含む半導体デバイス構造であって、
前記多結晶ＣＶＤダイヤモンド材料の層は、前記化合物半導体材料の層に直接結合されたナノ結晶ダイヤモンドの層を介して前記化合物半導体材料の層に結合され、前記ナノ結晶ダイヤモンドの層は、５〜５０ｎｍの範囲の厚さを持ち、且つ、前記化合物半導体材料の層と前記多結晶ＣＶＤダイヤモンド材料の層との間の界面における過渡的なサーモリフレクタンスによって測定される有効熱境界抵抗（ＴＢＲｅｆｆ）が５０ｍ２Ｋ／ＧＷ以下であるように構成されている、
半導体デバイス構造。
２． 前記ナノ結晶ダイヤモンドの層の前記厚さが１０〜４０ｎｍの範囲にある、請求項１に記載の半導体デバイス構造。
３． 前記ナノ結晶ダイヤモンドの層の前記厚さは、１５〜３０ｎｍの範囲にある、請求項１に記載の半導体デバイス構造。
４． 前記ナノ結晶ダイヤモンドの層は、１０％以下の透過型電子顕微鏡法イメージングを使用して測定されたボイドの体積分率を有する、請求項１〜３のいずれか一項に記載の半導体デバイス構造。
５． 前記ナノ結晶ダイヤモンドの層中のボイドの前記体積分率が８％、６％又は４％以下である、請求項４に記載の半導体デバイス構造。
６． 前記ナノ結晶ダイヤモンドの層は、少なくとも２００ｎｍ×１００ｎｍの面積を含む代表的なサンプルにおいて、２０ｎｍを超える厚さを持つボイドを有しない、請求項１〜５のいずれか一項に記載の半導体デバイス構造。
７． 前記ナノ結晶ダイヤモンドの層は、少なくとも２００ｎｍ×１００の面積を含む代表的なサンプルにおいて、１５ｎｍ、１０ｎｍ又は５ｎｍを超える厚さを持つボイドを含まない、請求項６に記載の半導体デバイス構造。
８． 前記ナノ結晶ダイヤモンドの層は、少なくとも２００ｎｍ×１００ｎｍの面積を有する代表的なサンプルにおける透過型電子顕微鏡法イメージングにおいて識別可能な視認可能なボイドを有しない、請求項１〜７のいずれか一項に記載の半導体デバイス構造。
９． 前記多結晶ＣＶＤダイヤモンド材料の層は、少なくとも５マイクロメートル、１０マイクロメートル、２０マイクロメートル、３０マイクロメートル、５０マイクロメートル、８０マイクロメートル、１００マイクロメートル、２００マイクロメートル、３００マイクロメートル、又は５００マイクロメートルの厚さを有する、請求項１〜８のいずれか一項に記載の半導体デバイス構造。
１０． 前記多結晶ＣＶＤダイヤモンド材料の層は、１ミクロンを超えるサイズを有するグレインを含む、請求項１〜９のいずれか一項に記載の半導体デバイス構造。
１１． 前記化合物半導体材料の層と前記多結晶ＣＶＤダイヤモンド材料の層との間の界面における過渡的なサーモリフレクタンスによって測定された前記有効熱境界抵抗（ＴＢＲｅｆｆ）が、４０ｍ２Ｋ／ＧＷ以下、又は３０ｍ２Ｋ／ＧＷ以下である、請求項１〜１０のいずれか一項に記載の半導体デバイス構造。
１２． 前記化合物半導体材料の層は、ＩＩＩ−Ｖ族化合物半導体材料を含む、請求項１〜１１のいずれか一項に記載の半導体デバイス構造。
１３． 前記ＩＩＩ−Ｖ族化合物半導体材料が窒化ガリウムである、請求項１２に記載の半導体デバイス構造。
１４． 前記化合物半導体層は、以下の特性：
少なくとも１２００ｃｍ２Ｖ−１ｓ−１、１４００ｃｍ２Ｖ−１ｓ−１、又は１６００ｃｍ２Ｖ−１ｓ−１の電荷移動度；
７００Ω／スクエア、６００Ω／スクエア、又は５００Ω／スクエア以下のシート抵抗；
１０−５アンペア、１０−６アンペア、１０−７アンペア以下のリーク電流；及び
少なくとも５Ｗ／ｍｍ、６Ｗ／ｍｍ、又は７Ｗ／ｍｍの最大出力；
のうちの１つ以上を有する、請求項１〜１３のいずれか一項に記載の半導体デバイス構造。
１５． 請求項１〜１４のいずれか一項に記載の半導体デバイス構造の製造方法であって、
化合物半導体材料の層を含む基板を提供するステップと、
前記化合物半導体材料の層の上に５〜５０ｎｍの範囲の層厚さを持つナノ結晶ダイヤモンドのシード層を形成するステップと、
化学蒸着（ＣＶＤ）技術を用いて前記シード層の上に多結晶ＣＶＤダイヤモンドの層を成長させるステップと、
を含む、方法。
１６． 前記シード層が、１５ｎｍ以下又は１０ｎｍ及び／又は１ｎｍ以上の平均粒子サイズを有するナノ結晶ダイヤモンド粉末を使用して形成される、請求項１５に記載の方法。
１７． 前記シーディングステップで使用される前記ナノ結晶ダイヤモンド粉末のＤ９０粒子サイズが、４０ｎｍ、３０ｎｍ、又は２０ｎｍ以下である、請求項１６に記載の方法。
１８． 前記シード層が、前記必要とされる有効熱境界抵抗（ＴＢＲｅｆｆ）を達成するように制御された堆積パラメータを有するナノ結晶ダイヤモンド粉末のコロイド懸濁液を使用して形成される、請求項１５〜１７のいずれか一項に記載の方法。
７０ 化合物半導体材料の層、
７２ ナノ結晶ダイヤモンドの層、
７４ 微結晶ダイヤモンドの層。

Claims (4)

  1. ＧａＮ層と；
    前記ＧａＮ層の上に配置されたナノ結晶ダイヤモンドの層と；
    前記ナノ結晶ダイヤモンドの層の上に配置された多結晶ＣＶＤダイヤモンドの層と；
    を含む半導体デバイス構造であって、
    前記ナノ結晶ダイヤモンドの層は、５〜５０ｎｍの範囲の厚さを持ち、且つ、前記ＧａＮ層と前記多結晶ＣＶＤダイヤモンド材料の層との間の界面における過渡的なサーモリフレクタンスによって測定される有効熱境界抵抗（ＴＢＲｅｆｆ）が５０ｍ２Ｋ／ＧＷ、４０ｍ ２ Ｋ／ＧＷ、又は３０ｍ ２ Ｋ／ＧＷ以下であるように構成されている、半導体デバイス構造。
  2. ＡｌＧａＮ層をさらに含む、請求項１に記載の半導体デバイス構造であって、前記ＧａＮ層が前記ＡｌＧａＮ層の上に配置される、半導体デバイス構造。
  3. 前記ナノ結晶ダイヤモンドの層は、１０％以下のボイド体積分率を有する、請求項１に記載の半導体デバイス構造。
  4. 前記ナノ結晶ダイヤモンドの層は、少なくとも２００ｎｍ×１００ｎｍの面積を含む代表的なサンプルにおいて、２０ｎｍを超える厚さを有するボイドを有しない、請求項１に記載の半導体デバイス構造。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201502954D0 (en) * 2015-02-23 2015-04-08 Element Six Technologies Ltd Compound semiconductor device structures comprising polycrystalline CVD diamond
US10594298B2 (en) * 2017-06-19 2020-03-17 Rfhic Corporation Bulk acoustic wave filter
US10128107B1 (en) * 2017-08-31 2018-11-13 Rfhic Corporation Wafers having III-Nitride and diamond layers
GB201809206D0 (en) * 2018-06-05 2018-07-25 Pontificia Univ Catolica Madre Y Maestra Autopista Duarte Km 1 1/2 Sp3-bonded carbon materials, methods of manufacturing and uses thereof
CN110164766B (zh) * 2019-04-23 2021-01-15 西安电子科技大学 一种基于金刚石衬底的氮化镓器件及其制备方法
WO2020263845A1 (en) * 2019-06-24 2020-12-30 Akash Systems, Inc. Material growth on wide-bandgap semiconductor materials
KR102393733B1 (ko) * 2020-05-07 2022-05-06 한국세라믹기술원 반도체용 다이아몬드 박막 제조방법
RU2750234C1 (ru) * 2020-07-24 2021-06-24 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский технологический университет "МИСиС" Способ получения поликристаллических алмазных пленок
CN117916848A (zh) * 2020-12-22 2024-04-19 阿卡什系统公司 具有导热衬底的器件和形成导热衬底的方法
KR102528990B1 (ko) * 2020-12-28 2023-05-03 알에프에이치아이씨 주식회사 다이아몬드 기판, 다이아몬드 커버, 다이아몬드 플레이트 및 반도체 패키지의 제조 공정, 및 이를 이용하여 제조된 반도체 패키지
CN113224200B (zh) * 2021-05-08 2022-11-04 西北核技术研究所 一种氮化镓半导体辐射探测器及其制备方法和检测设备

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4427714C2 (de) 1994-08-05 1996-07-11 Daimler Benz Ag Verfahren zum Bekeimen eines Substrats zur späteren Herstellung einer Komposit-Struktur
US7132309B2 (en) * 2003-04-22 2006-11-07 Chien-Min Sung Semiconductor-on-diamond devices and methods of forming
JP4009090B2 (ja) 2001-11-08 2007-11-14 株式会社神戸製鋼所 ダイヤモンド被覆非ダイヤモンド炭素部材の製造方法
WO2006113539A2 (en) 2005-04-13 2006-10-26 Group4 Labs, Llc Semiconductor devices having gallium nitride epilayers on diamond substrates
FR2898657B1 (fr) * 2006-03-16 2008-04-18 Novatec Sa Procede de mise en oeuvre d'un support intercalaire universel
US8236594B2 (en) 2006-10-20 2012-08-07 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
US7943485B2 (en) 2007-01-22 2011-05-17 Group4 Labs, Llc Composite wafers having bulk-quality semiconductor layers and method of manufacturing thereof
WO2009073866A1 (en) * 2007-12-07 2009-06-11 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Gate after diamond transistor
TR201910676T4 (tr) * 2008-07-18 2019-08-21 Neogi Jayant Değerli taşlar üzerinde nanokristal elmas kaplamaların üretilmesine yönelik yöntem.
WO2010010176A1 (fr) 2008-07-25 2010-01-28 Commissariat A L'energie Atomique Procede de microstructuration d'une couche de diamant
DE102010062873A1 (de) * 2010-12-13 2012-06-14 Sb Limotive Company Ltd. Lithium-Ionen-Zelle, Lithium-Ionen-Akkumulator sowie Kraftfahrzeug mit einem Lithium-Ionen-Akkumulator
JP5777962B2 (ja) * 2011-07-14 2015-09-16 日本バイリーン株式会社 ダイヤモンド膜の製造方法
GB201121666D0 (en) 2011-12-16 2012-01-25 Element Six Ltd Synthetic diamond coated compound semiconductor substrates
US9685513B2 (en) 2012-10-24 2017-06-20 The United States Of America, As Represented By The Secretary Of The Navy Semiconductor structure or device integrated with diamond
CN103132048B (zh) * 2013-02-05 2015-09-16 廊坊西波尔钻石技术有限公司 一种多晶金刚石磨料及化学气相沉积(cvd)制作方法
GB201319117D0 (en) * 2013-10-30 2013-12-11 Element Six Technologies Us Corp Semiconductor device structures comprising polycrystalline CVD Diamond with improved near-substrate thermal conductivity
US20160161991A1 (en) * 2014-12-08 2016-06-09 Rubicon Technology, Inc. Ultra-Thin, Passively Cooled Sapphire Windows
GB201502954D0 (en) * 2015-02-23 2015-04-08 Element Six Technologies Ltd Compound semiconductor device structures comprising polycrystalline CVD diamond

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