KR101930846B1 - 디스플레이 장치의 에이징 시스템과, 이를 이용한 에이징 방법 - Google Patents
디스플레이 장치의 에이징 시스템과, 이를 이용한 에이징 방법 Download PDFInfo
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Abstract
디스플레이 장치의 에이징 시스템과, 이를 이용한 에이징 방법을 개시한다. 본 발명은 소자 측정값을 평가하기 위한 테스터 패드부 및 에이징을 하기 위한 에이징 패드부가 구비된 패널을 에이징 시스템에 장착하는 단계;와, 패널의 소자 측정값을 추출하고, 이를 패널을 구동하기 위하여 에이징 시스템에 미리 저장된 기존 소자 특성값과 비교하여 일치하는 소자값을 검출하는 단계;와, 검출된 소자값으로부터 생성된 출력 데이터를 이용하여 상기 패널을 에이징하는 단계;를 포함하는 것으로서, 소자의 공정 편차에 따른 소자의 특성을 검증하여 작업자가 별도의 소자의 측정과 측정 결과에 따른 에이징 조건을 수립하지 않아도 에이징 시스템에서 자체적으로 에이징 조건을 수립하여 에이징 공정을 수행할 수 있다. 이에 따라, 소자의 특성 평가에 소요되는 시간적 손실과, 노동력 낭비 등을 미연에 방지할 수 있다.
Description
본 발명은 에이징에 관한 것으로서, 보다 상세하게는 에이징 시스템에서 소자의 특성을 평가하고, 에이징 공정을 수행할 수 있는 디스플레이 장치의 에이징 시스템과, 이를 이용한 에이징 방법에 관한 것이다.
통상적으로, 유기 발광 디스플레이 장치는 시야각이 넓고, 콘트라스트가 우수하고, 응답 속도가 빠르다는 장점을 가지고 있다. 이에 따라, 유기 발광 디스플레이 장치는 디지털 카메라나, 비디오 카메라나, 캠코더나, 휴대 정보 단말기나, 스마트 폰이나, 초슬림 노트북이나, 태블릿 퍼스널 컴퓨터나, 플렉서블 디스플레이 장치와 같은 모바일 기기용 디스플레이 장치나, 초박형 텔레비젼 같은 전자/전기 제품에 적용할 수 있어서 각광받고 있다.
유기 발광 디스플레이 장치는 애노우드와 캐소우드로부터 각각 주입되는 정공과 전자가 발광층에서 재결합하여 발광하는 원리로 색상을 구현할 수 있는 것으로서, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광하게 된다.
유기 발광 디스플레이 장치는 발광 시간이 증가할수록 열화되고, 그 결과, 유기 발광 디스플레이 장치는 수명이 단축되고, 광 효율이 감소할 수 있다. 따라서, 유기 발광 디스플레이 장치의 안정화를 위하여 에이징 공정을 수행하게 된다. 그러나, 에이징 공정시, 소자의 특성 변화를 예측할 수 없으므로, 에이징 공정을 수행하기 이전에 소자의 특성 평가를 진행하고, 구동 조건을 수립한 이후에 에이징 공정을 수행하게 됨으로써, 특성 평가에 소요되는 손실이 크다.
본 발명은 신뢰성 높은 에이징 공정을 통하여 디스플레이 장치의 수명과, 휘도 불균일, 휘도비를 개선할 수 있는 디스플레이 장치의 에이징 시스템과, 이를 이용한 에이징 방법을 제공하는 것이다.
본 발명의 바람직한 일 실시예에 따른 디스플레이 장치의 에이징 시스템은,
패널이 장착되는 공간을 제공하며, 복수의 프로브 핀이 형성된 패널 장착부;
상기 패널에 전기적으로 접속하여 패널의 소자 측정값을 추출하는 프로브 스테이션부;
패널을 구동하기 위한 기존 소자 특성값이 미리 저장된 메모리부;
추출된 소자 측정값과 기존 소자 특성값을 비교하고, 생성된 출력 데이터를 제어하는 제어부; 및
상기 제어부로부터 전달된 출력 데이터를 이용하여, 상기 패널에 에이징 신호를 전달하는 에이징 제어부;를 포함한다.
일 실시예에 있어서, 상기 패널에는 소자 측정값을 평가하기 위한 테스터 패드부와, 에이징을 하기 위한 에이징 패드부가 형성되고, 상기 패널 장착부에는 상기 테스터 패드부에 전기적으로 접속하는 테스터 패드부용 프로브 핀과, 상기 에이징 패드부에 전기적으로 접속하는 에이징 프로브 핀이 구비된 에이징용 프로브 핀 블록이 형성된다.
일 실시예에 있어서, 상기 테스터 패드부에는 상기 테스터 패드부용 프로브 핀을 통하여 상기 프로브 스테이션부로부터 전기적 신호를 전달하여 상기 테스터 패드부로부터 상기 패널의 소자 측정값을 추출한다.
일 실시예에 있어서, 상기 에이징 패드부에는 에이징 프로브 핀 블록을 통하여 상기 에이징 제어부로부터 전기적 신호를 전달하여 에이징을 수행한다.
일 실시예에 있어서, 상기 패널은 유기 발광 디스플레이 장치이며, 상기 테스터 패드부는 상기 패널내의 표시부에 형성된 반도체 활성층, 소스 전극, 드레인 전극, 및 게이트 전극에 대하여 각각 대응되는 패턴부이며, 상기 테스터 패드부용 프로브 핀은 상기 테스터 패드부에 패턴화된 상기 소스 전극, 드레인 전극 및 게이트 전극에 대하여 선택적으로 연결되도록 테스터 패드부와 대응되는 위치의 패널 장착부에 형성된다.
일 실시예에 있어서, 상기 테스터 패드부용 프로브 핀은 상기 패널 장착부의 적어도 일측 가장자리에 형성된다.
일 실시예에 있어서, 상기 테스터 패드부에 형성된 패턴부는 상기 패널 내의 표시부에 형성된 상기 패턴과 동시에 형성된다.
일 실시예에 있어서, 상기 테스터 패드부에 형성된 패턴부는 상기 패널 내의 표시부에 형성된 패턴과 연결되지 않고, 독립적으로 패턴화된다.
일 실시예에 있어서, 상기 에이징 패드부는 패널의 적어도 일 가장자리에 패턴화되며, 상기 패널내의 표시부에 형성된 패턴과 전기적으로 연결되며, 상기 에이징용 프로브 핀은 상기 에이징 패드부와 대응되는 위치의 패널 장착부에 형성된다.
본 발명의 다른 실시예에 따른 디스플레이 장치의 에이징 방법은,
소자 측정값을 평가하기 위한 테스터 패드부 및 에이징을 하기 위한 에이징 패드부가 구비된 패널을 에이징 시스템에 장착하는 단계;
상기 패널의 소자 측정값을 추출하고, 이를 패널을 구동하기 위하여 에이징 시스템에 미리 저장된 기존 소자 특성값과 비교하여 일치하는 소자값을 검출하는 단계; 및
검출된 소자값으로부터 생성된 출력 데이터를 이용하여 상기 패널을 에이징하는 단계;를 포함한다.
일 실시예에 있어서, 상기 패널을 장착하는 단계에서는,
상기 에이징 시스템에 마련된 패널 장착부에 상기 패널을 장착하고, 상기 패널에 패턴화된 테스터 패드부에 대하여 상기 에이징 시스템에 마련되어서 패널의 소장 측정값을 추출하는 프로브 스테이션부에 전기적으로 연결된 테스터 패드부용 프로브 핀을 결속한다.
일 실시예에 있어서, 상기 패널은 유기 발광 디스플레이 장치이며, 상기 테스터 패드부는 상기 패널 내의 표시부에 형성된 반도체 활성층, 소스 전극, 드레인 전극, 및 게이트 전극에 대하여 각각 대응되는 패턴부이며, 상기 테스터 패드부용 프로브 핀은 상기 테스터 패드부의 소스 전극, 드레인 전극, 및 게이트 전극에 대하여 전기적으로 연결된다.
일 실시예에 있어서, 상기 테스터 패드부는 상기 패널의 적어도 일측 가장자리를 따라 복수개 형성되며, 상기 패널 내의 표시부에 형성된 상기 패턴과 연결되지 않고, 독립적으로 패턴화되며, 상기 테스터 패드부용 프로브 핀은 상기 테스터 패드부와 대응되는 위치에서 상기 테스터 패드부에 전기적으로 연결된다.
일 실시예에 있어서, 상기 패널의 소자값을 검출하는 단계에서는,
상기 패널에 패턴화된 테스터 패드부의 소자의 특성을 측정하는 단계;
상기 테스터 패드부의 소자의 특성을 추출하는 단계;
상기 소자의 측정값과, 상기 에이징 시스템에 미리 저장된 기존 소자 특성값을 상호 비교하는 단계; 및
상기 패널을 에이징하기 위한 출력 데이터를 생성하는 단계;를 포함한다.
일 실시예에 있어서, 상기 패널의 적어도 일측 가장자리에는 복수의 테스터 패드부가 형성되고, 상기 복수의 테스터 패드부로부터 측정 데이터의 평균값을 추출하여, 이를 에이징 공정시 대표값으로 이용한다.
일 실시예에 있어서, 상기 출력 데이터는 구동 파형과, 구동 파형에 대응되는 에이징 전압 설정 관련 정보를 포함한다.
일 실시예에 있어서, 상기 패널을 에이징하는 단계에서는,
상기 패널에 패턴화된 에이징 패드부에 대하여 상기 에이징 시스템에 마련된 에이징 제어부에 전기적으로 연결된 에이징 프로브 핀이 구비된 에이징용 프로브 핀 블록을 결속하여서, 생성된 출력 데이터를 이용하여 에이징한다.
이상과 같이, 본 발명의 디스플레이 장치의 에이징 시스템과, 이를 이용한 에이징 방법은 소자의 공정 편차에 따른 소자의 특성을 검증하여 작업자가 별도의 소자의 측정과 측정 결과에 따른 에이징 조건을 수립하지 않아도 에이징 시스템에서 자체적으로 에이징 조건을 수립하여 에이징 공정을 수행할 수 있다. 이에 따라, 소자의 특성 평가에 소요되는 시간적 손실과, 노동력 낭비 등을 미연에 방지할 수 있다.
도 1은 통상적인 유기 발광 디스플레이 장치의 구성도,
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절개 도시한 단면도,
도 3은 도 1의 등가 회로도,
도 4는 도 1의 에이징시 요구되는 패드부를 도시한 평면도,
도 5는 도 4의 테스터 패드부를 확대 도시한 구성도,
도 6은 본 발명의 일 실시예에 따른 에이징 시스템을 도시한 평면도,
도 7은 도 6의 패널 장착부를 도시한 평면도,
도 8a는 도 6의 테스터 패드부용 프로프 핀을 도시한 정면도,
도 8b는 도 8a의 측면도,
도 9는 본 발명의 일 실시예에 따른 유기 발광 디스플레이 장치의 에이징하는 과정을 순차적으로 도시한 순서도.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절개 도시한 단면도,
도 3은 도 1의 등가 회로도,
도 4는 도 1의 에이징시 요구되는 패드부를 도시한 평면도,
도 5는 도 4의 테스터 패드부를 확대 도시한 구성도,
도 6은 본 발명의 일 실시예에 따른 에이징 시스템을 도시한 평면도,
도 7은 도 6의 패널 장착부를 도시한 평면도,
도 8a는 도 6의 테스터 패드부용 프로프 핀을 도시한 정면도,
도 8b는 도 8a의 측면도,
도 9는 본 발명의 일 실시예에 따른 유기 발광 디스플레이 장치의 에이징하는 과정을 순차적으로 도시한 순서도.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “가지다” 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 디스플레이 장치의 에이징 시스템의 일 실시예를 첨부 도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 통상적인 유기 발광 디스플레이 장치(100)의 구성도이며, 도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절개 도시한 단면도이며, 도 3은 도 1의 등가 회로도이다.
도 1 내지 도 3을 참조하면, 상기 유기 발광 디스플레이 장치(100)는 제 1 기판(110) 상에 게이트 배선부(260), 데이터 배선부(270), 및 전원 배선부(250)가 구비되어 있다.
상기 유기 발광 디스플레이 장치(100)는 제 1 박막 트랜지스터(210), 제 2 박막 트랜지스터(230), 및 커패시터(220)를 포함한다. 상기 제 2 박막 트랜지스터(230)는 유기 발광 소자(240)와 연결되어 있다. 상기 유기 발광 소자(240)는 픽셀 전극(241), 커먼 전극(243), 및 상기 픽셀 전극(241)과 커먼 전극(243) 사이에 개재된 유기 발광층을 구비하는 중간층(242)을 포함한다.
상기 제 1 기판(110)은 아크릴, 폴리 이미드, 폴리 카보네이트, 폴리 에스테르 등 고분자 소재나, 글래스와 같은 절연성 기판이 바람직하다.
상기 제 1 기판(110)의 윗면에는 버퍼층(111)이 형성될 수 있다. 상기 버퍼층(111)은 유기물이나, 무기물이나, 유기물 및 무기물이 교대로 적층된 구조이다. 상기 버퍼층(111)은 산소와 수분을 차단하는 역할을 하거나, 상기 제 1 기판(110)으로부터 발생하는 수분 또는 불순물의 확산을 방지하거나, 반도체 활성층의 결정화시 열의 전달 속도를 조절하는 것에 의하여 반도체 활성층의 결정화가 잘 이루어질 수 있는 역할을 한다.
상기 버퍼층(111) 상에는 제 1 박막 트랜지스터(210)의 제 1 반도체 활성층(211) 및 제 2 박막 트랜지스터(230)의 제 2 반도체 활성층(231)이 형성되어 있다. 상기 제 1 반도체 활성층(211) 및 제 2 반도체 활성층(231)이 폴리 실리콘으로 형성될 경우에는 아몰퍼스 실리콘을 형성하고, 이를 결정화시켜 폴리 실리콘으로 변화시킨후 패터닝을 하여 제 1 반도체 활성층(211) 및 제 2 반도체 활성층(231)을 형성하게 된다.
아몰퍼스 실리콘의 결정화 방법으로는 RTA(Rapid Thermal Annealing)법, SPC(Solid Phase Crystallzation)법, ELA(Eximer Laser Annealing)법, MIC(Metal Induced Crystallization)법, MILC(Metal Induced Lateral Crystallization)법, SGS(Super Grain Silicon)법, SLS(Sequential Lateral Solidification)법 등 다양한 방법이 적용될 수 있다.
상기 제 1 반도체 활성층(211) 및 제 2 반도체 활성층(231)은 N형 또는 P형 불순물 이온을 도핑하는 것에 의하여 형성된 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이의 영역인 불순물이 도핑되지 않은 채널 영역을 포함한다.
상기 제 1 반도체 활성층(211) 및 제 2 반도체 활성층(231) 상에는 게이트 절연막(112)이 증착되어 있다. 상기 게이트 절연막(112)은 SiO2로 된 단일층이나, SiO2와 SiNx의 이중층 구조로 형성가능하다.
상기 게이트 절연막(112) 상에는 제 1 박막 트랜지스터(210)의 제 1 게이트 전극(212) 및 제 2 박막 트랜지스터(230)의 제 2 게이트 전극(232)이 형성되어 있다. 상기 제 1 게이트 전극(212) 및 제 2 게이트 전극(232)은 단일 또는 다중 금속의 사용이 가능하며, Mo, MoW, Cr, Al, Al 합금, Mg, Cu, Ti, Ag, Al, Ni, W, Au 등의 단층막이나 이들의 혼합으로 이루어진 다층막으로 형성되는 것이 바람직하다.
상기 제 1 게이트 전극(212)은 게이트 배선부(260)에 대하여 전기적으로 연결되고, 제 2 게이트 전극(232)은 커패시터(220)의 제 1 전극(221)에 대하여 전기적으로 연결되어 있다.
상기 제 1 게이트 전극(212), 제 2 게이트 전극(232), 및 커패시터(220)의 제 1 전극(221) 상에는 층간 절연막(113)이 형성되어 있다. 상기 층간 절연막(113)은 SiO2의 단일막이나, SiO2와 SiNx의 이중막으로 형성가능하다.
상기 제 1 반도체 활성층(211)에는 콘택 홀을 통하여 제 1 소스 전극(213)과, 제 1 드레인 전극(214)이 전기적으로 각각 연결되고, 상기 제 2 반도체 활성층(221)에는 콘택 홀을 통하여 제 2 소스 전극(233)과, 제 2 드레인 전극(234)이 전기적으로 각각 연결되어 있다.
상기 제 1 소스 전극(213), 제 1 드레인 전극(214), 제 2 소스 전극(233), 및 제 2 드레인 전극(234)은 Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 외에도, Al, Mo, Al:Nd 합금, MoW 합금 등과 같은 2종 이상의 금속으로 이루어진 합금을 사용할 수 있으며, 상기한 소재로만 한정되는 것은 아니다.
상기 제 1 소스 전극(213)은 제 1 데이터 배선부(270)에 전기적으로 연결되어, 제 1 반도체 활성층(211)에 데이터 신호를 공급하고, 상기 제 1 드레인 전극(214)은 커패시터(220)의 제 1 전극(221)에 전기적으로 연결되어 커패시터(220)에 데이터 신호를 공급한다.
상기 제 2 소스 전극(233)은 커패시터(220)의 제 2 전극(222)에 전기적으로 연결되고, 제 2 드레인 전극(234)은 유기 발광 소자(240)의 픽셀 전극(241)에 전기적으로 연결된다.
상기 제 1 소스 전극(213), 제 2 소스 전극(233), 제 1 드레인 전극(214), 제 2 드레인 전극(234), 커패시터(220)의 제 1 전극(221), 및 커패시터(220)의 제 2 전극(221) 상에는 절연층(114)이 형성되어 있다.
상기 절연층(114)은 패시베이션층 및/또는 평탄화막이 적어도 1층 이상 적층된 구조를 포함한다. 상기 절연층(114)은 무기 절연막 및/또는 유기 절연막을 사용할 수 있다. 상기 절연층(114)은 무기 절연막과, 유기 절연막의 복합 적층체로도 형성할 수 있다.
무기 절연막으로는 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함될 수 있고, 유기 절연막으로는 일반 범용 고분자(PMMA, PS), Phenol 그룹을 가지는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 포함될 수 있다.
상기 절연층(114) 상에는 비아 홀을 통하여 픽셀 전극(241)이 제 2 드레인 전극(234)에 연결되어 있다.
상기 유기 발광 소자(240)는 픽셀마다 분리 형성된 픽셀 전극(241)과, 상기 픽셀 전극(241)에 대향 배치된 커먼 전극(243), 및 픽셀 전극(241)과 커먼 전극(243) 사이에 배치된 유기 발광층을 구비하는 중간층(242)을 포함한다.
상기 픽셀 전극(241)은 다양한 도전성 소재로 형성될 수 있다. 예컨대, 상기 픽셀 전극(214)은 투명 전극이나, 반사형 전극으로 형성될 수 있다. 상기 픽셀 전극(214)이 투명 전극으로 사용될 때에는 ITO, IZO, ZnO 또는 In2O3를 구비할 수 있으며, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3를 형성할 수 있다.
상기 픽셀 전극(241)의 상부에는 픽셀 정의막(Pixel define layer, PDL, 115)이 형성되어 있다. 상기 픽셀 정의막(115)은 아크릴 또는 이미드계 고분자를 포함한 소재로 형성될 수 있다.
상기 픽셀 정의막(115)에는 소정의 개구를 형성하여서 상기 픽셀 전극(241)이 노출되어 있다. 노출된 픽셀 전극(241) 상에는 중간층(242)이 형성되어 있다. 상기 중간층(242)은 유기 발광층을 구비하고, 픽셀 전극(241)과 커먼 전극(243)을 통하여 전압이 인가되면, 가시광을 구현한다.
상기 중간층(242)은 저분자 또는 고분자 유기물로 구비될 수 있다.
저분자 유기물을 사용할 경우, 정공 주입층(Hole Injection Layer, HIL), 정공 수송층(Hole Transport Layer, HTL), 유기 발광층(Emissive Layer, EML), 전자 수송층(Electron Transport Layer, ETL), 전자 주입층(Electron Injection Layer, EIL) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있다.
저분자 유기물을 사용할 경우, 사용 가능한 유기 재료는 구리 프탈로시아닌(Copper phthalocyanine, CuPc), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine, NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기물은 마스크들을 이용한 진공 증착 등의 방법으로 형성될 수 있다.
이때, 상기 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층 등은 공통층으로서, 적색, 녹색, 청색의 픽셀에 공통적으로 적용될 수 있다. 이 경우, 이들 공통층은 커먼 전극(243)과 같이 전체 픽셀들을 커버하도록 형성가능하다.
고분자 유기물의 경우에는 정공 수송층(HTL) 및 발광층(EML)을 구비한 구조를 가질 수 있으며, 이때, 상기 정공 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기 중간층(242) 상에는 커먼 전극(243)이 형성되어 있다. 상기 커먼 전극(243)은 전체 픽셀을 커버하도록 형성되어 있다. 상기 커먼 전극(243)은 투명 전극 또는 반사형 전극으로 구비될 수 있다.
상기 커먼 전극(243)이 투명 전극으로 사용될 경우, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag 및 이들의 화합물로 이루어진 층과, 이 층 상에 ITO, IZO, ZnO 또는 In2O3 등의 투명 전극 형성용 물질로 형성된 보조 전극이나 버스 전극 라인을 구비할 수 있다. 상기 커먼 전극(243)이 반사형 전극으로 사용될 경우, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag 및 이들의 화합물을 전면 증착하여 형성한다.
상기 픽셀 전극(241)과, 커먼 전극(243)은 각각 애노우드와, 캐소우드의 극성을 가지도록 한다. 상기 픽셀 전극(241)과, 커먼 전극(243)의 극성이 바뀔 수 있음은 물론이다.
상기 픽셀 전극(241)과, 커먼 전극(243)은 중간층(242)에 의하여 서로 절연되어 있으며, 상기 중간층(242)에 의하여 서로 다른 극성의 전압을 인가하여 중간층(242)에서 발광이 이루어지도록 한다.
전면 발광형의 경우, 픽셀 전극(241)은 반사 전극으로 구비되고, 커먼 전극(243)은 투명 전극으로 구비될 수 있다. 반대로, 배면 발광형의 경우, 픽셀 전극(241)은 투명 전극으로 구비되고, 커먼 전극(243)은 반사 전극으로 구비될 수 있다.
상기와 같은 구성을 가지는 유기 발광 디스플레이 장치(100)는 안정화를 위하여 에이징 공정을 수행하게 하게 된다.
도 4는 상기 유기 발광 디스플레이 장치(100)의 에이징시 요구되는 패드부가 패턴화된 상태를 도시한 평면도이고, 도 5는 도 4의 테스터 패드부를 확대 도시한 구성도이다.
도 4 및 도 5를 참조하면, 상기 유기 발광 디스플레이 장치(100)에는 일 가장자리를 따라서 소자, 예컨대, 박막 트랜지스터의 특성을 평가하기 위한 테스터 패드부(430)가 패턴화되어 있다.
상기 테스터 패드부(430)는 상기 유기 발광 디스플레이 장치(100)의 하부 가장자리에 패턴화된 적어도 하나의 제 1 테스터 패드부(431)와, 상부 가장자리에 패턴화된 적어도 하나의 제 2 테스터 패드부(432)를 포함한다. 상기 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)는 상기 유기 발광 디스플레이 장치(100)의 길이 방향을 따라 소정 간격 이격되게 형성되어 있다.
상기 제 1 테스터 패드부(431)와, 제 2 테스터 패드부(432)는 상기 유기 발광 디스플레이 장치(100)의 제 1 박막 트랜지스터(210), 제 2 박막 트랜지스터(230), 및 커패시터(220)가 패턴화된 표시부의 가장자리로 구획된 비표시부에 패턴화되어 있다.
상기 제 1 테스터 패드부(431)와, 제 2 테스터 패드부(432)는 각각 반도체 활성층 패턴부(433), 게이트 전극 패턴부(434), 소스 전극 패턴부(435), 및 드레인 전극 패턴부(436)를 포함한다.
상기 제 1 테스터 패드부(431)와, 제 2 테스터 패드부(432)는 상기 유기 발광 디스플레이 장치(100)의 박막 트랜지스터의 특성을 평가하기 위한 패턴으로서,상기 유기 발광 디스플레이 장치(100)의 표시부에 형성된 패턴층, 즉, 제 1 박막 트랜지스터(210) 및 제 2 박막 트랜지스터(230)의 제 1 및 제 2 반도체 활성층(211)(231), 제 1 및 제 2 게이트 전극(212)(232), 제 1 및 제 2 소스 전극(213)(233), 및 제 1 및 제 2 드레인 전극(214)(234)에 대하여 대응되는 형상을 가진다.
이때, 상기 제 1 테스터 패드부(431)와, 제 2 테스터 패드부(432)는 상기 유기 발광 디스플레이 장치(100)의 표시부에 형성된 상기 패턴층에 연결되지 않고, 상기 유기 발광 디스플레이 장치(100)의 가장자리에 독립적으로 패턴화되어 있다.
한편, 상기 반도체 활성층 패턴부(433), 게이트 전극 패턴부(434), 소스 전극 패턴부(435), 및 드레인 전극 패턴부(436)는 상기 유기 발광 디스플레이 장치(100)의 표시부에 패턴화된 제 1 박막 트랜지스터(210) 및 제 2 박막 트랜지스터(230)의 제 1 및 제 2 반도체 활성층(211)(231), 제 1 및 제 2 게이트 전극(212)(232), 제 1 및 제 2 소스 전극(213)(233), 및 제 1 및 제 2 드레인 전극(214)(234)을 패턴화시에 동시에 형성시키는 것이 제조 공정상 바람직하다.
상기 유기 발광 디스플레이 장치(100)의 하부 가장자리에는 제 1 에이징 패드부 블록(410)이 형성되며, 상부 가장자리에는 제 2 에이징 패드부 블록(420)이 형성되어 있다. 상기 유기 발광 디스플레이 장치(100)의 길이 방향을 따라서, 상기 제 1 에이징 패드부 블록(410)은 상기 제 1 테스터 패드부(431)와 교대로 패턴화되어 있으며, 상기 제 2 에이징 패드부 블록(420)은 상기 제 2 테스터 패드부(432)와 교대로 패턴화되어 있다.
상기 제 1 에이징 패드부 블록(410)은 복수의 제 1 에이징 패드부(411)를 포함하며, 상기 제 2 에이징 패드부 블록(420)은 복수의 제 2 에이징 패드부(421)를 포함한다. 복수의 제 1 에이징 패드부(411)와, 복수의 제 2 에이징 패드부(421)는 에이징에 이용되는 데이터와 구동 전원을 공급하는 에이징용 프로브 핀이 접촉하는 패드부이다.
상기 제 1 에이징 패드부 블록(410)과, 제 2 에이징 패드부 블록(420)은 상기 유기 발광 디스플레이 장치(100)의 표시부 내에 패턴화된 상기 패턴층에 대하여 전기적으로 연결된다.
도 6은 본 발명의 일 실시예에 따른 에이징 시스템(600)을 도시한 평면도이다.
도면을 참조하면, 상기 에이징 시스템(600)은 패널 장착부(610)와, 프로브 스테이션부(620)와, 에이징 제어부(630), 메모리부(640), 및 제어부(650)를 포함한다.
상기 패널 장착부(610)는 상기 유기 발광 디스플레이 장치(도 4의 100)가 장착되는 공간을 제공한다. 즉, 도 7을 참조하면, 상기 패널 장착부(610)의 일 가장자리를 따라서 상기 테스터 패드부(도 4의 430)의 특성을 평가하기 위한 테스터 패드부용 프로브 핀(611)이 형성되어 있다.
상기 테스터 패드부용 프로브 핀(611)은 상기 패널 장착부(610)의 하부 가장자리에 형성된 제 1 테스터 패드부용 프로프 핀(612)과, 상부 가장자리에 형성된 제 2 테스터 패드부용 프로브 핀(613)을 포함한다.
이때, 상기 제 1 테스터 패드부용 프로프 핀(612) 및 제 2 테스터 패드부용 프로브 핀(613)은 상기 패널 장착부(610)의 길이 방향을 따라 소정 간격 이격되게 배치되는데, 상기 패널 장착부(610)에 대하여 상기 유기 발광 디스플레이 장치(100)가 합착시에 상기 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)에 대하여 대응되는 위치에 형성되어 있다.
상기 테스터 패드부용 프로브 핀(611)은 도 8a 및 도 8b에 도시된 바와 같이 프로브 핀 블록(618)이 마련되고, 상기 프로브 핀 블록(618)에는 복수의 핀부(619)가 설치되어 있다. 상기 프로브 핀 블록(618)은 승강 가능하게 설치되어 있다. 상기 복수의 핀부(619)는 박막 트랜지스터 특성 평가시 상기 테스터 패드부(430)에 선택적으로 접촉가능하다.
한편, 상기 패널 장착부(610)의 하부 가장자리에는 제 1 에이징용 프로브 핀 블록(614)이 형성되며, 상부 가장자리에는 제 2 에이징용 프로브 핀 블록(615)이 형성되어 있다. 상기 패널 장착부(610)의 길이 방향을 따라서, 상기 제 1 에이징용 프로브 핀 블록(614)은 상기 제 1 테스터 패드부용 프로브 핀(612)과 교대로 형성되며, 상기 제 2 에이징용 프로브 핀 블록(615)은 상기 제 2 테스터 패드부용 프로브 핀(613)과 교대로 형성되어 있다.
상기 제 1 에이징용 프로브 핀 블록(614)에는 복수의 제 1 에이징 프로브 핀(616)이 구비되며, 상기 제 2 에이징용 프로브 핀 블록(615)에는 복수의 제 2 에이징 프로브 핀(617)이 구비되어 있다. 상기 제 1 에이징 프로브 핀(616)과, 제 2 에이징 프로브 핀(617)은 에이징시 상기 유기 발광 디스플레이 장치(100)의 제 1 에이징 패드부(411)와, 제 2 에이징 패드부(421)에 선택적으로 접촉가능하다.
다시 도 6을 참조하면, 상기 프로브 스테이션부(620)는 이와 전기적으로 연결된 상기 테스터 패드부용 프로핀 핀(611)이 상기 테스터 패드부(430)에 접속되는 것에 의하여 상기 테스터 패드부(430)의 박막 트랜지스터 IV 커브값을 추출할 수 있다.
상기 에이징 제어부(630)는 상기 제 1 에이징 패드부(411) 및 제 2 에이징 패드부(421)에 대하여 상기 제 1 에이징 프로브 핀(616)과, 제 2 에이징 프로브 핀(617)이 접속시에 에이징 신호를 제어한다.
상기 메모리부(640)는 픽셀 회로를 구동하기 위한 박막 트랜지스터 IV 커브값을 미리 저장하고 있다.
한편, 상기 제어부(640)는 상기 프로브 스테이션부(620)를 이용하여 추출된 박막 트랜지스터의 IV 커브값과, 상기 메모리부(640)에 미리 저장된 박막 트랜지스터의 IV 커브값을 서로 비교하여 일치하는 IV 커브값을 검출하고, 이를 이용하여 에이징 공정에 요구되는 구동 전압, 구동 시간 정보가 포함된 구동 파형 등과 같은 출력 데이터를 생성하여 에이징 가능하도록 제어한다.
상기와 같은 구성을 가지는 에이징 시스템(600)을 이용하여 에이징하는 과정을 순차적으로 살펴보면 도 9에 도시된 바와 같다.
도면을 참조하면, 에이징 준비를 하게 된다.
에이징 준비시, 상기 유기 발광 디스플레이 장치(100)에는 상하부 가장자리를 따라서 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)와, 이와 교대로 제 1 에이징 패드부 블록(410) 및 제 2 에이징 패드부 블록(420)이 패턴화되어 있다.
상기 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)는 상기 유기 발광 디스플레이 장치(100)의 표시부 내에 형성된 소자, 예컨대, 박막 트랜지스터의 특성을 평가하기 위한 패턴으로서, 표시부 내의 박막 트랜지스터와 동일한 패턴으로 형성되며, 상기 유기 발광 디스플레이 장치(100)의 상부나 하부 가장자리중 적어도 어느 한 곳에서 표시부 내의 회로 패턴과 연결되지 않고, 독립적으로 패턴화되어 있다.(S 10)
이어서, 상기 에이징 시스템(600)에 대하여 상기 유기 발광 디스플레이 장치(100)를 합착하게 된다. 상기 에이징 시스템(600)에는 패널 장착부(610)가 형성되어 있으며, 상기 유기 발광 디스플레이 장치(100)는 상기 패널 장착부(610)에 장착된다.
상기 유기 발광 디스플레이 장치(100)의 합착시, 상기 유기 발광 디스플레이 장치(100)의 표시부 내에 패턴화된 박막 트랜지스터의 특성을 평가하기 위하여 박막 트랜지스터 특성 평가용 상기 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)에 대하여 제 1 테스터 패드부용 프로브 핀(612) 및 제 2 테스터 패드부용 프로브 핀(613)을 결속하게 된다.(S 20)
다음으로, 상기 프로브 스테이션부(620)를 이용하여 상기 유기 발광 디스플레이 장치(100)의 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)에 대한 박막 트랜지스터의 특성을 측정하게 된다.
이때, 박막 트랜지스터의 측정 데이터의 정확성을 높이기 위하여 상기 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)는 상기 유기 발광 디스플레이 장치(100)의 상하 가장자리 양쪽에 패턴화되어 있다. 이에 따라, 상기 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)의 측정 데이터의 평균값을 추출하여 IV 커브 평균값을 에이징 공정시 대표적인 값으로 이용할 수 있다.(S 30)
이어서, 상기 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)의 박막 트랜지스터의 IV 커브값을 추출하게 된다. 이처럼, 박막 트랜지스터 특성 측정의 결과를 이용하여 IV 커브값을 추출하게 된다. 상기 IV 커브값은 실질적인 상기 유기 발광 디스플레이 장치(100)의 박막 트랜지스터의 특성에 해당된다. (S 40)
다음으로, IV 커브값을 비교 검토하게 된다. 상기 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)로부터 추출된 박막 트랜지스터의 IV 커브값과, 상기 에이징 시스템(600)의 메모리부(640)에 미리 저장된 박막 트랜지스터의 IV 커브값을 상호 비교하게 된다. 즉, 에이징 공정을 수행하는 유기 발광 디스플레이 장치(100)의 전기적 특성을 상호 비교 검토하게 된다.
이와 같이, 상기 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)의 박막 트랜지스터의 특성 IV 커브값을 추출하고, 상기 에이징 시스템(600)의 메모리부(640)에 미리 저장된 박막 트랜지스터의 IV 커브값을 서로 비교하여 일치하는 IV 커브값을 추출하게 된다.
이때, 상술한 바대로, 측정 데이터의 정확성을 높이기 위하여 유기 발광 디스플레 장치의 상하 가장자리에 제 1 테스터 패드부(431) 및 제 2 테스터 패드부(432)가 패턴화되어서, 이의 측정 데이터의 평균값을 추출하여 IV 커브 평균값을 에이징 공정시 대표값으로 이용하게 된다.(S 50)
상기한 내용을 토대로 추출한 IV 커브값을 이용함으로써, 에이징 시스템(600)의 출력 데이터를 생성한다. 생성된 데이터에는 에이징시 요구되는 관련 정보를 포함한다.
다이오드 구동 전압 조건을 도출한다. 즉, 유기 발광 디스플레이 장치(100)의 다이오드에 인가할 전원 전압 조건에 대하여 상기 추출한 IV 커브 비교 검토 자료를 토대로 도출한다.(S 60)
또한, 상기 유기 발광 디스플레이 장치(100)를 구동하기 위한 구동 시간 정보가 포함된 구동 파형과, 이의 전압 조건을 도출한다.(S 70)
출력 데이터에는 상기 다이오드 구동 전압 조건, 구동 시간 정보가 포함된 구동 파형과, 이의 전압 조건 이외에도 상기 유기 발광 디스플레이 장치(100)의 에이징에 요구되는 다른 데이터가 있다면 추가적으로 도출가능함은 물론이다.
이어서, 점등 평가용 프로브 핀을 결속한다.
이를 위하여, 상기 유기 발광 디스플레이 장치(100)에 패턴화된 제 1 에이징 패드부 블록(410) 및 제 2 에이징 패드부 블록(420)에 대하여 제 1 에이징용 프로브 핀 블록(614) 및 제 2 에이징용 프로브 핀 블록(615)을 결속하게 된다.(S 80)
다음으로, 상기 제어부(650)로부터 제어된 출력 데이터, 즉, 다이오드 구동 전압과, 구동 시간 정보가 포함된 구동 파형과, 이의 전압 조건을 상기 에이징 제어부(630)로부터 제어하는 것에 의하여 상기 유기 발광 디스플레이 장치(100)에 대한 에이징 공정을 수행하게 된다. 이때, 에이징 공정은 유기물과, 박막 트랜지스터가 안정화될 때까지 진행한다.(S 90)
상기와 같은 공정을 통하여 에이징 공정이 수행되고 나면, 상기 에이징 시스템(600)의 패널 장착부(610)로부터 유기 발광 디스플레이 장치(100)를 분리하여서 에이징 공정을 완료하게 된다.(S 100)
한편, 상기와 같은 에이징 시스템(600)을 이용하여 박막 트랜지스터의 특성 평가 및 에이징 공정은 상압 또는 진공 조건에서 진행한다.
100...유기 발광 디스플레이 장치 410...제 1 에이징 패드부 블록
411...제 1 에이징 패드부 420...제 2 에이징 패드부 블록
421...제 2 에이징 패드부 430...테스터 패드부
431...제 1 테스터 패드부 432...제 2 테스터 패드부
600...에이징 시스템 610...패널 장착부
611...테스터 패드부용 프로브 핀
612...제 1 테스터 패드부용 프로브 핀
613...제 2 테스터 패드부용 프로브 핀
614...제 1 에이징용 프로브 핀 블록
615...제 2 에이징용 프로브 핀 블록
616...제 1 에이징 프로브 핀 617...제 2 에이징 프로브 핀
620...프로브 스테이션부 630...에이징 제어부
640...메모리부 650...제어부
411...제 1 에이징 패드부 420...제 2 에이징 패드부 블록
421...제 2 에이징 패드부 430...테스터 패드부
431...제 1 테스터 패드부 432...제 2 테스터 패드부
600...에이징 시스템 610...패널 장착부
611...테스터 패드부용 프로브 핀
612...제 1 테스터 패드부용 프로브 핀
613...제 2 테스터 패드부용 프로브 핀
614...제 1 에이징용 프로브 핀 블록
615...제 2 에이징용 프로브 핀 블록
616...제 1 에이징 프로브 핀 617...제 2 에이징 프로브 핀
620...프로브 스테이션부 630...에이징 제어부
640...메모리부 650...제어부
Claims (17)
- 패널이 장착되는 공간을 제공하며, 복수의 프로브 핀이 배치된 패널 장착부;
상기 패널에 전기적으로 접속하여 패널의 소자 측정값을 추출하는 프로브 스테이션부;
상기 패널을 구동하기 위한 기존 소자 특성값이 미리 저장된 메모리부;
추출된 소자 측정값과 기존 소자 특성값을 비교하고, 생성된 출력 데이터를 제어하는 제어부; 및
상기 제어부로부터 전달된 출력 데이터를 이용하여, 상기 패널에 에이징 신호를 전달하는 에이징 제어부;를 포함하되,
상기 패널에는 소자 측정값을 평가하기 위한 테스터 패드부 및 에이징을 하기 위한 에이징 패드부가 배치되고,
상기 패널 장착부에는 상기 테스터 패드부에 전기적으로 접속하는 테스터 패드부용 프로브 핀과, 상기 에이징 패드부에 전기적으로 접속하는 에이징 프로브 핀이 구비된 에이징용 프로브 핀 블록이 배치된 에이징 시스템. - 삭제
- 제 1 항에 있어서,
상기 테스터 패드부에는 상기 테스터 패드부용 프로브 핀을 통하여 상기 프로브 스테이션부로부터 전기적 신호를 전달하여 상기 테스터 패드부로부터 상기 패널의 소자 측정값을 추출하는 에이징 시스템. - 제 1 항에 있어서,
상기 에이징 패드부에는 에이징 프로브 핀 블록을 통하여 상기 에이징 제어부로부터 전기적 신호를 전달하여 에이징을 수행하는 에이징 시스템. - 제 1 항에 있어서,
상기 패널은 유기 발광 디스플레이 장치이며,
상기 테스터 패드부는 상기 패널내의 표시부에 형성된 반도체 활성층, 소스 전극, 드레인 전극, 및 게이트 전극에 대하여 각각 대응되는 패턴부이며,
상기 테스터 패드부용 프로브 핀은 상기 테스터 패드부에 패턴화된 상기 소스 전극, 드레인 전극 및 게이트 전극에 대하여 선택적으로 연결되도록 테스터 패드부와 대응되는 위치의 패널 장착부에 형성된 디스플레이 장치의 에이징 시스템. - 제 5 항에 있어서,
상기 테스터 패드부용 프로브 핀은 상기 패널 장착부의 적어도 일측 가장자리에 형성된 디스플레이 장치의 에이징 시스템. - 제 5 항에 있어서,
상기 테스터 패드부에 형성된 패턴부는 상기 패널 내의 표시부에 형성된 상기 패턴과 동시에 형성된 디스플레이 장치의 에이징 시스템. - 제 7 항에 있어서,
상기 테스터 패드부에 형성된 패턴부는 상기 패널 내의 표시부에 형성된 패턴과 연결되지 않고, 독립적으로 패턴화된 디스플레이 장치의 에이징 시스템. - 제 1 항에 있어서,
상기 에이징 패드부는 패널의 적어도 일 가장자리에 패턴화되며, 상기 패널내의 표시부에 형성된 패턴과 전기적으로 연결되며,
상기 에이징용 프로브 핀은 상기 에이징 패드부와 대응되는 위치의 패널 장착부에 형성된 디스플레이 장치의 에이징 시스템. - 소자 측정값을 평가하기 위한 테스터 패드부 및 에이징을 하기 위한 에이징 패드부가 구비된 패널을 에이징 시스템에 장착하는 단계;
상기 패널의 소자 측정값을 추출하고, 이를 패널을 구동하기 위하여 에이징 시스템에 미리 저장된 기존 소자 특성값과 비교하여 일치하는 소자값을 검출하는 단계; 및
검출된 소자값으로부터 생성된 출력 데이터를 이용하여 상기 패널을 에이징하는 단계;를 포함하되,
상기 패널을 장착하는 단계에서는,
상기 에이징 시스템에 마련된 패널 장착부에 상기 패널을 장착하고,
상기 패널에 패턴화된 테스터 패드부에 대하여 상기 에이징 시스템에 마련되어서 패널의 소자 측정값을 추출하는 프로브 스테이션부에 전기적으로 연결된 테스터 패드부용 프로브 핀을 결속하는 디스플레이 장치의 에이징 방법. - 삭제
- 제 10 항에 있어서,
상기 패널은 유기 발광 디스플레이 장치이며,
상기 테스터 패드부는 상기 패널 내의 표시부에 형성된 반도체 활성층, 소스 전극, 드레인 전극, 및 게이트 전극에 대하여 각각 대응되는 패턴부이며,
상기 테스터 패드부용 프로브 핀은 상기 테스터 패드부의 소스 전극, 드레인 전극, 및 게이트 전극에 대하여 전기적으로 연결되는 디스플레이 장치의 에이징 방법. - 제 12 항에 있어서,
상기 테스터 패드부는 상기 패널의 적어도 일측 가장자리를 따라 복수개 형성되며, 상기 패널 내의 표시부에 형성된 상기 패턴과 연결되지 않고, 독립적으로 패턴화되며,
상기 테스터 패드부용 프로브 핀은 상기 테스터 패드부와 대응되는 위치에서 상기 테스터 패드부에 전기적으로 연결되는 디스플레이 장치의 에이징 방법. - 제 10 항에 있어서,
상기 패널의 소자값을 검출하는 단계에서는,
상기 패널에 패턴화된 테스터 패드부의 소자의 특성을 측정하는 단계;
상기 테스터 패드부의 소자의 특성을 추출하는 단계;
상기 소자의 측정값과, 상기 에이징 시스템에 미리 저장된 기존 소자 특성값을 상호 비교하는 단계; 및
상기 패널을 에이징하기 위한 출력 데이터를 생성하는 단계;를 포함하는 디스플레이 장치의 에이징 방법. - 제 14 항에 있어서,
상기 패널의 적어도 일측 가장자리에는 복수의 테스터 패드부가 형성되고,
상기 복수의 테스터 패드부로부터 측정 데이터의 평균값을 추출하여, 이를 에이징 공정시 대표값으로 이용하는 디스플레이 장치의 에이징 방법. - 제 14 항에 있어서,
상기 출력 데이터는 구동 파형과, 구동 파형에 대응되는 에이징 전압 설정 관련 정보를 포함하는 디스플레이 장치의 에이징 방법. - 제 10 항에 있어서,
상기 패널을 에이징하는 단계에서는,
상기 패널에 패턴화된 에이징 패드부에 대하여 상기 에이징 시스템에 마련된 에이징 제어부에 전기적으로 연결된 에이징 프로브 핀이 구비된 에이징용 프로브 핀 블록을 결속하여서, 생성된 출력 데이터를 이용하여 에이징하는 디스플레이 장치의 에이징 방법.
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