KR101923649B1 - 산화물 반도체 박막의 제조방법 - Google Patents

산화물 반도체 박막의 제조방법 Download PDF

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Abstract

산화물 반도체를 형성하는 단계; 상기 산화물 반도체가 형성된 기판을 진공 분위기 하에서 저온 처리 하는 단계; 상기 진공 분위기 상태에 수분을 주입하는 단계;를 포함하고, 상기 진공 분위기 하에서 저온 처리하는 단계 및 상기 수분을 주입하는 단계를 반복적으로 수행하는 것을 포함하는, 산화물 반도체 박막의 제조방법에 관한 것이다.

Description

산화물 반도체 박막의 제조방법 {PREPARATION METHOD OF OXIDE SEMICONDUCTOR THIN FILM}
본원은 산화물 반도체 박막의 제조방법에 관한 것이다.
최근 휘거나 구부리더라도 물성의 저하 없이 사용 가능한 차세대 플렉시블 전자기기 구현을 위한 연구가 진행되고 있다. 그 중 넓은 밴드갭을 가지고 있어 가시광 영역에서 투명한 금속 산화물 소재에 대한 관심이 집중되고 있다.
금속 산화물 물질을 이용한 투명 트랜지스터, 투명 메모리, 투명 전극, 정보/전자 장치 및 디스플레이 구동 소자 또는 그 구성에 대해 연구가 활발히 진행되고 있다. 대표적인 투명 반도체 재료로서 무기 아연산화물(ZnO)은 에너지 밴드갭(band gap)이 넓고 광 투과도가 우수하여 박막 트랜지스터에서 활성 영역의 채널 층으로 이용하는 데 큰 관심을 받고 있다. 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 실리카(SiO2), 산화 티타늄(TiO2) 등은 높은 절연특성을 갖고 있어 박막 트랜지스터에서 절연막 재료로 많이 사용되고 있다. 또한, 인듐(In)이나 주석(Sn) 같은 금속 산화물의 경우 투명하면서도 높은 전도도를 유지하기 때문에 트랜지스터의 전극 및 터치스크린 등 투명 전극 재료로 많은 연구가 이루어지고 있다.
산화물 반도체의 경우, 고온에서 장시간 열처리를 통해 금속과 산소와의 강한 결합을 유도하고 결함을 제어했다. 하지만 결함의 제어가 용이하지 않고 높은 공정 온도로 인한 비용과 다양한 소자에 응용하기 어려운 문제점들이 있다. 특히 플렉시블 전자기기 구현을 위한 고분자 소자에 응용하기 어렵다는 문제점이 있어, 이를 해결하기 위한 저온공정이 요구되고 있다.
하지만, 저온에서 산화물 반도체 공정을 진행할 경우, 낮은 성장 온도로 인해 반도체 소재 내의 산소 결함 및 불순물로 인한 낮은 전기적 특성과 신뢰성의 문제가 있다.
본원의 배경이 되는 기술은 한국특허등록공보 제10-1333316호는 금속 산화물 박막 및 그 제조 방법에 관한 것이다. 그러나, 상기 등록특허는 용액 공정에 의한 반도체 박막 제작에 한정되어 있다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 산화물 반도체 박막의 제조방법을 제공하는 것을 목적으로 한다.
다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들에 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제 1 측면은, 기판에 산화물 반도체를 형성하는 단계; 상기 산화물 반도체가 형성된 기판을 진공 분위기 하에서 저온 처리 하는 단계; 상기 진공 분위기 상태에 수분을 주입하는 단계;를 포함하고, 상기 진공 분위기 하에서 저온 처리하는 단계 및 상기 수분을 주입하는 단계를 반복적으로 수행하는 것을 포함하는, 산화물 반도체 박막의 제조방법을 제공한다. .
본원의 일 구현예에 따르면, 상기 저온 처리는 100℃ 내지 250℃의 온도 범위에서 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 기판은 유리 기판, 플라스틱 기판, 실리콘 기판, 사파이어 기판, 질화물 기판 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 플라스틱 기판은 폴리 에테르술폰(PES), 폴리 에틸렌나프탈레이트(PEN), 폴리에틸렌 테레프타레이트(PET), 폴리 카보네이트(PC), 폴리 스티렌(PS), 폴리 이미드(PI), 폴리 에틸린(PE) 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 기판에 산화물 반도체를 형성하는 단계는 진공 공정, 용액 공정 및 이들의 조합들로 이루어진 군에서 선택된 공정에 의해 수행되는 것 일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 진공 공정은 플라즈마 증착법, 전기 도금법, 가스 반응법, 열 증착법, 스퍼터링법, 화학기상 증착법, 레이저 처리 화학 기상 증착법, 이온 플레이팅법, 캐소드 아크 처리법, 제트 기상 증착법을 및 이들의 조합들로 이루어진 군에서 선택된 공정을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 용액 공정은 스핀 코팅, 드롭 캐스팅, 잉크젯 프린팅, 스크린 프린팅, 닥터 레이드, 분사법(spraying), 침지법(dipping), 롤-투-롤(roll-to-roll), 나노 임프린트 및 이들의 조합들로 이루어진 군에서 선택된 공정을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 진공 분위기는 10- 1내지 10-4 토르(Torr) 분위기를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 수분을 주입하는 단계는 0.1초 내지 2초 범위 내에서 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 산화물 반도체는 산화아연(ZnO), 산화인듐(In2O3), 산화주석(SnOx), 인듐-아연-산화물(In-Zn-O), 인듐-주석-산화물(In-Sn-O), 인듐-갈륨-아연-산화물(In-Ga-Zn-O), 아연-주석-산화물(Zn-Sn-O), 인듐-아연-산화물(In-Zn-O), 인듐-주석-산화물(In-Sn-O), 인듐-아연-주석-산화물(In-Zn-Sn-O), 인듐-티타늄-주석-산화물(In-Ti-Sn-O) 및 이들의 조합들로 이루어진 군에서 선택된 산화물 반도체를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 본원에 따른 산화물 반도체 박막의 제조방법은 저온 공정을 이용하기 때문에 고분자를 이용한 플렉시블 전자소자 제작에 용이하다. 또한, 수분을 정교하게 제어하여 주입하기 때문에 산화공정을 통해 결함을 제어하고 진공 분위기를 통해 과도한 수분 혹은 박막 내 불순물을 제거할 수 있다.
도 1은 본원의 일 구현예에 따른 산화물 반도체 박막의 제조방법의 순서도이다.
도 2는 본원의 일 구현예에 따른 수분 및 진공 교반 열처리 공정에 대한 공정의 개략도이다.
도 3은 본원의 일 구현예에 따른 수분 및 진공 교반 열처리 공정에 대한 공정의 개략도이다.
도 4는 본 발명의 실시예에 따른 플렉시블 기판 상에 산화물 반도체 박막을 형성하는 제조방법의 순서도이다.
도 5는 본 발명의 실시예에 따른 플렉시블 기판 상의 산화물 반도체 박막의 개략도이다.
도 6은 본 발명의 일 실시예에 따라 도출된 제 1실험 결과의 그래프이다.
도 7은 본 발명의 일 실시예에 따라 도출된 제 1실험 결과의 그래프이다.
도 8은 본 발명의 일 실시예에 따라 도출된 제 2실험 결과의 그래프이다.
도 9은 본 발명의 일 실시예에 따라 도출된 제 3실험 결과의 그래프이다.
도 10은 본 발명의 일 실시예에 따라 도출된 제 4실험 결과의 그래프이다.
도 11은 본 발명의 일 실시예에 따라 도출된 제 4실험 결과의 그래프이다.
도 12은 본 발명의 일 실시예에 따라 도출된 제 5실험 결과의 그래프이다.
도 13은 본 발명의 일 실시예에 따른 벤딩 테스트의 결과 사진이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다.
그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~ 하는 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본원 명세서 전체에서, "A 및/또는 B" 의 기재는, "A, B, 또는, A 및 B" 를 의미한다.
이하에서는 본원의 산화물 반도체 박막의 제조방법에 대하여 구현예 및 실시예와 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본원이 이러한 구현예 및 실시예와 도면에 제한되는 것은 아니다.
본원의 제 1 기판에 산화물 반도체를 형성하는 단계; 상기 산화물 반도체가 형성된 기판을 진공 분위기 하에서 저온 처리 하는 단계; 상기 진공 분위기 상태에 수분을 주입하는 단계;를 포함하고, 상기 진공 분위기 하에서 저온 처리하는 단계 및 상기 수분을 주입하는 단계를 반복적으로 수행하는 것을 포함하는, 산화물 반도체 박막의 제조방법에 관한 것이다.
도 1은 본원의 일 구현예에 따른 산화물 반도체 박막의 제조방법의 순서도이다.
먼저, 기판에 산화물 반도체를 형성한다(S100).
본원의 일 구현예에 따르면 상기 기판은 유리 기판, 플라스틱 기판, 실리콘 기판, 사파이어 기판, 질화물 기판 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 플라스틱 기판은 폴리 에테르술폰(PES), 폴리 에틸렌나프탈레이트(PEN), 폴리에틸렌 테레프타레이트(PET), 폴리 카보네이트(PC), 폴리 스티렌(PS), 폴리 이미드(PI), 폴리 에틸린(PE) 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 산화물 반도체는 산화아연(ZnO), 산화인듐(In2O3), 산화주석(SnOx), 인듐-아연-산화물(In-Zn-O), 인듐-주석-산화물(In-Sn-O), 인듐-갈륨-아연-산화물(In-Ga-Zn-O), 아연-주석-산화물(Zn-Sn-O), 인듐-아연-산화물(In-Zn-O), 인듐-주석-산화물(In-Sn-O), 인듐-아연-주석-산화물(In-Zn-Sn-O), 인듐-티타늄-주석-산화물(In-Ti-Sn-O) 및 이들의 조합들로 이루어진 군에서 선택된 산화물 반도체를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 기판에 산화물 반도체를 형성하는 단계는 진공 공정, 용액 공정 및 이들의 조합들로 이루어진 군에서 선택된 공정에 의해 수행되는 것 일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 진공 공정은 플라즈마 증착법, 전기 도금법, 가스 반응법, 열 증착법, 스퍼터링법, 화학기상 증착법, 레이저 처리 화학 기상 증착법, 이온 플레이팅법, 캐소드 아크 처리법, 제트 기상 증착법을 및 이들의 조합들로 이루어진 군에서 선택된 공정을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 용액 공정은 스핀 코팅, 드롭 캐스팅, 잉크젯 프린팅, 스크린 프린팅, 닥터 레이드, 분사법(spraying), 침지법(dipping), 롤-투-롤(roll-to-roll), 나노 임프린트 및 이들의 조합들로 이루어진 군에서 선택된 공정을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 산화물 반도체가 형성된 기판을 진공 분위기 하에서 저온 처리한다(S2000).
본원의 일 구현예에 따르면, 상기 저온 처리는 100℃ 내지 250℃의 온도 범위에서 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 진공 분위기는 10- 1내지 10-4 토르(Torr) 분위기를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 진공 분위기 상태에 수분을 주입한다(S300).
본원의 일 구현예에 따르면, 상기 수분을 주입하는 단계는 0.1초 내지 2초 범위 내에서 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 수분을 주입하는 단계에서 저온 처리는 100℃ 내지 250℃의 온도 범위에서 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 진공 분위기 하에서 저온 처리하는 단계 및 상기 수분을 주입하는 단계를 반복적으로 수행한다.
상기 진공 분위기 하에서 저온 처리하는 단계 및 상기 수분을 주입하는 단계는 1번 내지 1000번 반복하는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 2는 수분 및 진공 교반 열처리 공정에 대한 공정의 개략도이다.
도 2를 참조하면, 상기 수분을 주입하는 단계에서 산화반응이 이루어지면서 산화물 반도체 박막의 금속과 산소의 결합이 강해진다. 상기 산화반응을 통해 금속-산소(M-O)결합이 강해지면서 산화물 반도체 박막의 결함이 줄어들게 된다.
이어서, 상기 진공 분위기 하에서 저온 처리하는 단계에서 과도한 수분 또는 불순물이 제거된다. 상기 수분을 주입하는 단계에서 발생할 수 있는 과도한 수분 분위기에 의한 불순물이 생성되는 문제점을 상기 진공 분위기 하에서 저온 처리하는 단계를 통해 억제할 수 있다.
상기 수분을 주입하는 단계에서 산화반응을 통해 결함을 제어하고 상기 진공 분위기 하에서 저온 처리하는 단계에서 과도한 수분 또는 박막내의 불순물을 제거하는 것을 반복함으로써 산화물 반도체 박막의 결함 및 불순물을 제어할 수 있다. 상기 산화물 반도체 박막의 결함 및 불순물을 제어함으로써 전기적 특성을 제어할 수 있다.
이하 실시예를 통하여 본 발명을 더욱 상세하게 설명하고자 하나, 하기의 실시예는 단지 설명의 목적을 위한 것이며 본원의 범위를 한정하고자 하는 것은 아니다.
[실시예 1]
비정질의 인듐-갈륨-아연-산화물(In-Ga-Zn-O) (a-IGZO) 박막을 스퍼터링용 타겟을 이용하여 스퍼터링 법으로 기판 상에 비정질의 박막을 형성하고, 이어서 열처리를 실시함으로써 수득하였다.
상기 기판은 200 nm 두께의 SiO2/Si 후막(P 타입 반도체)을 사용하였다.
상기 스퍼터링용 타겟은 4 인치 InGaZnO (In:Ga:Zn=2:1:2) 타겟을 사용하였다.
상기 스퍼터링 법을 상온에서 0.07의 산소/아르곤 가스 비율, 150 W 및 RF (Radio Frequency) 조건 하에서 수행하였다.
상기 a-IGZO 박막을 채널층으로써, 길이, 너비 및 두께가 각각 50 μm, 500 μm, 60nm로 형성하였다.
상기a-IGZO 박막은 포토리소그래피 또는 용액 에칭 (etching) 공정으로 패턴을 형성하였다.
몰리브데넘(Mo)을 상기 a-IGZO 박막의 상기 열처리 후에 소스 및 드레인 전극으로서 100 nm 두께로 DC 스퍼터링 법을 이용하여 증착하였다.
상기 열처리는 150 ℃에서 수분 펄스가 있는 하에서 150분동안 이루어졌다.
도 3은 수분 및 진공 교반 열처리 공정에 대한 공정의 개략도이다.
도 3을 참조하면, 상기 수분 펄스는 0.1 초 동안의 수분 주입과 진공 분위기 상태를 주기적으로 반복하였다.
상기 진공 분위기 상태가 각각 430 초, 100 초, 30 초 및 20 초 동안 진행될 때, 수분 주입은 각각 20번, 86번, 286번, 430번씩 이루어 졌다. 상기 공정을 통해 만들어진 산화물 반도체 박막의 명칭을 각각 20 WET, 86 WET, 286 WET, 430 WET이라고 칭하였다.
[실시예 2]
도4를 참조하여 플렉시블 기판에 산화물 반도체 박막 트랜지스터(TFT)(100)를 형성하는 실시예를 설명한다.
먼저 유리 기판(200) 상에 희생층으로서 수용성 폴리비닐 알코올(PVA)(300)을 스핀코팅 기법으로 형성하였다.
상기 폴리비닐 알코올(300) 상에 파릴렌(110)을 CVD(Chemical vapor deposition) 기법으로 형성하였다.
상기 파릴렌(110) 상에 TFT(Thin film transistor) (100)를 형성하였다.
상기 TFT(100) 형성은 먼저, 상기 파릴렌(110) 상에 게이트 (131)로서 몰리브데넘 (Mo)을 100 nm 두께로 DC 스퍼터링 법을 이용하여 증착하였다.
상기 게이트(131) 상에 절연층으로서 산화 알루미늄 (Al2O3) (140)을 80 nm 두께로 ALD(Atomic Layer Deposition) 기법으로 150 ℃에서 증착하였다.
상기 산화 알루미늄(140) 상에 채널층으로서 a-IGZO (120)를 60 nm 두께로 RF 스퍼터링 법을 이용하여 증착하였다.
상기 a-IGZO(120)가 증착된 상기 TFT(100)를 열처리하였다.
상기 열처리는 150 ℃에서 수분 펄스가 있는 하에서 150분동안 이루어졌다.
상기 수분 펄스는 0.1 초 동안의 수분 주입과 100 초 동안의 진공 분위기 상태를 주기적으로 반복하여 상기 수분 주입을 86번 반복 하였다.
상기 열처리된 TFT(100) 상에 소스(132) 및 드레인(133) 전극으로서 몰리브데넘(Mo)을 각각 100 nm 두께로 DC 스퍼터링 법을 이용하여 증착하였다.
상기 TFT(100)를 증류수(400)에 충분히 담가 희생층인 폴리비닐 알코올(300)을 제거하였다.
상기 공정을 통해 만들어진 산화물 반도체 박막의 명칭을 F-86 WET이라고 칭하였다.
[비교예 1]
비정질의 인듐-갈륨-아연-산화물(In-Ga-Zn-O) (a-IGZO) 박막을 스퍼터링용 타겟을 이용하여 스퍼터링 법으로 기판 상에 비정질의 박막을 형성하고, 이어서 열처리를 실시함으로써 수득하였다. .
상기 기판은 200 nm 두께의 SiO2/Si 후막(P 타입 반도체)을 사용하였다.
상기 스퍼터링용 타겟은 4 인치 InGaZnO (In:Ga:Zn=2:1:2) 타겟을 사용하였다.
상기 스퍼터링 법을 상온에서 0.07의 산소/아르곤 가스 비율, 150 W 및 RF (Radio Frequency) 조건 하에서 수행하였다.
상기 a-IGZO 박막을 채널층으로서, 길이, 너비 및 두께가 각각 50 μm, 500 μm, 60nm로 형성하였다.
상기a-IGZO 박막은 포토리소그래피 또는 용액 에칭 (etching) 공정으로 패턴을 형성하였다.
몰리브데넘(Mo)을 상기 a-IGZO 박막의 상기 열처리 후에 소스 및 드레인 전극으로서 100 nm 두께로 DC 스퍼터링 법을 이용하여 증착하였다.
상기 열처리는 150 ℃에서 수분 펄스가 없는 하에서 150분동안 이루어졌다.
상기 열처리는 진공 분위기 상태에서 진행하였다. 상기 공정을 통해 만들어진 산화물 반도체 박막의 명칭을 DRY라고 칭하였다.
상기 진공 분위기는 10-3 토르(Torr)에서 진행하였다.
[비교예 2]
비정질의 인듐-갈륨-아연-산화물(In-Ga-Zn-O) (a-IGZO) 박막을 스퍼터링용 타겟을 이용하여 스퍼터링 법으로 기판 상에 비정질의 박막을 형성하고, 이어서 열처리를 실시함으로써 수득하였다.
상기 기판은 200 nm 두께의 SiO2/Si 후막(P 타입 반도체)을 사용하였다.
상기 스퍼터링용 타겟은 4 인치 InGaZnO (In:Ga:Zn=2:1:2) 타겟을 사용하였다.
상기 스퍼터링 법을 상온에서 0.07의 산소/아르곤 가스 비율, 150 W 및 RF (Radio Frequency) 조건 하에서 수행하였다.
상기 a-IGZO 박막을 채널층으로서, 길이, 너비 및 두께가 각각 50 μm, 500 μm, 60nm로 형성하였다.
상기a-IGZO 박막은 포토리소그래피 또는 용액 에칭 (etching) 공정으로 패턴을 형성하였다.
몰리브데넘(Mo)을 상기 a-IGZO 박막의 상기 열처리 후에 소스 및 드레인 전극으로서 100 nm 두께로 DC 스퍼터링 법을 이용하여 증착하였다.
상기 열처리는 350 ℃에서 수분 펄스가 없는 하에서 150분동안 이루어졌다.
상기 열처리는 진공 분위기 상태에서 진행된다. 상기 공정을 통해 만들어진 산화물 반도체 박막의 명칭을 H-DRY라고 칭하였다.
상기 진공 분위기는 10-3 토르(Torr)에서 진행하였다.
[비교예3]
유리 기판(200) 상에 희생층으로서 수용성 폴리비닐 알코올(PVA)(300)을 스핀코팅 기법으로 형성하였다.
상기 폴리비닐 알코올(300) 상에 파릴렌(110)을 CVD(Chemical vapor deposition) 기법으로 형성하였다.
상기 파릴렌(110) 상에 TFT(Thin film transistor) (100)를 형성하였다.
상기 TFT(100) 형성은 먼저, 상기 파릴렌(110) 상에 게이트 (131)로써 몰리브데넘 (Mo)을 100 nm 두께로 DC 스퍼터링 법을 이용하여 증착하였다.
상기 게이트(131) 상에 절연층으로서 산화 알루미늄 (Al2O3) (140)을 80 nm 두께로 ALD(Atomic Layer Deposition) 기법으로 150 ℃에서 증착하였다.
상기 산화 알루미늄(140) 상에 채널층으로서 a-IGZO (120)를 60 nm 두께로 RF 스퍼터링 법을 이용하여 증착하였다.
상기 a-IGZO(120)가 증착된 상기 TFT(100)를 열처리하였다.
상기 열처리는 150 ℃에서 진공 분위기 하에서 150분동안 이루어졌다.
상기 열처리된 TFT(100) 상에 소스(132) 및 드레인(133) 전극으로서 몰리브데넘(Mo)을 각각 100 nm 두께로 DC 스퍼터링 법을 이용하여 증착하였다.
상기 TFT(100)를 증류수(400)에 충분히 담가 희생층인 폴리비닐 알코올(300)을 제거하였다.
상기 공정을 통해 만들어진 산화물 반도체 박막의 명칭을 F-DRY이라고 칭한다.
[실험예]
상기 실시예 1, 비교예1 및 비교예2에서 제조된 산화물 반도체 박막의 성능은 HP4145B반도체 파라미터 분석기(semiconductor parameter analyzer)를 이용하여 측정하였다.
상기 DRY, 20 WET, 86 WET, 286 WET 및 430 WET의 전기적 특성을 관찰하였고 (제 1 실험), 그 결과를 도 6 및 도7로서 나타내었다.
도 6 및 도 7에 나타난 전기적 특성 결과에 따르면, DRY 샘플의 전기적 특성은 전계-효과 이동도(μFE) 4.2 cm2V-1S-1, 문턱 전압(Vth) 0.5 V, 서브문턱전압 기울기(SS) 0.45 V dec-1, 점멸비(Ion/Ioff) 107, 히스테리시스(ΔVth,Hys) 8.85 V로서 나타났다.
상기 DRY 샘플은 트랜지스터로서의 성능이 떨어지는 것으로 나타났다. 특히, 높은 히스테리시스 값은 저온 처리 과정에서 정확하지 않은 원자 정렬과 금속-산소 결합(M-O)의 손실로 인해 나타났다. 기존에는 300 ℃ 이상의 고온처리를 통해 상기 문제를 해결하였다.
도 6 및 도 7에 나타난 전기적 특성 결과에 따르면, 20 WET, 86 WET, 286 WET 및 430 WET 샘플들의 전기적 특성은 상기 DRY 샘플보다 상대적으로 낮은 히스테리시스 값과 문턱 전압 값으로 나타났다. 이러한 결과는 상기 수분주입과 상기 진공 분위기를 반복함으로써 전하가 트랩(trap)되는 것을 방지하였기 때문이다. 전하가 트랩되면 소자의 전압 안정성이 감소하기 때문에 전기적 성질이 낮게 측정된다.
도 6 및 도 7에 나타난 전기적 특성 결과에 따르면, 86 WET 샘플의 전기적 특성은 전계-효과 이동도(μFE) 13.3 cm2V-1S-1, 문턱 전압(Vth) -9.6 V, 서브문턱전압 기울기(SS) 0.46 V dec-1, 점멸비(Ion/Ioff) 108로서 나타났다.
상기 86 WET 샘플은 트랜지스터로서의 성능이 뛰어난 것으로 나타났다. 이러한 결과는 상기 수분주입과 상기 진공 분위기를 반복함으로써 과도한 수분 또는 박막내의 불순물을 효과적으로 제거하고 금속-산소 결합(M-O)을 강하게 만들었기 때문이다. 과도한 수분 또는 박막 내의 불순물을 제거하고 높은 금속- 산소 결합(M-O)으로 인해 높은 전기적 특성이 나타났다.
도 6 및 도 7에 나타난 전기적 특성 결과에 따르면, 286 WET 및 430 WET 샘플의 문턱 전압과 서브문턱전압 기울기가 높게 나타났다. 이러한 결과는 상기 저온 열처리를 할 때, 수분 주입의 양을 일정 양 이상 주입하면 전기적 특성이 떨어지는 것으로 나타났다. 특히, 서브문턱전압 기울기(SS) 값은 게이트와 채널층 사이의 유전률 및 박막 상의 불순물이 증가할 때 증가한다.
상기 제 1실험 결과에 따르면, 86 WET 샘플의 전기적 특성이 가장 높은 것으로 나타났다.
상기 86 WET 및 H-DRY의 전기적 특성을 관찰하였고 (제 2 실험), 그 결과를 도 8 및 표 1로서 나타내었다.
μFE (cm2V-1S-1) Vth (V) SS (V dec-1)
86 WET
(150 ℃)		 13.3 -9.6 0.46
H-DRY
(350 ℃)		 15.1 0.5 0.44
도 8 및 표1에 나타난 전기적 특성 결과에 따르면, 저온 처리를 통해 만들어진 86 WET 샘플은 기존의 고온 처리를 통해 만들어진 H-DRY 샘플과 비교했을 때 전기적 특성이 비슷하게 나타났다.
상기 제 2실험 결과에 따르면, 수분 펄스를 이용한 저온 처리를 통해 만들어진 산화물 반도체 박막은 고온 처리를 통해 만들어진 산화물 반도체 박막과 비슷한 전기적 특성이 나타나기 때문에 저온 공정이 요구되는 소재, 특히 고분자 기판을 이용한 플렉시블 전자기기를 만들 때 용이하다.
상기 실시예 1, 비교예1 및 비교예2에서 제조된 산화물 반도체 박막의 전압 안정성은 HP4145B반도체 파라미터 분석기(semiconductor parameter analyzer)를 이용하여 측정하였다.
상기 DRY, 86 WET, 430 WET 및 H-DRY의 전압 안정성을 관찰하였고 (제 3실험), 그 결과를 도9에 나타내었다.
구체적으로, 양의 전압 값일 때는 PBS(positive bias stress), 음의 전압 값일 때는 NBIS(negative gate bias illumination stress)를 측정하였다. 상기 NBIS를 측정할 때 광원으로서 150 W 제논(Xe) 아크 램프 (LS-150, ABET Technologies Inc.)를 이용하였다. 상기 제논 아크 램프는 550 nm 파장에서 0.1 mWcm- 2 세기로 5000 초 동안 사용하였다.
도 9에 나타난 전압 안정성 결과에 따르면, H-DRY 샘플이 가장 안정적으로 나타났다. 하지만 저온 처리를 통해 만들어진 샘플을 비교하면, DRY 샘플 보다 86 WET 및 430 WET 샘플이 더 안정적으로 나타났다.
도 9에 나타난 전압 안정성 결과에 따르면, 86 WET 및 430WET의 문턱 전압(Vth)은 각각 -5.4 V, -4.4V로 NBIS에서 86 WET의 안정성이 더 낮은 것으로 보인다. 하지만 이 값은 무시 가능할 정도로 작은 값으로써 전압 안정성에 큰 차이가 나타나지 않았다.
상기DRY, 86 WET 및 430 WET의 박막 상의 산소 양을 확인하였고 (제 4실험), 그 결과를 도 10 및 도 11으로서 나타내었다.
구체적으로, AR-XPS(angle-resolved X-ray photoelectron spectroscopy)를 이용하여 측정하였다. O 1s 피크는 4 개의 가우시안(Gaussian)과 로렌츠(Lorentzian) 법을 통해 디콘볼루션(deconvolution)하였다. 상기 4개의 피크는 각각 metal-oxide bonding (M-O; 529.7 eV, OⅠ), oxygen deficient bonding (Vo; 531.1 eV, OⅡ), oxygen in the hydroxide (M-OH-; 531.4 eV, OⅢ) 및 불순물(532.1 eV, OⅣ)로 나타내었다. 도 11에서 Normal angle 값이 커질수록 박막의 표면과 가까워지는 것을 뜻한다.
도 11에 나타난 결과에 따르면, Normal angle 값이 커질수록 상기 OⅠ피크의 값은 감소하는 반면, OⅢ피크 및 OⅣ피크는 증가하였다. 이러한 결과는 상기 박막의 표면은 하이드록사이드와 불순물의 영향을 받는 다는 것을 알 수 있었다.
도 10 및 도 11에 나타난 결과에 따르면, 86 WET 샘플은 DRY 샘플과 비교했을 때, 높은 OⅠ피크로 금속과 산소와의 결합(M-O)이 높고, 낮은 OⅢ피크 및 OⅣ피크로 전기 전도도를 저해하는 하이드록사이드 및 불순물이 적은 것으로 나타났다. 상기 결과를 통해 86 WET샘플이 DRY샘플보다 전기적 특성 및 안정성이 높다는 것을 알 수 있었다.
상기 F-86 WET 및 F-DRY의 전기적 특성을 관찰하였고 (제 5실험), 그 결과를 도12 및 표 2로서 나타내었다.
Bending μFE (cm2V-1S-1) Vth (V) SS (V dec-1)
전 7.2 -0.57 0.16
후 6.9 0.62 0.18
도 6 및 도 7에 나타난 전기적 특성 결과에 따르면, DRY 샘플의 전기적 특성은 전계-효과 이동도(μFE) 7.2 cm2V-1S-1, 문턱 전압(Vth) -0.57 V, 서브문턱전압 기울기(SS) 0.61 V dec-1, 히스테리시스(ΔVth,Hys) 1.9 V로서 나타났다.
상기 F-86 WET 샘플은 F-DRY 샘플과 비교했을 때 전기적 특성이 높은 것으로 나타났다. 특히 반경 10 mm를 구부렸을 때(도 13)와 전기적 특성을 비교하면 큰 차이가 나타나지 않는 것으로써 플렉시블한 전자기기에 용이하게 사용될 수 있다.
상기 F-86 WET 샘플의 두께를 alpha-step surface profiler(XP-100, Ambios Technology, Inc.)를 이용하여 측정하였다. (제 6실험)
상기 F-86 WET 샘플(100)의 두께를 측정한 결과 10 μm 이하로 나타났다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
100: 박막 트랜지스터
110: 기판
120: 채널층
131: 게이트 전극
132: 소스 전극
133: 드레인 전극
140: 절연층
200: 유리 기판
300: 희생층
400: 증류수

Claims (10)

  1. 기판에 산화물 반도체를 형성하는 단계;
    상기 산화물 반도체가 형성된 기판을 진공 분위기 하에서 저온 처리 하는 단계;
    상기 진공 분위기 상태에 수분을 주입하는 단계;
    를 포함하고,
    상기 진공 분위기 하에서 저온 처리하는 단계 및 상기 수분을 주입하는 단계를 반복적으로 수행하는 것을 포함하며,
    상기 수분을 주입하는 단계는 0.1초 내지 2초 범위 내에서 수행되는 것인,
    산화물 반도체 박막의 제조 방법.
  2. 제 1항에 있어서,
    상기 저온 처리는 100℃ 내지 250℃의 온도 범위에서 수행되는 것인, 산화물 반도체 박막의 제조 방법.
  3. 제 1항에 있어서,
    상기 기판은 유리 기판, 플라스틱 기판, 실리콘 기판, 사파이어 기판, 질화물 기판 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것인, 산화물 반도체 박막의 제조 방법.
  4. 제 3항에 있어서,
    상기 플라스틱 기판은 폴리 에테르술폰(PES), 폴리 에틸렌나프탈레이트(PEN), 폴리에틸렌 테레프타레이트(PET), 폴리 카보네이트(PC), 폴리 스티렌(PS), 폴리 이미드(PI), 폴리 에틸린(PE) 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함하는 것인, 산화물 반도체 박막의 제조 방법.
  5. 제 1항에 있어서,
    상기 기판에 산화물 반도체를 형성하는 단계는 진공 공정, 용액 공정 및 이들의 조합들로 이루어진 군에서 선택된 공정에 의해 수행되는 것인, 산화물 반도체 박막의 제조 방법.
  6. 제 5항에 있어서,
    상기 진공 공정은 플라즈마 증착법, 전기 도금법, 가스 반응법, 열 증착법, 스퍼터링법, 화학기상 증착법, 레이저 처리 화학 기상 증착법, 이온 플레이팅법, 캐소드 아크 처리법, 제트 기상 증착법을 및 이들의 조합들로 이루어진 군에서 선택된 공정을 포함하는 것인, 산화물 반도체 박막의 제조 방법.
  7. 제 5항에 있어서,
    상기 용액 공정은 스핀 코팅, 드롭 캐스팅, 잉크젯 프린팅, 스크린 프린팅, 닥터 레이드, 분사법(spraying), 침지법(dipping), 롤-투-롤(roll-to-roll), 나노 임프린트 및 이들의 조합들로 이루어진 군에서 선택된 공정을 포함하는 것인, 산화물 반도체 박막의 제조 방법.
  8. 제 1항에 있어서,
    상기 진공 분위기는 10- 1내지 10-4 토르(Torr) 분위기를 포함하는 것인, 산화물 반도체 박막의 제조 방법.
  9. 삭제
  10. 제 1항에 있어서,
    상기 산화물 반도체는 산화아연(ZnO), 산화인듐(In2O3), 산화주석(SnOx), 인듐-아연-산화물(In-Zn-O), 인듐-주석-산화물(In-Sn-O), 인듐-갈륨-아연-산화물(In-Ga-Zn-O), 아연-주석-산화물(Zn-Sn-O), 인듐-아연-산화물(In-Zn-O), 인듐-주석-산화물(In-Sn-O), 인듐-아연-주석-산화물(In-Zn-Sn-O), 인듐-티타늄-주석-산화물(In-Ti-Sn-O) 및 이들의 조합들로 이루어진 군에서 선택된 산화물 반도체를 포함하는 것인, 산화물 반도체 박막의 제조 방법.
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