KR101923260B1 - 집적 회로 구조체 및 그 제조 방법 - Google Patents

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첸화 유
쿼충 예
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Abstract

집적 회로 구조체 및 그 제조 방법이 제공된다. 다이가 기판에 배치되고 몰딩 화합물 내에 밀봉된다. 재분배층이 다이를 덮게 형성하고 기판은 제거한다. 하나 이상의 표면 실장 디바이스 및/또는 패키지가 재분배층에 있어서의 다이와는 반대측에서 재분배층에 연결된다. 재분배층은 인쇄 회로 기판에 연결된다.

Description

집적 회로 구조체 및 그 제조 방법{INTEGRATED CIRCUIT STRUCTURE AND METHOD OF FORMING}
본 출원은 2015년 3월 30일자로 출원된 미국 특허 가출원 번호 제62/140,356호의 이익을 주장하며, 그 출원의 개시 내용은 본 명세서에 참조로서 합체되어 있다.
본 발명은 집적 회로 구조체 및 그 제조 방법에 관한 것이다.
개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 기기 등의 각종 전자 용례에서 반도체 디바이스가 이용되고 있다. 반도체 디바이스는 통상 반도체 기판 위에, 절연층 또는 유전층, 도전성층 및 반도체성 재료층을 순차적으로 성막하고 이러한 다양한 재료층들을 리소그래피를 이용하여 패터닝하여 그 상에 회로 컴포넌트 및 소자를 형성함으로써 제조된다. 통상, 수십 또는 수백 개의 집적 회로가 단일 반도체 웨이퍼 상에 제조된다. 개별 다이는 스크라이브 라인을 따라 집적 회로를 소잉(sawing)함으로써 싱귤레이션(singulation)된다. 이들 개별 다이는 이어서 개별적으로, 다중 칩 모듈로, 또느 기타 패키징 형태로 패키징된다.
반도체 산업은 각종 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도에 있어서의 지속적인 개선으로 인해 급속한 성장을 겪어 왔다. 그 대부분의 경우, 집적 밀도에 있어서의 개선은 주어진 면적 내에 보다 많은 컴포넌트를 집적할 수 있게 하는 최소 피처 사이즈에 있어서의 반복된 감소(예를 들면, 20 ㎚ 이하의 노드로의 반도체 프로세스 노드의 축소)에 기인하였다. 최근 들어 소형화, 보다 빠른 속도 및 보다 큰 대역폭은 물론 저전력 소모 및 저 레이턴시(latency)에 대한 요구가 증대함에 따라, 반도체 다이의 보다 작고 보다 창조적인 패키징 기술에 대한 필요성도 증대하였다.
반도체 기술이 더욱 진보함에 따라, 적층된 반도체 디바이스, 예를 들면 3D 집적 회로(3DIC)가 반도체 디바이스의 물리적 사이즈를 더욱 감소시키기 위한 효과적인 대안으로서 등장하였다. 적층된 반도체 디바이스에서는 논리, 메모리, 프로세서 회로 등의 능동 회로가 상이한 반도체 웨이퍼 상에 제조된다. 2개 이상의 반도체 웨이퍼가 아래위로 설치 또는 적층되어, 반도체 디바이스의 폼 팩터(form factor)를 더욱 감소시키도록 할 수 있다. 다이를 패키징하고 이어서 그 다이를 다른 패키징된 다이 또는 다이들과 함께 패키징하는 패키지-온-패키지(POP) 디바이스가 3DIC의 한 형태이다.
본 발명의 실시예는 반도체 디바이스를 제조하는 방법을 제공한다. 이 방법은 캐리어 기판 위에 다이를 배치하는 단계, 및 이 다이에 인접하게 몰딩 화합물을 형성하는 단계를 포함한다. 다이에 전기적으로 결합되고 몰딩 화합물을 덮는 재분배층을 형성한다. 캐리어 기판을 제거한다. 제1 기판을 재분배층에 있어서의 다이와는 반대측에서 재분배층에 연결하며, 재분배층은 인쇄 회로 기판에 연결된다.
본 발명의 실시예는 반도체 디바이스를 제조하는 방법을 제공한다. 이 방법은 캐리어 기판 위에 복수의 다이를 배치하는 단계를 포함한다. 몰딩 화합물을 다이의 측벽을 따라 형성하며, 이 몰딩 화합물은 몰딩 화합물을 관통하는 관통 비아가 없다. 다이에 전기적으로 결합되고 몰딩 화합물을 덮는 재분배층을 형성한다. 캐리어 기판을 제거한다. 하나 이상의 디바이스, 수동 컴포넌트 및/또는 패키지가 재분배층에 배치된다.
본 발명의 실시예는 반도체 디바이스를 제공한다. 반도체 디바이스는 다이 및 이 다이의 측벽을 따라 연장하는 몰딩 화합물을 포함한다. 재분배층이 몰딩 화합물 및 다이 위에 덮인다. 기판은 재분배층에 있어서 몰딩 화합물과는 반대측에 재분배층에 장착된다. 인쇄 회로 기판이 재분배층에 연결된다.
본 발명 및 그 이점의 보다 완벽한 이해를 위해, 이하에서 첨부 도면과 함께 후술하는 상세한 설명을 참조한다.
도 1 내지 도 7은 예시적인 실시예에 따라 집적 회로 구조체를 제조하는 데에 있어서의 중간 단계들의 단면도이며,
도 8a, 도 8b, 도 9a 및 도 9b는 예시적인 실시예에 따른 집적 회로 구조체의 단면도 및 평면도이다.
이하의 개시는 제공된 요지의 상이한 특징을 구현하기 위한 다수의 상이한 실시 형태 또는 예를 제공한다. 구성 요소 및 배열의 특정 예가 본 개시를 간략화하기 위해 이하에 설명된다. 이들 예는 물론 단지 예일 뿐이고, 한정을 의도한 것은 아니다. 예를 들어, 후술하는 상세한 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐의 형성은 제1 및 제2 피쳐들이 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않도록 추가의 피쳐가 제1 및 제2 피쳐들 사이에 형성되는 실시예도 또한 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 부호 및/또는 문자들을 반복할 수도 있다. 이 반복은 간략화 및 명료화를 위한 것이지 자체로 설명된 다양한 실시예 및/또는 구성들 간의 관계를 강요하지 않는다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어가 도면에 도시되어 있는 바와 같은 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명을 용이하게 하기 본 명세서에서 이용될 수 있다. 이러한 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 작동시에 디바이스의 상이한 배향들을 포괄하고자 한 것이다. 장치가 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향으로 됨), 본 명세서에 사용된 공간적 상대 기술자(descriptor)가 마찬가지로 그에 상응하게 해석될 수도 있다.
실시예에서는 특정 맥락의 실시예에 대해, 즉, 커버에 내에 설치되고 예를 들면 가전기기에 이용하기에 적합한 자립형(standalone) 3차원(3D) 집적 팬-아웃(integrated fan-out: InFO) 패키지 및 인쇄 회로 기판(PCB) 구조체에 대해 설명할 것이다. 다른 실시예들은 기타 용례에 적합할 수도 있다. 예를 들면, 몇몇 실시예는 의료 기기, 홈오토메이션, 지리적 위치 서비스, 이동 통신 및 마케팅 용례에 적합할 수 있다. 수많은 다양한 실시예 및 용례가 가능하다.
집적 회로 구조체 및 그 제조 방법이 다양한 예시적인 실시예에 따라 제공된다. 집적 회로 구조체를 제조하는 중간 단계들을 도시하고 다양한 실시예들에 대해 논의한다.
도 1 내지 도 7은 몇몇 실시예에 따라 집적 회로 구조체를 제조하는 데에 있어서의 중간 단계들의 단면도를 도시하고 있다. 먼저, 도 1을 참조하면, 캐리어 기판(100) 및 버퍼층(102)이 도시되어 있다. 일반적으로, 캐리어 기판(100)은 후속 처리 단계들 동안에 기계적 및 구조적 임시 지지체를 제공한다. 캐리어 기판(100)은 예를 들면, 실리콘 웨이퍼, 유리 또는 실리콘 산화물 등의 규소계 재료나, 알루미늄 산화물, 세라믹 재료 등의 기타 재료, 또는 이들 재료의 임의의 조합 등의 임의의 적절한 재료를 포함할 수 있다. 몇몇 실시예에서, 캐리어 기판(100)은 추가적인 처리를 수용하도록 평탄하다.
선택적 릴리스층(도시 생략)이 캐리어 기판(100) 위에 형성되어, 캐리어 기판(100)의 보다 용이한 제거를 가능하게 할 수도 있다. 아래에서 보다 상세하게 설명하는 바와 같이, 다양한 층 및 디바이스가 캐리어 기판(100) 위에 배치될 수 있고, 그 후에 캐리어 기판(100)이 제거될 수 있다. 선택적 릴리스층은 캐리어 기판(100)의 제거에 도움을 주어, 캐리어 기판(100) 위에 형성된 구조체들에 대한 손상을 감소시킨다. 릴리스층은 폴리머계 재료로 형성될 수 있다. 몇몇 실시예에서, 릴리스층은, 광열전환(Light-to-Heat-Conversion: LTHC) 릴리스 코팅 등의 가열시에 접착 특성을 잃게 되는 에폭시계 열 릴리스 재료이다. 다른 실시예에서, 릴리스층은 자외선(UV) 광에 노출될 때에 접착 특성을 잃게 되는 자외선 접착제일 수도 있다. 릴리스층은 액체로서 분배되어 경화될 수 있다. 다른 실시예에서, 릴리스층은 캐리어 기판(100) 상에 라미네이팅되는 라미네이트 필름일 수 있다. 다른 릴리스층이 이용될 수도 있다.
버퍼층(102)이 캐리어 기판(100) 위에 형성된다. 버퍼층(102)은 유전층이며, 이 유전층은 폴리머(폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등), 질화물(실리콘 질화물 등), 산화물(실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑 포스포실리케이트 유리(BPSG) 또는 이들의 조합 등) 등일 수 있고 예를 들면 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD) 등에 의해 형성될 수 있다. 몇몇 실시예에서, 버퍼층(102)은 공정 변수(process variations) 내에서 균일한 두께를 갖는 평탄한 층으로, 그 두께는 약 5 ㎛ 내지 약 20 ㎛일 수 있다. 버퍼층(102)의 상면 및 저면도 공정 변수 내에서 평탄하다.
도 2는 몇몇 실시예에 따라 버퍼층(102)의 배면측에 복수의 집적 회로 다이(200)를 부착하는 것을 도시하고 있다. 몇몇 실시예에서, 집적 회로 다이(200)는 다이 부착 필름(die-attach film: DAF) 등의 접착제층(204)에 의해 버퍼층(102)에 접착될 수 있다. 하나의 실시예에서, 다이 부착 필름(204)은 도 2에 도시한 바와 같이 단지 집적 회로 다이(200) 바로 아래에만 위치할 수 있다. 다른 실시예에서, 다이 부착 필름(204)은 버프층(102)에 걸쳐 인접한 집적 회로 다이(200)들 사이에서 연장할 수 있다. 접착제층의 두께는 약 20 ㎛ 등의 약 5 ㎛ 내지 약 50 ㎛ 범위 내일 수 있다. 임의의 개수의 집적 회로 다이(200)가 이용될 수 있으며, 그 집적 회로 다이(200)는 특정 기법에 의해 적합한 임의의 다이를 포함할 수 있다. 예를 들면, 집적 회로 다이(200)는 정적 랜덤 액세스 메모리(SRAM) 칩, 동적 랜덤 액세스 메모리(DRAM) 칩, 프로세서, 메모리 칩, 논리 칩, 아날로그 칩, 디지털 칩, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 베이스밴드 프로세서, 마이크로컨트롤러 유닛(MCU), 무선 주파수(RF) 칩, 센서 칩, 마이크 전기기계 시스템(MEMS) 칩, 집적 수동 디바이스(IPD) 또는 이들의 조합 등을 포함할 수 있다. 집적 회로 다이(200)는 버퍼층(102)에 부착하기 전에 집적 회로 다이(200) 위에 집적 회로를 형성하도록 적용 가능한 제조 프로세스에 따라 처리될 수 있다. 각각의 다이(200)는 접착제층에 결합된 기판(예를 들면, 실리콘 기판)을 포함할 수 있으며, 반도체 기판의 배면이 접착제층에 결합된다.
몇몇 예시적인 실시예에서, 다이(200)는 다이(200) 내의 트랜지스터 등의 디바이스에 전기적으로 결합되는 접점(202)(구리 포스트 등)을 포함한다. 몇몇 실시예에서, 유전층(도시 생략)이 접점(202)의 적어도 하부가 유전층 내에 있는 상태로 해당 다이(200)의 상면에 형성된다. 접점(202)의 상면은 또한 몇몇 실시예에서 유전층과 동일한 높이로 될 수 있다. 대안적으로, 접점(202)은 해당 다이(200)의 상부층 위로 돌출하거나, 및/또는 그 아래에 매립될 수 있다. 다른 실시예에서, 접점(202)을 위해, 트레이스, 금속 필라, 구리 스터드, 금 스터드 등의 기타 구조체가 이용될 수도 있다.
도 3을 참조하면, 몰딩 재료(300)가 다이(200) 상에 몰딩 및/또는 라미네이팅된다. 몰딩 재료(300)는 다이(200)들 간의 간극을 채우고 버퍼층(102)과 접촉할 수 있다. 게다가, 몰딩 재료(300)는 접점(202)의 일부가 돌출하는 경우에 접점(202)들 사이의 간극을 채운다. 몰딩 재료(300)는 몰딩 화합물, 몰딩 언더필, 에폭시, 수지, 건조 필름 등을 포함할 수 있다. 몇몇 실시예에서, 몰딩 재료(300)의 상면은 접점(202)의 상단부보다 높다.
연삭 단계를 수행하여, 접점(20)을 노출시키도록 몰딩 재료(300)를 박육화(thinning)할 수 있다. 얻어진 구조체가 도 3에 도시되어 있다. 연삭으로 인해, 접점(202)의 상단부는 몰딩 재료(300)의 상면과 실질적으로 동일 높이(동일면)로 될 수 있다. 연삭의 결과로, 금속 입자 등의 금속 잔류물이 생성되어, 몰딩 재료(300) 및 접점(202)의 상면에 남아 있을 수 있다. 따라서, 연삭 후에, 예를 들면 습식 에칭을 통해 세척을 수행하여, 금속 잔류물을 제거할 수 있다.
이어서, 도 4를 참조하면, 하나 이상의 재분배층(RDL)이 형성된다. 일반적으로, RDL은 완성된 패키지를 위한 핀 아웃 패턴이 금속 필라의 패턴과는 상이할 수 있게 하여, 다이(200)의 배치에 있어서 보다 큰 유연성을 허용하는 도전성 패턴이다. RDL은 다이(200)에 대한 외부 전기적 연결을 제공하는 데에 이용될 수 있다. RDL은 도전성 라인(402) 및 비아(404)를 포함하며, 비아(404)가 그 위에 놓인 라인을 그 아래에 놓인 도전성 피쳐(예를 들면, 접점(202) 및/또는 도전성 라인(402))에 연결한다. 도전성 라인(402)은 임의의 방향을 따라, 예를 들면, 도면의 지면의 좌우로 또는 지면 안으로 혹은 밖으로 연장할 수 있다.
RDL은 임의의 적절한 프로세스를 이용하여 형성될 수 있다. 예를 들면, 몇몇 실시예에서, 유전층이 몰딩 재료(300) 및 집적 회로 다이(200) 상에 형성될 수 있다. 몇몇 실시예에서, 유전층은 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등의 리소그래피로 패터닝되는 감광 재료일 수 있는 폴리머로 이루어진다. 다른 실시예에서, 유전층은 실리콘 질화물 등의 질화물 또는 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑 포스포실리케이트 유리(PBSG) 등의 산화물로 이루어질 수 있다. 유전층은 스핀 코팅, 라미네이션, CVD, 또는 이들의 조합 등으로 형성될 수 있다. 이어서, 유전층은 접점(202)을 노출시키기 위해 개구를 형성하도록 패터닝된다. 유전층이 감광 재료로 이루어진 실시예에서, 패터닝은 유전층을 원하는 패턴에 따라 노광시킴으로써 수행될 수 있고, 현상하여 원하지 않은 재료를 제거하여 접점(202)을 노출시킬 수 있다. 패터닝된 마스크와 에칭을 이용하는 등의 기타 방법이 유전층을 패터닝하는 데에 이용될 수 있다.
시드층(도시 생략)이 유전층 위에 및 그 유전층에 형성된 개구 내에 형성된다. 몇몇 실시예에서, 시드층은 금속층으로서, 단일층이거나, 상이한 재료로 이루어진 복수의 하위 층을 포함한 복합층을 일 수 있다. 몇몇 실시예에서, 시드층은 티타늄층 및 이 티타늄층 위의 구리층을 포함한다. 시드층은 예를 들면 PVD 등을 이용하여 형성될 수 있다. 이어서, 도 4에 도시한 패턴 등의 원하는 재분배 패턴에 따라 시드층 위에 마스크를 형성하고 패터닝한다. 몇몇 실시예에서, 마스크는 스핀 코팅 등에 의해 형성되고 패터닝을 위해 노광되는 포토레지스트이다. 패터닝은 시드층을 노출시키도록 마스크를 관통하는 개구를 형성한다. 마스크의 개구 및 시드층의 노출된 부분 상에 도전성 재료가 형성된다. 도전성 재료는 전기 도금, 무전해 도금 등의 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등의 금속을 포함할 수 있다. 이어서, 포토레지스트 및 시드층에 있어서의 도전성 재료가 형성되지 않은 부분이 제거된다. 포토레지스트는 산소 플라즈마를 이용하는 등의 허용하는 애싱(ashing) 또는 스트리핑 프로세스에 의해 제거될 수 있다. 포토레지스트가 제거되고 나면, 시드층의 노출된 부분이 습식 또는 건식 에칭 등의 허용하는 에칭 프로세스를 이용하는 등에 의해 제거된다. 시드층의 나머지 부분 및 도전성 재료가 도전성 라인(402) 및 비아(404)를 형성한다.
앞서 하나의 층의 RDL의 형성에 대해 설명하였지만, 그 프로세스는 특정 기법의 디자인에 따라 하나보다 많은 층의 RDL을 생성하도록 반복될 수 있다. 예를 들면, 도 4에 하나의 층의 RDL이 도시되어 있다. 보다 많은 층의 RDL이 가능하다.
이어서, 부동태층(406)이 몇몇 실시예에 따라 최상부 금속화 패턴 위에 형성될 수 있다. 부동태층은 리소그래피 마스크를 이용하여 패터닝되는 PBO, 폴리이미드, BCB 등의 감광 재료일 수 있는 폴리머로 이루어질 수 있다. 다른 실시예에서, 부동태층은 실리콘 질화물, 실리콘 산화물, PSG, BSG, BPSG 등의 질화물 또는 산화물 등으로 이루어질 수 있다. 부동태층은 스핀 코팅, 라미네이션, CVD 또는 그 조합 등에 의해 형성될 수 있다. 이이서, 부동태층은 그 아래의 금속화층의 일부를 노출시키도록 패터닝된다. 패터닝은, 유전층이 감광 재료인 경우에 부동태층을 노광시키거나, 예를 들면 비등방 에칭을 이용한 에칭 등의 허용하는 프로세스에 의해 이루어질 수 있다. 이어서, 언더 범프 금속화부(under bump metallization: UBM)(408)가 부동태층 위에 및 그를 통과해 형성되고 패터닝되어, 최상부 금속화층과의 전기적 연결을 형성한다. 언더 범프 금속화부는 예를 들면 솔더 볼/범프, 도전성 필라 등의 전기적 커넥터가 배치될 수 있는 전기적 연결부를 제공한다. 몇몇 실시예에서, 언더 범프 금속화부는 확산 배리어층, 시드층 또는 이들의 조합을 포함한다. 확산 배리어층은 Ti, TiN, Ta, Taㅜ, 또는 이들의 조합을 포함할 수 있다. 시드층은 구리 또는 구리 합금을 포함할 수 있다. 그러나, 니켈, 팔라듐, 은, 금, 알루미늄, 이들의 조합, 및 이들의 다층 등의 기타 금속도 포함될 수 있다. 몇몇 실시예에서, 언더 범프 금속화부는 스퍼터링을 이용하여 형성된다. 기타 실시예에서, 전기 도금이 이용될 수도 있다.
커넥터(410)가 몇몇 실시예에 따라 언더 범프 금속화부 위에 형성될 수 있다. 커넥터(410)는 솔더 볼, 금속 필라, 제어식 붕괴 칩 연결(controlled collapse chip connection: C4) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-이머젼 금 기법(nickel-electroless palladium-immersion gold technique: ENEPIG)으로 형성된 범프, 이들의 조합(예를 들면, 솔더 볼이 부착된 금속 필라) 등일 수 있다. 커넥터(410)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 이들의 조합 등의 도전성 재료를 포함한다. 몇몇 실시예에서, 커넥터(410)는 공정 재료(eutectic material)를 포함하며, 예를 들면 솔더 범프 또는 솔더 볼을 포함할 수 있다. 솔더 재료는 예를 들면 유연 솔더용으로 Pb-Sn 조성물; InSb, 주석-은-금(SAC)을 비롯한 무연 솔더; 및 공통의 용융점을 갖고 전기적 용례에서 도전성 솔더 연결부를 형성하는 기타 공정 재료 등의 유연 및 무연 솔더일 수 있다. 무연 솔더의 경우, 예를 들면, SAC 105(Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305, 및 SAC 405 등의 다양한 조성을 갖는 SAC 솔더가 이용될 수 있다. 솔더 볼 등의 무연 커넥터는 은(Ag)을 이용 하지 않은 채 SnCu 합성물로 형성될 수도 있다. 대안적으로, 무연 솔더 커넥터는 구리를 이용하지 않은 채, 주석과 은, 즉 Sn-Ag를 포함할 수 있다. 커넥터(410)는 볼 그리드 어레이(BGA)와 같은 그리드를 형성할 수 있다. 몇몇 실시예에서, 리플로우 프로세스가 수행되어, 커넥터(410)에 몇몇 실시예에서는 부분 구형의 형상을 부여한다. 대안적으로, 커넥터(410)는 다른 형상을 포함할 수도 있다. 커넥터(410)는 또한 예를 들면 비구형의 도전성 커넥터를 포함할 수 있다.
몇몇 실시예에서, 커넥터(410)는 솔더 재료의 유무에 관계없이 스퍼터링, 프린팅, 전기도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(구리 필라 등)를 포함한다. 금속 필라는 솔더가 없고, 실질적으로 수직한 측벽 또는 테이퍼진 측벽을 가질 수 있다.
이어서, 캐리어 기판(100)이 도 5에 도시한 바와 같이 버퍼층(102)으로부터 탈착된다. 존재한다면, 릴리스층도 버퍼층(102)으로부터 깨끗이 제거한다. 예를 들면, 가열 시에 접착 특성을 잃게 되는 에폭시계 열 릴리스 재료의 경우에, 그 구조체를 가열하여 캐리어 기판(100)을 탈착한다. 다른 예로서, 자외선(UV) 릴리스층의 경우에, 릴리스층을 UV광에 노출시켜 캐리어를 탈착한다. 다른 예로서, 릴리스층은 액체로서 분배되어 경화될 수도 있다. 선택적으로, 버퍼층(102)도 구조체로부터 제거될 수 있다.
도 6은 컴포넌트(600) 및 패키지(602)를 RDL(400)에 있어서의 다이(200)와는 반대측에서 구조체에 접합하는 것을 도시하고 있다. 몇몇 실시예에서, 몰딩 재료(300)와 RDL(400)의 총 두께에 따라, 구조체의 휨(warpage)이 문제가 될 수 있다. 휨이 우려가 된다면, 캐리어 기판(100)은 컴포넌트(600) 및 패키지(602)를 구조체에 접합하는 동안 구조체를 지지하도록 필요하다. 이 경우, 캐리어 기판(110)은 컴포넌트(600) 및 패키지(602)를 구조체에 접합하기 전이 아니라, 그 후에 탈착된다.
몇몇 실시예에서, 컴포넌트(600)는 구조체에 표면 실장된다. 임의의 타입의 표면 실장 컴포넌트가 특정 실시예의 디자인 및 요구 조건에 따라 이용될 수 있으며, 개별 디바이스, 수동형 표면 실장 컴포넌트(예를 들면, 레지스터 및 커패시터)는 물론, 예를 들면 트랜지스터, 다이오드, 및 증폭기 등의 능동 디바이스도 포함한다. 패키지 기판에 실장되어 몰딩 재료 내에 밀봉된 하나 이상의 다이를 포함하는 패키지(602)도 또한 구조체에 연결될 수 있다. 예를 들면, 패키지(602)는 정적 랜덤 액세스 메모리(SRAM) 칩, 동적 랜덤 액세스 메모리(DRAM) 칩, 프로세서, 메모리 칩, 논리 칩, 아날로그 칩, 디지털 칩, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 베이스밴드 프로세서, 마이크로컨트롤러 유닛(MCU), 무선 주파수(RF) 칩, 센서 칩, 마이크 전기기계 시스템(MEMS) 칩, 또는 이들의 조합 등의 집적 회로 다이를 포함할 수 있다. 몇몇 실시예에서, 하나 이상의 패키지(602)는 구조체에 접합하기 전에 및 그 후에 테스트될 것이다. 예를 들면, 마이크로 전자기계 시스템(MEMS) 패키지는 몇몇 실시예에서 RDL에 접합하기 전에 또는 그 후에 테스트될 수 있다. 그러한 패키지는 접합 후에 테스트를 위해 패키지에 대한 액세스를 허용하도록 패키지에 접합될 것이다. 몇몇 실시예에서, 웨이퍼 레벌 칩 스케일 패키지(WLCSP)에 패키징된 집적 회로가 다이(200)와는 반대측에서 RDL(400)에 바로 접합될 수 있다.
몇몇 실시예에서, 그 구조체는 구조체 내의 컴포넌트 또는 패키지들 간의 전기적 연결이 증가된 신뢰성을 갖고 이루어질 수 있도록 디자인된다. 예를 들면, 몇몇 실시예의 디자인에 따라, 두 디바이스 간에 짧은 연결 경로가 RDL에 존재하도록 다이(200)가 RDL의 일측에 배치되고 그 반대측인 RDL의 타측에 표면 실장 컴포넌트(600) 또는 패키지(602)가 배치될 수 있다. 짧은 연결 경로는 보다 긴 연결 경로와 비교해 두 디바이스 간의 전기적 연결의 신뢰성을 증가시킨다. 추가적으로, 몇몇 실시예는 수많은 3D 웨이퍼 및/또는 패널 레벌 팬-아웃 구조체에 통상 이용되는 관통 비아의 필요성을 제거하도록 디자인될 수 있다. 예를 들면, 도 6에 도시한 실시예는 몰딩 재료(300)를 관통하는 어떠한 관통 비아도 갖지 않는다.
이어서, 그 구조체는 복수의 InFO 구조체(700)로 싱귤레이션된다. 도 7은 하나의 InFO 구조체(700)의 단면도이다. 각각의 싱귤레이션된 InFO 구조체(700)는 특정 디자인에 대해 임의의 개수의 다이(200), 컴포넌트(600) 및/또는 패키지(602)를 포함할 수 있다. 예를 들면, 도 7은 2개의 다이(200), 하나의 컴포넌트(600) 및 하나의 패키지(602)를 포함한 실시예를 도시한다. 다른 실시예는 각 요소를 보다 많이 혹은 적게 구비할 수도 있다.
이하, 도 8a 및 도 8b를 참조하면, 몇몇 실시예에서, InFO 구조체(700)는 인쇄 회로 기판(PCB)(800)에 연결되고 커버(806) 내에 설치된다. 도 8a 및 도 8b의 InFO 구조체(700)는 예시를 위해 도 7의 InFO 구조체(700)와는 다른 실시예를 나타낸다. 둘 중 어느 실시예는 물론 기타 실시예도 가능하다. InFO 구조체(700)와 PCB(800)는 연결될 때에 본 명세서에서는 함께 집적 회로 구조체(804)로서 지칭한다. 도 8a는 집적 회로 구조체(804)의 단면도를 도시하는 반면, 도 8b는 집적 회로 구조체(804)의 평면도를 도시한다.
PCB(800)는 집적 회로 구조체(804)에 증가된 기계적 강도를 제공한다. PCB(800)는 InFO 구조체(700)보다 기계적으로 강하여, 집적 회로 구조체(804)에 증가된 구조적 지지를 제공할 수 있다. PCB(800)의 증가된 기계적 강도는 보다 큰 디바이스에 실장 또는 연결하는 데에 이용할 수 있어, 집적 회로 구조체(804)의 신뢰성을 증가시키는 데에 도움을 줄 수 있다. 또한, PCB(800)의 증가된 기계적 구조적 지지는 기존에 가능하였던 것보다 제품 내에 집적 회로 구조체(804)를 보다 확실하게 기계적으로 설치하게 할 수 있다. 예를 들면, PCB(800)는 예를 들면 나사와 같은 구멍 관통 기구를 이용하여 집적 회로 구조체(804)를 제품에 설치할 수 있게 한다.
몇몇 실시예에서, 집적 회로 구조체(804)는 배터리 및 안테나 등의 제한된 I/O 요구 조건을 갖는 대형의 컴포넌트가 PCB(800) 상에 실장 또는 연결될 수 있도록 설계된다. InFO 구조체(700)는 PCB(800)와 비교해 보다 작은 기계적 강도를 가지며, 보다 작은 면적에서 증가된 I/O 연결을 지원할 수 있다. 따라서, 집적 회로 구조체(804)의 몇몇 실시예는 최소의 I/O 요구 조건을 갖는 대형의 컴포넌트가 InFO 구조체(700) 대신에 PCB(800)에 실장 또는 기계적으로 연결되도록 설계될 수 있다. 그러면, 대형의 컴포넌트는 PCB(800) 내의 트레이스(예를 들면, 트레이스(810, 820))를 이용하여 InFO 구조체(700)에 전기적으로 연결될 수 있다. 이러한 디자인은, RDL에 의해 지지되는 높은 I/O 요구 조건을 갖는 소형의 컴포넌트를 위해 InFO 구조체(700) 상의 공간을 보존할 수 있고, 몇몇 용례에 바람직할 수 있는 집적 회로 구조체(804)의 소형화에 있어서의 향상을 가능하게 한다. 예를 들면, 도 8a 및 도 8b는 PCB(800) 상에 실장된 안테나(808) 및 파워 커넥터(902)를 갖는 실시예를 도시한다.
몇몇 실시예에서, InFO 구조체(700)는 도 8a 및 도 8b에 도시한 바와 같이 InFO 구조체(700)의 일단부에서 PCB(800)에 연결된다. PCB(800)와 InFO 구조체(700) 간의 연결은 표면 실장 컴포넌트(600) 및 패키지(602)와 동일한 쪽의 RDL(400)의 표면 상에서 이루어질 수 있다. 파워 커넥터(802)는 배터리(도시 생략)와 집적 회로 구조체(804) 간의 전기적 연결을 제공한다. 파워 커넥터(802)와 안테나(808)는 PCB(800) 내의 도전성 트레이스에 의해 InFO 구조체(700)에 연결될 수 있다. 몇몇 실시예에서, 도 9b에 도시한 바와 같이, 트레이스(810)가 배터리의 하나의 단자를 InFO 구조체(700)에 연결하고, 트레이스(812)가 배터리의 다른 단자를 InFO 구조체(700)에 연결한다.
몇몇 실시예에서, PCB(800)는 솔더링을 이용하여 InFO 구조체(700)에 연결된다. InFO 구조체(700)는 PCB(800)의 내부 캐비티 에지를 지나 20 ㎛ 내지 2000 ㎛의 거리 A만큼 연장한다. 전술한 바와 같이, 솔더 재료는 예를 들면 유연 솔더용으로 Pb-Sn 조성물; InSb, 주석-은-금(SAC)을 비롯한 무연 솔더; 및 공통의 용융점을 갖고 전기적 용례에서 도전성 솔더 연결부를 형성하는 기타 공정 재료 등의 유연 및 무연 솔더일 수 있다. 무연 솔더의 경우, 예를 들면, SAC 105(Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305, 및 SAC 405 등의 다양한 조성을 갖는 SAC 솔더가 이용될 수 있다. 솔더 볼 등의 무연 커넥터는 은(Ag)을 이용하지 않은 채 SnCu 합성물로 형성될 수도 있다. 대안적으로, 무연 솔더 커넥터는 구리를 이용하지 않은 채, 주석과 은, 즉 Sn-Ag를 포함할 수 있다. 몇몇 실시예에서, 리플로우 프로세스가 수행되어, 커넥터에 몇몇 실시예에서는 부분 구형의 형상을 부여한다. 대안적으로, 커넥터는 다른 형상을 포함할 수도 있다. 커넥터는 또한 예를 들면 비구형의 도전성 커넥터를 포함할 수 있다. 몇몇 실시예에서, InFO 구조체(700)는 추가적인 지지를 제공하도록 접착제(도시 생략)를 이용하여 PCB(800)에 부착될 수도 있다.
집적 회로 구조체(804)는 커버(806) 내에 설치된다. 몇몇 실시예에서, 집적 회로 구조체(804) 및 커버(806)는 인터넷에 연결하도록 구성된 자립형 제품을 형성한다. 도 8a에 도시한 바와 같이, InFO 구조체(700)는 2개의 단부에서 지지되는데, 일단부에서는 PCB(800)에 의해, 그리고 제2의 단부에서는 커버(806)에 의해 지지된다. 집적 회로 구조체(804)는 앞서 설명한 방법을 이용하여 접점 패드(814)에 RDL(400)의 층을 솔더링함으로써 커버(806) 내에 고정될 수 있다. 몇몇 실시예에서, InFO 구조체(700)를 커버(806)에 연결하는 데에 접착제가 이용될 수도 있다. InFO 구조체 (700)는 커버(806)의 에지를 지나 500 ㎛ 내지 2000 ㎛의 거리 B만큼 연장할 수 있다.
도 9a 및 도 9b를 참조하면, PCB(800)에 연결된 InFO 구조체(700) 등의 InFO 구조체를 포함하는 집적 회로 구조체(804)의 단면도 및 평면도가 제공되어 있다. 도 8a 및 도 8b에 도시한 바와 같이 InFO 구조체(700)를 InFO 구조체(700)의 일측에서 PCB(800)에 장착하는 대신에, 도 9a 및 도 9b는 InFO 구조체(700)를 PCB(800)의 개구 내에 배치함으로써 InFO 구조체(700)가 InFO 구조체(700)의 4개의 측부 모두에서 PCB(800)에 장착되는 실시예를 도시하고 있다. 이 실시예는 InFO 구조체(700)에 보다 강건한 기계적 지지를 제공할 수 있다. 도 9a 및 도 9b의 InFO 구조체(700)는 예시를 위해 예를 들면 다이 및 패키지의 개수에서 있어서 도 7, 도 8a 및 도 8b의 InFO 구조체(700)와는 다른 실시예를 도시하고 있다. 그 실시예들 중 임의의 실시예나 기타 실시예도 가능하다.
몇몇 실시예에서, 도 9a 및 도 9b에 도시한 바와 같이, InFO 구조체(700)는 PCB(800)의 개구 내에 배치된다. 파워 커넥터(802)가 PCB(800)에 연결된다. 파워커넥터(802)는 집적 회로 구조체(804)를 배터리(도시 생략)에 연결하는 데에 이용될 수 있다. 안테나(808) 또한 PCB(800)에 장착된다. PCB(800)의 도전성 라인이 파워 커넥터(802)와 안테나(808)를 InFO 구조체(700)에 연결한다. 몇몇 실시예에서, 도 9b에 도시한 바와 같이, 트레이스(810)가 배터리의 하나의 단자를 InFO 구조체(700)의 일측에 연결하고, 트레이스(812)가 배터리의 타단자를 InFO 구조체(700)의 제2 측에 연결한다.
기계적 설치 기구(900)가 집적 회로 구조체(804)를 커버(806) 내에 설치하는 데에 이용될 수 있다. 예를 들면, 기계적 설치 기구는 나사 등의 구멍 관통 기구일 수 있다. 집적 회로 디바이스가 설치되는 기법 및 그 제품의 요구 조건에 따라 기타 적절한 기계적 설치 기구가 이용될 수도 있다.
몇몇 실시예에서, 집적 회로 구조체(804)와 커버(806)는 제품 내에 설치되는 자립형 구조체를 포함한다. InFO 구조체(700)의 InFO 기법은 집적 회로 구조체(804)의 소형화를 가능하게 하는 한편, PCB(800)는 보다 큰 I/O 요구 조건을 갖는 컴포넌트 및 패키지를 위한 InFO 구조체(700) 상의 공간을 절약하면서 보다 대형의 커넥터 및 디바이스를 위한 기계적 구조적 지지와 확고한 연결을 제공한다. 몇몇 실시예에서, 집적 회로 구조체(804)는 인터넷에 연결되도록 구성된다. 집적 회로 구조체(804)의 몇몇 실시예는, 집적 회로 디바이스의 몇몇 실시예가 인터넷에 연결되도록 구성된 소형의 자립형 디바이스일 수 있다는 점에서 사물 인터넷(Internet of Thing: IoT) 기기에 적합할 수 있다. 예를 들면, 집적 회로 구조체(804)의 몇몇 실시예는 ZigBee Alliance에 의해 공표된 하나 이상의 표준에 부합하도록 구성될 수도 있다.
실시예에서는 커버에 내에 설치되고 예를 들면 가전기기에 이용하기에 적합한 자립형 3차원 InFO 및 PCB 구조체를 포함하는 실시예에 대해 설명하고 있지만, 다른 실시예들은 기타 용례에 적합할 수도 있다. 예를 들면, 몇몇 실시예는 의료 기기, 홈오토메이션, 지리적 위치 서비스, 이동 통신 및 마케팅 용례에 적합할 수 있다. 수많은 다양한 실시예 및 용례가 가능하다.
본 발명의 실시예는 반도체 디바이스를 제조하는 방법을 제공한다. 이 방법은 캐리어 기판 위에 다이를 배치하는 단계, 및 이 다이에 인접하게 몰딩 화합물을 형성하는 단계를 포함한다. 다이에 전기적으로 결합되고 몰딩 화합물을 덮는 재분배층을 형성한다. 캐리어 기판을 제거한다. 제1 기판을 재분배층에 있어서의 다이와는 반대측에서 재분배층에 연결하며, 재분배층은 인쇄 회로 기판에 연결된다.
본 발명의 실시예는 반도체 디바이스를 제조하는 방법을 제공한다. 이 방법은 캐리어 기판 위에 복수의 다이를 배치하는 단계를 포함한다. 몰딩 화합물을 다이의 측벽을 따라 형성하며, 이 몰딩 화합물은 몰딩 화합물을 관통하는 관통 비아가 없다. 다이에 전기적으로 결합되고 몰딩 화합물을 덮는 재분배층을 형성한다. 캐리어 기판을 제거한다. 하나 이상의 디바이스, 수동 컴포넌트 및/또는 패키지가 재분배층에 배치된다.
본 발명의 실시예는 반도체 디바이스를 제공한다. 반도체 디바이스는 다이 및 이 다이의 측벽을 따라 연장하는 몰딩 화합물을 포함한다. 재분배층이 몰딩 화합물 및 다이 위에 덮인다. 기판은 재분배층에 있어서 몰딩 화합물과는 반대측에 재분배층에 장착된다. 인쇄 회로 기판이 재분배층에 연결된다.
본 발명을 예시적인 실시예를 참조하여 설명하였지만, 그 상세한 설명은 한정의 의미로서 해석되어서는 안 될 것이다. 그러한 예시적이 실시예의 다양한 수정 및 조합은 물론 본 발명의 기타 실시예들은 상세한 설명을 참조할 때에 당업자에게 자명할 것이다. 따라서, 첨부된 청구범위는 그러한 임의의 수정 또는 실시예를 포괄한다.
100: 캐리어 기판
200: 집적 회로 다이
300: 몰딩 화합물
400: 재분배층(RDL)
600: 표면 실장 컴포넌트
602: 패키지
700: InFO 패키지
800: 인쇄 회로 기판(PCB)
802: 파워 커넥터
804: 집적 회로 구조체
806: 커버
808: 안테나

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서:
    캐리어 기판 위에 다이를 배치하는 단계;
    상기 다이를 배치한 후에, 상기 캐리어 기판 위에서 상기 다이에 인접하게 몰딩 화합물을 형성하는 단계;
    상기 다이에 전기적으로 결합되고 상기 몰딩 화합물 위에 있는 재분배층을 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계;
    상기 재분배층에 있어서의 상기 다이와는 반대측에서 상기 재분배층에 제1 기판을 연결하는 단계; 및
    상기 재분배층이 상기 다이에 전기적으로 결합된 후에 상기 재분배층을 인쇄 회로 기판에 연결하는 단계 - 상기 재분배층이 상기 인쇄 회로 기판에 연결된 후에, 상기 재분배층은 상기 인쇄 회로 기판과 부분적으로만 오버랩하고, 상기 인쇄 회로 기판의 측벽은 상기 재분배층 위에 놓임 -
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 캐리어 기판 위에 하나 이상의 추가적인 다이를 배치하는 단계, 및 상기 추가적인 다이에 인접하게 몰딩 화합물을 형성하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 인쇄 회로 기판에 파워 커넥터를 연결하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
  4. 반도체 디바이스를 제조하는 방법으로서:
    캐리어 기판 위에 복수의 다이를 배치하는 단계;
    상기 복수의 다이를 배치한 후에, 상기 캐리어 기판 위에서 상기 다이의 측벽을 따라 몰딩 화합물을 형성하는 단계;
    상기 다이에 전기적으로 결합되고 상기 몰딩 화합물 위에 있는 재분배층을 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계;
    상기 재분배층 상에 하나 이상의 디바이스를 배치하는 단계;
    상기 재분배층이 상기 다이에 전기적으로 결합된 후에 상기 재분배층을 인쇄 회로 기판에 연결하는 단계 - 상기 재분배층이 상기 인쇄 회로 기판에 연결된 후에, 상기 재분배층은 상기 인쇄 회로 기판과 부분적으로만 오버랩하고, 상기 인쇄 회로 기판의 측벽은 상기 재분배층 위에 놓임 - ; 및
    상기 인쇄 회로 기판을 커버 내에 설치하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  5. 제4항에 있어서, 상기 하나 이상의 디바이스는 적어도 하나의 표면 실장 디바이스 및 적어도 하나의 반도체 패키지를 포함하는 것인 반도체 디바이스 제조 방법.
  6. 반도체 디바이스로서:
    다이;
    상기 다이의 측벽을 따라 연장하는 몰딩 화합물;
    상기 몰딩 화합물 및 상기 다이 위에 있는 재분배층;
    상기 재분배층에 있어서의 상기 몰딩 화합물과는 반대측에서 상기 재분배층에 장착되는 기판;
    상기 재분배층에 있어서의 상기 몰딩 화합물과는 반대측에서 상기 재분배층에 장착되는 표면 실장 컴포넌트; 및
    상기 재분배층에 연결되는 인쇄 회로 기판 - 상기 재분배층은 상기 인쇄 회로 기판과 부분적으로만 오버랩하고, 상기 인쇄 회로 기판의 측벽은 상기 재분배층 위에 놓임 -
    을 포함하는 반도체 디바이스.
  7. 제6항에 있어서, 상기 재분배층은 복수의 에지를 구비하며, 하나 이상의 에지가 상기 인쇄 회로 기판에 전기적으로 결합되고 나머지 에지가 커버에 결합되는 것인 반도체 디바이스.
  8. 제6항에 있어서, 상기 재분배층에 있어서의 상기 몰딩 화합물과는 반대측에 장착된 복수의 표면 실장 디바이스를 더 포함하는 것인 반도체 디바이스.
  9. 제6항에 있어서, 상기 인쇄 회로 기판은 솔더를 이용하여 상기 재분배층에 연결되며, 상기 인쇄 회로 기판은 상기 재분배층에 있어서의 상기 기판과 동일한 측에 연결되는 것인 반도체 디바이스.
  10. 제6항에 있어서, 상기 기판은 상기 인쇄 회로 기판의 개구 내에 배치되는 것인 반도체 디바이스.
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