KR101922528B1 - 발광 소자 패키지 - Google Patents

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Abstract

실시예의 발광 소자 패키지는 칩 실장 영역을 갖는 반사 기판과, 반사 기판 위에 배치되어 칩 실장 영역을 한정하는 내측 에지부와, 내측 에지부로부터 이격된 위치에 형성된 적어도 하나의 얼라이닝 홀을 갖는 회로 기판; 및 칩 실장 영역에 배치되며, 와이어를 통해 회로 기판과 연결되는 적어도 하나의 발광 다이오드 칩을 포함한다.

Description

발광 소자 패키지{Light emitting device package}
실시예는 발광 소자 패키지에 관한 것이다.
발광 소자는 발광 다이오드(LED:Light Emitting Diode) 칩(chip)일 수 있다. 발광 다이오드는 전기 에너지를 빛으로 변환하는 반도체 소자의 일종이다. 발광 다이오드는 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다. 이에 기존의 광원을 발광 다이오드로 대체하기 위한 많은 연구가 진행되고 있으며, 발광 다이오드는 실내외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등 등의 조명 장치의 광원으로서 그의 사용이 증가되고 있는 추세이다.
한편, 발광 소자 패키지는 전술한 발광 다이오드 칩이 인쇄 회로 기판(PCB:Printed Circuit Board) 상에 탑재되어 있다. 기존의 발광 소자 패키지에서 다수의 발광 다이오드 칩이 하나의 PCB에 탑재될 때 발광 다이오드 칩과 와이어의 위치를 정확하게 얼라이닝(aligning)할 것이 요구된다.
실시예는 발광 다이오드 칩의 위치 뿐만 아니라 와이어의 위치도 정확하게 정렬시킬 수 있는 발광 소자 패키지를 제공한다.
실시예의 발광 소자 패키지는 칩 실장 영역을 갖는 반사 기판; 상기 반사 기판 위에 배치되어 상기 칩 실장 영역을 한정하는 내측 에지부와, 상기 내측 에지부로부터 이격된 위치에 형성된 적어도 하나의 얼라이닝 홀을 갖는 회로 기판; 및 상기 칩 실장 영역에 배치되며, 와이어를 통해 상기 회로 기판과 연결되는 적어도 하나의 발광 다이오드 칩을 포함한다.
예를 들어, 상기 회로 기판의 내측 에지부는 라운드형일 수 있다.
상기 회로 기판은 상기 칩 실장 영역을 사이에 두고 서로 마주 보는 제1 회로 기판 및 제2 회로 기판을 포함하고, 상기 제1 회로 기판은 상기 칩 실장 영역의 일부를 한정하는 제1 내측 에지부를 가지고, 상기 제2 회로 기판은 상기 칩 실장 영역의 타부를 한정하는 제2 내측 에지부를 가지고, 상기 제1 및 제2 회로 기판의 각각은 상기 적어도 하나의 얼라이닝 홀을 갖는다.
예를 들어, 상기 얼라이닝 홀의 직경 또는 한 변의 크기는 0.4㎜일 수 있다.
상기 회로 기판은 배선층; 상기 배선층과 상기 반사 기판 사이에 배치된 제1 절연층; 및 상기 배선층 위에 배치되어, 상기 발광 다이오드 칩과 연결된 상기 와이어를 상기 배선층에 전기적으로 연결시키는 접속부를 가지는 금속층을 포함한다.
상기 발광 소자 패키지는 발광 다이오드 칩과 상기 반사 기판과의 사이에 배치되는 제2 절연층을 더 포함할 수 있다.
예를 들어, 상기 금속층은 금(Au), 니켈(Ni), 은, 구리 및 팔라듐으로 구성되는 군으로부터 선택되는 적어도 하나의 금속 또는 이들의 합금을 포함할 수 있다.
상기 회로 기판은 상기 접속부와 오버랩되지 않는 위치에서 상기 금속층 위에 배치되는 솔더 레지스트층을 더 포함할 수 있다.
상기 적어도 하나의 얼라이닝 홀은 상기 솔더 레지스트층을 관통하고, 상기 금속층을 노출시킬 수 있다. 이 경우, 상기 금속층의 반사율과 상기 반사 기판의 반사율은 서로 동일할 수도 있고, 서로 다를 수도 있다.
또는, 상기 적어도 하나의 얼라이닝 홀은 상기 회로 기판을 관통하여 상기 반사 기판을 노출시킬 수 있다.
또는, 상기 적어도 하나의 알라이닝 홀은 상기 금속층과 상기 배선층을 관통하여 상기 제1 절연층을 노출시킬 수 있다.
상기 적어도 하나의 얼라이닝 홀은 상기 접속부에 배치되거나, 상기 접속부로부터 이격된 위치에 배치될 수 있다. 또는, 상기 적어도 하나의 얼라이닝 홀은 상기 접속부에 배치되는 제1 얼라이닝 홀; 및 상기 접속부로부터 이격된 위치에 배치되는 제2 얼라이닝 홀을 포함할 수 있다.
예를 들어, 상기 제1 얼라이닝 홀로부터 상기 내측 에지부까지의 거리는 0.45㎜ 이고, 상기 제2 얼라이닝 홀로부터 상기 내측 에지부까지의 거리는 1.176㎜일 수 있다. 상기 제2 얼라이닝 홀로부터 상기 솔더 레지스트층의 단부까지의 거리는 1.28㎜일 수 있다.
상기 얼라이닝 홀은 라운드형 평면 형상을 갖거나, 다각형 평면 형상을 가질 수 있다.
상기 발광 소자 패키지는 상기 적어도 하나의 얼라이닝 홀을 매립하면서 상기 회로 기판 위에 배치되는 격벽층을 더 포함할 수 있다.
상기 격벽층은 상기 솔더 레지스트층의 위에 배치되거나 상기 접속부의 위에 배치되거나, 상기 솔더 레지스트층으로부터 상기 접속부까지 연장되어 배치될 수 있다.
예를 들어,상기 격벽층은 실리콘 또는 백색 수지(white epoxy)를 포함할 수 있다.
상기 발광 소자 패키지는 상기 칩 실장 영역 위에서 상기 적어도 하나의 발광 다이오드 칩 및 상기 와이어를 밀봉하는 몰딩부를 더 포함할 수 있다. 상기 몰딩부는 형광체를 포함할 수 있다.
실시예에 따른 발광 소자 패키지는 회로 기판에 적어도 하나의 얼라이닝(aligning) 홀(hole)을 배치하여, 얼라이닝 홀을 기준으로 카메라 영상의 음/영을 인식하고, 다이 본딩이나 와이어 본딩할 때 반사 기판의 정반사율이 높다고 하더라도, 인식된 결과를 이용하여 명암 인식을 뚜렷하게 구분할 수 있으므로, 발광 다이오드 칩의 위치와 와이어의 위치를 정확하게 정렬할 수 있도록 하고, 매립되는 격벽층의 위치를 안내하도록 하고, 격벽층과 반사 기판 간의 기밀도를 향상시킬 수 있도록 한다.
도 1은 일 실시예에 의한 발광 소자 패키지의 평면도를 나타낸다.
도 2a 내지 도 2c는 도 1에 도시된 Ⅱ-Ⅱ' 선을 따라 절취한 발광 소자 패키지의 일 실시예의 단면도를 나타낸다.
도 3은 다른 실시예에 의한 발광 소자 패키지의 평면도를 나타낸다.
도 4a 및 도 4b는 도 3에 도시된 Ⅳ-Ⅳ' 선을 따라 절취한 발광 소자 패키지의 단면도들을 나타낸다.
도 5는 또 다른 실시예에 의한 발광 소자 패키지의 단면도를 나타낸다.
도 6a 내지 도 6d는 도 2에 도시된 발광 소자 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 7a 내지 도 7d는 도 4a에 도시된 발광 소자 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 8은 발광 소자 패키지가 적용된 헤드램프의 일실시예를 도시한 도면이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 1은 일 실시예에 의한 발광 소자 패키지(100A)의 평면도를 나타낸다.
도 2a 내지 도 2c는 도 1에 도시된 Ⅱ-Ⅱ' 선을 따라 절취한 발광 소자 패키지(100A)의 일 실시예의 단면도를 나타낸다.
도 1 내지 도 2c에 도시된 발광 소자 패키지(100A)는 반사 기판(110), 회로 기판(120A, 120B) 및 발광 다이오드 칩(170)을 포함한다.
반사 기판(110)은 발광 소자 패키지(100A)의 회로 기판(120A, 120B)을 지지하는 역할을 하며, 회로 기판(120A, 120B)에 의해 정의되어 노출되는 반사 기판(110)에 해당하는 칩 실장 영역을 포함한다. 예컨대, 칩 실장 영역이란, 발광 다이오드 칩(170)이 실장되는 반사 기판(110)의 상부면(110A)을 의미할 수 있다.
반사 기판(110)은 광 반사 특성과 방열 특성을 동시에 갖는 물질을 포함하여 형성될 수 있다. 예를 들어, 반사 기판(110)은 95%의 반사율을 가질 수 있으며, 알루미늄(Al), 은(Ag), 백금(Pt), 로듐(Rh), 라듐(Rd) 및 팔라듐(Pd)으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 형성될 수 있으며 이에 한정되지 않는다.
이때, 반사 기판(110) 만으로 원하는 반사율을 얻을 수 없을 때, 반사 기판(110)의 반사율을 향상시키는 반사 코팅층(미도시)을 반사 기판(110)의 상부에 더 배치할 수 있다. 반사 코팅층은 반사 기판(110)의 구성 물질과 다른 물질이나 동일한 물질을 포함하여 형성할 수도 있다.
또한, 반사 코팅층이 반사 기판(110)의 상부에 배치되지 않을 때, 반사 기판(110)의 부식을 방지하지 하기 위한 부식 방지층(미도시)을 반사 기판(110)의 상부에 더 배치할 수도 있다.
또한, 반사 코팅층이 반사 기판(110)의 상부에 배치된다면, 반사 코팅층의 부식을 방지하기 위한 부식 방지층(미도시)이 반사 코팅층의 상부에 배치될 수도 있다.
전술한 부식 방지층은 투광성 수지를 포함하여 형성할 수 있다.
회로 기판(120A, 120B)은 반사 기판(110) 위에 배치되며, 제1 및 제2 내측 에지부(152A, 152B) 및 적어도 하나의 얼라이닝 홀(aligning hole)(102A, 102B, 102C)을 포함한다. 제1 및 제2 내측 에지부(152A, 152B)는 칩 실장 영역(110A)을 한정하고, 얼라이닝 홀(102A, 102B, 102C)은 제1 및 제2 내측 에지부(152A, 152B)와 이격된 위치에 형성된다.
여기서, 회로 기판(120A, 120B)의 제1 및 제2 내측 에지부(152A, 152B)는 도 1에 도시된 x축과 y축에 수직한 상측에서 바라볼 때, 라운드(round)형일 수 있다. 예를 들어, 제1 및 제2 내측 에지부(152A, 152B)는 도 1에 도시된 바와 같이 원형이거나, 타원형 또는 모서리가 라운딩된 다각형일 수 있다. 또는, 제1 및 제2 내측 에지부(152A, 152B)는 도 1에 도시된 x축과 y축에 수직한 상측에서 바라볼 때, 다각형 모양일 수도 있다.
회로 기판은 칩 실장 영역(110A)을 사이에 두고 서로 마주보는 제1 및 제2 회로 기판(120A, 120B)을 포함할 수 있다. 제1 회로 기판(120A)은 칩 실장 영역(110A)의 일부를 한정하는 제1 내측 에지부(152A)를 갖고, 제2 회로 기판(120B)은 칩 실장 영역(110A)의 타부를 한정하는 제2 내측 에지부(152B)를 갖는다. 제1 및 제2 회로 기판(120A, 120B) 각각은 적어도 하나의 얼라이닝 홀(102A, 102B, 102C)을 가질 수 있다.
도 2a 내지 도 2c를 참조하면, 회로 기판(120A, 120B)은 제1 절연층(122), 배선층(124) 및 금속층(125A, 125B)을 포함할 수 있다.
배선층(124)은 전기적 회로 패턴을 갖는 부분으로서, 구리(Cu) 등으로 구현될 수 있다.
제1 절연층(122)은 배선층(124)과 반사 기판(110) 사이에 배치되어 배선층(124)을 반사 기판(110)으로부터 절연시키는 역할을 한다. 예를 들어, 제1 절연층(122)은 에폭시(epoxy)계 또는 폴리아미드(polyamide)계 수지이거나 산화물 또는 질화물을 포함하여 형성될 수 있다.
금속층(125A, 125B)은 배선층(124) 위에 배치되어, 발광 다이오드 칩(170)과 연결된 와이어(150A, 150B)를 배선층(125A, 125B)에 전기적으로 연결시키는 접속부(T11)를 갖는다.
예를 들어, 금속층(125A, 125B)은 서로 전기적으로 분리된 제1 및 제2 전극층(125A, 125B)을 포함한다. 제1 및 제2 전극층(125A, 125B)은 도 1에 도시된 바와 같이 대칭형일 수 있으며 이에 국한되지 않고 다양한 모습을 취할 수 있다. 제1 전극층(125A)은 제1 전극 패드(180)과 연결되고, 제2 전극층(125B)은 제2 전극 패드(182)와 연결된다. 따라서, 제1 및 제2 전극층(125A, 125B)과 와이어(150A, 150B)를 통해 제1 및 제2 전극 패드(180, 182)로부터 발광 다이오드 칩(170)으로 전류가 공급될 수 있다. 즉, 제1 및 제2 전극 패드(180, 182)는 제1 및 제2 전극층(125A, 125B)과 각각 연결되고, 제1 및 제2 전극층(125A, 125B)은 각각 와이어(150A, 150B)를 통해 해당하는 발광 다이오드 칩(170)과 연결된다.
금속층(125A, 125B)은 예를 들어, 금(Au), 니켈(Ni), 은(Ag), 구리(Cu) 및 팔라듐(Pd)으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 형성될 수 있으며 이에 한정되지 않는다.
한편, 회로 기판(120A, 120B)은 제1 및 제2 접착층(121, 123)을 더 포함할 수도 있다. 제1 접착층(121)은 제1 절연층(122)을 반사 기판(110)에 접착시키는 역할을 하고, 제2 접착층(123)은 제1 절연층(122)을 배선층(124)에 접착시키는 역할을 한다. 제1 및 제2 접착층(121, 123) 각각은 도전성 접착성을 가질 수도 있고, 절연성 투명 접착성을 가질 수도 있다. 도전성 접착성을 갖는 제1 및 제2 접착층(121, 123)은 예를 들어, 예를 들어 납(Pb), 금(Au), 주석(Sn), 인듐(In), 은(Ag), 니켈(Ni), 나이오븀(Nb) 및 구리(Cu)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 형성될 수 있다. 또한, 절연성 투명 접착성을 갖는 제1 및 제2 접착층(121, 123)은 폴리이미드(PI:polyimide), BCB(benzocyclobutene), 및 PFCB(perfluorocyclobutene)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 형성될 수도 있다.
회로 기판(120A, 120B)은 접속부(T11)와 오버랩되지 않은 위치에서 금속층(125A, 125B)의 위에 배치되는 솔더 레지스트(Solder Resist)층(126)을 더 포함할 수 있다. 솔더 레지스트층(126)은 금속층(125A, 125B)의 접속부(T11)를 정의한다. 이때, 금속층(125A, 125B)의 노출된 가장 자리에 솔더 레지스트층(126A)이 더 배치될 수도 있고, 생략될 수도 있으며 본 실시예는 이에 국한되지 않는다. 이하, 각 도면에서 솔더 레지스트층(126A)이 도시되어 있다고 하더라도, 솔더 레지스트층(126A)이 생략된 것으로 간주하여 접속부(T11)를 도시한다.
또한, 발광 소자 패키지(100A)는 격벽층(140A)을 더 포함할 수 있다. 격벽층(140A)은 얼라이닝 홀(102A, 102B, 102C)에 의해 안내(guiding)되어, 얼라이닝 홀(102A, 102B, 102C)에 매립되면서 금속층(125A, 125B)의 적어도 일부를 덮으며, 후술되는 몰딩부(160)를 채워 가두는 일종의 댐(dam) 역할을 수행한다.
도 3은 다른 실시예에 의한 발광 소자 패키지(100B)의 평면도를 나타낸다.
도 4a 및 도 4b는 도 3에 도시된 Ⅳ-Ⅳ' 선을 따라 절취한 발광 소자 패키지(100B)의 단면도들을 나타낸다.
도 5는 또 다른 실시예에 의한 발광 소자 패키지(100C)의 단면도를 나타낸다.
도 1, 도 2a 내지 도 2c, 도 5에 도시된 발광 소자 패키지(100A, 100C)에서 격벽층(140A, 140C)은 금속층(125A, 125B)의 일부만을 덮을 수 있다. 즉, 도 1, 도 2a 내지 도 2c에 도시된 발광 소자 패키지(100A)에서 격벽층(140A)은 솔더 레지스트층(126)을 사이에 두고 금속층(125A, 125B)의 일부만을 덮는다. 이때, 도 1, 도 2a 내지 도 2c에 도시된 바와 같이 격벽층(140A)은 솔더 레지스트층(126)의 상부에 배치되며 접속부(T11)의 상부에 배치되지 않을 수 있다.
또는, 도 5에 도시된 바와 같이 발광 소자 패키지(100C)에서 격벽층(140C)은 솔더 레지스트층(126)으로부터 접속부(T11)까지 연장되어 배치될 수도 있다.
또는, 도 3, 도 4a 및 도 4b에 도시된 바와 같이 발광 소자 패키지(100B)에서 격벽층(140B)은 금속층(125A, 125B)의 접속부(T11)를 노출시키지 않도록 금속층(125A, 125B)을 덮을 수도 있다.
이하, 도 1 내지 5에 도시된 발광 소자 패키지(100A, 100B, 100C)에서 동일한 부분은 동일한 참조부호를 사용하며 중복되는 설명을 생략한다.
전술한 바와 같이, 도 1, 도 2a 내지 도 2c, 도 5에 도시된 발광 소자 패키지(100A, 100C)의 경우, 금속층(125A, 125B)의 상부면이 격벽층(140A, 140C)에 의해 모두 덮이지 않고 부분적으로 노출되므로, 발광 다이오드 칩(170)으로부터 출사되는 광이 금속층(125A, 125B)의 노출된 상부면으로 인하여 산란되어 광속이 저하될 수 있다. 그러나, 도 3, 도 4a 및 도 4b에 도시된 발광 소자 패키지(100B)의 경우, 금속층(125A, 125B)의 상부면이 격벽층(140B)에 의해 완전히 덮여 노출되지 않으므로, 도 1, 도 2a 내지 도 2c, 도 5에 도시된 발광 소자 패키지(100A, 100C)와 달리, 발광 다이오드 칩(170)으로부터 발생된 광의 산란이 최소화될 수 있어, 보다 좋은 광 추출 효율을 제공할 수 있다.
한편, 회로 기판(120A, 120B)에서 칩 실장 영역(110A)을 정의하는 제1 및 제2 내측 에지부(152A, 152B) 사이의 폭(W1)과 격벽층(140A, 140B, 140C)에 의해 정의되는 제3 및 제4 내측 에지부(154A, 154B) 사이의 폭(W2)은 도 4a 및 도 4b에 도시된 바와 같이 서로 동일할 수도 있고, 도 2a 내지 도 2c, 도 5에 도시된 바와 같이 서로 다를 수도 있다. 예를 들어, 도 2a 내지 도 2c 또는 도 5에 도시된 바와 같이 폭(W2)은 폭(W1)보다 클 수 있다. 여기서, 제1 및 제2 내측 에지부(152A, 152B) 사이의 폭(W1)은 칩 실장 영역(110A)의 폭에 해당한다.
격벽층(140A, 140B)은 도 1 및 도 3에 도시된 바와 같이 링(ring)형 일 수 있으나 이에 국한되지 않는다. 또한, 도 1 내지 도 5에 도시된 격벽층(140A, 140B, 140C)은 실리콘(silicon) 또는 백색 수지(white epoxy)를 포함하여 형성될 수 있으며 이에 국한되지 않는다.
한편, 도 2a 내지 도 2c를 참조하면, 발광 소자 패키지(100A)는 제2 절연층(190)을 더 포함할 수 있다. 제2 절연층(190)은 발광 다이오드 칩(170)과 반사 기판(110)의 칩 실장 영역(110A)의 사이에 배치되어, 발광 다이오드 칩(170)을 반사 기판(110)으로부터 절연시키는 역할을 한다. 제2 절연층(190)이 배치될 경우 발광 다이오드 칩(170)의 방열이 열화될 수도 있으므로, 제2 절연층(190)은 방열 특성을 갖는 물질을 포함하여 형성됨으로써 방열성을 확보할 수 있다. 또는, 도 4a, 도 4b 및 도 5에 도시된 바와 같이 발광 소자 패키지(100B, 100C)에서 제2 절연층(190)은 생략될 수도 있다.
이때, 제2 절연층(190)은 반사 기판(110)의 부식을 방지하지 하기 위한 전술한 부식 방지층(미도시)의 역할을 함께 수행할 수도 있다.
제2 절연층(190)은 제1 절연층(122)과 동일한 물질 또는 서로 다른 물질을 포함하여 형성될 수 있다. 예를 들어, 제2 절연층(190)은 에폭시계 또는 폴리아미드계 수지이거나 산화물 또는 열 전도율이 높은 질화물을 포함하여 형성될 수 있다.
도 1 내지 도 5에 도시된 적어도 하나의 발광 다이오드 칩(170)은 반사 기판(110)의 칩 실장 영역(110A) 위에 배치되며, 와이어(150A, 150B)를 통해 회로 기판(120A, 120B)의 금속층(125A, 125B)의 접속부(T11)와 각각 연결된다. 도 1 내지 도 5에 도시된 바와 같이, 발광 다이오드 칩(170)의 개수는 복수일 수 있으나 이에 국한되지 않고 단수일 수도 있다.
발광 다이오드 칩(170)의 개수가 복수일 경우, 발광 다이오드 칩(170)의 일부는 병렬 또는 직렬 중 적어도 하나의 결선 방식으로 서로 연결될 수 있으며, 복수의 발광 다이오드 칩(170)의 나머지는 금속층(125A, 125B)과 와이어 본딩을 통해 연결될 수 있다.
전술한 발광 다이오드 칩(170)은 전극 형성 위치에 따라 수평형 또는 수직형 발광 다이오드 칩으로 구분될 수 있다. 발광 다이오드 칩(170)의 발광 다이오드는 n형 반도체층, 활성층 및 p형 반도체층이 순차적으로 적층되어 구성된 발광 구조물과, n형 반도체층 및 p형 반도체층에 각각 전자와 정공을 공급하는 n형 전극 및 p형 전극을 포함하여 구성될 수 있다. n형 반도체층 및 p형 반도체층 각각은 반도체 화합물로 형성될 수 있으며, 예를 들어 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
도 1 및 도 3에 도시된 발광 소자 패키지(100A, 100B)의 경우, 제1 전극층(125A)에 연결된 제1 와이어(150A)와 제2 전극층(125B)에 연결된 제2 와이어(150B)의 사이에 12개의 발광 다이오드 칩(170)이 서로 직렬로 연결되어 있으나, 이보다 더 많거나 더 적은 발광 다이오드 칩이 직렬 및 병렬로 연결될 수 있으며 이에 국한되지 않는다.
이때, 와이어(150A, 150B)에서 금속층(125A, 125B)과 각각 연결되는 부분은 도 2a 내지 도 2c에 도시된 바와 같이 격벽층(140A)에 의해 매몰되지 않고 완전히 노출되거나, 도 4a 및 도 4b에 도시된 바와 같이 격벽층(140B)에 의해 완전히 매몰되거나, 도 5에 도시된 바와 같이 그(150A, 150B)의 일부만이 격벽층(140C) 내에 매몰될 수 있다.
한편, 도 2a, 도 4a 및 도 5에 도시된 바와 같이 얼라이닝 홀(102A, 102D)은 회로 기판(120A, 120B)을 관통하여 반사 기판(110)을 노출시킬 수 있다. 예를 들어, 도 2a에 도시된 바와 같이 얼라이닝 홀(102A)은 접속부(T11)로부터 이격된 위치에 배치될 수도 있고, 도 4a에 도시된 바와 같이 접속부(T11)에 배치될 수도 있다. 또는 도 5에 도시된 바와 같이, 제1 및 제2 얼라이닝 홀(102A, 102D)이 제1 및 제2 회로 기판(120A, 120B) 각각에 복수로 배치될 수도 있다. 즉, 도 5에서, 제1 얼라이닝 홀(102D)은 접속부(T11)에만 배치되고, 제2 얼라이닝 홀(102A)은 접속부(T11)로부터 이격된 위치에 배치될 수 있다.
또는, 도 2b에 도시된 바와 같이 얼라이닝 홀(102B)은 솔더 레지스트층(126)을 관통하고, 금속층(125A, 125B) 만을 노출시킬 수도 있다. 이때, 금속층(125A, 125B)의 반사율과 반사 기판(110)의 반사율은 서로 동일하거나 서로 다를 수 있다. 또한, 도 2b에 도시된 바와 같이 금속층(125A, 125B)만을 노출시키는 얼라이닝 홀(102B)은 도시되지는 않았지만 접속부(T11)에 더 배치되거나 접속부(T11)에만 배치될 수도 있다.
또는, 도 2c 및 도 4b에 도시된 같이 얼라이닝 홀(102C, 102E)은 회로 기판(120A, 120B)에서 금속층(125A, 125B), 배선층(124), 제2 접착층(123)을 관통하여, 제1 절연층(122)을 노출시킬 수도 있다. 이러한 제1 절연층(122)을 노출시키는 얼라이닝 홀(120c, 102E)은 도 2c에 도시된 바와 같이 접속부(T11)로부터 이격된 위치에 배치되거나, 도 4b에 도시된 바와 같이 접속부(T11)에 배치되거나, 도시되지는 않았지만, 접속부(T11) 및 접속부(T11)에 이격된 위치에 모두 배치될 수도 있다.
도 2a 내지 도 2c 및 도 4a 및 도 4b, 도 5에 도시된 발광 소자 패키지에서, 다양한 형태의 얼라이닝 홀(102A 내지 102E) 중 적어도 하나가 접속부(T11) 및 접속부(T11)로부터 이격된 위치 중 적어도 하나에 배치됨을 나타낸다. 그러나, 비록 도시되지는 않았지만, 다양한 형태의 얼라이닝 홀(102A 내지 102C) 중 적어도 하나가 접속부(T11) 및 접속부(T11)로부터 이격된 위치 중 적어도 하나에 배치될 수 있음은 물론이다.
기존의 경우, 얼라이닝 홀(102A 내지 102E) 대신에 도 2a 내지 도 2c에 도시된 바와 같이 노출된 접속부(T11)를 기준으로 카메라 영상의 음/영을 인식하고, 인식된 결과를 이용하여 발광 다이오드 칩(170)이 실장될 위치와 와이어(150A, 150B)가 본딩될 위치를 정렬하였다. 이 경우, 반사 기판(110)의 정반사율이 너무 높아 노출된 접속부(T11)와 솔더 레지스트층(126)의 명암 구분이 잘 되지 않을 경우, 정확하게 정렬의 목적을 달성할 수 없다.
그러나, 본 실시예에 의하면, 회로 기판(120A, 120B)에 전술한 바와 같이 적어도 하나의 얼라이닝 홀(102A 내지 102E)이 배치된다. 따라서, 얼라이닝 홀(102A 내지 102E)을 기준으로 카메라 영상의 음/영을 인식하고, 다이 본딩이나 와이어 본딩할 때 반사 기판(110)의 정반사율이 높다고 하더라도 인식된 결과를 이용하여 명암 인식을 뚜렷하게 구분할 수 있다. 예를 들어, 도 2a, 도 2b, 도 4a 및 도 5에 도시된 바와 같이 얼라이닝 홀(102A, 102B, 102D)이 배치될 경우, 얼라이닝 홀(102A, 102B, 102D)의 바닥면의 반사율이 주변의 반사율보다 높으므로 카메라 영상의 음/영을 보다 잘 인식할 수 있다. 또는, 도 2c 및 도 4b에 도시된 바와 같이 얼라이닝 홀(102C, 102E)이 배치될 경우, 얼라이닝 홀(102C, 102E)의 바닥면의 반사율이 주변의 반사율보다 낮으므로 카메라 영상의 음/영을 보다 잘 인식할 수 있다. 그러므로, 전술한 바와 같은 얼라이닝 홀(102A 내지 102E)을 이용할 경우, 발광 다이오드 칩(170)이 실장된 칩 실장 영역(110A)의 위치와 와이어(150A, 150B)가 금속층(125A, 125B)에 본딩될 위치를 정확하게 인식 또는 정렬할 수 있다.
게다가, 전술한 바와 같이 얼라이닝 홀(102A 내지 102E)은 매립되는 격벽층(140A, 140B, 140C)의 위치를 안내하는 역할도 수행할 수 있다.
게다가, 얼라이닝 홀(102A 내지 102E)은 격벽층(140A, 140B, 140C)과 반사 기판(110) 간의 기밀도를 향상시킬 수도 있다.
한편, 전술한 발광 소자 패키지(100A, 100B, 100C)는 다각형 또는 라운드형 평면 형상을 가질 수 있다. 예를 들어, 도 1 및 도 3에 도시된 바와 같이, 발광 소자 패키지(100A, 100B)는 사각형 평면 형상을 가질 수 있다.
만일, 도 3, 도 4a 및 도 4b에 도시된 바와 같이 격벽층(140B)이 금속층(125A, 125B)의 상부면을 완전히 덮어 노출시키지 않을 경우에 칩 실장 영역(110A)의 폭(W1)은, 도 1, 도 2a 내지 도 2c, 및 도 5에 도시된 바와 같이 격벽층(140A, 140C)이 금속층(125A, 125B)의 상부면을 부분적으로 노출시킬 경우에 칩 실장 영역(110A)의 폭(W1)보다 더 클 수 있다. 이와 같이, 칩 실장 영역(110A)의 폭(W1)이 커질 경우, 정해진 크기를 갖는 발광 소자 패키지에 보다 많은 개수의 발광 다이오드 칩(170)이 칩 실장 영역(110A)에 실장될 수 있어, 발광 효율이 향상될 수 있다.
예를 들어, 도 1 및 도 3에 도시된 바와 같이 발광 소자 패키지(100A, 100B)가 사각형의 평면 형상을 가질 경우, 발광 소자 패키지(100A, 100B)의 평면 크기는 제1 방향(x)의 길이(L1)와 제2 방향(y)의 길이(L2)에 의해 결정될 수 있다.
이때, 도 1 및 도 3에 도시된 칩 실장 영역(110A)의 넓이는 길이들(L1, L2) 중 짧은 길이, 금속층(125A, 125B)에서 접속부의 폭(T11), 격벽층(140A, 140B)의 두께(T12) 또는 격벽층(140A, 140B)의 외곽으로부터 발광 소자 패키지(100A, 100B)의 측단부(101)까지의 거리(T13) 중 적어도 하나에 의해 결정된다. 즉, 발광 소자 패키지(100A, 100B)의 측단부(101)로부터 칩 실장 영역(110A)까지의 거리(T1)에 따라, 발광 다이오드 칩(170)이 배치될 수 있는 칩 실장 영역(110A)의 면적이 결정된다.
이해를 돕기 위해 칩 실장 영역(110A)의 평면 형상이 원형이고 L1과 L2중 L1이 짧다고 가정하면, 도 1 및 도 3에 도시된 발광 소자 패키지(100A, 100B)에서 칩 실장 영역(110A)의 면적(LEDA)은 다음 수학식 1과 같이 결정될 수 있다.
Figure 112012054110301-pat00001
도 1 및 도 3에 도시된 격벽층(140A, 140B)의 두께(T12)가 서로 동일할 경우, 도 1, 도 2a 내지 도 2c에 도시된 바와 같이 금속층(125A, 125B)의 접속부(T11)가 노출될 때보다는 도 3, 도 4a 및 도 4b에 도시된 바와 같이 금속층(125A, 125B)의 접속부(T11)가 격벽층(140B)에 의해 덮여져서 노출되지 않을 때, 거리(T1)가 더 짧아짐을 알 수 있다.
따라서, 수학식 1을 참조하면 거리(T1)가 짧아질 경우, 칩 실장 영역(110A)의 면적(LEDA)이 더 커진다. 그러므로, 도 3, 도 4a 및 도 4b에 도시된 발광 소자 패키지(100B)가 도 5에 도시된 발광 소자 패키지(100C)보다 칩 실장 영역(110A)의 면적이 더 크고, 도 5에 도시된 발광 소자 패키지(100C)가 도 1, 도 2a 내지 도 2c에 도시된 발광 소자 패키지(100A) 보다 LEDA가 더 크다.
이러한 이유로, 크기(L1*L2)가 동일한 발광 소자 패키지(100A, 100B, 100C) 중에서, 도 3, 도 4a 또는 도 4b에 도시된 발광 소자 패키지(100B)에 가장 많은 발광 다이오드 칩(170)이 실장될 수 있어, 발광 효율이 향상될 수 있음을 알 수 있다.
도 3에 도시된 발광 소자 패키지(100B)의 측단부(101)로부터 칩 실장 영역(110A)까지의 최단 거리(T1)는 거리(T13)가 '0'이라면 격벽층(140B)의 폭(T12)과 동일할 수 있다. 예를 들어, 최단거리(T1)는 1100㎛ 내지 1260㎛일 수 있다.
또한, 격벽층(140A, 140B)의 두께(T12)는 800㎛ 내지 1200㎛일 수 있고, 금속층(125A, 125B)에서 접속부의 폭은(T11)은 300㎛ 내지 500㎛일 수 있다. 거리(T13)는 최소 800㎛일 수 있고, 예를 들면 950㎛일 수 있다. 또한, 발광 소자 패키지(100A, 100B, 100C)에서 짧은 길이(L1)와 칩 실장 영역(110A)의 직경(φ1) 간의 비율은 1:0.7 내지 0.9 (L1:φ1)일 수 있다.
또한, 실시예에 의하면, 적어도 하나의 얼라인 홀(102A 내지 102E)로부터 회로 기판(120A, 120B)의 제1 또는 제2 내측 에지부(152A, 152B)까지의 거리는 칩 실장 영역(110A)을 인식하는 제1 기준이 될 수 있다. 제1 기준이 되는 이 거리는 도 2a 내지 도 2c, 도 5의 경우, 접속부의 폭(T11)과 얼라인 홀(102A, 102B, 102C)로부터 솔더 레지스트층(126)의 말단까지의 거리(L3)의 합으로 표현될 수 있다. 예를 들어, 제1 기준이 되는 거리(L3+T11)는 1.176㎜ 일 수 있다. 또는, 도 4a, 도 4b 및 도 5의 경우, 얼라인 홀(102D, 102E)로부터 내측 에지부(152A, 152B)까지 제1 기준이 되는 이 거리(L4)는 0.45㎜일 수 있다. 만일, 제1 기준이 되는 거리가 미리 결정될 경우, 얼라인 홀(102A 내지 102E)를 카메라 등에 의해 촬영하여 인식할 수 있다면, 칩 실장 영역(110A)을 정확하게 인식하여 칩 실장 영역(110A)의 정확한 위치에 발광 다이오드 칩(170)을 다이 본딩할 수 있다.
또한, 실시예에 의하면, 얼라인 홀(102A 내지 102E)은 라운드형 평면 형상이나 또는 다각형의 평면 형상을 가질 수 있다. 만일, 얼라인 홀(102A 내지 102C)이 다각형의 평면 형상을 가질 경우, 얼라인 홀(102A 내지 102C)의 한 변의 길이(L5)는 0.4㎜일 수 있다. 또는, 얼라인 홀(102D, 102E)이 라운드형 평면 형상 예를 들어 원형 평면 형상을 가질 경우, 얼라인 홀(102D, 102E)의 직경(φ2)은 0.4㎜일 수 있다.
또한, 칩 실장 영역(110A)이 정확히 인식될 경우, 와이어 본딩을 위한 접속부(T11)도 쉽게 인식할 수 있다. 왜냐하면, 제1 및 제2 내측 에지부(152A, 152B)와 가장 인접한 발광 다이오드 칩(170A, 170B) 사이의 거리 및 발광 다이오드 칩(170)들 사이의 거리는 미리 정해져 있기 때문이다. 그러나, 이와 달리, 얼라인 홀(102A 내지 102E)을 이용하여 접속부(T11)를 인식할 수도 있다.
즉, 도 2a 내지 도 2c 및 도 5에 도시된 얼라이닝 홀(102A 내지 102C)로부터 솔더 레지스트층(126)의 단부까지의 거리(L3)가 와이어 본딩 영역(T11)을 인식하는 제2 기준이 될 수 있다. 이때, 솔더 레지스트층(126A)이 배치된다면, 접속부(T11)에서 솔더 레지스트층(126A)의 폭(W3)을 감산한 부분이 실질적으로 와이어 본딩될 부분에 해당한다. 예를 들어, 폭(W3)은 100㎛일 수 있고, 거리(L3)는 1.28㎜일 수 있다. 또는, 도 4a 및 도 4b, 도 5의 경우, 제2 기준이 되는 거리는 얼라이닝 홀(102D, 102E)로부터 제1 및 제2 내측 에지부(152A, 152B)까지의 거리가 접속부(T11)에 해당한다. 만일, 솔더 레지스트층(126A)이 배치된다면, 접속부(T11)에서 폭(W3)을 제거한 부분이 실질적으로 와이어 본딩될 부분에 해당한다.
전술한 도 1 내지 도 5의 발광 소자 패키지(100A, 100B, 100C)는 발광 다이오드 칩(170)의 결선을 보이기 위해, 발광 소자 패키지(100A, 100B, 100C)에 몰딩(molding)부(160)가 채워지지 않았을 때의 모습을 나타낸다. 그러나, 발광 소자 패키지(100A, 100B, 100C)는 후술되는 바와 같이 몰딩부(160)를 더 포함할 수 있다. 몰딩부(160)는 칩 실장 영역(110A) 위에서 적어도 하나의 발광 다이오드 칩(170)과 와이어(150A, 150B)를 밀봉한다.
한편, 전술한 발광 소자 패키지(100A, 100B, 100C)는 발광 다이오드 칩(170)과 역 방향으로 연결되는 제너 다이오드(미도시)와 같은 보호 소자를 내장하여, 외부로부터 인가되는 정전기 방전(ESD:Electro Static Discharge) 전압을 효과적으로 차단하여 발광 다이오드 칩(170)을 보호하게 할 수 있다.
이하, 전술한 발광 소자 패키지(100A, 100B)의 제조 방법에 대해 다음과 같이 간략히 살펴본다.
도 6a 내지 도 6d는 도 2에 도시된 발광 소자 패키지(100A)의 제조 방법을 설명하기 위한 도면들이다.
도 6b는 도 6a에 도시된 Ⅵb-Ⅵb'선을 따라 절취한 단면도를 나타내고, 도 6d는 도 6c에 도시된 Ⅵd-Ⅵd'선을 따라 절취한 단면도를 나타낸다.
도 6a 및 도 6b를 참조하면, 반사 기판(110)의 상부에 라운드형 평면 형상을 갖는 칩 실장 영역(110A)을 정의하는 회로 기판(120A, 120B)를 형성한다. 즉, 반사 기판(110) 상에 제1 접착층(121), 제1 절연층(122), 제2 접착층(123) 및 배선층(124)을 형성하고, 배선층(124)의 상부에 금속층(125A, 125B)을 형성한 후, 금속층(125A, 125B)의 상부에 솔더 레지스트층(126)를 형성한다.
이때, 얼라이닝 홀(102A)을 접속부(T11)로부터 이격된 위치에 형성한다. 전술한 바와 같이, 얼라이닝 홀(102A)은 도 6a에 도시된 바와 같이 사각형의 평면 형상을 가질 수 있다. 이후, 얼라이닝 홀(102A)을 기준으로 칩 실장 영역(110A)을 인식하고, 인식된 칩 실장 영역(110A)에 복수의 발광 다이오드 칩(170)을 형성한다. 이후, 와이어 본딩 영역인 접속부(T11)를 인식하고, 인식된 접속부(T11)와 발광 다이오드 칩(170)을 와이어(150A, 150B)에 의해 연결시킨다. 이때, 접속부(T11)를 인식하기 위해, 전술한 바와 같이 얼라이닝 홀(102A)이 이용될 수 있다.
이후, 도 1 및 도 2a에 도시된 바와 같이, 금속층(125A, 125B)의 상부면의 일부인 접속부(T11)가 노출되도록 격벽층(140A)을 솔더 레지스트층(126)의 상부면에 형성한다.
이후, 도 6c 및 도 6d에 도시된 바와 같이, 칩 실장 영역(110A) 위에서 적어도 하나의 발광 다이오드 칩(170)과 와이어(150A, 150B)를 밀봉하는 몰딩부(160)를 채워 발광 소자 패키지(100A)를 완성한다.
도 7a 내지 도 7d는 도 4a에 도시된 발광 소자 패키지(100B)의 제조 방법을 설명하기 위한 도면들이다.
도 7b는 도 7a에 도시된 Ⅶb-Ⅶb' 선을 따라 절취한 단면도를 나타내고, 도 7d는 도 7c에 도시된 Ⅶd-Ⅶd' 선을 따라 절취한 단면도를 나타낸다.
도 7a 및 도 7b를 참조하면, 반사 기판(110)의 상부에 라운드형 평면 형상을 갖는 칩 실장 영역(110A)을 정의하는 회로 기판(120A, 120B)를 형성한다. 즉, 반사 기판(110) 상에 제1 접착층(121), 제1 절연층(122), 제2 접착층(123) 및 배선층(124)을 형성하고, 배선층(124)의 상부에 금속층(125A, 125B)을 형성한 후, 금속층(125A, 125B)의 상부에 솔더 레지스트층(126)를 형성한다.
이때, 얼라이닝 홀(102D)을 접속부(T11)에 형성한다. 전술한 바와 같이, 얼라이닝 홀(102D)은 도 7a에 도시된 바와 같이 원형의 평면 형상을 가질 수 있다. 이후, 얼라이닝 홀(102D)을 기준으로 칩 실장 영역(110A)을 인식하고, 인식된 칩 실장 영역(110A)에 복수의 발광 다이오드 칩(170)을 형성한다. 이후, 와이어 본딩 영역인 접속부(T11)를 인식하고, 인식된 접속부(T11)와 발광 다이오드 칩(170)을 와이어(150A, 150B)에 의해 연결시킨다. 이때, 전술한 바와 같이 얼라이닝 홀(102D)을 기준으로 접속부(T11)를 인식할 수도 있다.
이후, 도 3 및 도 4a에 도시된 바와 같이, 금속층(125A, 125B)의 상부면이 노출되지 않도록 격벽층(140B)을 솔더 레지스트층(126)과 금속층(125A, 125B)의 상부면에 형성한다.
이후, 도 7c 및 도 7d에 도시된 바와 같이, 칩 실장 영역(110A) 위에서 적어도 하나의 발광 다이오드 칩(170)과 와이어(150A, 150B)를 밀봉하는 몰딩부(160)를 채워 발광 소자 패키지(100A)를 완성한다.
몰딩부(160)는 예를 들어, 고형의 투명 수지, 실리콘 수지, 에폭시 수지 또는 그 혼합 수지를 포함하여 형성될 수 있다. 이때, 몰딩부(160)의 상부면은 곡면 또는 평면일 수 있으며 도시되지는 않았지만, 몰딩부(160)의 상부면에 렌즈 또는 돔 형태의 수지물(미도시)이 더 배치될 수도 있다.
이때, 몰딩부(160)의 높이는 도 6d에 도시된 바와 같이 격벽층(140A)의 높이보다 낮을 수도 있고, 도 7d에 도시된 바와 같이 격벽층(140B)의 높이와 동일할 수도 있다.
또한, 몰딩부(160)는 발광 다이오드 칩(170)에서 방출된 광의 파장을 변화시키기 위해 형광체(162)를 더 포함할 수 있다.
형광체(162)는 가넷(Garnet)계 형광체, 실리케이트(Silicate)계 형광체, 니트라이드(Nitride)계 형광체, 또는 옥시니트라이드(Oxynitride)계 형광체를 포함할 수 있다.
예를 들어, 가넷계 형광체는 YAG(Y3Al5O12:Ce3 +) 또는 TAG(Tb3Al5O12:Ce3 +)일 수 있고, 실리케이트계 형광체는 (Sr,Ba,Mg,Ca)2SiO4:Eu2 +일 수 있고, 니트라이드계 형광체는 SiN을 포함하는 CaAlSiN3:Eu2 +일 수 있고, 옥시니트라이드계 형광체는 SiON을 포함하는 Si6 - xAlxOxN8 -x:Eu2 + (0<x<6)일 수 있다.
한편, 전술한 발광 소자 패키지(100A, 100A', 100B, 100C)에서 발광 다이오드 칩(170)은 칩 온 보드(COB:Chip On Board) 형태로 실장되었으며, 이에 국한되지 않고, 어레이 형태 또는 모듈 형태로 하나의 패키지 내에 집적될 수도 있음은 물론이다.
도 8은 발광 소자 패키지가 적용된 헤드램프의 일실시예를 도시한 도면이다.
도 8을 참조하면, 실시예의 발광 소자 패키지(801)의 글래스 커버를 투과한 빛은 리플렉터(802) 및 쉐이드(803)에서 반사된 후 렌즈(804)를 투과하여 차체 전방을 향할 수 있다. 발광 소자 패키지(801)는 도 1 내지 도 7d에 도시된 발광 소자 패키지(100A, 100B, 100C)에 해당한다.
또는, 실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A, 100B, 100C: 발광 소자 패키지 101: 측단부
102A, 102B, 102C, 102D, 102E: 얼라이닝 홀 110: 반사 기판
110A: 칩 실장 영역 120A, 120B: 회로 기판
121, 123: 접착층 122, 190: 절연층
124: 배선층 125A, 125B: 금속층
126, 126A: 솔더 레지스트층 140A, 140B, 140C:격벽층
160: 몰딩부 162: 형광체
170: 발광 다이오드 칩 180, 182: 전극 패드

Claims (11)

  1. 칩 실장 영역을 갖는 반사 기판;
    상기 반사 기판 위에 배치되어 상기 칩 실장 영역을 한정하는 에지부와, 상기 에지부로부터 이격된 위치에 형성된 적어도 하나의 홀을 갖는 회로 기판;
    상기 칩 실장 영역에 배치되며, 상기 회로 기판과 전기적으로 연결되는 적어도 하나의 발광 다이오드 칩; 및
    상기 적어도 하나의 얼라이닝 홀을 매립하면서 상기 회로 기판 위에 배치되는 격벽층을 포함하고,
    상기 회로 기판은
    배선층;
    상기 배선층과 상기 반사 기판 사이에 배치된 제1 절연층;
    상기 배선층 위에 배치되어, 상기 발광 다이오드 칩을 상기 배선층에 전기적으로 연결시키는 접속부를 가지는 금속층; 및
    상기 접속부와 오버랩되지 않는 위치에서 상기 금속층 위에 배치되는 솔더 레지스트층을 포함하고,
    상기 적어도 하나의 홀은 상기 솔더 레지스트층을 관통하고, 상기 금속층을 노출시키는 발광 소자 패키지.
  2. 제1 항에 있어서, 상기 회로 기판은 상기 칩 실장 영역을 사이에 두고 서로 마주 보는 제1 회로 기판 및 제2 회로 기판을 포함하고,
    상기 제1 회로 기판은 상기 칩 실장 영역의 일부를 한정하는 제1 에지부를 가지고,
    상기 제2 회로 기판은 상기 칩 실장 영역의 타부를 한정하는 제2 에지부를 가지고,
    상기 제1 및 제2 회로 기판의 각각은 상기 적어도 하나의 홀을 갖는 발광 소자 패키지.
  3. 제1 항 또는 제2 항에 있어서, 상기 홀은 얼라이닝 홀인 발광 소자 패키지.
  4. 제1 항에 있어서, 상기 발광 다이오드 칩과 상기 반사 기판과의 사이에 배치되는 제2 절연층을 더 포함하는 발광 소자 패키지.
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서, 상기 적어도 하나의 홀은 상기 회로 기판을 관통하여 상기 반사 기판을 노출시키는 발광 소자 패키지.
  8. 제1 항에 있어서, 상기 적어도 하나의 홀은 상기 금속층과 상기 배선층을 관통하여 상기 제1 절연층을 노출시키는 발광 소자 패키지.
  9. 제1 항에 있어서, 상기 적어도 하나의 홀은
    상기 접속부에 배치되는 제1 홀; 및
    상기 접속부로부터 이격된 위치에 배치되는 제2 홀을 포함하는 발광 소자 패키지.
  10. 삭제
  11. 제1 항에 있어서, 상기 회로 기판과 상기 적어도 하나의 발광 다이오드 칩은 와이어를 통해 연결되고, 상기 칩 실장 영역 위에서 상기 적어도 하나의 발광 다이오드 칩 및 상기 와이어를 밀봉하는 몰딩부를 더 포함하는 발광 소자 패키지.
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