KR101917168B1 - Display device and method for driving the same - Google Patents

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Abstract

본 발명은 라인 저항으로 인한 데이터 전압의 변동을 줄일 수 있는 표시장치와 그 구동방법에 관한 것이다. 본 발명의 실시 예에 따른 표시장치는 제1 데이터 라인들을 포함하는 제1 데이터 라인군과, 제2 데이터 라인들을 포함하는 제2 데이터 라인군과, 상기 제1 및 제2 데이터 라인군들과 교차하는 스캔 라인들이 형성된 표시패널; 상기 제1 데이터 라인군에 데이터 전압을 공급하는 제1 소스 드라이브 IC들; 상기 제2 데이터 라인군에 데이터 전압을 공급하는 제2 소스 드라이브 IC들; 및 상기 스캔 라인들에 스캔 펄스를 공급하는 스캔 구동회로를 포함하고, 상기 제1 데이터 라인들 각각과 제2 데이터 라인들 각각은 서로 평행하나 서로 접속되지 않는 것을 특징으로 한다.The present invention relates to a display device and a driving method thereof capable of reducing variation of a data voltage due to line resistance. A display device according to an embodiment of the present invention includes a first data line group including first data lines, a second data line group including second data lines, and a second data line group including an intersection with the first and second data line groups A display panel on which scan lines are formed; First source drive ICs for supplying a data voltage to the first data line group; Second source drive ICs for supplying a data voltage to the second data line group; And a scan driving circuit for supplying a scan pulse to the scan lines, wherein each of the first data lines and the second data lines are parallel to each other but are not connected to each other.

Description

표시장치와 그 구동방법{DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME [0002]

본 발명은 라인 저항으로 인한 데이터 전압의 변동을 줄일 수 있는 표시장치와 그 구동방법에 관한 것이다.
The present invention relates to a display device and a driving method thereof capable of reducing variation of a data voltage due to line resistance.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 예를 들어, 액정표시장치(LCD: Liquid Crystal Display), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode) 등과 같은 여러가지 평판표시장치가 활용되고 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. Accordingly, a variety of flat panel displays (FPDs) have been developed and marketed to reduce weight and volume, which are disadvantages of cathode ray tubes. For example, various flat panel display devices such as a liquid crystal display (LCD) and an organic light emitting diode (OLED) have been used.

평판표시장치는 표시패널의 스캔 라인들에 스캔 신호를 공급하는 스캔 구동회로와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로를 이용하여 표시패널의 픽셀들에 영상을 표시한다. 스캔 구동회로와 데이터 구동회로는 타이밍 컨트롤러에 의해 제어된다. 타이밍 컨트롤러는 호스트 시스템으로부터 디지털 영상 데이터와 타이밍 신호들을 입력받고, 이들을 이용하여 스캔 구동회로를 제어하는 스캔 제어신호와 데이터 구동회로를 제어하는 데이터 제어신호를 생성한다. 타이밍 컨트롤러는 스캔 제어신호를 스캔 구동회로로 출력하고, 디지털 영상 데이터와 데이터 제어신호를 데이터 구동회로로 출력한다. 스캔 구동회로는 스캔 제어신호에 따라 스캔 라인들에 스캔 신호를 공급하고, 데이터 구동회로는 데이터 제어신호에 따라 디지털 영상 데이터를 아날로그 데이터 전압으로 변환하여 데이터 라인들에 데이터 전압을 공급한다. 표시패널의 픽셀들 각각은 스캔 신호에 응답하여 데이터 전압을 충전함으로써 영상을 표시한다.The flat panel display device displays an image on pixels of a display panel using a scan driving circuit that supplies scan signals to the scan lines of the display panel and a data drive circuit that supplies the data voltages to the data lines. The scan driver circuit and the data driver circuit are controlled by a timing controller. The timing controller receives the digital image data and the timing signals from the host system and generates a data control signal for controlling the scan driving circuit and the data driving circuit for controlling the scan driving circuit and the data driving circuit. The timing controller outputs a scan control signal to the scan driving circuit, and outputs the digital image data and the data control signal to the data driving circuit. The scan driving circuit supplies a scan signal to the scan lines according to the scan control signal, and the data drive circuit converts the digital image data into the analog data voltage according to the data control signal to supply the data voltage to the data lines. Each of the pixels of the display panel displays an image by charging the data voltage in response to the scan signal.

평판표시장치는 표시패널의 일 측면에 배치되는 하나의 스캔 구동회로를 이용하여 스캔 라인들에 순차적으로 스캔 신호를 공급하고, 표시패널의 상부 또는 하부에 배치되는 하나의 데이터 구동회로를 이용하여 데이터 라인들에 데이터 전압을 공급한다. 하지만, 최근 평판표시장치의 대면적화로 인해, 데이터 라인의 라인 저항이 커지는 문제가 발생하였다. 데이터 라인의 라인 저항이 커지는 경우, 데이터 구동회로로부터 데이터 라인들에 공급되는 데이터 전압의 신호 왜곡이 발생할 수 있다.
The flat panel display device sequentially supplies the scan signals to the scan lines using one scan driving circuit disposed on one side of the display panel and sequentially supplies the scan signals to the data lines using one data driving circuit And supplies the data voltage to the lines. However, recently, due to the enlargement of the flat panel display device, there has been a problem that the line resistance of the data line becomes large. When the line resistance of the data line becomes large, signal distortion of the data voltage supplied from the data driving circuit to the data lines may occur.

본 발명은 라인 저항으로 인한 데이터 전압의 신호 왜곡을 줄일 수 있는 표시장치와 그 구동방법을 제공한다.
The present invention provides a display device and a driving method thereof capable of reducing signal distortion of a data voltage due to line resistance.

본 발명의 실시 예에 따른 표시장치는 제1 데이터 라인들을 포함하는 제1 데이터 라인군과, 제2 데이터 라인들을 포함하는 제2 데이터 라인군과, 상기 제1 및 제2 데이터 라인군들과 교차하는 스캔 라인들이 형성된 표시패널; 상기 제1 데이터 라인군에 데이터 전압을 공급하는 제1 소스 드라이브 IC들; 상기 제2 데이터 라인군에 데이터 전압을 공급하는 제2 소스 드라이브 IC들; 및 상기 스캔 라인들에 스캔 펄스를 공급하는 스캔 구동회로를 포함하고, 상기 제1 데이터 라인들 각각과 제2 데이터 라인들 각각은 서로 평행하나 서로 접속되지 않는 것을 특징으로 한다.A display device according to an embodiment of the present invention includes a first data line group including first data lines, a second data line group including second data lines, and a second data line group including an intersection with the first and second data line groups A display panel on which scan lines are formed; First source drive ICs for supplying a data voltage to the first data line group; Second source drive ICs for supplying a data voltage to the second data line group; And a scan driving circuit for supplying a scan pulse to the scan lines, wherein each of the first data lines and the second data lines are parallel to each other but are not connected to each other.

본 발명의 실시 예에 따른 표시장치의 구동방법은 제1 데이터 라인들을 포함하는 제1 데이터 라인군과 교차되는 스캔 라인들에 스캔 펄스가 순차적으로 공급되는 제1 기간 동안 상기 제1 데이터 라인군에 데이터 전압을 공급하는 단계; 상기 제1 기간의 시작 시점으로부터 소정의 T1 기간이 지난 후에 상기 제1 데이터 라인군뿐만 아니라 상기 제1 데이터 라인들과 평행하나 서로 접속되지 않는 제2 데이터 라인들을 포함하는 제2 데이터 라인군에 상기 데이터 전압을 공급하는 단계; 상기 제2 데이터 라인군과 교차되는 스캔 라인들에 상기 스캔 펄스가 순차적으로 공급되는 제2 기간 동안 상기 제2 데이터 라인군에 상기 데이터 전압을 공급하는 단계; 및 상기 제2 기간의 시작 시점으로부터 소정의 T2 기간이 지난 후에 상기 제2 데이터 라인군뿐만 아니라 상기 제1 데이터 라인군에 상기 데이터 전압을 공급하는 단계를 포함하는 것을 특징으로 한다.
The method of driving a display device according to an exemplary embodiment of the present invention includes a step of applying a scan pulse to a first data line group during a first period in which scan pulses are sequentially supplied to scan lines crossing a first data line group including first data lines Supplying a data voltage; And a second data line group including second data lines that are parallel to the first data lines but are not connected with each other, as well as the first data line group after a predetermined T1 period from the start time of the first period Supplying a data voltage; Supplying the data voltage to the second data line group during a second period in which the scan pulses are sequentially supplied to the scan lines crossing the second data line group; And supplying the data voltage to the first data line group as well as the second data line group after a predetermined T2 period from a start time of the second period.

본 발명은 표시패널의 상부(또는 하부)에 형성되는 제1 데이터 라인군에 데이터 전압을 공급하는 제1 소스 드라이브 IC들과 표시패널의 하부에 형성되는 제2 데이터 라인군에 데이터 전압을 공급하는 제2 소스 드라이브 IC들을 포함한다. 특히, 본 발명의 제1 데이터 라인군과 제2 데이터 라인군은 서로 접속되지 않는다. 그 결과, 본 발명은 표시패널의 대면적화에도, 데이터 라인의 길이를 줄일 수 있으므로, 데이터 라인의 라인 저항을 줄일 수 있다. 이로 인해, 본 발명은 라인 저항으로 인한 데이터 전압의 신호 왜곡을 줄일 수 있다.The present invention provides a method of supplying data voltages to first source drive ICs for supplying a data voltage to a first data line group formed at an upper portion (or lower portion) of a display panel and second data line groups formed at a lower portion of the display panel And second source drive ICs. Particularly, the first data line group and the second data line group of the present invention are not connected to each other. As a result, the present invention can reduce the length of the data line even when the display panel is large-sized, so that the line resistance of the data line can be reduced. As a result, the present invention can reduce the signal distortion of the data voltage due to the line resistance.

또한, 본 발명은 제N 프레임 기간의 제1 기간 동안 제1 소스 드라이브 IC들을 이용하여 제1 데이터 라인군에 데이터 전압을 공급하나, 소정의 T1 기간이 지난 후에는 제2 소스 드라이브 IC들을 이용하여 제2 데이터 라인군에도 데이터 전압을 공급한다. 또한, 본 발명은 제N 프레임 기간의 제2 기간 동안 제2 소스 드라이브 IC들을 이용하여 제2 데이터 라인군에 데이터 전압을 공급하나, 소정의 T2 기간이 지난 후에는 제1 소스 드라이브 IC들을 이용하여 제1 데이터 라인군에도 데이터 전압을 공급한다. 그 결과, 본 발명은 제1 및 제2 데이터 라인군 사이의 경계에서 발생하는 라인 딤 현상을 방지할 수 있다.
Further, the present invention provides data voltages to the first data line group using the first source drive ICs during the first period of the Nth frame period, but after the predetermined T1 period, And the data voltage is also supplied to the second data line group. In addition, the present invention provides data voltages to the second data line group using the second source drive ICs during the second period of the Nth frame period, but after a predetermined T2 period, And supplies the data voltage to the first data line group. As a result, the present invention can prevent a line-dim phenomenon occurring at the boundary between the first and second data line groups.

도 1은 본 발명의 실시 예에 따른 표시장치를 개략적으로 나타내는 블록도.
도 2는 도 1의 표시패널, 게이트 드라이브 IC, 및 제1 및 제2 소스 드라이브 IC를 상세히 보여주는 일 예시도면.
도 3은 도 2의 제1 및 제2 데이터 라인들 사이의 경계부의 일부를 상세히 보여주는 일 예시도면.
도 4는 본 발명의 실시 예에 따른 데이터 전압 공급 방법을 보여주는 흐름도.
도 5는 본 발명의 실시예에 따른 표시패널의 픽셀 어레이의 데이터 어드레싱을 보여주는 일 예시도면.1 is a block diagram schematically showing a display device according to an embodiment of the present invention;
2 is an exemplary view showing the display panel, the gate drive IC, and the first and second source drive ICs of FIG. 1 in detail;
FIG. 3 is an exemplary view showing in detail a part of a boundary between the first and second data lines of FIG. 2; FIG.
4 is a flow chart showing a method of supplying a data voltage according to an embodiment of the present invention;
5 is an exemplary view showing data addressing of a pixel array of a display panel according to an embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The component name used in the following description may be selected in consideration of easiness of specification, and may be different from the actual product name.

도 1은 본 발명의 실시 예에 따른 표시장치를 개략적으로 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 표시장치는 표시패널(10), 스캔 구동회로(110), 제1 데이터 구동회로(120), 제2 데이터 구동회로(130), 및 타이밍 컨트롤러(140)를 포함한다. 본 발명의 표시패널은 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시예에서 표시패널이 액정표시소자로 구현된 것을 중심으로 예시하였지만, 이에 한정되지 않는 것에 주의하여야 한다.1 is a block diagram schematically showing a display device according to an embodiment of the present invention. 1, the display device of the present invention includes a display panel 10, a scan driving circuit 110, a first data driving circuit 120, a second data driving circuit 130, and a timing controller 140 . The display panel of the present invention can be applied to a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an organic light emitting diode (OLED) OLED) or the like. Although the present invention has been described by focusing on the case where a display panel is implemented as a liquid crystal display element in the following embodiments, it should be noted that the present invention is not limited thereto.

표시패널(10)은 두 장의 기판 사이에 액정층이 형성된다. 표시패널(10)의 TFT(Thin Film Transistor) 기판에는 제1 및 제2 데이터 라인들(DL1, DL2), 제1 및 제2 데이터 라인들(DL1, DL2)과 교차되는 스캔 라인들(SL)이 형성된다. 또한, 표시패널(10)의 TFT 기판에는 제1 및 제2 데이터 라인들(DL1, DL2)과 스캔 라인(SL)들의 교차부에 형성된 TFT, TFT에 접속된 화소 전극과 스토리지 커패시터(Cst) 등이 형성된다. 스토리지 캐패시터(Cst)는 화소 전극에 접속되어 화소 전극에 충전된 전압을 소정의 기간 동안 유지시킨다.In the display panel 10, a liquid crystal layer is formed between two substrates. The scan lines SL intersecting the first and second data lines DL1 and DL2 and the first and second data lines DL1 and DL2 are formed on a TFT (Thin Film Transistor) substrate of the display panel 10, . The TFT substrate of the display panel 10 is provided with TFTs formed at intersections of the first and second data lines DL1 and DL2 and the scan lines SL and pixel electrodes and storage capacitors Cst . The storage capacitor Cst is connected to the pixel electrode to maintain the voltage charged in the pixel electrode for a predetermined period.

표시패널(10)의 컬러필터 기판에는 블랙매트릭스, 컬러필터, 공통전극 등이 형성된다. 표시패널(10)의 픽셀(P)들 각각은 화소 전극과 공통 전극 사이의 전계에 의해 구동된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성된다. 표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.A black matrix, a color filter, a common electrode, and the like are formed on the color filter substrate of the display panel 10. Each of the pixels P of the display panel 10 is driven by an electric field between the pixel electrode and the common electrode. The common electrode is formed on the upper glass substrate in a vertical electric field driving method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode, and a horizontal electric field such as IPS (In Plane Switching) mode and FFS (Fringe Field Switching) Is formed on the lower glass substrate together with the pixel electrode in the driving method. The liquid crystal mode of the display panel 10 can be implemented in any liquid crystal mode as well as the TN mode, VA mode, IPS mode, and FFS mode described above.

표시패널(10)의 TFT 기판에는 상부 편광판이 부착되고, 컬러필터 기판에는 하부 편광판이 부착된다. TFT 기판과 컬러필터 기판 각각에서 액정층과 접하는 면에는 액정분자들의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시패널(10)의 TFT 기판과 컬러필터 기판 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.An upper polarizer is attached to the TFT substrate of the display panel 10, and a lower polarizer is attached to the color filter substrate. An alignment film for setting the pre-tilt angle of the liquid crystal molecules is formed on the surface of the TFT substrate and the color filter substrate which are in contact with the liquid crystal layer. A spacer for maintaining the cell gap of the liquid crystal layer is formed between the TFT substrate of the display panel 10 and the color filter substrate.

액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다.The liquid crystal display device can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit. The light sources of the backlight unit may include any one of a light source of HCFL (Cold Cathode Fluorescent Lamp), CCFL (Cold Cathode Fluorescent Lamp), EEFL (External Electrode Fluorescent Lamp), LED .

백라이트 유닛 구동회로는 백라이트 유닛의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 유닛 구동회로는 백라이트 제어부의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다. 백라이트 제어부는 호스트 시스템으로부터 입력되는 글로벌/로컬 디밍신호(DIM)에 따라 백라이트 휘도와 점등 타이밍을 조정한 백라이트 제어 데이터를 SPI(Serial Pheripheral Interface) 데이터 포맷으로 백라이트 유닛 구동회로에 출력한다.The backlight unit driving circuit generates a driving current for turning on the light sources of the backlight unit. The backlight unit driving circuit turns ON / OFF the driving current supplied to the light sources under the control of the backlight control unit. The backlight control unit outputs backlight control data in which the backlight luminance and the lighting timing are adjusted in accordance with the global / local dimming signal (DIM) input from the host system to the backlight unit driving circuit in the SPI (Serial Pheripheral Interface) data format.

제1 데이터 구동회로(120)는 다수의 제1 소스 드라이브 IC(Integrated Circuit)(121)를 포함하고, 제2 데이터 구동회로(130)는 다수의 제2 소스 드라이브 IC(131)를 포함한다. 제1 소스 드라이브 IC(121)들은 제1 데이터 라인(DL1)들과 접속되고, 제2 소스 드라이브 IC(131)들은 제2 데이터 라인(DL2)들과 접속된다. 제1 및 제2 소스 드라이브 IC들(121, 131)은 타이밍 콘트롤러(140)로부터 입력되는 디지털 영상 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생한다. 제1 소스 드라이브 IC(121)들은 제1 데이터 라인(DL1)들에 정극성/부극성 아날로그 데이터전압을 출력하고, 제2 소스 드라이브 IC(131)들은 제2 데이터 라인(DL2)들에 정극성/부극성 아날로그 데이터전압을 출력한다.The first data driving circuit 120 includes a plurality of first source drive ICs (Integrated Circuits) 121 and the second data driving circuit 130 includes a plurality of second source drive ICs 131. The first source drive ICs 121 are connected to the first data lines DL1 and the second source drive ICs 131 are connected to the second data lines DL2. The first and second source driver ICs 121 and 131 convert the digital image data RGB input from the timing controller 140 into a positive / negative gamma compensation voltage to generate a positive / negative analog data voltage Occurs. The first source drive ICs 121 output the positive / negative polarity analog data voltages to the first data lines DL1 and the second source drive ICs 131 output positive polarity / negative polarity analog data voltages to the second data lines DL2. / Output the negative analog data voltage.

스캔 구동회로(110)는 타이밍 콘트롤러(140)의 제어 하에 데이터전압에 동기되는 스캔 펄스를 표시패널(10)의 스캔 라인(SL)들에 순차적으로 공급한다. 스캔 구동회로(110)는 쉬프트 레지스터, 레벨 쉬프터, 및 출력 버퍼 등을 각각 포함하는 다수의 게이트 드라이브 IC(111)들로 구성될 수 있다. 쉬프트 레지스터는 게이트 스타트 펄스(Gate Start Pulse)를 게이트 쉬프트 클럭(Gate Shift Clock)에 따라 쉬프트시키고, 레벨 쉬프터는 쉬프트 레지스터의 출력신호를 픽셀 어레이(11)의 TFT(T) 구동에 적합한 스윙폭으로 변환한다. 또한, 스캔 구동회로(110)는 GIP(Gate Drive IC in Panel) 방식으로 표시패널(10)의 하부 기판상에 직접 형성될 수도 있다. GIP 방식의 경우, 레벨 쉬프터는 소스 PCB(Printed Circuit Board)상에 실장되고, 쉬프트 레지스터는 표시패널(10)의 하부 기판상에 형성될 수 있다.The scan driving circuit 110 sequentially supplies scan pulses synchronized with the data voltage to the scan lines SL of the display panel 10 under the control of the timing controller 140. The scan driving circuit 110 may include a plurality of gate drive ICs 111 each including a shift register, a level shifter, and an output buffer. The shift register shifts the gate start pulse according to the gate shift clock and the level shifter shifts the output signal of the shift register to a swing width suitable for driving the TFT (T) of the pixel array 11 Conversion. In addition, the scan driving circuit 110 may be formed directly on the lower substrate of the display panel 10 using a GIP (Gate Drive IC in Panel) method. In the case of the GIP method, the level shifter may be mounted on a source PCB (Printed Circuit Board), and a shift register may be formed on a lower substrate of the display panel 10.

타이밍 콘트롤러(140)는 호스트 시스템으로부터 출력된 디지털 영상 데이터(RGB)와 타이밍 신호들에 기초하여 스캔 제어신호(SCS)와 제1 및 제2 데이터 제어신호(DCS1, DCS2)를 생성한다. 타이밍 신호들은 수직 동기신호, 수평 동기신호, 데이터 인에이블(data enable) 신호, 및 클럭(clock) 신호 등을 포함한다. 타이밍 콘트롤러(140)는 스캔 제어신호(SCS)를 스캔 구동회로(110)로 출력하고, 제1 데이터 제어신호(DCS1)를 제1 데이터 구동회로(120)로 출력하며, 제2 데이터 제어신호(DCS2)를 제2 데이터 구동회로(130)로 출력한다.The timing controller 140 generates the scan control signal SCS and the first and second data control signals DCS1 and DCS2 based on the digital image data RGB and the timing signals output from the host system. The timing signals include a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a clock signal. The timing controller 140 outputs a scan control signal SCS to the scan driving circuit 110 and outputs a first data control signal DCS1 to the first data driving circuit 120 and a second data control signal DCS2 to the second data driving circuit 130. [

스캔 제어신호(SCS)는 게이트 스타트 펄스, 게이트 쉬프트 클럭, 및 게이트 출력 인에이블(Gate Output Enable) 신호 등을 포함한다. 게이트 스타트 펄스는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭은 게이트 스타트 펄스를 쉬프트시키기 위한 클럭 신호이다. 게이트 출력 인에이블 신호는 스캔 구동회로(110)의 스캔 펄스 출력 타이밍을 제어한다.The scan control signal SCS includes a gate start pulse, a gate shift clock, a gate output enable signal, and the like. The gate start pulse controls the timing of the first gate pulse. The gate shift clock is a clock signal for shifting the gate start pulse. The gate output enable signal controls the scan pulse output timing of the scan driving circuit 110.

제1 및 제2 데이터 제어신호(DCS1, DCS2)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 소스 출력 인에이블(Source Output Enable) 신호, 및 극성제어(Polarity Control) 신호 등을 포함한다. 소스 스타트 펄스는 제1 및 제2 소스 드라이브 IC들(121, 131)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 제1 및 제2 소스 드라이브 IC들(121, 131)의 샘플링 동작을 제어하는 클럭 신호이다. 제1 및 제2 소스 드라이브 IC들(121, 131)에 입력될 디지털 비디오 데이터(RGB)가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스와 소스 샘플링 클럭은 생략될 수 있다. 극성제어 신호는 제1 및 제2 소스 드라이브 IC들(121, 131)로부터 출력되는 데이터 전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블 신호는 제1 및 제2 소스 드라이브 IC들(121, 131)의 출력 타이밍을 제어한다.
The first and second data control signals DCS1 and DCS2 may include a source start pulse, a source sampling clock, a source output enable signal, and a polarity control signal, Signal and the like. The source start pulse controls the start timing of data sampling of the first and second source drive ICs 121 and 131. The source sampling clock is a clock signal that controls the sampling operation of the first and second source drive ICs 121 and 131 based on the rising or falling edge. The source start pulse and the source sampling clock may be omitted if the digital video data RGB to be input to the first and second source drive ICs 121 and 131 are transmitted in the mini LVDS interface specification . The polarity control signal inverts the polarity of the data voltage output from the first and second source drive ICs 121 and 131 to L (L is a natural number) horizontal period period. The source output enable signal controls the output timing of the first and second source drive ICs 121 and 131.

도 2는 도 1의 표시패널, 게이트 드라이브 IC들, 및 제1 및 제2 소스 드라이브 IC들을 상세히 보여주는 일 예시도면이다. 도 3은 도 2의 제1 및 제2 데이터 라인들 사이의 경계부의 일부를 상세히 보여주는 일 예시도면이다.2 is an exemplary view showing in detail the display panel, the gate drive ICs, and the first and second source drive ICs of FIG. FIG. 3 is an exemplary view showing a part of the boundary between the first and second data lines of FIG. 2 in detail.

도 2 및 도 3과 같이 제1 데이터 라인군(DLG1)은 표시패널(10)의 상반부에 형성되고, 제2 데이터 라인군(DLG2)은 표시패널(10)의 하반부에 형성될 수 있다. 하지만, 이에 한정되지 않고, 제1 데이터 라인군(DLG1)은 표시패널(10)의 하반부에 형성되고, 제2 데이터 라인군(DLG2)은 표시패널(10)의 상반부에 형성될 수 있다. 제1 데이터 라인군(DLG1)은 제1 데이터 라인(DL1)들을 포함하고, 제2 데이터 라인군(DLG2)은 제2 데이터 라인(DL2)들을 포함한다. 제1 데이터 라인들(DL1) 각각과 제2 데이터 라인(DL2)들 각각은 서로 평행하게 형성된다. 하지만, 제1 데이터 라인들(DL1) 각각과 제2 데이터 라인(DL2)들 각각은 서로 접속되지 않는다. 제1 및 제2 데이터 라인들(DL1, DL2) 각각은 픽셀(P)들 각각의 화소 전극과 접속된 스위칭 TFT(T)들에 접속된다. 스위칭 TFT(T)들 각각은 스캔 라인(SL)을 통해 공급되는 스캔 펄스에 응답하여 턴-온되어 제1 데이터 라인(DL1) 또는 제2 데이터 라인(DL2)를 통해 공급되는 데이터 전압을 화소 전극에 공급한다.The first data line group DLG1 may be formed on the upper half of the display panel 10 and the second data line group DLG2 may be formed on the lower half of the display panel 10 as shown in FIGS. The first data line group DLG1 may be formed on the lower half of the display panel 10 and the second data line group DLG2 may be formed on the upper half of the display panel 10. [ The first data line group DLG1 includes first data lines DL1 and the second data line group DLG2 includes a second data line DL2. Each of the first data lines DL1 and the second data lines DL2 are formed in parallel with each other. However, each of the first data lines DL1 and the second data lines DL2 are not connected to each other. Each of the first and second data lines DL1 and DL2 is connected to the switching TFTs T connected to the pixel electrodes of the pixels P respectively. Each of the switching TFTs T is turned on in response to a scan pulse supplied through the scan line SL to apply a data voltage supplied through the first data line DL1 or the second data line DL2 to the pixel electrode .

게이트 드라이브 IC(111)들 각각은 제1 테이프 캐리어 패키지(Tape Carrier Package, TCP)(112) 상에 실장되고, 제1 테이프 캐리어 패키지(112)는 TAB(Tape Automated Bonding) 방식으로 표시패널(10)에 부착된다. 제1 소스 드라이브 IC(121)들 각각은 제2 테이프 캐리어 패키지(122) 상에 실장되고, 제2 테이프 캐리어 패키지(122)는 TAB 방식으로 표시패널(10)에 부착된다. 제2 소스 드라이브 IC(131)들 각각은 제3 테이프 캐리어 패키지(132) 상에 실장되고, 제3 테이프 캐리어 패키지(132)는 TAB 방식으로 표시패널(10)에 부착된다. 타이밍 콘트롤러(140)는 도시하지 않은 소스 인쇄회로보드(Printed Circuit Board, PCB) 상에 실장된다.Each of the gate drive ICs 111 is mounted on a first tape carrier package 112 and the first tape carrier package 112 is mounted on a display panel 10 . Each of the first source drive ICs 121 is mounted on a second tape carrier package 122 and the second tape carrier package 122 is attached to the display panel 10 in a TAB fashion. Each of the second source drive ICs 131 is mounted on the third tape carrier package 132 and the third tape carrier package 132 is attached to the display panel 10 in the TAB manner. The timing controller 140 is mounted on a source printed circuit board (PCB) (not shown).

한편, 도 2 및 도 3에서는 게이트 드라이브 IC(111)들과 제1 및 제2 소스 드라이브 IC들(121, 131) 각각이 TAB 방식으로 표시패널(10)에 부착되는 것을 중심으로 설명하였지만, 이에 한정되지 않음에 주의하여야 한다. 게이트 드라이브 IC(111)들과 제1 및 제2 소스 드라이브 IC들(121, 131) 각각은 COF(Chip On Film) 방식으로 표시패널(10)에 연결될 수 있다. COF 방식의 경우, 게이트 드라이브 IC(111)와 제1 및 제2 소스 드라이브 IC들(121, 131) 각각은 표시패널(10)에 부착되는 베이스 필름상에 실장될 수 있다. 또한, 게이트 드라이브 IC(111)들은 GIP 방식으로 표시패널(10) 상에 직접 형성될 수 있고, 제1 및 제2 소스 드라이브 IC들(121, 131) 각각은 COG(Chip On Glass) 방식으로 표시패널(10) 상에 직접 형성될 수 있다.2 and 3, the gate drive ICs 111 and the first and second source drive ICs 121 and 131 are attached to the display panel 10 in a TAB manner. However, It should be noted that it is not limited. Each of the gate drive ICs 111 and the first and second source drive ICs 121 and 131 may be connected to the display panel 10 by a COF (Chip On Film) method. In the case of the COF method, each of the gate drive IC 111 and the first and second source drive ICs 121 and 131 may be mounted on a base film attached to the display panel 10. The gate drive ICs 111 may be formed directly on the display panel 10 in a GIP manner and each of the first and second source drive ICs 121 and 131 may be formed by a chip on glass And may be formed directly on the panel 10.

게이트 드라이브 IC(111)들 각각은 표시패널(10)의 스캔 라인(SL)들에 접속된다. 게이트 드라이브 IC(111)들 각각은 종속적으로 접속되어 스캔 라인(SL)들에 스캔 펄스를 순차적으로 출력한다. 제1 소스 드라이브 IC(121)들 각각은 표시패널(10)의 제1 데이터 라인군(DLG1)에 접속된다. 제1 소스 드라이브 IC(121)들 각각은 게이트 드라이브 IC(111)로부터 출력되는 스캔 펄스에 동기하여 제1 데이터 라인군(DLG1)에 데이터 전압을 출력한다. 제2 소스 드라이브 IC(131)들 각각은 표시패널(10)의 제2 데이터 라인군(DLG2)에 접속된다. 제2 소스 드라이브 IC(131)들 각각은 게이트 드라이브 IC(111)로부터 출력되는 스캔 펄스에 동기하여 제2 데이터 라인군(DLG2)에 데이터 전압을 출력한다.Each of the gate drive ICs 111 is connected to the scan lines SL of the display panel 10. Each of the gate drive ICs 111 is connected in a dependent manner to sequentially output scan pulses to the scan lines SL. Each of the first source drive ICs 121 is connected to the first data line group DLG1 of the display panel 10. [ Each of the first source drive ICs 121 outputs a data voltage to the first data line group DLG1 in synchronization with the scan pulse output from the gate drive IC 111. [ Each of the second source drive ICs 131 is connected to the second data line group DLG2 of the display panel 10. [ Each of the second source drive ICs 131 outputs a data voltage to the second data line group DLG2 in synchronization with the scan pulse output from the gate drive IC 111. [

이상에서 살펴본 바와 같이, 본 발명은 표시패널(10)의 상반부(또는 하반부)에 형성되는 제1 데이터 라인군(DLG1)에 데이터 전압을 공급하는 제1 소스 드라이브 IC(121)들과 표시패널(10)의 하반부(또는 상반부)에 형성되는 제2 데이터 라인군(DLG2)에 데이터 전압을 공급하는 제2 소스 드라이브 IC(131)들을 포함한다. 특히, 본 발명의 제1 데이터 라인군(DLG1)과 제2 데이터 라인군(DLG2)은 서로 접속되지 않는다. 그 결과, 본 발명은 표시패널(10)의 대면적화에도, 데이터 전압이 공급되는 데이터 라인의 길이(DLL)를 줄일 수 있으므로, 데이터 라인의 라인 저항(DLR)을 줄일 수 있다. 즉, 데이터 라인의 라인 저항(DLR)은 수학식 1과 같이 라인 길이(DLL)에 비례하고 라인 단면적(DLS)에 반비례하므로, 본 발명의 실시 예와 같이 데이터 라인의 라인 길이(DLL)가 짧아지는 경우, 데이터 라인의 라인 저항(DLR)을 줄일 수 있다. 이로 인해, 본 발명은 라인 저항(DLR)으로 인한 데이터 전압의 신호 왜곡을 줄일 수 있다.As described above, according to the present invention, the first source drive ICs 121 for supplying the data voltage to the first data line group DLG1 formed on the upper half (or the lower half) of the display panel 10, And a second source drive IC 131 for supplying a data voltage to the second data line group DLG2 formed at the lower half (or upper half) of the data lines DL1 to DL10. In particular, the first data line group DLG1 and the second data line group DLG2 of the present invention are not connected to each other. As a result, the present invention can reduce the length (DL L ) of the data line to which the data voltage is supplied even when the display panel 10 is large in size, so that the line resistance (DL R ) of the data line can be reduced. That is, since the line resistance DL R of the data line is proportional to the line length DL L and inversely proportional to the line cross-sectional area DL S as shown in Equation 1, the line length DL of the data line L is shortened, the line resistance DL R of the data line can be reduced. As a result, the present invention can reduce the signal distortion of the data voltage due to the line resistance (DL R ).

Figure 112012015204919-pat00001
Figure 112012015204919-pat00001

도 4는 본 발명의 실시 예에 따른 데이터 전압 공급 방법을 보여주는 흐름도이다. 도 5는 본 발명의 실시예에 따른 표시패널의 픽셀 어레이의 데이터 어드레싱을 보여주는 일 예시도면이다. 이하에서, 도 4 및 도 5를 참조하여 본 발명의 실시 예에 따른 데이터 전압 공급 방법을 상세히 살펴본다.4 is a flowchart illustrating a method of supplying a data voltage according to an embodiment of the present invention. 5 is an exemplary view showing data addressing of a pixel array of a display panel according to an embodiment of the present invention. Hereinafter, a data voltage supply method according to an embodiment of the present invention will be described in detail with reference to FIGS. 4 and 5. FIG.

도 4 및 도 5를 참조하면, 첫 번째로, 제1 소스 드라이브 IC(121)들 각각은 제N(N은 자연수) 프레임의 제1 기간(P1) 동안 제1 데이터 라인군(DLG1)에 데이터 전압을 공급한다. 특히, 제N 프레임의 제1 기간(P1)의 시작 시점으로부터 소정의 T1 기간이 지나기 전까지는 제1 소스 드라이브 IC(121)들 각각만 제1 데이터 라인군(DLG1)에 데이터 전압을 공급하고, 제2 소스 드라이브 IC(131)들 각각은 제2 데이터 라인군(DLG2)에 데이터 전압을 공급하지 않는다. 제N 프레임의 제1 기간(P1)의 시작 시점으로부터 소정의 T1 기간이 지난 후에는 제1 소스 드라이브 IC(121)들 각각이 제1 데이터 라인군(DLG1)에 데이터 전압을 공급할 뿐만 아니라, 제2 소스 드라이브 IC(131)들 각각도 제2 데이터 라인군(DLG2)에 데이터 전압을 공급한다. 제1 기간(P1)은 제1 데이터 라인군(DLG1)과 교차하는 스캔 라인(SL)들에 스캔 펄스가 공급되는 기간으로 설정될 수 있다. 또한, 소정의 T1 기간은 제1 기간(P1)보다 짧은 기간으로 사전 실험을 통해 적절한 값으로 설정될 수 있다.4 and 5, first, each of the first source drive ICs 121 supplies data (data) to the first data line group DLG1 during a first period P1 of an Nth (N is a natural number) Voltage is supplied. In particular, until the predetermined T1 period elapses from the start time of the first period P1 of the Nth frame, only the first source drive ICs 121 supply the data voltage to the first data line group DLG1, Each of the second source drive ICs 131 does not supply the data voltage to the second data line group DLG2. Each of the first source drive ICs 121 supplies a data voltage to the first data line group DLG1 after a predetermined T1 period from the start time of the first period P1 of the Nth frame, Each of the two source drive ICs 131 also supplies a data voltage to the second data line group DLG2. The first period P1 may be set as a period during which scan pulses are supplied to the scan lines SL intersecting the first data line group DLG1. Also, the predetermined T1 period may be set to an appropriate value through a preliminary experiment at a period shorter than the first period P1.

스캔 구동회로(110)는 도 5와 같이 픽셀 어레이(11)의 상부에서부터 하부로 순차적으로 스캔 펄스를 공급한다. 도 5에서는 설명의 편의를 위해 스캔 라인(SL)들과 제1 및 제2 데이터 라인군(DLG1, DLG2)는 생략하였음에 주의하여야 한다.The scan driving circuit 110 sequentially supplies scan pulses from the top of the pixel array 11 to the bottom as shown in FIG. It should be noted that the scan lines SL and the first and second data line groups DLG1 and DLG2 are omitted in FIG.

스캔 구동회로(110)는 제1 기간(P1) 동안 제1 데이터 라인군(DLG1)과 교차되는 스캔 라인(SL)들에 순차적으로 스캔 펄스를 공급한다. 그러므로, 제1 데이터 라인군(DLG1)에 접속된 픽셀(P)들 각각의 화소 전극은 제1 기간(P1) 동안 데이터 전압을 충전한다. 하지만, 제2 데이터 라인군(DLG2)과 교차되는 스캔 라인(SL)들에는 제1 기간(P1) 동안 스캔 펄스가 공급되지 않으므로, 제2 소스 드라이브 IC(131)들 각각이 제1 기간(P1) 동안 제2 데이터 라인군(DLG2)에 데이터 전압을 공급하더라도, 제2 데이터 라인군(DLG2)에 접속된 픽셀(P)들 각각의 화소 전극은 제1 기간(P1) 동안 데이터 전압을 충전하지 않는다. (S101 내지 S104)The scan driving circuit 110 sequentially supplies scan pulses to the scan lines SL that intersect the first data line group DLG1 during the first period P1. Therefore, the pixel electrode of each of the pixels P connected to the first data line group DLG1 charges the data voltage during the first period P1. However, since scan pulses are not supplied to the scan lines SL intersecting the second data line group DLG2 during the first period P1, each of the second source drive ICs 131 is driven in the first period P1 , The pixel electrodes of the pixels P connected to the second data line group DLG2 do not charge the data voltage during the first period P1 even if the data voltages are supplied to the second data line group DLG2 Do not. (S101 to S104)

두 번째로, 제2 소스 드라이브 IC(131)들 각각은 제N 프레임의 제2 기간(P2) 동안 제2 데이터 라인군(DLG2)에 데이터 전압을 공급한다. 특히, 제N 프레임의 제2 기간(P2)의 시작 시점으로부터 소정의 T2 기간이 지나기 전까지는 제2 소스 드라이브 IC(131)들 각각만 제2 데이터 라인군(DLG2)에 데이터 전압을 공급하고, 제1 소스 드라이브 IC(121)들 각각은 제1 데이터 라인군(DLG1)에 데이터 전압을 공급하지 않는다. 제N 프레임의 제2 기간(P2)의 시작 시점으로부터 소정의 T2 기간이 지난 후에는 제2 소스 드라이브 IC(131)들 각각이 제2 데이터 라인군(DLG2)에 데이터 전압을 공급할 뿐만 아니라, 제1 소스 드라이브 IC(121)들 각각도 제1 데이터 라인군(DLG1)에 데이터 전압을 공급한다. 제2 기간(P2)은 제2 데이터 라인군(DLG2)과 교차하는 스캔 라인(SL)들에 스캔 펄스가 공급되는 기간으로 설정될 수 있다. 소정의 T2 기간은 제2 기간(P2)보다 짧은 기간으로 사전 실험을 통해 적절한 값으로 설정될 수 있다.Second, each of the second source drive ICs 131 supplies the data voltage to the second data line group DLG2 during the second period P2 of the Nth frame. Specifically, only the second source drive ICs 131 supply the data voltage to the second data line group DLG2 until a predetermined T2 period elapses from the start time of the second period P2 of the Nth frame, Each of the first source drive ICs 121 does not supply the data voltage to the first data line group DLG1. Each of the second source drive ICs 131 supplies the data voltage to the second data line group DLG2 after a predetermined T2 period from the start time of the second period P2 of the Nth frame, Each of the one source drive ICs 121 also supplies a data voltage to the first data line group DLG1. The second period P2 may be set to a period during which scan pulses are supplied to the scan lines SL intersecting the second data line group DLG2. The predetermined T2 period may be set to an appropriate value through a preliminary experiment with a period shorter than the second period P2.

스캔 구동회로(110)는 도 5와 같이 제2 기간(P2) 동안 제2 데이터 라인군(DLG2)과 교차되는 스캔 라인(SL)들에 순차적으로 스캔 펄스를 공급한다. 그러므로, 제2 데이터 라인군(DLG2)에 접속된 픽셀(P)들 각각의 화소 전극은 제2 기간(P2) 동안 데이터 전압을 충전한다. 하지만, 제1 데이터 라인군(DLG1)과 교차되는 스캔 라인(SL)들에는 제2 기간(P2) 동안 스캔 펄스가 공급되지 않으므로, 제1 소스 드라이브 IC(121)들 각각이 제2 기간(P2) 동안 제1 데이터 라인군(DLG1)에 데이터 전압을 공급하더라도, 제1 데이터 라인군(DLG1)에 접속된 픽셀(P)들 각각의 화소 전극은 제2 기간(P2) 동안 데이터 전압을 충전하지 않는다. (S105 내지 S108)The scan driving circuit 110 sequentially supplies scan pulses to the scan lines SL intersecting the second data line group DLG2 during the second period P2 as shown in FIG. Therefore, the pixel electrode of each of the pixels P connected to the second data line group DLG2 charges the data voltage during the second period P2. However, since the scan pulses are not supplied to the scan lines SL intersecting the first data line group DLG1 during the second period P2, the first source drive ICs 121 are driven in the second period P2 , The pixel electrodes of the pixels P connected to the first data line group DLG1 are not charged with the data voltage during the second period P2 even if the data voltages are supplied to the first data line group DLG1 during the second period P2 Do not. (S105 to S108)

본 발명의 실시 예에 따른 데이터 전압 구동 방법은 제N 프레임의 다음 프레임인 제N+1 프레임 동안 상기 S101 내지 S108 단계를 반복적으로 수행한다. (S109)The data voltage driving method according to the embodiment of the present invention repeatedly performs the steps S101 to S108 during the (N + 1) th frame which is the next frame of the Nth frame. (S109)

한편, 제2 기간(P2) 동안에만 제2 데이터 라인군(DLG2)에 데이터 전압을 인가하는 경우에는 제1 데이터 라인군(DLG1)과 제2 데이터 라인군(DLG2) 사이의 경계부에 인접한 픽셀들이 동일한 데이터 전압을 인가받더라도, 제1 데이터 라인군(DLG1)과 제2 데이터 라인군(DLG2)에 프리차징(pre-charging)되어 있는 전압이 다르기 때문에, 서로 다른 계조를 표시하게 된다. 이로 인해, 제1 데이터 라인군(DLG1)과 제2 데이터 라인군(DLG2) 사이의 경계부에는 라인 딤(line dim)이라고 일컬어지는 라인 얼룩이 발생하게 된다. 본 발명은 제N 프레임의 제1 기간의 시작 시점으로부터 소정의 T1 기간이 지난 후에도 제2 소스 드라이브 IC들을 이용하여 제2 데이터 라인군에 데이터 전압을 공급하므로, 제2 데이터 라인군(DLG2)은 제2 데이터 라인군(DLG2)에 접속된 픽셀들의 화소 전극에 데이터 전압이 충전되기 전에 제1 데이터 라인군(DLG1)과 동일한 데이터 전압으로 프리차징된다. 그러므로, 본 발명은 제1 데이터 라인군(DLG1)과 제2 데이터 라인군(DLG2) 사이의 경계부에서 발생하는 라인 딤 현상을 방지할 수 있다.
On the other hand, when a data voltage is applied to the second data line group DLG2 only during the second period P2, pixels adjacent to the boundary between the first data line group DLG1 and the second data line group DLG2 Even if the same data voltage is applied, different voltages are precharged to the first data line group DLG1 and the second data line group DLG2, and thus different gradations are displayed. Accordingly, a line unevenness called a line dim occurs at the boundary between the first data line group DLG1 and the second data line group DLG2. Since the present invention supplies the data voltage to the second data line group using the second source drive ICs even after a predetermined T1 period elapses from the start of the first period of the Nth frame, the second data line group DLG2 Precharged to the same data voltage as the first data line group DLG1 before the data voltage is charged to the pixel electrodes of the pixels connected to the second data line group DLG2. Therefore, the present invention can prevent a line dim phenomenon occurring at the boundary between the first data line group DLG1 and the second data line group DLG2.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10: 표시패널 11: 픽셀 어레이
110: 스캔 구동회로 111: 게이트 드라이브 IC
112: 제1 테이프 캐리어 패키지 120: 제1 데이터 구동회로
121: 제1 소스 드라이브 IC 122: 제2 테이프 캐리어 패키지
130: 제2 데이터 구동회로 131: 제2 소스 드라이브 IC
132: 제3 테이프 캐리어 패키지 140: 타이밍 콘트롤러
SL: 스캔 라인 DL1: 제1 데이터 라인
DLG1: 제1 데이터 라인군 DL2: 제2 데이터 라인
DLG2: 제2 데이터 라인군 B: 경계부
P: 픽셀 T: TFT10: display panel 11: pixel array
110: scan drive circuit 111: gate drive IC
112: first tape carrier package 120: first data driving circuit
121: first source drive IC 122: second tape carrier package
130: second data driving circuit 131: second source drive IC
132: third tape carrier package 140: timing controller
SL: scan line DL1: first data line
DLG1: first data line group DL2: second data line
DLG2: second data line group B: boundary
P: pixel T: TFT

Claims (13)

제1 데이터 라인들을 포함하는 제1 데이터 라인군과, 제2 데이터 라인들을 포함하는 제2 데이터 라인군과, 상기 제1 및 제2 데이터 라인군들과 교차하는 스캔 라인들이 형성된 표시패널;
상기 스캔 라인들에 스캔 펄스를 공급하는 스캔 구동회로;
상기 스캔 펄스가 상기 제1 데이터 라인군과 교차되는 스캔 라인들에 순차적으로 공급되는 제1기간이 시작되면 상기 제1 데이터 라인군에 데이터 전압을 공급하는 제1 소스 드라이브 IC들; 및
상기 제1기간 후 상기 스캔 펄스가 상기 제2 데이터 라인군과 교차되는 스캔 라인들에 순차적으로 공급되는 제2기간이 시작되면 상기 제2 데이터 라인군에 데이터 전압을 공급하는 제2 소스 드라이브 IC들을 포함하고,
상기 제1 데이터 라인들 각각과 상기 제2 데이터 라인들 각각은 서로 평행하나 서로 접속되지 않고 분리되며,
상기 제1기간의 시작 시점으로부터 소정 시간 지난 후에 상기 제2소스 드라이브 IC들은 상기 제2 데이터 라인군을 프리차징하고, 상기 제2기간의 시작 시점으로부터 소정 시간 지난 후에 상기 제1소스 드라이브 IC들은 상기 제1데이터 라인군을 프리차징하는 것을 특징으로 하는 표시장치.
A display panel having a first data line group including first data lines, a second data line group including second data lines, and scan lines crossing the first and second data line groups;
A scan driving circuit for supplying a scan pulse to the scan lines;
First source drive ICs supplying a data voltage to the first data line group when a first period in which the scan pulse is sequentially supplied to scan lines crossing the first data line group starts; And
When the second period in which the scan pulse is sequentially supplied to the scan lines crossing the second data line group starts after the first period, the second source drive ICs supplying the data voltage to the second data line group Including,
Wherein each of the first data lines and the second data lines are parallel to each other but separated from each other,
The second source drive ICs pre-charge the second data line group after a predetermined time from a start time of the first period, and after a predetermined time from a start time of the second period, And precharges the first data line group.
제 1 항에 있어서,
상기 제1 데이터 라인군은 상기 표시패널의 상반부 또는 하반부에 형성되고, 상기 제2 데이터 라인군은 상기 제1 데이터 라인군이 형성되지 않은 상기 표시패널의 하반부 또는 상반부에 형성된 것을 특징으로 하는 표시장치.The method according to claim 1,
Wherein the first data line group is formed on the upper half or the lower half of the display panel and the second data line group is formed on the lower half or upper half of the display panel on which the first data line group is not formed. . 삭제delete 제 1 항에 있어서,
상기 제2 소스 드라이브 IC들 각각은,
상기 제1 기간의 시작 시점으로부터 소정의 T1 기간이 지난 후에 상기 제2 데이터 라인군에 상기 데이터 전압을 공급하는 것을 특징으로 하는 표시장치.The method according to claim 1,
Each of the second source drive ICs includes:
And supplies the data voltage to the second data line group after a predetermined T1 period from a start time of the first period. 제 4 항에 있어서,
상기 소정의 T1 기간은 상기 제1 기간보다 짧은 기간인 것을 특징으로 하는 표시장치.5. The method of claim 4,
Wherein the predetermined T1 period is shorter than the first period. 삭제delete 제 4 항에 있어서,
상기 제1 소스 드라이브 IC들 각각은,
상기 제2 기간의 시작 시점으로부터 소정의 T2 기간이 지난 후에 상기 제1 데이터 라인군에 상기 데이터 전압을 공급하는 것을 특징으로 하는 표시장치.5. The method of claim 4,
Each of the first source drive ICs includes:
And supplies the data voltage to the first data line group after a predetermined T2 period from a start time of the second period. 제 7 항에 있어서,
상기 소정의 T2 기간은 상기 제2 기간보다 짧은 기간인 것을 특징으로 하는 표시장치.8. The method of claim 7,
And the predetermined T2 period is shorter than the second period. 제1 데이터 라인들을 포함하는 제1 데이터 라인군과, 제2 데이터 라인들을 포함하는 제2 데이터 라인군과, 상기 제1 및 제2 데이터 라인군들과 교차하는 스캔 라인들이 형성된 표시패널에서 상기 제1 데이터 라인군과 교차되는 스캔 라인들에 스캔 펄스가 순차적으로 공급되는 제1 기간 동안 상기 제1 데이터 라인군에만 데이터 전압을 공급하는 단계;
상기 제1 기간의 시작 시점으로부터 소정의 T1 기간이 지난 후에 상기 제1 데이터 라인군뿐만 아니라 상기 제1 데이터 라인들과 평행하나 서로 접속되지 않고 분리되어 상기 표시패널의 타측에 위치하는 제2 데이터 라인들을 포함하는 제2 데이터 라인군에 상기 데이터 전압을 공급하여 프리차징하는 단계;
상기 제2 데이터 라인군과 교차되는 스캔 라인들에 상기 스캔 펄스가 순차적으로 공급되는 제2 기간이 시작되면 상기 제1 데이터 라인 군의 데이터 전압 공급을 중단하고 상기 제2 데이터 라인군에만 상기 데이터 전압을 공급하는 단계; 및
상기 제2 기간의 시작 시점으로부터 소정의 T2 기간이 지난 후에 상기 제2 데이터 라인군뿐만 아니라 상기 제1 데이터 라인군에 상기 데이터 전압을 공급하여 프리차징하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동방법.A display panel in which a first data line group including first data lines, a second data line group including second data lines, and scan lines intersecting the first and second data line groups are formed, Supplying a data voltage only to the first data line group during a first period in which scan pulses are sequentially supplied to scan lines crossing one data line group;
A first data line group that is parallel to the first data lines but is not connected to the first data lines but is separated from the first data line group after the start of the first period, Supplying and precharging the data voltage to a second group of data lines including the data lines;
When a second period in which the scan pulses are sequentially supplied to the scan lines crossing the second data line group is started, the supply of the data voltage of the first data line group is stopped and the data voltage ; And
And supplying and precharging the data voltage to the first data line group as well as the second data line group after a predetermined T2 period from the start time of the second period. Driving method. 제 9 항에 있어서,
상기 소정의 T1 기간은 상기 제1 기간보다 짧은 기간인 것을 특징으로 하는 표시장치의 구동방법.10. The method of claim 9,
Wherein the predetermined T1 period is shorter than the first period. 제 9 항에 있어서,
상기 소정의 T2 기간은 상기 제2 기간보다 짧은 기간인 것을 특징으로 하는 표시장치의 구동방법.10. The method of claim 9,
And the predetermined T2 period is shorter than the second period. 제1항에 있어서,
상기 제1 소스 드라이브 IC들과 상기 제2 소스 드라이브 IC들은 동일한 데이터 전압으로 상기 제1 데이터 라인군과 상기 제2 데이터 라인군을 프리차징하는 것을 특징으로 하는 표시장치.
The method according to claim 1,
Wherein the first source driver ICs and the second source driver ICs pre-charge the first data line group and the second data line group with the same data voltage.
제1항에 있어서,
상기 제1 소스 드라이브 IC들은 상기 제2 데이터 라인군과 동일한 데이터 전압으로 상기 제1 데이터 라인군을 프리차징하고,
상기 제2 소스 드라이브 IC들은 상기 제1 데이터 라인군과 동일한 데이터 전압으로 상기 제2 데이터 라인군을 프리차징하는 것을 특징으로 하는 표시장치.
The method according to claim 1,
The first source drive ICs pre-charge the first data line group with the same data voltage as the second data line group,
And the second source drive IC pre-charges the second data line group with the same data voltage as the first data line group.
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