KR101907971B1 - 반도체 소자의 콘택플러그용 금속 증착 방법 - Google Patents

반도체 소자의 콘택플러그용 금속 증착 방법 Download PDF

Info

Publication number
KR101907971B1
KR101907971B1 KR1020110067172A KR20110067172A KR101907971B1 KR 101907971 B1 KR101907971 B1 KR 101907971B1 KR 1020110067172 A KR1020110067172 A KR 1020110067172A KR 20110067172 A KR20110067172 A KR 20110067172A KR 101907971 B1 KR101907971 B1 KR 101907971B1
Authority
KR
South Korea
Prior art keywords
metal layer
bulk metal
bulk
layer deposition
deposition step
Prior art date
Application number
KR1020110067172A
Other languages
English (en)
Other versions
KR20130005649A (ko
Inventor
박영훈
류동호
윤원준
Original Assignee
주식회사 원익아이피에스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 원익아이피에스 filed Critical 주식회사 원익아이피에스
Priority to KR1020110067172A priority Critical patent/KR101907971B1/ko
Publication of KR20130005649A publication Critical patent/KR20130005649A/ko
Application granted granted Critical
Publication of KR101907971B1 publication Critical patent/KR101907971B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

초미세화 공정에서 더욱 협소해진 콘택플러그를 형성하기 위해 더욱 향상된 매립 능력과 저저항의 공정 능력을 갖는 콘택플러그용 금속 증착 방법을 제공한다. 본 발명에 따른 금속 증착 방법은 기판 상에 형성된 콘택홀이 매립되지 않는 두께의 금속을 증착하는 제1 벌크 금속층 증착 단계; 및 상기 제1 벌크 금속층 증착 단계에 비하여 상대적으로 높은 성장 속도로 상기 콘택홀을 완전히 매립하도록 금속을 증착하는 제2 벌크 금속층 증착 단계;로 이루어진 투 스텝(two step) 벌크 금속층 증착 단계를 포함한다.

Description

반도체 소자의 콘택플러그용 금속 증착 방법{Method of depositing metal for fabricating contact plugs of semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 콘택플러그를 이루는 금속 증착 방법에 관한 것이다. 본 발명은 특히 텅스텐(W)으로 이루어진 콘택플러그를 형성하기 위하여 텅스텐을 증착하는 방법에 관한 것이다.
일반적으로 반도체 소자에서 상하 도전영역을 전기적으로 연결하는 콘택은 다음과 같이 형성된다. 먼저, 하부 도전영역이 형성된 반도체 기판 상에 층간절연막을 형성하고, 콘택을 형성할 위치의 층간절연막을 식각하여 하부 도전영역을 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀을 완전히 매립(fill)하도록 콘택홀과 층간절연막 전면에 도전성 물질을 증착하고, 층간절연막 상부의 도전성 물질을 원하는 형상으로 패터닝하여 상부 도전영역을 형성한다.
이 때, 콘택홀의 종횡비(aspect ratio)가 크거나 콘택홀 내부를 매립하는 물질과 상부 도전영역의 물질을 상이한 물질로서 형성하고자 할 때에는, 위와 같이 도전성 물질을 패터닝하여 바로 상부 도전영역으로 이용하지 않고, 콘택홀 내부에만 도전성 물질을 남기고 층간절연막 위에 증착된 도전성 물질은 CMP(Chemical Mechanical Polishing) 등의 방법으로 전부 제거한다. 이렇게 콘택홀 내부를 매립하고 있는 것을 콘택플러그라고 하며, 본 발명은 특히 이 콘택플러그를 금속 재질, 그 중에서도 텅스텐으로 하는 경우에 관한 것이다.
종래에는 상기 도전성 물질로서 알루미늄 합금(예를 들어, 알루미늄-실리콘, 알루미늄-구리)을 스퍼터(sputter) 증착법에 의하여 증착하였다. 그러나, 이러한 증착법은 현재의 선폭을 가지는 콘택홀을 채우는 기술로는 적합하지 않다. 따라서, 화학적 기상 증착법(Chemical Vapor Deposition : CVD), 예를 들면 저압 CVD(LPCVD)에 의하여 텅스텐과 같은 금속을 상기 도전성 물질로서 증착하고 있다. CVD는 소스 가스로부터 금속을 등방성으로 증착하기 때문에, CVD에 의하여 금속을 증착하면 큰 종횡비를 갖는 콘택홀을 효과적으로 매립할 수 있다.
도 1은 종래의 텅스텐 증착 방법으로 콘택홀에 텅스텐을 증착한 상태의 단면도이다.
종래의 텅스텐 증착 방법은 콘택홀(30)이 형성된 층간절연막(20)을 가진 기판(10)을 챔버에 로딩한 후, W 핵 형성층(nucleation W layer)(40)을 콘택홀(30) 내벽과 층간절연막(20) 표면에 성장시키고 나서 벌크(bulk) 텅스텐층(50)을 증착하는 것으로 이루어진다. 상기 벌크 텅스텐층(50) 증착은 단일 스텝(one step)으로 이루어진 CVD 증착이다.
DRAM의 경우를 예로 들면 종횡비가 작은 것에서 큰 순서대로 비아 콘택홀, 비트라인 콘택홀, 1차 금속배선과 연결되는 콘택홀인데 여러 가지 콘택홀 공정 중에서 종횡비가 클수록 매립 특성을 유지하기가 더 어려워진다. 콘택홀(30)의 종횡비가 클수록 콘택홀(30)을 완전히 채우는 것도 어렵고 콘택홀(30) 중심에 증착이 안 된 상태로 있는 씸(seam)(S)을 최소화하기도 어렵다.
콘택홀(30) 최하부(bottom) 모양이 뾰족하거나 난해한 형상으로 되어 있으면 종래의 텅스텐 증착 방법으로는 매립 난이도가 더욱 가중된다. 특히 콘택홀(30)의 최하부에서 매립이 제대로 안될 경우 콘택 저항(Ω)이 소자에서 관리하는 수준을 넘어서는 스펙 오버(spec over)가 발생할 수밖에 없다.
본 발명이 해결하려는 과제는 초미세화 공정에서 더욱 협소해진 콘택플러그를 형성하기 위해 더욱 향상된 매립 능력과 저저항의 공정 능력을 갖는 콘택플러그용 금속 증착 방법을 제공하는 것이다.
상기의 과제를 해결하기 위하여 본 발명에 따른 금속 증착 방법은 기판 상에 형성된 콘택홀이 매립되지 않는 두께의 금속을 증착하는 제1 벌크 금속층 증착 단계; 및 상기 제1 벌크 금속층 증착 단계에 비하여 상대적으로 높은 성장 속도로 상기 콘택홀을 완전히 매립하도록 금속을 증착하는 제2 벌크 금속층 증착 단계;로 이루어진 투 스텝(two step) 벌크 금속층 증착 단계를 포함한다.
이 때, 상기 제1 벌크 금속층의 두께는 전체 벌크 금속층 두께(제1 벌크 금속층 두께 + 제2 벌크 금속층 두께)의 1/3 이하인 것이 바람직하고, 상기 제1 벌크 금속층의 성장 속도는 상기 제2 금속층의 성장 속도의 50% 이하인 것이 바람직하다.
상기 벌크 금속층 증착 단계 전에 상기 콘택홀 내벽에 핵 형성층을 형성하는 단계를 더 포함할 수 있다. 또, 상기 핵 형성층을 형성하는 단계 전에 상기 콘택홀 내벽에 TiN 또는 WN으로 이루어진 장벽금속막(barrier metal layer)을 형성하는 단계를 더 포함할 수 있다. 상기 핵 형성층을 형성하는 단계 전에는 상기 기판을 핵 형성층 공정 온도까지 예열시키는 단계를 더 포함하도록 한다. 상기 핵 형성층을 형성하는 단계는 소스 가스로 WF6를 사용하고, 환원 가스로 SiH4 또는 B2H6를 사용하며 CVD, 사이클릭(cyclic) CVD 또는 ALD 중 어느 하나의 방법으로 수행할 수 있다. 이 방법으로는 W 핵 형성층이 형성되며, 이후 상기 벌크 금속층 증착 단계는 소스 가스로 WF6를 사용하고, 환원 가스로 H2를 사용하며 CVD 방법으로 수행하도록 한다. 상기 핵 형성층을 형성하는 단계는 상기 제1 및 제2 벌크 금속층 증착 단계보다 저압에서 수행한다.
상기 제1 벌크 금속층은 상기 콘택홀 내벽에 균등한 두께로 증착한다. 상기 제1 및 제2 벌크 금속층 증착 단계의 성장 속도 조절을 위하여 상기 제1 벌크 금속층 증착 단계의 공정 압력보다 상기 제2 벌크 금속층 증착 단계의 공정 압력을 크게 하는 것일 수 있다. 바람직하게는, 상기 제1 벌크 금속층 증착 단계의 공정 압력은 150Torr 이하, 제2 벌크 금속층 증착 단계의 공정 압력은 400Tor 이하에서 수행한다.
상기 제1 및 제2 벌크 금속층 증착 단계의 성장 속도 조절을 위하여 상기 제1 벌크 금속층 증착 단계의 소스 가스 유량보다 상기 제2 벌크 금속층 증착 단계의 소스 가스 유량을 크게 하는 것일 수 있다. 이 때, 상기 제1 벌크 금속층 증착 단계의 소스 가스 유량은 400sccm 이하, 제2 벌크 금속층 증착 단계의 소스 가스 유량은 500sccm 이하로 할 수 있다.
상기 핵 형성층을 형성하는 단계와 상기 벌크 금속층 증착 단계 사이에 고속 챔버 승압 단계를 더 포함하며, 상기 고속 챔버 승압 단계는 상기 핵 형성층을 형성하는 단계에서 공정 압력을 위해 흘려주는 Ar 유량의 1.5배 이상으로 Ar을 흘려주는 것일 수 있다. 고속 챔버 승압 단계는 상기 제1 벌크 금속층 증착 단계와 제2 벌크 금속층 증착 단계 사이에도 수행될 수 있다.
상기 제1 및 제2 벌크 금속층 증착 단계에서는 상기 기판의 가장자리 부위에 막질 증착을 방지하기 위하여 가장자리에 불활성 가스를 분사하며, 상기 소스 가스를 분사하는 샤워헤드와 상기 기판 사이의 간격, 상기 가장자리에 분사되는 불활성 가스의 유량이 상기 제1 및 제2 벌크 금속층 증착 단계에서 서로 같거나 다르다.
상기 제2 벌크 금속층 증착 단계 이후 퍼지 단계와 상기 가스 공급을 중단한 상태에서 펌핑만 하는 단계를 더 포함할 수 있다.
상술한 본 발명에 따르면, 콘택홀의 매립 특성이 향상되므로 콘택 저항을 상승시키지 않고 까다로운 스펙 범위를 맞출 수 있다.
콘택홀 내부를 잘 매립할 수 있으므로 씸이 최소화되도록 증착할 수 있다. 따라서, 후속 공정인 CMP에서 콘택홀 내부에 증착된 금속이 뽑혀버리는 이른바 낫-필(not-fill) 현상이 생기는 것을 방지해 준다.
특히 본 발명에서 제공하는 텅스텐 증착 방법은 콘택홀 경계면에 낮은 비저항의 박막을 형성해 주면서도 전체적으로 생산성이 과잉으로 떨어지지 않는 공정 방법을 제공한다.
도 1은 종래의 텅스텐 증착 방법으로 콘택홀에 텅스텐을 증착한 상태의 단면도이다.
도 2는 본 발명에 따른 금속 증착 방법을 수행할 수 있는 매엽식 챔버 장치의 개략도이다.
도 3은 본 발명에 따른 금속 증착 방법 중 텅스텐 증착 방법의 순서도이다.
도 4는 본 발명에 따른 텅스텐 증착 방법으로 콘택홀에 텅스텐을 증착한 상태의 단면도이다.
도 5와 도 6은 성장 속도의 차이를 둔 두 가지의 벌크 텅스텐층의 비저항 비교 그래프들이다.
<도면의 주요 부분에 대한 부호의 설명>
210...기판
220...층간절연막
230...콘택홀
240...핵 형성층
250...제1 벌크 텅스텐층
260...제2 벌크 텅스텐층
270...벌크 텅스텐층
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명은 더욱 협소해져가는 반도체 소자의 콘택홀 내부에 금속 매립 충실도를 높이고자 기판을 챔버에 로딩한 후 수십초의 예열단계, 핵 형성층 성장 단계를 거친 후 벌크 금속층을 두 개의 서로 상이한 공정 조건 조합을 가진 CVD 증착 스텝으로 나누어 증착하는 방법을 제공한다. 즉 종래의 텅스텐 증착 공정의 벌크 텅스텐층 증착 스텝이 원 스텝인 것에 비하여 본 발명에서는 벌크 금속층 증착 단계를 투 스텝(two step)으로 처리한다. 더욱 협소한 콘택홀 내부에 매립 특성 충실도를 높이고자 첫 번째 벌크 금속층 증착 스텝은 저 성장 속도로 처리하고 두 번째 벌크 금속층 증착 스텝은 고 성장 속도로 처리한다.
본 발명은 도 2에 도시한 매엽식 챔버나 이러한 챔버를 두 개 연결한 트윈 챔버 또는 기타 어떤 임의의 다수개의 기판을 한 번에 증착 처리할 수 있는 어떤 형태의 챔버에서도 수행될 수 있다.
도 2의 매엽식 챔버 장치(100)는 내부공간을 가지는 챔버(110)와, 상기 챔버(110)의 내부공간에 승강 가능하게 설치되며 기판(W)이 배치되는 기판 스테이지(120)와, 상기 기판 스테이지(120)에 배치된 기판(W)에 박막이 형성되도록 소스 가스, 환원 가스, 퍼지 가스를 비롯한 각종 가스를 분사하는 샤워헤드(130)를 구비한다. 챔버(110)에는 기판(W)이 출입하는 기판 이송통로(도면 미도시)와 챔버(110) 내부에 잔존하는 불필요 가스 및 파티클을 배출하기 위한 배기구(쓰로틀 밸브 연결)가 마련되어 있다. 기판 스테이지(120)는 기판(W)이 안착될 서셉터(susceptor)와 기판(W)의 온도를 조절하기 위한 히터를 구비한다.
도 3은 본 발명에 따른 금속 증착 방법 중 특히 텅스텐 증착 방법의 순서도이고, 도 4는 본 발명에 따른 텅스텐 증착 방법으로 콘택홀에 텅스텐을 증착한 상태의 단면도이다.
콘택홀(230)의 모양이 종래의 도 1에서 도 4로 변화되면서 종횡비가 더 커지고 콘택홀 크기는 더 작아지며 더군다나 콘택홀 최하부(A)가 뾰죡해지기까지 하는 상태로 변화된다. 종래의 텅스텐 증착 방법으로는 충실한 텅스텐 매립을 시킬 수가 없게 되지만 본 발명에 따르면 매립 특성이 좋다.
이후의 실시예는 텅스텐 전구체 소스 가스를 이용해 텅스텐을 증착하는 방법 위주로 설명이 되지만 금속 전구체 소스 가스의 종류를 달리 하면 텅스텐 이외의 다른 금속을 콘택플러그용으로 증착할 수 있다.
도 3과 도 4를 참조하여 본 발명에 따른 텅스텐 증착 방법을 설명하면, 먼저 임의의 챔버에 적어도 하나 이상의 기판(210)을 로딩한다(단계 s1).
기판(210)에는 하부 도전영역(미도시)이 형성되어 있으며 그 위에 LPCVD-TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boron Phosphorus Silicate Glass)막, PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막, SOG(Spin On Glass)막 등의 실리콘산화막을 적층하여 층간절연막(220)이 형성되어 있다. 콘택홀(230)은 이러한 층간절연막(220)을 식각하여 하부 도전영역을 노출시키도록 형성된다. 하부 도전영역은 트랜지스터의 소스/드레인 영역, 억세스 트랜지스터의 게이트 전극층, 또는 배선을 위한 도전층 패턴일 수 있다.
콘택홀(230) 내벽에는 TiN 또는 WN으로 이루어진 장벽금속막(barrier metal layer)(미도시)을 형성할 수 있다. 장벽금속막 성분은 하부 도전영역과 콘택홀(230)의 바닥에 형성되는 텅스텐과의 오믹(ohmic) 접합을 이루도록 하며, 텅스텐이 기판(210)으로 확산되는 것을 방지한다.
기판(210) 로딩 후, 해당 챔버에 장착된 스테이지 히터 세팅(stage heater setting)치에서 기판(210)이 도달할 수 있는 최대 온도, 예컨대 공정 온도인 300 ~ 450℃ 사이의 임의의 온도까지 기판(210) 온도가 도달하도록 충분히 기판(210)을 예열시키는 단계를 수십초 갖는다(단계 s2). 그렇지 않은 상태에서 증착 공정이 시작되면 기판 대 기판의 공정 균일도가 좋지 않다.
그 다음 W 핵 형성층(240) 증착 단계를 실시한다(단계 s3). 통상 이 단계에서는 소스 가스로 WF6가 사용되고 환원 가스로 SiH4 또는 B2H6가 쓰이며 공정 가스의 농도 조절(dilution)의 의미로 Ar을 사용한다. 통상 이 단계는 CVD에서 사이클릭 CVD나 ALD로 진화해왔다. 이 단계의 공정 압력은 대략 50torr 이하에서 선택되는데, 후속의 벌크 텅스텐층(270) 증착 단계보다 훨씬 저압에서 진행되도록 한다. 그 이유는 충분한 단차 도포성(step coverage) 능력의 확보를 위해서이다. W 핵 형성층(240) 증착 단계(s3)는 ALD로 진행함이 바람직하다. 증착하려는 콘택홀(230)의 종횡비가 클수록 콘택홀(230) 하층부까지 명확한 두께를 형성해 주기 위하여 점점 더 많은 W 핵 형성층 증착 사이클이 필요해진다. ALD로의 진행은 소스 가스의 공급 중간 중간 퍼지 가스, 예컨대 Ar에 의한 퍼지와 적어도 3회 이상의 사이클을 반복한다. 생산성에는 저해 요소로 작용하지만 초 미세화 공정에서 W 핵 형성층(240) 증착 단계에서의 충분한 시간 할애는 불가피한 요소이다.
그 다음 벌크 텅스텐층(270) 증착 단계(단계 s4, s5)를 진행한다. W 핵 형성층(240) 공정 이후 종래의 방법이 단일 스텝으로 이루어진 벌크 텅스텐층 증착 단계를 가지는 것에 비하여, 본 발명에서는 벌크 텅스텐층(270)을 두 개의 단계로 분리하여 상대적으로 낮은 성장 속도를 갖는 제1 벌크 텅스텐층(250) 증착 단계(s4)와 상대적으로 높은 성장 속도를 갖는 제2 벌크 텅스텐층(260) 증착 단계(s5)로 나누어 진행하는 것이 특징이다. 벌크 텅스텐층(270)의 성장 속도는 여러 개의 공정 인자(온도, 가스 유량, 공정 압력 등)들의 조절을 통해 제어될 수 있다.
바람직한 실시예로서, 벌크 텅스텐층(270) 증착 단계는 소스 가스로 WF6를 사용하고, 환원 가스로 H2를 사용하며 CVD 방법으로 수행하도록 한다. 본 발명의 제1 실시예는 제1 및 제2 벌크 텅스텐층(250, 260)의 성장 속도 조절을 공정 압력 조절로 수행하며 제2 실시예는 소스 가스 즉, WF6의 유량을 가지고 조절한 경우를 예로 든다.
제1 벌크 텅스텐층(250) 증착 단계(s4)에서는 콘택홀(230)이 매립되지 않는 정도 두께의 텅스텐을 저 성장 속도로 증착한다. 제2 벌크 텅스텐층(260) 증착 단계(s5)에서는 제1 벌크 텅스텐층(250) 증착 단계(s4)에 비하여 상대적으로 높은 성장 속도로 콘택홀(230)을 완전히 매립하도록 텅스텐을 증착한다.
저 성장 속도를 갖는 제1 벌크 텅스텐층(250)은 초기에 좋은 단차 도포성을 갖고 콘택홀(230) 최하부(bottom)부터 벽면 그리고 입구까지 고른 두께로 성장한다. 따라서 종횡비가 매우 크고 콘택홀 입구 직경이 작은 콘택홀에 있어서 콘택홀 최하부에는 낮은 저항을 가지면서 매끈한 모폴러지(morphology)로 장벽금속막과의 경계면에 빈틈없이 잘 적층되도록 하며 콘택홀 벽면이나 입구쪽 내벽에도 균등한 두께의 텅스텐이 증착되도록 하여 후속 제2 벌크 텅스텐층(260) 증착 단계에서 좁아진 콘택홀 입구 때문에 콘택홀의 상부 위주로 증착이 많이 되고 콘택홀 하단 밑으로는 얇게 증착되어 씸이 크게 발생하는 일이 없도록 유도한다.
저 성장 속도만으로 벌크 텅스텐층 전체를 증착하는 것은 생산성 측면에시 비효율적이다. 고 성장 속도의 제2 벌크 텅스텐층(260) 증착 단계를 너무 늦게 시작하면 제2 벌크 텅스텐층(260) 증착시 형성되는 W의 결정립 크기(grain size)가 작아진다. 매립하는 결정립 크기가 너무 작아지면 전자가 관통해야 할 결정립 계면(grain boundary)이 많아진다. 텅스텐 결정립 크기가 너무 작아지면 전자들의 산란(scattering) 빈도를 높이는 결함으로 작용한다. 따라서, 너무 작은 결정립으로 콘택플러그를 형성하면 콘택플러그를 통과하는 전자들의 산란 빈도를 높여 소자의 콘택 저항이 오히려 올라가게 된다. 따라서, 생산성과 콘택플러그의 결정립 크기 둘 다를 위해서 저 성장 속도의 제1 벌크 텅스텐층(250)의 두께는 증착하고자 하는 전체 벌크 텅스텐층(270)의 두께에서 대략 1/3 이하로 함이 바람직하다.
W 핵 형성층(240) 증착 단계(s3) 이후 벌크 텅스텐층(270) 증착 단계로 넘어가기 위해서는 통상 고속 챔버 승압 단계를 필요로 한다. W 핵 형성층(240) 증착 단계(s3)는 통상 50Torr 이하인데 여기서 구체적 실험조건으로 5Torr의 사례를 제시하며 제1 실시예로서 제1 벌크 텅스텐층(250) 증착 단계(s4)는 40Torr, 제2 벌크 텅스텐층(260) 증착 단계(s5)는 300Torr의 실시예를 제시한다. 바람직한 압력 범위는 W 핵 형성층(240) 증착 단계(s3)는 50Torr 이하, 제1 벌크 텅스텐층(250) 증착 단계(s4)는 150Torr 이하, 제2 벌크 텅스텐층(260) 증착 단계(s5)는 400Torr 이하이다. 따라서, W 핵 형성층(240) 증착 단계(s3)에서 제1 벌크 텅스텐층(250) 증착 단계(s4)로 넘어갈 때와 제1 벌크 텅스텐층(250) 증착 단계(s4)에서 제2 벌크 텅스텐층(260) 증착 단계(s5)로 넘어갈 때 고속 챔버 승압 단계를 필요로 한다.
고속 챔버 승압 단계라고 하는 것은 공정 압력을 위해 흘려주는 Ar을 충분히 큰 유량으로 흘려줌으로써 그 후속 단계의 압력에 빨리 도달하도록 만드는 단계가 된다. 따라서 고속 챔버 승압 단계는 생산성 증진을 위한 단계가 된다. 본 발명자의 실험에 의하면 고속 챔버 승압 단계에서 바람직한 Ar 유량의 범위는 그 다음 단계의 1.5배 이상을 흘려주는 것이다.
본 발명의 제1 실시예는 제1 벌크 텅스텐층(250)의 성장 속도를 제2 벌크 텅스텐층(260)의 성장 속도의 50% 이하로 만들기 위한 방법 중의 하나이다. 이렇게 함으로써 소자 콘택홀 디자인의 고난이도에 적응하여 콘택홀 경계면에 증착되는 벌크 텅스텐층의 저 저항화, 그리고 콘택홀 전체에 매립 특성이 좋은 막을 증착한 후 후속 CMP 이후에 낫-필 현상이 생기는 것을 방지할 수 있다.
제1 실시예에 있어서 제1 벌크 텅스텐층(250) 증착 단계(s4)와 제2 벌크 텅스텐층(260) 증착 단계(s5)의 공정 압력이 서로 다르므로 각 단계별로 가장 좋은 막의 균일도 및 특성(비저항, 매립 특성)을 형성하는 공정 갭(gap)(도 2와 같은 장치(100)에서 샤워헤드(130)와 기판(W) 표면까지의 거리)이 같지 않다. 따라서, W 핵 형성층(240) 증착 단계(s3)는 제1 공정 갭, 제1 벌크 텅스텐층(250) 증착 단계(s4)는 제1 공정 갭과는 다른 제2 공정 갭, 제2 벌크 텅스텐층(260) 증착 단계(s5)는 제2 공정 갭과는 다른 제3 공정 갭에서 진행될 수 있다. 본 발명자의 반복 실험결과 대략 그 간격은 20mm 이내에서 형성되어야 함을 파악하였다.
또한 제1 및 제2 벌크 금속층 증착 단계(s4, s5)에서는 기판(210)의 가장자리(bevel) 부위에 텅스텐 증착을 방지하기 위하여 가장자리에 Ar이나 H2와 같은 불활성 가스를 분사한다. 가장자리에 분사되는 불활성 가스의 유량도 두 개의 벌크 텅스텐층 증착 단계(s4, s5)에 대하여 바람직하게는 달라져야 한다. 따라서, 제1 벌크 텅스텐층(250) 증착 단계(s4)는 제1 가장자리 Ar/H2 유량, 제2 벌크 텅스텐층(260) 증착 단계(s5)는 제1 가장자리 Ar/H2 유량과는 다른 제2 가장자리 Ar/H2 유량을 가지고 진행될 수 있다.
제2 벌크 텅스텐층(260) 증착 단계 이후 퍼지 단계와 상기 가스 공급을 중단한 상태에서 펌핑만 하는 단계(s6)를 수행한 후, 기판(210)을 언로딩한다(단계 s7). 이후, 반응성 이온 식각(reactive ion etch) 등을 이용한 에치백 혹은 CMP 등의 방법으로 층간절연막(220) 윗 부분의 벌크 텅스텐층(270)을 제거하여 콘택플러그를 형성한다.
도 5와 도 6은 앞서 언급한 성장 속도의 차이를 둔 두 가지의 벌크 텅스텐층의 비저항 비교 그래프이다. 이 그래프에서는 제1 실시예로서 공정 압력으로 성장 속도를 조절한 경우인데 360℃(stage heater set)에서 증착한 경우 2800Å의 동일 두께를 놓고 보았을 때 저압을 통한 저 성장 속도를 갖는 40Torr 벌크 텅스텐층이 비저항이 더 낮음을 알 수 있다. 마찬가지로 390℃(stage heater set)에서 증착한 경우 3000Å의 동일 두께를 놓고 보았을 때 40Torr 벌크 텅스텐층의 비저항이 더 낮음을 알 수 있다.
제2 실시예로서, 소스 가스 즉, WF6의 유량을 가지고 제1 및 제2 벌크 텅스텐층(250, 260)의 성장 속도 조절을 한다. 본 발명자의 반복 실험에 의하면 60nm 이하의 디자인 룰을 보편적으로 가지는 현재의 소자 설계 수준에 적응하기 위해서는 기판 한 장을 위하여 분사하는 WF6 유량으로써 제1 벌크 텅스텐층(250) 증착 단계(s4)에서는 400sccm 이하, 제2 벌크 텅스텐층(260) 증착 단계(s5)에서는 500sccm 이하가 바람직하다. 물론 제1 벌크 텅스텐층(250) 증착 단계(s4)에서 콘택홀(230)의 종횡비가 더 난해하게 크고 콘택홀(230) 최하부(A)의 모양이 극도로 뾰족한 모양을 갖는다면 더욱 저 성장 속도를 위하여 400sccm 이하의 범주에서 단차 도포성이 훼손되지 않는 범주 내에서 줄여 주어야 한다. 제2 벌크 텅스텐층(260) 증착 단계(s5)에서는 제1 벌크 텅스텐층(250) 증착 단계(s4)로 좁아진 콘택홀 내부를 텅스텐층으로 빈틈없이 완전히 충진해야 하는 매립 특성 관련과 생산성 관련으로 제1 벌크 텅스텐층(250) 증착 단계(s4)보다는 더 큰 WF6 유량을 선택해 준다.
기판(210) 한 장을 위해 분사하는 공정 가스 중 Ar 유량은 2000~10000sccm 범위에서, H2 유량은 1000~8000sccm 범위에서, 가장자리에 흘려주는 Ar 유량은 100~1500sccm의 범위에서, 가장자리에 흘려주는 H2 유량은 100~1500 sccm의 범위에서 선택하는 것이 양산용 W 공정으로써 용이하다.
공정 압력, 소스 가스 유량을 조절하는 이상의 실시예들 이외에 다른 응용 기법으로 제1 벌크 텅스텐층(250) 증착 단계(s4)의 성장 속도를 제2 벌크 텅스텐층(260) 증착 단계(s5)보다 충분히 낮춰 주면 본 발명에서 설명하는 바와 같이 더 높은 종횡비와 난해한 콘택홀 내부 모양을 갖는 소자에 텅스텐 콘택플러그 공정을 진행함에 있어서 낫-필 현상이나 높은 콘택 저항으로 인한 공정 문제를 최소화할 수 있다. 그리고, 이러한 방법은 텅스텐 이외에 다른 콘택 플러그용 금속의 증착에도 응용될 수 있다.
이상에서 본 발명의 바람직한 실시 예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

Claims (18)

  1. 기판 상에 형성된 콘택홀 내벽에 핵 형성층을 형성하는 단계;
    상기 콘택홀이 매립되지 않는 두께의 금속을 증착하는 제1 벌크 금속층 증착 단계; 및
    상기 제1 벌크 금속층 증착 단계에 비하여 상대적으로 높은 성장 속도로 상기 콘택홀을 완전히 매립하도록 금속을 증착하는 제2 벌크 금속층 증착 단계;로 이루어진 투 스텝(two step) 벌크 금속층 증착 단계를 포함하고,
    상기 핵 형성층을 형성하는 단계에서, 소스 가스를 공급하고, 퍼지 가스를 공급하는 증착 싸이클을 3회 이상 반복하며,
    상기 제1 벌크 금속층 증착 단계의 공정 압력과, 상기 제2 벌크 금속층 증착 단계의 공정 압력은 서로 다르게 형성되며,
    상기 핵 형성층을 형성하는 단계에서 샤워헤드와 상기 기판 표면 사이에 제1 공정 갭을 형성하고, 상기 제1 벌크 금속층 증착 단계에서 제1 공정 갭과 상이한 제2 공정 갭을 형성하고, 상기 제2 벌크 금속층 증착단계에서 상기 제2 공정 갭과 상이한 제3 공정 갭을 형성하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  2. 제1항에 있어서, 상기 제1 벌크 금속층의 두께는 전체 벌크 금속층 두께의 1/3 이하인 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  3. 제1항에 있어서, 상기 제1 벌크 금속층의 성장 속도는 상기 제2 벌크 금속층의 성장 속도의 50% 이하인 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 핵 형성층을 형성하는 단계 전에 상기 콘택홀 내벽에 TiN 또는 WN으로 이루어진 장벽금속막(barrier metal layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  6. 제1항에 있어서, 상기 핵 형성층을 형성하는 단계 전에 상기 기판을 핵 형성층 공정 온도까지 예열시키는 단계를 더 포함하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  7. 제1항에 있어서, 상기 핵 형성층을 형성하는 단계는 소스 가스로 WF6를 사용하고, 환원 가스로 SiH4 또는 B2H6를 사용하며 CVD, 사이클릭(Cyclic) CVD 또는 ALD 중 어느 하나의 방법으로 수행하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  8. 제7항에 있어서, 상기 벌크 금속층 증착 단계는 소스 가스로 WF6를 사용하고, 환원 가스로 H2를 사용하며 CVD, 사이클릭(Cyclic) CVD 또는 ALD 중 어느 하나의 방법으로 수행하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  9. 제1항에 있어서, 상기 핵 형성층을 형성하는 단계는 상기 제1 및 제2 벌크 금속층 증착 단계보다 저압에서 수행하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  10. 제1항에 있어서, 상기 제1 벌크 금속층은 상기 콘택홀 내벽에 균등한 두께로 증착하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  11. 제1항에 있어서, 상기 제1 및 제2 벌크 금속층 증착 단계의 성장 속도 조절을 위하여 상기 제1 벌크 금속층 증착 단계의 공정 압력보다 상기 제2 벌크 금속층 증착 단계의 공정 압력을 크게 하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  12. 제11항에 있어서, 상기 제1 벌크 금속층 증착 단계의 공정 압력은 150Torr 이하, 제2 벌크 금속층 증착 단계의 공정 압력은 400Torr 이하에서 수행하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  13. 제9항에 있어서, 상기 핵 형성층을 형성하는 단계의 공정 압력은 50Torr 이하, 제1 벌크 금속층 증착 단계의 공정 압력은 150Torr 이하, 제2 벌크 금속층 증착 단계의 공정 압력은 400Torr 이하에서 수행하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  14. 제1항에 있어서, 상기 제1 및 제2 벌크 금속층 증착 단계의 성장 속도 조절을 위하여 상기 제1 벌크 금속층 증착 단계의 소스 가스 유량보다 상기 제2 벌크 금속층 증착 단계의 소스 가스 유량을 크게 하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  15. 제14항에 있어서, 상기 제1 벌크 금속층 증착 단계의 소스 가스 유량은 400sccm 이하, 제2 벌크 금속층 증착 단계의 소스 가스 유량은 500sccm 이하로 하는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  16. 제9항에 있어서, 상기 핵 형성층을 형성하는 단계와 상기 벌크 금속층 증착 단계 사이에 고속 챔버 승압 단계를 더 포함하며, 상기 고속 챔버 승압 단계는 상기 핵 형성층을 형성하는 단계에서 공정 압력을 위해 흘려주는 Ar 유량의 1.5배 이상으로 Ar을 흘려주는 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  17. 제11항에 있어서, 상기 제1 및 제2 벌크 금속층 증착 단계에서는 상기 기판의 가장자리 부위에 금속 증착을 방지하기 위하여 가장자리에 불활성 가스를 분사하며, 상기 가장자리에 분사되는 불활성 가스의 유량이 상기 제1 및 제2 벌크 금속층 증착 단계에서 같거나 서로 다른 것을 특징으로 하는 콘택플러그용 금속 증착 방법.
  18. 제1항에 있어서, 상기 제2 벌크 금속층 증착 단계 이후 퍼지 단계와 퍼지 가스 공급을 중단한 상태에서 펌핑만 하는 단계를 더 포함하는 것을 특징으로 하는 콘택 플러그 용 금속 증착 방법.
KR1020110067172A 2011-07-07 2011-07-07 반도체 소자의 콘택플러그용 금속 증착 방법 KR101907971B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110067172A KR101907971B1 (ko) 2011-07-07 2011-07-07 반도체 소자의 콘택플러그용 금속 증착 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110067172A KR101907971B1 (ko) 2011-07-07 2011-07-07 반도체 소자의 콘택플러그용 금속 증착 방법

Publications (2)

Publication Number Publication Date
KR20130005649A KR20130005649A (ko) 2013-01-16
KR101907971B1 true KR101907971B1 (ko) 2018-10-16

Family

ID=47836881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110067172A KR101907971B1 (ko) 2011-07-07 2011-07-07 반도체 소자의 콘택플러그용 금속 증착 방법

Country Status (1)

Country Link
KR (1) KR101907971B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102125513B1 (ko) * 2016-11-23 2020-06-23 주식회사 원익아이피에스 텅스텐 박막 증착 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010077847A2 (en) * 2008-12-31 2010-07-08 Applied Materials, Inc. Method of depositing tungsten film with reduced resistivity and improved surface morphology

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405158B2 (en) * 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
KR100687869B1 (ko) * 2004-10-15 2007-02-27 주식회사 하이닉스반도체 반도체 소자의 콘택 형성방법
KR100596794B1 (ko) * 2004-11-30 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010077847A2 (en) * 2008-12-31 2010-07-08 Applied Materials, Inc. Method of depositing tungsten film with reduced resistivity and improved surface morphology

Also Published As

Publication number Publication date
KR20130005649A (ko) 2013-01-16

Similar Documents

Publication Publication Date Title
US10269633B2 (en) Method of enabling seamless cobalt gap-fill
US9748105B2 (en) Tungsten deposition with tungsten hexafluoride (WF6) etchback
US8900999B1 (en) Low temperature high pressure high H2/WF6 ratio W process for 3D NAND application
KR101263856B1 (ko) 비저항이 감소되고 표면 형태가 개선된 텅스텐 필름을 증착하는 방법
KR100763221B1 (ko) 반도체 소자의 제조 방법
US6841203B2 (en) Method of forming titanium film by CVD
US9536782B2 (en) Tungsten film forming method, semiconductor device manufacturing method, and storage medium
JP3381774B2 (ja) ＣＶＤ−Ｔｉ膜の成膜方法
KR102017944B1 (ko) 니켈 배선의 제조 방법
US11024537B2 (en) Methods and apparatus for hybrid feature metallization
US11183424B2 (en) Barrier layer formation for conductive feature
US7259092B2 (en) Semiconductor device and method for fabricating the same
KR101907971B1 (ko) 반도체 소자의 콘택플러그용 금속 증착 방법
JP2004165533A (ja) 半導体装置の製造方法
US20040209461A1 (en) Metal line stacking structure in semiconductor device and formation method thereof
TW202307246A (zh) 形成無空隙及接縫的金屬特徵的方法
US7485577B2 (en) Method of forming metal line stacking structure in semiconductor device
JPH10261597A (ja) 半導体装置及びその製造方法
JP2002110783A (ja) 半導体基板、半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant