KR101905574B1 - 반도체 소자 접합구조 및 접합방법 - Google Patents

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Abstract

본 발명은 반도체 소자 접합구조 및 접합방법에 관한 것으로, 본 발명에 따른 반도체 소자 접합방법은 제1접합대상물의 표면에 제1금속 층 및 제2금속 층을 형성하는 제1접합대상물 표면처리단계, 제2접합대상물의 표면에 제1금속 층 및 제2금속 층을 형성하는 제2접합대상물 표면처리단계, 상기 제1접합대상물 및 상기 제2접합대상물의 제2금속 층 사이에 제1금속 포일을 배치하는 제1금속 포일배치단계 및 상기 제1접합대상물 및 상기 제2접합대상물의 접합면에 제1금속 및 제2금속의 금속간 화합물이 생성되도록 가압 및 용융시키는 본딩단계를 포함한다.

Description

반도체 소자 접합구조 및 접합방법{JOINT STRUCTURE OF SEMICONDUCTOR DEVICE AND BONDING METHOD}
본 발명은 반도체 소자 접합구조 및 접합방법에 관한 것으로, 보다 상세하게는, 반도체 소자의 접합공정에서 금속포일 층 등을 삽입함으로써 접합부 전체를 동일한 금속간화합물로 보다 빠르게 형성하여 접합부의 접합성능을 향상시킬 수 있는 반도체 소자 접합구조 및 접합방법에 관한 것이다.
최근 전자 산업이 고도로 발전함에 따라 전자제품 및 소자의 소형화 및 고신뢰성이 요구되고 있으며, 높은 집적도가 요구되는 전자제품의 회로 패턴이나 전극 형성을 위한 다양한 소자들의 접합 방법이 시도되고 있다.
접합(Bonding)은 모재를 용융시키지 않고 두 물체를 연결하는 의미로써 전자부품과 같은 소형 제품에 널리 사용되고 있으며, 기판, 패드 칩 등과 같은 반도체 소자를 면접합 하기 위한 방법으로, 솔더링 (Soldering), 브레이징 (Brazing), 신터링 (Sintering), 접착제 등을 사용한 접착 본딩 (Adhesive bonding), 천이액상접합(Transient Liquid Phase(TLP) Bonding) 등이 이용되고 있다.
특히, TLP 본딩은 삽입금속의 용융에 의하여 접합계면에 일시적인 액상이 형성된 후 접합온도에서 유지됨으로써 용융액상의 등온응고(Isothermal Solidification) 및 계면 화합물의 생성에 의하여 접합이 이루어지는 방법이다.
이러한 기존의 TLP 접합은 Sn도금이 된 Cu 또는 Sn도금이 된 Ni등을 접합대상물에 표면처리하고, 표면처리된 양측의 접합대상물을 접촉시켜 가열 및 가압하며 접합시키는 방법이 이용된다.
보다 구체적으로, 도 1 내지 도 3에 도시된 바와 같이, 접합대상물의 접합부에 구비되는 제1금속(1)의 표면에 제2 금속(3)이 도금되고, 또 다른 접합대상물의 접합부에 구비되는 제1 금속(2)의 표면에 제2 금속(3)이 도금된 상태에서, 양측의 접합대상물이 접합된다.
이때, 접합대상물의 접합과정에서 열과 압력이 가해지며, 제1 금속 및 제2 금속 간에는 반응이 일어나며, 접합대상물의 접합부에는 금속간 화합물 (Intermetallic Compound)이 형성된다.
일반적으로 이러한 공정에서 이용되는 제1 금속은 구리(Cu)가 널리 이용되고, 제2 금속은 주석(Sn)이 널리 이용되는데, 이러한 경우, 구리와 주석이 반응하며 접합대상물 간의 접합부에는 구리 및 주석의 화합물인 Cu6Sn5층(5)이 형성된다.
이러한 Cu6Sn5층(5)은 양측의 제1 금속인 구리와 다시 반응하며 Cu6Sn5층(5)의 양측에 Cu3Sn층(6,7)을 형성하여, 도 2 및 도 3과 같이 접합대상물의 접합부가 다층구조로 형성되는 것을 확인할 수 있다.
이러한 경우, 금속간화합물이 형성되는 과정이 각 금속이 접촉하는 경계로부터 발생하게 되어, 접합부가 전체적으로 동일한 금속간화합물을 형성하기 어려우며, 금속간화합물의 형성에 많은 시간이 소요되는 문제점도 있다.
또한, 접합부에 여러 개의 접합계면이 형성되며, 각 층의 금속간화합물의 특성이 서로 다르게 되어, 접합부 전체적인 접합 특성이 낮아지는 문제점이 있으며, 결과적으로 반도체 소자 접합부의 신뢰성이 낮아지는 문제점이 있다.
따라서 이와 같은 문제점들을 해결하기 위한 방법이 요구된다.
본 발명의 기술적 과제는, 배경기술에서 언급한 문제점을 해결하기 위한 것으로, 반도체 소자의 접합공정에서 금속포일 층 등을 삽입함으로써 접합부 전체를 동일한 금속간화합물로 보다 빠르게 형성하여 접합부의 접합성능을 향상시킬 수 있는 반도체 소자 접합구조 및 접합방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
기술적 과제를 해결하기 위해 안출된 본 발명에 따른 반도체 소자 접합방법은 제1접합대상물의 표면에 제1금속 층 및 제2금속 층을 형성하는 제1접합대상물 표면처리단계, 제2접합대상물의 표면에 제1금속 층 및 제2금속 층을 형성하는 제2접합대상물 표면처리단계, 상기 제1접합대상물 및 상기 제2접합대상물의 상기 제2금속 층 사이에 제1금속 포일을 배치하는 제1금속 포일배치단계 및 상기 제1접합대상물 및 상기 제2접합대상물의 접합면에 제1금속 및 제2금속의 금속간 화합물이 생성되도록 가압 및 용융시키는 본딩단계를 포함할 수 있다.
여기서, 본 발명에 따른 반도체 소자 접합방법은 상기 제1금속 포일의 적어도 일면에 제2금속 막을 형성하는 제1금속 포일 표면처리단계를 더 포함할 수 있다.
또한, 제1금속은 Cu이고, 제2금속은 Sn일 수 있다.
그리고, 제1금속은 Ni이고, 제2금속은 Sn일 수 있다.
한편, 제1금속은 제2금속보다 상대적으로 높은 융점을 가질 수 있다.
이때, 제1금속은 Ag, Au이고, 제2금속은 In일 수 있다.
또한, 상기 제1접합대상물 표면처리단계 및 상기 제2접합대상물 표면처리단계 중 적어도 하나의 단계에서 상기 제2금속 층은 전기도금으로 형성될 수 있다.
한편, 본 발명에 따른 반도체 소자 접합구조는 표면에 제1금속 층 및 제2금속 층이 순차적으로 형성된 제1접합대상물, 표면에 제1금속 층 및 제2금속 층이 순차적으로 형성된 제2접합대상물 및 상기 제1접합대상물 및 상기 제2접합대상물 사이에 배치되는 제1금속 포일을 포함할 수 있다.
여기서, 상기 제1금속 포일은 적어도 일면에 제2금속 막이 형성될 수 있다.
또한, 제1금속은 Cu이고, 제2금속은 Sn일 수 있다.
그리고, 제1금속은 Ni이고, 제2금속은 Sn일 수 있다.
한편, 제1금속은 제2금속보다 상대적으로 높은 융점을 가질 수 있다.
이때, 제1금속은 Ag, Au이고, 제2금속은 In일 수 있다.
본 발명에 따른 반도체 소자 접합구조 및 접합방법에 의하면 다음과 같은 효과를 얻을 수 있다.
첫째, 반도체 소자의 접합공정에서 금속포일 층 등을 삽입함으로써 접합부 전체를 동일한 금속간화합물로 보다 빠르게 형성하여 접합공정에 소요되는 시간을 단축시킬 수 있다.
둘째, 접합부 전체를 동일한 금속간화합물로 형성하여, 높은 융점, 높은 열전도도, 높은 전기전도도, 높은 접합부 강도 등 접합부의 접합성능 및 신뢰성을 향상시킬 수 있다.
이러한 본 발명에 의한 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 종래의 반도체 소자 접합과정 및 접합구조를 나타내는 도면이다.
도 3은 종래의 반도체 소자 접합부를 나타내는 사진이다.
도 4는 본 발명에 따른 반도체 소자 접합방법의 일 실시예를 나타내는 도면이다.
도 5 및 도 6은 본 발명에 따른 반도체 소자 접합구조를 나타내는 도면이다.
도 7은 본 발명에 따른 반도체 소자 접합구조가 접합되는 상태를 나타내는 도면이다.
도 8 및 도 9는 본 발명에 따른 반도체 소자 접합방법을 통하여 반도체 소자가 접합된 상태를 나타내는 도면 및 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다. 다만, 본 발명을 설명함에 있어서, 이미 공지된 기능 혹은 구성에 대한 설명은, 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.
아울러, 본 발명을 설명하는데 있어서, 전방/후방 또는 상측/하측과 같이 방향을 지시하는 용어들은 당업자가 본 발명을 명확하게 이해할 수 있도록 기재된 것들로서, 상대적인 방향을 지시하는 것이므로, 이로 인해 권리범위가 제한되지는 않는다고 할 것이다.
먼저, 도 4 내지 도 9를 참조하여, 본 발명에 따른 반도체 소자 접합방법 및 접합구조에 관하여 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 소자 접합방법의 일 실시예를 나타내는 도면이다.
또한, 도 5 및 도 6은 본 발명에 따른 반도체 소자 접합구조를 나타내는 도면이고, 도 7은 본 발명에 따른 반도체 소자 접합구조가 접합되는 상태를 나타내는 도면이다.
그리고, 도 8 및 도 9는 본 발명에 따른 반도체 소자 접합방법을 통하여 반도체 소자가 접합된 상태를 나타내는 도면 및 사진이다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 소자 접합방법은 제1접합대상물 표면처리단계(S10), 제2접합대상물 표면처리단계(S20), 제1금속 포일배치단계(S30) 및 본딩단계(S40)를 포함할 수 있다.
제1접합대상물 표면처리단계(S10)는 제1접합대상물(10)의 표면에 제1금속 층(11) 및 제2금속 층(12)을 형성하는 단계일 수 있다.
보다 구체적으로, 도 5에 도시된 바와 같이, 제1접합대상물(10)의 접합부 표면에는 제1금속 층(11)이 구비되고, 제1금속 층(11)의 표면에는 제2금속 층(12)이 도금되며 순차적으로 형성될 수 있다.
제1접합대상물(10)은 전기적으로 접합되는 반도체 소자 또는 PCB 기판 및 세라믹 기판 등이 적용될 수 있으며, 전기적 접합을 위한 접합부의 표면에 전술한 제1금속 층(11) 및 제2금속 층(12)이 형성될 수 있다.
제1 금속 층(11)은 제1접합대상물(10) 접합부의 전기적 및 열 특성을 향상시키기 위하여 구리(Cu)를 포함하는 금속으로 형성되는 것이 유리할 수 있다.
이러한 제1금속 층(11)은 제1접합대상물(10) 접합부의 형태와 대응되는 형태로 형성될 수 있으며, 제1금속을 제1접합대상물(10)의 접합부에 접합하거나, 화학적으로 제1접합대상물(10)의 접합부에서 제1금속 층(11)이 자라도록 형성하는 등 다양한 방법으로 형성될 수 있다.
또한, 제2금속 층(12)은 전술한 제1금속 층(11)의 표면에 제2금속이 도금되어 형성되며, 제1금속 층(11)이 후술하는 제2접합대상물(20)의 제1금속 층(21)과 보다 용이하게 접합될 수 있도록 주석(Sn)을 포함하는 금속으로 형성되는 것이 유리할 수 있다.
이러한 제2금속 층(12) 역시, 제1금속 층(11)의 형태와 대응되는 형태로 형성되어, 제1금속 층(11)의 표면에 구비되며, 제2금속 프리폼을 접합하거나, 화학적으로 제1금속 층(11)의 표면을 도금하거나, 제2금속 페이스트를 배치하는 등 다양한 방법으로 형성될 수 있다.
본 실시예에서는 제2금속 층(12)이 전기도금을 통하여 제1금속 층(11)의 표면에 도금되며 형성되는 것이 유리할 수 있다.
본 실시예에서는 제1금속이 구리(Cu)를 포함하고, 제2금속이 주석(Sn)을 포함하는 구성이 일 실시예로 개시되어 있으나, 이러한 구성은 본 실시예에 제한되지 않으며, 그 소재는 다양하게 적용될 수 있다.
특히, 제1금속이 니켈(Ni)을 포함하여 형성되고, 제2금속은 주석(Sn)을 포함하여 형성되는 구성도 반도체 소자 접합부의 전기적 또는 열 특성을 향상시키는 효과를 얻을 수 있다.
그리고, 제1금속은 제2금속보다 상대적으로 높은 융점을 가질 수 있다.
이때, 제1금속은 Ag, Au이고, 제2금속은 In일 수 있다.
즉, 제1금속은 Ag, Au 등의 고융점 금속일 수 있고, 제2금속은 In등의 저융점 금속일 수 있다.
전술한 구성은 제1접합대상물(10)이 전기적으로 접합되는 접합부의 전기적 특성 및 열에 대한 특성을 향상시키는 효과를 얻을 수 있으며, 이에 대한 보다 상세한 설명은 후술하기로 한다.
한편, 제2접합대상물 표면처리단계(S20)는 제2접합대상물(20)의 표면에 제1금속 층(21) 및 제2금속 층(22)을 형성하는 단계일 수 있다.
이러한 과정은 전술한 제1접합대상물 표면처리단계(S10)와 기본적으로 동일한 구성이므로, 상세한 설명은 생략하기로 한다.
다만, 본 과정에서 제2접합대상물(20)은 전술한 제1접합대상물(10)과 전기적으로 접합되는 또 다른 반도체 소자 또는 PCB 기판 및 세라믹 기판 등이 적용될 수 있다.
즉, 제1접합대상물(10)과 전기적으로 접합되는 제2접합대상물(20)의 접합부 표면에 제1금속 층(21)이 구비되고, 제1금속 층(21)의 표면에는 제2금속 층(22)이 도금되며 순차적으로 형성될 수 있다.
이때, 제2접합대상물(20)의 제1금속 및 제2금속 역시 전술한 제1접합대상물(10)과 동일하게 구리(Cu) 및 주석(Sn)을 포함하는 소재로 형성되는 것이 유리할 수 있다.
본 실시예에서는 제1금속이 구리(Cu)를 포함하고, 제2금속이 주석(Sn)을 포함하는 구성이 일 실시예로 개시되어 있으나, 이러한 구성은 본 실시예에 제한되지 않으며, 그 소재는 다양하게 적용될 수 있다.
특히, 제1금속이 니켈(Ni)을 포함하여 형성되고, 제2금속은 주석(Sn)을 포함하여 형성되는 구성도 반도체 소자 접합부의 전기적 또는 열 특성을 향상시키는 효과를 얻을 수 있다.
그리고, 제1금속은 제2금속보다 상대적으로 높은 융점을 가질 수 있다.
이때, 제1금속은 Ag, Au이고, 제2금속은 In일 수 있다.
즉, 제1금속은 Ag, Au 등의 고융점 금속일 수 있고, 제2금속은 In등의 저융점 금속일 수 있다.
전술한 구성은 제1접합대상물(10)이 전기적으로 접합되는 접합부의 전기적 특성 및 열에 대한 특성을 향상시키는 효과를 얻을 수 있으며, 이에 대한 보다 상세한 설명은 후술하기로 한다.
한편, 제1금속 포일배치단계(S30)는 전술한 제1접합대상물(10) 및 제2접합대상물(20)의 사이에 제1금속 포일(30)을 배치하는 단계일 수 있다.
보다 구체적으로, 전술한 제1접합대상물 표면처리단계(S10)에서 형성된 제2금속 층(12) 및 제2접합대상물 표면처리단계(S20)에서 형성된 제2금속 층(22)의 사이에 제1금속 포일(30)이 배치될 수 있다.
제1금속 포일(30)은 제1금속을 포함하는 플레이트 형태의 금속박막으로 구성될 수 있으며, 전술한 제1접합대상물(10) 및 제2접합대상물(20)의 접합부의 형태와 대응되는 형태로 형성되는 것이 유리할 수 있다.
본 실시예에서 제1금속 포일(30)은 전술한 제1접합대상물(10)의 제1금속 층(11) 및 제2접합대상물(20)의 제1금속 층(21)과 동일하게 구리(Cu)를 포함하는 소재로 형성되어, 제1접합대상물(10)의 제2금속 층(12) 및 제2접합대상물(20)의 제2금속 층(22)과 접촉하여 접합되며 반응될 수 있다.
이러한 구성은 본 실시예에 제한되지 않으며, 전술한 제1금속이 니켈(Ni)을 포함하는 구성으로 적용되는 경우에는 제1금속 포일(30) 역시 니켈(Ni)을 포함하여 구성되는 등 다양한 구성이 적용될 수 있다.
전술한 제1금속 포일(30) 및 제1금속 포일배치단계(S30)는 본 발명에 따른 반도체 소자 접합과정에서 형성되는 접합구조의 접합부가 전체적으로 균일한 금속간화합물을 형성하기 위한 구성으로, 반도체 소자 접합부의 특성을 향상시키는 효과를 얻을 수 있다.
이에 대한 보다 상세한 설명은 후술하기로 한다.
한편, 본 발명에 따른 반도체 소자 접합방법은 제1금속 포일 표면처리단계를 더 포함할 수 있다.
제1금속 포일 표면처리단계는 도 7에 도시된 바와 같이, 전술한 제1금속 포일(30)의 적어도 일면의 표면에 제2금속 막(31, 32)을 형성하는 단계일 수 있다.
보다 구체적으로, 본 실시예에서 제2금속 막(31, 32)은 제1금속 포일(30)의 양면에 제2금속이 도금되어 형성되며, 이러한 과정은 전술한 제2금속 층과 같이 전기도금 과정을 통하여 도금될 수 있다.
이러한 제2금속 막(31, 32)의 구성은 제1금속 포일(30)이 전술한 제1접합대상물(10)의 제2금속 층(12) 및 제2접합대상물(20)의 제2금속 층(22)과 반응하는 과정에서 보다 용이하게 반응하도록 유도하는 효과를 얻을 수 있다.
또한, 제2금속 막(31, 32)은 전술한 제1접합대상물(10)의 제2금속 층(12) 및 제2접합대상물(20)의 제2금속 층(22)과 동일하게 주석(Sn)을 포함하는 금속으로 형성되는 것이 유리할 수 있으며, 이러한 구성은 제한되지 않고 반도체 소자의 접합부 특성 향상을 위하여 다양한 소재가 적용될 수 있다.
한편, 본딩단계(S40)는 전술한 제1접합대상물(10), 제2접합대상물(20) 및 제1금속 포일(30)을 접합하는 단계일 수 있다.
보다 구체적으로 도 7에 도시된 바와 같이, 접합면에 제1금속 층(11) 및 제2금속 층(12)이 형성된 제1접합대상물(10)과, 접합면에 제1금속 층(21) 및 제2금속 층(22)이 형성된 제2접합대상물(20)이 구비되고, 제1접합대상물(10) 및 제2접합대상물(20)의 사이에 양면에 제2금속 막(31, 32)이 형성된 제1금속 포일(30)이 구비되어 서로 적층될 수 있다.
이때, 적층된 접합부에 대하여, 열과 압력을 가하는 처리를 하여 접합부가 용융되고 반응하며 도 8 및 도 9에 도시된 바와 같이, 접합부에 금속간화합물(50)이 형성될 수 있다.
이러한 금속간화합물(50)은 기존의 반도체 소자 접합부에서 나타나는 다층구조의 금속간화합물과 다르게, 전체적으로 균일한 금속간화합물(50)의 구조로 형성될 수 있다.
본 실시예에서 제1금속은 구리(Cu)를 포함하고, 제2금속은 주석(Sn)을 포함하므로, 금속간화합물(50)은 구리 및 주석의 금속화합물인 Cu3Sn으로 형성될 수 있다.
본 발명에 따른 반도체 소자 접합구조는 종래의 기술에 비하여 구리 및 주석이 접촉하는 경계가 전체 접합부에 걸쳐 복수개 형성되므로, 기존의 Cu6Sn5가 형성되는 과정을 거치지 않고, 바로 Cu3Sn이 형성될 수 있다.
Cu3Sn은 Cu6Sn5에 비하여 상대적으로 용융점이 높고, 열전도율이 높으며, 접합강도가 우수한 효과를 가지고 있으며, 이러한 내용은 실험으로 확인된 아래와 같은 데이터를 통해 확인할 수 있다.
특성 Cu6Sn5 Cu3Sn
용융점 (℃) 415 670
열전도도 (W/mK) 34.1 70.4
접합강도 (MPa) 15 60
보다 구체적으로, Cu3Sn은 Cu6Sn5에 비하여, 상대적으로 녹는점 온도의 수치가 60% 향상되고, 열전도도는 2배 가량 향상되며, 접합강도는 4배 우수한 것을 확인할 수 있다.
따라서, 반도체 소자의 접합부에 전체적으로 Cu3Sn으로 형성되는 금속간화합물(50)이 형성되면, 전체적인 반도체 소자 접합부의 전기적 및 열 특성이 크게 향상되는 효과를 얻을 수 있다.
본 발명에 따른 반도체 소자 접합방법 및 접합구조는 제1접합대상물(10) 및 제2접합대상물(20)의 접합부위 사이에 제1금속 포일(30)을 구비하여 접합함으로써, 반도체 소자의 접합부에 보다 많은 구리(Cu)를 공급하여 Cu3Sn의 형성을 촉진시킬 수 있다.
또한, 접합부의 제1금속 및 제2금속의 접촉경계가 상대적으로 더 많이 형성되므로, 전체적인 금속간화합물(50)의 형성에 소요되는 시간을 절약할 수 있는 효과도 얻을 수 있다.
즉, 반도체 소자의 접합공정에 소요되는 시간 및 비용을 절감함과 동시에, 반도체 소자 접합부의 접합성능 및 신뢰성을 향상시키는 효과를 얻을 수 있다.
이상 설명한 바와 같이 본 발명의 특정한 실시예가 설명되고 도시되었지만, 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명한 일이다. 따라서, 그러한 수정예 또는 변형예들은 본 발명의 기술적 사상이나 관점으로부터 개별적으로 이해되어서는 안되며, 변형된 실시예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이다.
10 : 제1접합대상물
11 : 제1금속 층
12 : 제2금속 층
20 : 제2접합대상물
21 : 제1금속 층
22 : 제2금속 층
30 : 제1금속 포일
31, 32 : 제2금속 막
50 : 금속간화합물

Claims (13)

  1. 제1접합대상물의 표면에 제1금속 층 및 제2금속 층을 형성하는 제1접합대상물 표면처리단계;
    제2접합대상물의 표면에 제1금속 층 및 제2금속 층을 형성하는 제2접합대상물 표면처리단계;
    상기 제1접합대상물 및 상기 제2접합대상물의 제2금속 층 사이에 제2금속 막이 형성된 제1금속 포일을 배치하는 제1금속 포일배치단계; 및
    상기 제1접합대상물의 상기 제1금속 층과 상기 제2금속 층의 접합면, 상기 제2접합대상물의 상기 제1금속 층과 상기 제2금속 층의 접합면 및 상기 제1금속 포일과 상기 제2금속막의 접합면에 제1금속 및 제2금속의 금속간 화합물이 생성되도록 가압 및 용융시키는 본딩단계;
    를 포함하고,
    상기 제1금속은 Cu이고, 상기 제2금속은 Sn인 반도체 소자 접합방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제1접합대상물 표면처리단계 및 상기 제2접합대상물 표면처리단계 중 적어도 하나의 단계에서 상기 제2금속 층은 전기도금으로 형성되는 반도체 소자 접합방법.
  8. 표면에 제1금속 층 및 제2금속 층이 순차적으로 형성된 제1접합대상물;
    표면에 제1금속 층 및 제2금속 층이 순차적으로 형성된 제2접합대상물; 및
    상기 제1접합대상물 및 상기 제2접합대상물의 제2금속 층 사이에 배치되고, 적어도 일면에 제2금속 막이 형성되는 제1금속 포일;
    을 포함하고,
    상기 제1금속은 Cu이고, 제2금속은 Sn인 반도체 소자 접합구조.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
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