KR101903613B1 - 최적 전류 제어 cmos 캐스코드 증폭기 - Google Patents

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Abstract

CMOS 캐스코드 증폭기는 복수의 브랜치를 병렬로 포함하는 캐스코드 회로를 포함하고, 각각의 브랜치는 캐스코드 쌍을 형성하는 직렬 연결된 제 1 트랜지스터 및 제 2 스위칭가능 트랜지스터를 포함하며, 캐스코드 회로는 입력 신호를 증폭하도록 구성된다. CMOS 캐스코드 증폭기는 캐스코드 회로 내의 복수의 브랜치의 각 브랜치 내의 제 1 트랜지스터에 바이어스 신호를 제공함으로써 캐스코드 회로를 바이어싱하도록 구성된 바이어스 회로를 더 포함한다. 또한, CMOS 캐스코드 증폭기는 하나 이상의 활성화된 브랜치 내의 제 2 스위칭가능 트랜지스터를 온으로 스위칭하는 스위칭 제어 신호를 제공함으로써 복수의 브랜치를 선택적으로 활성화시키는 것에 기초하여 캐스코드 회로 내의 대기 전류를 제어하도록 구성된 스위칭 제어 회로를 포함한다.

Description

최적 전류 제어 CMOS 캐스코드 증폭기{OPTIMUM CURRENT CONTROL CMOS CASCODE AMPLIFIER}
본 발명은 CMOS 캐스코드 증폭기에 관한 것으로, 특히 CMOS 캐스코드 증폭기에서 대기 전류(quiescent current)를 조정하는 아키텍처 및 방법에 관한 것이다.
캐스코드 증폭기는 트랜스컨덕턴스 증폭기와 후속하는 고 입력-출력 분리, 고 입력 임피던스, 고 출력 임피던스, 고 이득 등을 갖는 전류 버퍼로 구성된 2단 증폭기이다. CMOS 캐스코드 증폭기는 통상적으로 RF 프론트 엔드 디바이스, 예를 들어, CMOS RF 저 잡음 증폭기(LNA)의 일부분으로서 사용된다.
회로, 장치 및/또는 방법의 몇몇 예는 이하에서 단지 예시로서 기술될 것이다. 이와 관련하여, 첨부 도면을 참조할 것이다.
도 1은 본 발명의 일 실시예에 따른 CMOS 캐스코드 증폭기(100)의 간략화된 블록도이고,
도 2는 본 발명의 일 실시예에 따른 CMOS 캐스코드 증폭기(200)의 예시적인 구현예를 도시하고,
도 3은 본 발명의 일 실시예에 따른 제 1 트랜지스터(322) 및 제 2 스위칭가능한 트랜지스터(320)를 포함하는 CMOS 캐스코드 증폭기(300)의 예시적인 구현예를 도시하고,
도 4는 본 발명의 일 실시예에 따른 트랜지스터 스위치(400)의 예시적인 구현예를 도시하고,
도 5는 본 발명의 일 실시예에 따른 복수의 캐스코드 쌍을 포함하는 CMOS 캐스코드 증폭기(500)의 예시적인 구현예를 도시하고,
도 6은 본 발명의 일 실시예에 따른 복수의 주파수 대역에 대해 최적화된 CMOS 캐스코드 증폭기(600)의 예시적인 구현예를 도시하고,
도 7은 본 발명의 다른 실시예에 따른 복수의 주파수 대역에 대해 최적화된 CMOS 캐스코드 증폭기(700)의 예시적인 구현예를 도시하고,
도 8은 본 발명의 다른 실시예에 따른 복수의 주파수 대역에 대해 최적화된 CMOS 캐스코드 증폭기(800)의 예시적인 구현예를 도시하고,
도 9는 본 발명의 일 실시예에 따른 CMOS 캐스코드 증폭기에서 최적의 대기 전류 제어를 구현하는 방법(900)의 플로우차트이다.
캐스코드 증폭기는, 그 입력 단자에 어떤 입력 신호도 인가되지 않을 때 캐스코드 증폭기 내에 존재하는 스탠딩 전류(standing current)인, 관련 대기 전류를 갖는다. 대기 전류는 캐스코드 증폭기의 출력 전력, 이득, 최적의 출력 임피던스 매칭에 직접적인 영향을 미친다. 몇몇 예에서, 캐스코드 증폭기의 대기 전류는 이득, 전력 소비 등을 조정하기 위해 조정된다. 대기 전류는, 예를 들어, 전류 미러 바이어싱 회로를 이용함으로써 레퍼런스 전류에 의해 조정될 수 있다. 전류 미러 바이어싱 회로는 조정 가능한 레퍼런스 전류에 기초하여 대기 전류를 조정하게 한다. 그러나, 대기 전류는 트랜지스터의 크기에 직접 관련되고, 주어진 트랜지스터 크기에 대해 대기 전류의 최적의 범위가 존재한다. 대기 전류의 최적의 범위 밖에서 캐스코드 증폭기를 동작시키면 바람직하지 않은 출력을 초래할 수 있다. 예를 들어, 주어진 트랜지스터 크기에 대해 너무 낮은 대기 전류는 강한 비선형성, 잡음 증가 및 고온 의존성을 야기할 수 있다. 따라서, 대기 전류는 통상적으로 주어진 트랜지스터 크기에 대해 최적의 범위 내에서만 조정되는데, 이는 캐스코드 증폭기에서 이득, 전력 소비 등을 조정하기 위해 대기 전류를 조정하는 가능성을 크게 제한한다.
본 발명의 일 실시예에서, CMOS 캐스코드 증폭기는 복수의 브랜치를 병렬로 포함하는 캐스코드 회로를 포함하고, 각각의 브랜치는 직렬로 접속되어 캐스코드 쌍을 형성하는 제 1 트랜지스터 및 제 2 스위칭가능한 트랜지스터를 포함하고, 캐스코드 회로는 입력 신호를 증폭하도록 구성된다. 캐스코드 증폭기는 캐스코드 회로 내의 복수의 브랜치의 각각에서 제 2 트랜지스터에 바이어스 전압을 제공함으로써 캐스코드 회로를 바이어싱하도록 구성되는 바이어스 회로를 더 포함한다. 또한, 캐스코드 증폭기는 하나 이상의 활성화된 브랜치에서 제 1 스위칭가능한 트랜지스터를 스위칭 온하는 스위칭 제어 신호를 제공함으로써 복수의 브랜치를 선택적으로 활성화하는 것에 기초하여 캐스코드 회로 내의 대기 전류를 제어하도록 구성되는 스위칭 제어 회로를 포함한다.
본 발명의 일 실시예에서, 캐스코드 디바이스는 입력 신호를 증폭하도록 구성되는 직렬로 접속된 제 1 스위칭가능한 회로 및 제 2 회로를 포함하는 캐스코드 회로를 포함한다. 캐스코드 디바이스는 캐스코드 구성에 바이어스 전압을 제공하도록 구성되는 바이어스 회로, 및 캐스코드 회로를 선택적으로 활성화하는 스위칭 제어 신호를 제공하도록 구성되는 스위칭 제어 회로를 더 포함한다.
본 발명의 다른 실시예에서, CMOS 캐스코드 증폭기에서의 전류 제어를 위한 방법은 복수의 브랜치를 병렬로 포함하는 캐스코드 회로를 제공하는 단계를 포함하고, 각각의 브랜치는 캐스코드 쌍을 형성하는 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 이 방법은 바이어스 회로를 이용하여, 캐스코드 회로 내의 복수의 브랜치의 각각에서 제 2 트랜지스터에 바이어스 전압을 제공함으로써 캐스코드 회로를 바이어싱하는 단계, 및 스위칭 제어 회로를 이용함으로써 하나 이상의 활성화된 브랜치에서 제 1 트랜지스터를 스위칭 온함으로써 복수의 브랜치를 선택적으로 활성화하는 것에 기초하여 캐스코드 회로 내의 대기 전류를 제어하는 단계를 포함한다.
본 발명은 첨부 도면을 참조하여 기술될 것이며, 첨부 도면에서 동일한 참조 부호는 전체에 걸쳐 동일한 요소를 지칭하도록 사용되고, 예시된 구조 및 디바이스는 반드시 축적대로 도시되어 있는 것은 아니다. 본 명세서에서 사용되는 바와 같이, "회로", "컴포넌트", "시스템", "유닛", "요소" 등의 용어는 컴퓨터 관련 엔티티, 하드웨어, 소프트웨어(예를 들어, 실행 시의), 및/또는 펌웨어를 지칭하기 위한 것이다. 예를 들어, 회로 또는 유사한 용어는 프로세서, 프로세서 상에서 실행되는 프로세스, 콘트롤러, 오브젝트, 실행가능한 프로그램, 저장 디바이스, 및/또는 프로세싱 디바이스를 갖는 컴퓨터일 수 있다. 요소 세트 또는 다른 유닛 세트가 본 명세서에서 기술될 수 있고, 여기서 "세트"란 용어는 "하나 이상"으로서 해석될 수 있다.
다른 예로서, 회로 또는 유사한 용어는 전기 또는 전자 회로에 의해 동작되는 기계적인 부분에 의해 제공된 특정의 기능을 갖는 장치일 수 있고, 여기서 전기 또는 전자 회로는 하나 이상의 프로세서에 의해 실행되는 소프트웨어 애플리케이션 혹은 펌웨어 애플리케이션에 의해 동작될 수 있다. 하나 이상의 프로세서는 장치의 내부 또는 외부에 있을 수 있고 소프트웨어 또는 펌웨어 애플리케이션의 적어도 일부를 실행할 수 있다. 또 다른 예로서, 유닛은 기계적인 부분 없이 전자 컴포넌트를 통해 특정의 기능을 제공하는 장치일 수 있고, 전자 컴포넌트는 적어도 부분적으로 전자 컴포넌트의 기능을 부여하는 소프트웨어 및/또는 펌웨어를 실행하도록 내부에 하나 이상의 프로세서를 포함할 수 있다.
요소가 다른 요소에 "접속"되거나 "연결"된다고 할 때, 다른 요소에 직접 접속되거나 연결될 수 있거나 혹은 매개하는 요소가 존재할 수 있음이 이해될 것이다. 이와 달리, 요소가 다른 요소에 "직접 접속"되거나 "직접 연결"된다고 할 때, 매개하는 요소는 존재하지 않는다. 요소들 간의 관계를 기술하는데 사용되는 다른 용어는 유사한 방식으로 해석되어야 한다(예를 들어, "사이에"와 "사이에 적접", "인접하는"과 "바로 인접하는" 등).
예시적인 용어의 사용은 구체적인 방식으로 개념을 제공하기 위한 것이다. 본 명세서에서 사용되는 용어는 단지 특정의 예를 기술하기 위한 것이고 예를 제한하기 위한 것은 아니다. 본 명세서에서 사용되는 바와 같이, 부정관사 및 정관사의 단수 형태는 문맥에서 달리 명확하게 표시하지 않는 한 복수의 형태도 역시 포함하는 것으로 의도된다. 본 명세서에서 사용될 때 "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"의 용어는 기술된 특징, 정수, 스텝, 동작, 요소 및/또는 컴포넌트의 존재를 특정하지만, 하나 이상의 특징, 정수, 스텝, 동작, 요소, 컴포넌트 및/또는 그 그룹의 존재 혹은 추가를 배제하지 않는다.
후술하는 설명에서, 복수의 세부사항은 본 발명의 실시예의 더 완전한 설명을 제공하도록 개시되어 있다. 그러나, 당 분야에서 통상의 지식을 가진 자에게는 본 발명의 실시예가 이들 특정의 세부 사항 없이 실시될 수 있음이 이해될 것이다. 다른 예에서, 잘 알려진 구조 및 디바이스는 본 발명의 실시예를 모호하게 하는 것을 방지하기 위해 상세하게 도시되는 것이 아니라 블록도 형태로 도시되어 있다. 또한, 이하 기술된 각종 실시예의 특징은 달리 구체적으로 언급하지 않는 한 서로 결합될 수 있다.
앞에서 나타낸 바와 같이, 대기 전류는 캐스코드 증폭기의 출력 전력, 이득, 최적의 출력 임피던스에 영향을 미친다. 대기 전류는 캐스코드 증폭기에서 이득, 소비 전력 등을 조정하기 위해 조정될 수 있다. 예를 들어, 무선 통신 디바이스에서, 모바일 셀폰이 계속해서 이동하고 기지국으로부터 그 거리를 변경할 때, 기지국과의 통신을 유지하는 전력은 기지국과 셀폰 사이에서 거리가 증가함에 따라 증가할 필요가 있다. 한편, 셀폰이 기지국에 더 근접할 때, 출력 전력은 더 짧은 범위의 통신에 대해 감소될 수 있다. 캐스코드 증폭기의 대기 전류는 통상적으로 조정 가능한 레퍼런스 전류를 갖는 전류 미러 바이어스 회로를 이용함으로써 조정된다. 캐스코드 증폭기의 트랜지스터가 특정의 폭 대 길이(width-to-length : W/L) 크기에 대해 설계되므로, 대기 전류는 해당 특정의 W/L 크기에 대해 최적이 아닌 값으로 조정될 수 있어, 잠재적으로는 강한 비선형성, 잡음 증가, 고온 의존성 및 심지어 트랜지스터에 대한 손상을 야기할 수 있다. 본 발명에서, CMOS 캐스코드 증폭기에서 대기 전류의 최적의 제어를 위한 아키텍처가 제안되어 있다. 특히, 대기 전류 제어는 전류 미러 바이어싱 회로에서 레퍼런스 전류를 조정하는 대신에, 캐스코드 증폭기에서 스위칭 기능을 통합함으로써 달성된다.
후술하는 설명에서, CMOS 캐스코드 증폭기에서 대기 전류 제어에 대해 보다 상세하게 기술되고 설명될 것이다. 특히, 일 실시예에서 스위칭가능한 트랜지스터를 포함하는 캐스코드 증폭기가 기술된다.
도 1은 본 발명의 일 실시예에 따른 CMOS 캐스코드 증폭기(100)의 간략화된 블록도이다. 몇몇 실시예에서, CMOS 캐스코드 증폭기(100), 예를 들어, CMOS RF 저 잡음 증폭기(LNA)는 무선 통신 디바이스의 RF 프론트 엔드의 일부분일 수 있다. 몇몇 실시예에서, CMOS 캐스코드 증폭기(100)는 CMOS 캐스코드 증폭기(100)의 입력 포트(113)에서 입력 신호(112)를 수신하고 출력 신호(118)를 제공하도록 구성되는데, 이는 통상적으로 CMOS 캐스코드 증폭기(100)의 출력 포트(117)에서 입력 신호(112)의 증폭된 버전이다. 일 실시예에서, CMOS 캐스코드 증폭기(100)는 입력 매칭 회로(102), 캐스코드 회로(104) 및 출력 회로(106)를 포함한다. 또한, CMOS 캐스코드 증폭기(100)는 캐스코드 회로(104)에 접속된 바이어스 회로(108), 스위칭 제어 회로(110) 및 인덕터(도시하지 않음)를 포함한다. 입력 매칭 회로(102)는 입력 신호(112)를 수신하고 매칭된 입력 신호(114)를 생성하도록 구성된다. 몇몇 실시예에서, 입력 매칭 회로(102)는 입력 임피던스 매칭을 제공하도록 구성된다.
캐스코드 회로(104)는 매칭된 입력 신호(114)를 수신하고 증폭된 입력 신호(116)를 생성하도록 구성된다. 몇몇 실시예에서, 캐스코드 회로(104)는 트랜스컨덕턴스 증폭기와 이에 후속하는 버퍼 증폭기를 포함하여, 캐스코드 쌍을 형성하는 2단 회로인 캐스코드 증폭기를 포함한다. 몇몇 실시예에서, 캐스코드 회로(104)의 입력 스테이지는 FET 공통 소스 증폭기이고, 입력 전압, 예를 들어, 매칭된 입력 신호(114)가 그 게이트에 인가된다. 출력 스테이지는 입력 스테이지에 의해 구동되는 FET 공통 게이트 증폭기이다. 몇몇 실시예에서, 캐스코드 회로(104)의 입력 스테이지 및 출력 스테이지 각각은 서로 직렬로 연결되어 캐스코드 쌍을 형성하는 단일 트랜지스터를 포함한다. 몇몇 실시예에서, 스위칭 기능이 캐스코드 회로(104)의 출력 스테이지 내에 포함되는데, 즉, 스위칭 기능이 FET 공통 게이트 증폭기 내에서 인에이블되어 제어 신호에 기초하여 스위칭 가능하게 한다. 또한, 몇몇 실시예에서, FET 공통 소스 증폭기 및 FET 공통 게이트 증폭기를 포함하는 캐스코드 쌍의 총 트랜지스터 크기가 부분들로 분할되어, 보다 작은 트랜지스터 폭을 갖는 복수의 캐스코드 쌍을 형성한다. 몇몇 실시예에서, 캐스코드 쌍 내의 각각의 트랜지스터는 단일 트랜지스터를 포함하지만, 다른 실시예에서, 캐스코드 쌍 내의 각각의 트랜지스터는 복수의 직렬 접속된 트랜지스터를 포함하는 스태킹 트랜지스터(stacked transistor)를 포함할 수 있다. 캐스코드 회로(104)는, 캐스코드 회로의 총 트랜지스터 크기에 기초하여 결정된, 그와 연관된 최적의 대기 전류를 갖는다.
출력 회로(106)는 캐스코드 회로(104)로부터 증폭된 입력 신호(116)를 수신하고, 통상적으로 증폭된 입력 신호(116)의 프로세싱된 버전인 출력 신호(118)를 생성하도록 구성된다. 몇몇 실시예에서, 출력 회로(106)는 출력 스테이지의 드레인 단자, 즉, 캐스코드 회로(104)의 FET 공통 게이트 증폭기에 접속된다. 몇몇 실시예에서, 출력 회로(106)는 출력 임피던스 매칭을 제공하도록 구성된다. 바이어스 회로(108)는 캐스코드 회로(104)를 최적의 동작 지점, 예를 들어, 주어진 트랜지스터 크기에 대해 대기 전류의 최적의 또는 사전결정된 값으로 바이어싱하기 위해 캐스코드 회로(104)에 바이어스 신호(120)를 제공하도록 구성된다. 몇몇 실시예에서, 바이어스 회로(108)는 캐스코드 회로(104)의 입력 스테이지에 접속된 전류 미러 트랜지스터를 포함하는 전류 미러 회로를 포함한다. 몇몇 실시예에서, 전류 미러 트랜지스터는 대기 전류를 조정/설정하도록 조정될 수 있는 그와 연관된 조정 가능한 레퍼런스 전류를 갖는다. 몇몇 실시예에서, 전류 미러 트랜지스터는 복수의 직렬 접속된 트랜지스터를 포함하는 스태킹 트랜지스터를 포함할 수 있다.
스위칭 제어 회로(110)는 캐스코드 회로(104)에서 FET 공통 게이트 증폭기를 선택적으로 스위칭 온하고 스위칭 오프하기 위한 스위칭 제어 신호(122)를 제공하도록 구성된다. 몇몇 실시예에서, 스위칭 제어 회로(110)는 스위칭가능한 FET 공통 게이트 증폭기의 게이트 단자에 스위칭 제어 신호(122)를 제공하도록 구성된다. 몇몇 실시예에서, 스위칭 제어 회로(110)는 입력 매칭 회로(102)에 의해 제공된 입력 임피던스를 조정하기 위한 스위칭 제어 신호(122)를 제공하도록 또한 구성된다. 몇몇 실시예에서, 스위칭 제어 회로(110)는 논리 신호를 포지티브 또는 네거티브 전압으로 변환하도록 구성되는 레벨 시프터 회로를 포함한다.
도 2는 본 발명의 일 실시예에 따른 CMOS 캐스코드 증폭기(200)의 예시적인 구현예를 도시한다. CMOS 캐스코드 증폭기(200)는 입력 매칭 회로(202), 캐스코드 회로(204) 및 출력 회로(206)를 포함한다. 또한, CMOS 캐스코드 증폭기(200)는 캐스코드 회로(204)에 접속된 바이어스 회로(208) 및 스위칭 제어 회로(210)를 포함한다. 입력 매칭 회로(202)는 입력 신호(212)를 수신하고 매칭된 입력 신호(218)를 생성하도록 구성된다. 일 실시예에서, 입력 매칭 회로(202)는 캐패시터 CDCBLOCK(216)와 직렬로 접속된 인턱터 LMATCH(214)를 포함하지만, 입력 매칭 회로(202)의 다른 구현예도 가능하다. 몇몇 실시예에서, 입력 매칭 회로(202)는 입력 임피던스 매칭을 제공하도록 구성된다.
캐스코드 회로(204)는 매칭된 입력 신호(218)를 수신하고 증폭된 입력 신호(219)를 생성하도록 구성된다. 캐스코드 회로(204)는 제 1 회로(222) 및 제 2 스위칭가능한 회로(220)를 포함하며, 제 1 회로는 제 1 회로(222)의 입력에서 매칭된 입력 신호(218)를 수신하도록 구성되고, 제 2 스위칭가능한 회로는 매칭된 입력 신호(218)에 기초하여 제 2 스위칭가능한 회로(220)의 출력에서 증폭된 입력 신호(219)를 제공하도록 구성된다. 몇몇 구현예에서, 캐스코드 회로(204)의 제 1 회로(222)는 제 1 트랜지스터를 포함하고 캐스코드 회로(204)의 제 2 스위칭가능한 회로(220)는 제 2 스위칭가능한 트랜지스터를 포함하여, 캐스코드 쌍을 형성한다. 몇몇 구현예에서, 제 1 트랜지스터는 공통 소스(CS) 구성의 트랜지스터를 포함하고 제 2 스위칭가능한 회로는 공통 게이트(CG) 구성의 트랜지스터를 포함한다. 몇몇 실시예에서, 제 1 트랜지스터 및 제 2 스위칭가능한 트랜지스터를 포함하는 캐스코드 쌍의 총 트랜지스터 크기는 부분들로 분할되어, 복수의 캐스코드 쌍을 병렬 브랜치로 형성하고, 각각의 브랜치는 보다 작은 트랜지스터 폭을 갖는 제 1 트랜지스터 및 제 2 스위칭가능한 트랜지스터를 포함하는 캐스코드 쌍을 포함한다. 몇몇 실시예에서, 캐스코드 쌍은 제 1 트랜지스터 및 제 2 스위칭가능한 트랜지스터를 포함하고, 브랜치의 각각은 동등한 W/L 크기를 갖는다. 다른 실시예에서, 브랜치의 각각에서 제 1 트랜지스터 및 제 2 스위칭가능한 트랜지스터를 포함하는 캐스코드 쌍은 가중된 W/L 크기를 갖는다. CMOS 캐스코드 증폭기(200)는 CMOS 캐스코드 증폭기(200)의 이득 및 잡음 성능을 향상시키도록 구성되는 캐스코드 회로(204)에 접속된 인덕터 LDEG(236)를 더 포함한다. 몇몇 실시예에서, 인덕터 LDEG(236)는 캐스코드 회로(204)의 제 1 회로(222)에 접속된다.
출력 회로(206)는 캐스코드 회로(204)로부터 증폭된 입력 신호(219)를 수신하고, 통상적으로 증폭된 입력 신호(219)의 프로세싱된 버전인 출력 신호(218)를 생성하도록 구성된다. 몇몇 실시예에서, 출력 회로(206)는 제 2 스위칭가능한 회로(220)의 출력 단자, 예를 들어, 캐스코드 회로(204)의 제 2 스위칭가능한 트랜지스터의 드레인 단자에 접속된다. 일 실시예에서, 출력 회로(206)는 서로 접속된 인덕터 LTANK(224) 및 캐패시터 CTANK(226)를 포함한다. 그러나, 다른 실시예에서, 출력 회로(206)는 상이하게 구현될 수 있다. 몇몇 실시예에서, 출력 회로(206)는 출력 임피던스 매칭을 제공하도록 구성된다.
바이어스 회로(208)는, 캐스코드 회로(204)를 최적의 동작 지점, 예를 들어, 주어진 트랜지스터 크기에 대한 대기 전류의 최적의 값으로 바이어싱하기 위해, 캐스코드 회로(204)에 바이어스 신호(217)를 제공하도록 구성된다. 바이어스 회로(208)는 캐스코드 회로(204)의 제 1 입력(222)에 접속된 전류 미러 트랜지스터(209)를 포함하는 전류 미러 회로를 포함한다. 또한, 바이어스 회로(208)는 바이어스 신호(217)의 신호 경로에 접속된 제 1 저항기 R1(234) 및 제 2 저항기 R2(236)를 포함한다. 전류 미러 트랜지스터(209)는 대기 전류를 최적의 값으로 설정하도록 조정될 수 있는 그와 연관된 조정 가능한 레퍼런스 전류(230)를 갖는다. 몇몇 실시예에서, 전류 미러 트랜지스터(209)는 단일 트랜지스터를 포함하지만, 다른 실시예에서, 전류 미러 트랜지스터(209)는 복수의 직렬 접속된 트랜지스터를 포함하는 스태킹 트랜지스터를 포함할 수 있다. 이와 달리, 다른 실시예에서, 바이어스 회로(208)는 상이하게 구현될 수 있다.
스위칭 제어 회로(210)는 캐스코드 회로(204)에서 제 2 스위칭가능한 회로(220)를 선택적으로 스위칭 온하고 스위칭 오프하기 위한 스위칭 제어 신호(211)를 제공하도록 구성되어, 캐스코드 회로(204)를 활성화하고 비활성화한다. 스위칭 제어 회로(210)는 CMOS 캐스코드 증폭기(200)를 2개의 모드, 즉, ON 모드 및 OFF 모드에서 동작하도록 구성된다. ON 모드에서, 제 2 스위칭가능한 회로(220)는 스위칭 온되어, 캐스코드 회로(204)를 활성화한다. OFF 모드에서, 제 2 스위칭가능한 회로(220)는 스위칭 오프되어, 캐스코드 회로(204)를 비활성화한다.
도 3은 본 발명의 일 실시예에 따른 제 1 트랜지스터(322) 및 제 2 스위칭가능한 트랜지스터(320)를 포함하는 CMOS 캐스코드 증폭기(300)의 예시적인 구현예를 도시한다. 도 3의 CMOS 캐스코드 증폭기(300)는 도 2의 CMOS 캐스코드 증폭기(200)와 유사하며, 캐스코드 회로(204)는 제 1 트랜지스터(322) 및 제 2 스위칭가능한 트랜지스터(320)를 포함하는 캐스코드 회로(304)로 대체된다. CMOS 캐스코드 증폭기(300)는 입력 매칭 회로(302), 캐스코드 회로(304) 및 출력 회로(306)를 포함한다. 또한, CMOS 캐스코드 증폭기(300)는 캐스코드 회로(304)에 접속된 바이어스 회로(308) 및 스위칭 제어 회로(310)를 포함한다. 입력 매칭 회로(302)는 입력 신호(312)를 수신하고 매칭된 입력 신호(318)를 생성하도록 구성된다. 일 실시예에서, 입력 매칭 회로(302)는 캐패시터 CDCBLOCK(316)와 직렬 접속된 인턱터 LMATCH(314)를 포함하지만, 입력 매칭 회로(302)의 다른 구현예가 또한 가능하다.
캐스코드 회로(304)는 매칭된 입력 신호(318)를 수신하고 증폭된 입력 신호(319)를 생성하도록 구성된다. 캐스코드 회로(304)는 제 1 트랜지스터(322)의 게이트 단자(321)에서 매칭된 입력 신호(318)를 수신하도록 구성되는 공통 소스(CS) 구성의 제 1 트랜지스터(322)를 포함한다. 또한, 캐스코드 회로(304)는 제 1 트랜지스터(322)와 직렬로 공통 게이트 구성의 제 2 스위칭가능한 트랜지스터(320)를 포함하여 캐스코드 쌍을 형성하고 매칭된 입력 신호(318)에 기초하여 제 2 스위칭가능한 트랜지스터(320)의 드레인 단자(323)에서 증폭된 입력 신호(319)를 제공하도록 구성된다. CMOS 캐스코드 증폭기(300)는 CMOS 캐스코드 증폭기(300)의 이득 및 잡음 성능을 향상시키도록 구성되는 캐스코드 회로(304)의 제 1 트랜지스터(322)의 소스 단자(325)에 접속된 인덕터 LDEG(336)를 더 포함한다.
출력 회로(306)는 캐스코드 회로(304)로부터 증폭된 입력 신호(319)를 수신하고, 통상적으로 증폭된 입력 신호(319)의 프로세싱된 버전인 출력 신호(328)를 생성하도록 구성된다. 출력 회로(306)는 캐스코드 회로(304)의 제 2 스위칭가능한 트랜지스터(320)의 드레인 단자(323)에 접속된다. 일 실시예에서, 출력 회로(306)는 서로 접속된 인덕터 LTANK(324) 및 캐패시터 CTANK(326)를 포함한다. 그러나, 다른 실시예에서, 출력 회로(306)는 상이하게 구현될 수 있다. 몇몇 실시예에서, 출력 회로(306)는 출력 임피던스 매칭을 제공하도록 구성된다. 바이어스 회로(308)는 캐스코드 회로(304)를 최적의 동작 지점, 예를 들어, 대기 전류의 최적의 값으로 바이어싱하기 위해 캐스코드 회로(304)에 바이어스 신호(317)를 제공하도록 구성된다. 바이어스 회로(308)는 캐스코드 회로(304)의 제 1 트랜지스터(322)의 게이트 단자(321)에 접속된 전류 미러 트랜지스터(309)를 포함하는 전류 미러 회로를 포함한다. 또한, 바이어스 회로(308)는 바이어스 신호(317)의 신호 경로에 접속된 제 1 저항기 R1(334) 및 제 2 저항기 R2(332)를 포함한다. 전류 미러 트랜지스터(309)는 대기 전류를 최적의 값으로 설정하도록 조정될 수 있는 그와 연관된 조정 가능한 레퍼런스 전류(330)를 갖는다. 몇몇 실시예에서, 전류 미러 트랜지스터(309)는 단일 트랜지스터를 포함하지만, 다른 실시예에서, 전류 미러 트랜지스터(309)는 복수의 스태킹 전류 미러 트랜지스터를 포함할 수 있다. 이와 달리, 다른 실시예에서, 바이어스 회로(308)는 스태킹 전류 미러 또는 윌슨(Wilson) 전류 미러와 같이 상이하게 구현될 수 있다.
스위칭 제어 회로(310)는 캐스코드 회로(304)에서 제 2 스위칭가능한 트랜지스터(320)를 선택적으로 스위칭 온하고 스위칭 오프하기 위한 스위칭 제어 신호(311)를 제공하도록 구성되어, 캐스코드 회로(304)를 활성화하고 비활성화한다. 스위칭 제어 회로(310)는 CMOS 캐스코드 증폭기(300)를 2개의 모드, 즉, ON 모드 및 OFF 모드에서 동작하도록 구성된다. ON 모드에서, 제 2 스위칭가능한 트랜지스터(320)는 스위칭 온되어, 캐스코드 회로(304)를 활성화한다. OFF 모드에서, 제 2 스위칭가능한 트랜지스터(320)는 스위칭 오프되어, 캐스코드 회로(304)를 비활성화한다. 몇몇 실시예에서, 스위칭 제어 회로(310)는 논리 신호를 포지티브 또는 네거티브 전압으로 변환하도록 구성되는 레벨 시프터 회로를 포함한다.
도 4는 본 발명의 일 실시예에 따른 트랜지스터 스위치(400)의 예시적인 구현예를 도시한다. 몇몇 실시예에서, 도 3의 제 2 스위칭가능한 트랜지스터(320)는 도 4의 트랜지스터 스위치(400)와 유사하게 구현될 수 있다. 트랜지스터 스위치(400)는 트랜지스터, 예를 들어, 게이트 단자(402), 소스 단자(404), 드레인 단자(406) 및 벌크 단자(408)를 포함하는 NMOS 트랜지스터를 포함한다. 트랜지스터 스위치(400)의 스위칭 기능을 인에이블링하기 위해, 기판 벌크 다이오드 Ddb(410) 및 Dsb(412)는 벌크 단자(408)에 네거티브 전압을 제공함으로써 디스에이블링된다. 기판 벌크 다이오드 Ddb(410) 및 Dsb(412)를 디스에이블링하면 트랜지스터 스위치(400)의 기생 캐패시턴스가 감소하고 또한 스태킹 무선 주파수(RF) 트랜지스터의 사용이 가능해 진다. 몇몇 실시예에서, 트랜지스터 스위치(400)는 복수의 직렬 접속된 트랜지스터를 포함하는 스태킹 트랜지스터를 포함한다. 또한, 트랜지스터 스위치(400)는, 예를 들어, 게이트 단자(402)에 네거티브 전압을 제공함으로써 스위칭 오프되고, 트랜지스터 스위치(400)는, 예를 들어, 게이트 단자(402)에 포지티브 전압을 제공함으로써 스위칭 온된다. 몇몇 실시예에서, 트랜지스터 스위치(400)는 실리콘 온 인슐레이터(Silicon on Insulator : SOI) 공정을 통해 구현될 수 있고, 트랜지스터 스위치(400)의 바디는 벌크 대신에 바이어싱된다.
도 5는 본 발명의 일 실시예에 따른 복수의 캐스코드 쌍을 포함하는 CMOS 캐스코드 증폭기(500)의 예시적인 구현예를 도시한다. 도 5의 CMOS 캐스코드 증폭기(500)는 도 3의 CMOS 캐스코드 증폭기(500)와 유사하며, 제 1 트랜지스터(322) 및 제 2 스위칭가능한 트랜지스터(320)를 포함하는 캐스코드 쌍의 총 트랜지스터 크기가 부분들로 분할되어, 복수의 캐스코드 쌍을 형성하고, 각각의 캐스코드 쌍은 보다 작은 트랜지스터 폭을 갖는 제 1 트랜지스터 및 제 2 스위칭가능한 트랜지스터를 포함한다. 도 5의 실시예에서, 캐스코드 회로(504)는 3개의 캐스코드 쌍, 즉, C1, C2 및 C3을 포함하지만, 다른 실시예에서, 캐스코드 회로(504)는 임의의 수의 캐스코드 쌍을 포함할 수 있다. CMOS 캐스코드 증폭기(500)는 입력 매칭 회로(502), 캐스코드 회로(504) 및 출력 회로(506)를 포함한다. 또한, CMOS 캐스코드 증폭기(500)는 캐스코드 회로(504)에 접속된 바이어스 회로(508) 및 스위칭 제어 회로(510)를 포함한다. 입력 매칭 회로(502)는 입력 신호(512)를 수신하고 매칭된 입력 신호(518)를 생성하도록 구성된다. 일 구현예에서, 입력 매칭 회로(502)는 캐패시터 CDCBLOCK(516)와 직렬 접속된 인덕터 LMATCH(514)를 포함하지만, 입력 매칭 회로(502)의 다른 구현예가 또한 가능하다.
캐스코드 회로(504)는 매칭된 입력 신호(518)를 수신하고, 매칭된 입력 신호(518)의 증폭된 버전인 증폭된 입력 신호(519)를 생성하도록 구성된다. 캐스코드 회로(504)는, 제 1 트랜지스터(522a)의 게이트 단자에서 매칭된 입력 신호(518)를 수신하도록 구성되는 공통 소스(CS) 구성의 제 1 트랜지스터(522a) 및 제 1 트랜지스터(522a)와 직렬로 접속된 공통 게이트(CG) 구성의 제 2 스위칭가능한 트랜지스터(520a)를 포함하는 제 1 캐스코드 쌍(C1)을 포함한다. 캐스코드 회로(504)는 제 1 트랜지스터(522b)의 게이트 단자에서 매칭된 입력 신호(518)를 수신하도록 구성되는 CS 구성의 제 1 트랜지스터(522b) 및 제 1 트랜지스터(522b)와 직렬로 접속된 CG 구성의 제 2 스위칭가능한 트랜지스터(520b)를 포함하는 제 2 캐스코드 쌍(C2)을 더 포함한다. 또한, 캐스코드 회로(504)는 제 1 트랜지스터(522c)의 게이트 단자에서 매칭된 입력 신호(518)를 수신하도록 구성되는 CS 구성의 제 1 트랜지스터(522c) 및 제 1 트랜지스터(522c)와 직렬로 접속된 CG 구성의 제 2 스위칭가능한 트랜지스터(520c)를 포함하는 제 3 캐스코드 쌍(C3)을 포함한다. 몇몇 실시예에서, 캐스코드 쌍 C1, C2 및 C3은 병렬 브랜치로 배치된다. 몇몇 실시예에서, 캐스코드 쌍 C1, C2 및 C3은 동등한 W/L 크기를 갖는다. 다른 실시예에서, 캐스코드 쌍 C1, C2 및 C3은 가중된 W/L 크기를 갖는다. CMOS 캐스코드 증폭기(500)는 캐스코드 회로(504)의 제 1 트랜지스터(522a, 522b 및 522c) 각각의 소스 단자(325)에 각각 접속된 인덕터 LDEG(536)를 더 포함한다. 몇몇 실시예에서, 인덕터 LDEG(536)는 CMOS 캐스코드 증폭기(500)의 이득 및 잡음 성능을 향상시키도록 구성된다.
출력 회로(506)는 캐스코드 회로(504)로부터 증폭된 입력 신호(519)를 수신하고, 통상적으로 증폭된 입력 신호(519)의 프로세싱된 버전인 출력 신호(528)를 생성하도록 구성된다. 출력 회로(506)는 캐스코드 회로(504)의 각각의 제 2 스위칭가능한 회로(520a, 520b 및 520c)의 드레인 단자에 각각 접속된다. 일 실시예에서, 출력 회로(506)는 서로 접속된 인덕터 LTANK(524) 및 캐패시터 CTANK(526)를 포함한다. 그러나, 다른 실시예에서, 출력 회로(506)는 상이하게 구현될 수 있다. 몇몇 실시예에서, 출력 회로(506)는 출력 임피던스 매칭을 제공하도록 구성된다.
바이어스 회로(508)는, 캐스코드 회로(504)를 사전결정된(예를 들어, 최적의) 동작 지점, 예를 들어, 대기 전류의 최적의 값으로 바이어싱하기 위해, 캐스코드 회로(504)의 제 1 트랜지스터(522a, 522b 및 522c) 각각의 게이트 단자에 바이어스 신호(517)를 제각기 제공하도록 구성된다. 몇몇 실시예에서, 바이어스 회로(508)는 캐스코드 회로(504)의 제 1 트랜지스터(522a, 522b 및 522c) 각각의 게이트 단자에 각각 접속된 전류 미러 트랜지스터(509)를 포함하는 전류 미러 회로를 포함한다. 또한, 바이어스 회로(508)는 바이어스 신호(517)의 신호 경로에 접속된 제 1 저항기 R1(534) 및 제 2 저항기 R2(532)를 포함한다. 전류 미러 트랜지스터(509)는 일 실시예에서 그와 연관된 조정 가능한 레퍼런스 전류 IREF(530)를 갖는다. 몇몇 실시예에서, 조정 가능한 레퍼런스 전류 IREF(530)는 모든 캐스코드 쌍의 전체 트랜지스터 폭의 최적의/사전결정된 대기 전류를 설정하도록 조정된다. 캐스코드 회로(504)의 캐스코드 쌍의 각각은 각각의 캐스코드 쌍의 트랜지스터 폭에 따라 그와 연관된 최적의 대기 전류를 갖는다. 캐스코드 쌍 C1, C2 및 C3의 각각에서 제 1 트랜지스터(522a, 522b 및 522c)는 동일한 비어어스 신호(517)를 각각 수신하므로, 각각의 캐스코드 쌍에 대한 대기 전류는 그 개별적인 폭에 비례한다. 이러한 실시예에서, 하나 이상의 캐스코드 쌍을 스위칭 오프해도 나머지 캐스코드 쌍이 동일한 동작 모드로 여전히 유지되므로, CMOS 캐스코드 증폭기(500)의 대기 전류는 캐스코드 쌍 C1, C2 및 C3을 선택적으로 비활성화함으로써 조정된다. 따라서, 이러한 실시예에서, 통상적인 접근법에서 행해지는 바와 같이, 대기 전류는 레퍼런스 전류 IREF(530)를 조정하는 것이 아니라, 캐스코드 쌍 C1, C2 및 C3의 각각에서 제 2 스위칭가능한 트랜지스터(520a, 520b 및 520c)를 선택적으로 스위칭 오프함으로써 조정될 수 있다. 몇몇 실시예에서, 전류 미러 트랜지스터(509)는 단일 트랜지스터를 포함하지만, 다른 실시예에서, 전류 미러 트랜지스터(509)는 복수의 직렬 접속된 트랜지스터를 포함하는 스태킹 트랜지스터를 포함할 수 있다. 이와 달리, 다른 실시예에서, 바이어스 회로(508)는 상이하게 구현될 수 있다.
스위칭 제어 회로(510)는 캐스코드 회로(504)에서 제 2 스위칭가능한 트랜지스터(520a, 520b 및 520c)를 선택함으로써 스위칭 온 및 스위칭 오프하기 위한 스위칭 제어 신호(511a, 511b 및 511c)를 제공하도록 구성되어, 캐스코드 회로(504)의 각각의 캐스코드 쌍 C1, C2 및 C3을 개별적으로 활성화하고 비활성화한다. 제 2 스위칭가능한 트랜지스터(520a, 520b 및 520c)를 선택함으로써 스위칭 온하는 것은 캐스코드 쌍 C1, C2 및 C3에서 각각 하나 이상의 제 2 스위칭가능한 트랜지스터(520a, 520b 및 520c)를 개별적으로 턴 온하는 것을 포함한다. 스위칭 제어 회로(510)는 CMOS 캐스코드 증폭기(500)의 각각의 캐스코드 쌍 C1, C2 및 C3을 2개의 모드, 즉, ON 모드 및 OFF 모드에서 개별적으로 동작시키도록 구성된다. ON 모드에서, 각각의 캐스코드 쌍의 제 2 스위칭가능한 회로는 스위칭 온되어, 각각의 캐스코드 쌍을 활성화한다. OFF 모드에서, 각각의 캐스코드 쌍의 제 2 스위칭가능한 회로는 스위칭 오프되어, 각각의 캐스코드 쌍을 비활성화한다.
도 6은 본 발명의 일 실시예에 따른 복수의 주파수 대역에 대해 최적화된 CMOS 캐스코드 증폭기(600)의 예시적인 구현예를 도시한다. 도 6의 CMOS 캐스코드 증폭기(600)는 도 5의 CMOS 캐스코드 증폭기(500)와 유사하며, 입력 매칭 회로(602), 캐스코드 회로(604) 및 출력 회로(606)를 포함한다. 또한, CMOS 캐스코드 증폭기(600)는 캐스코드 회로(604)에 접속된 바이어스 회로(608), 스위칭 제어 회로(610) 및 인덕터 LDEG(636)를 포함한다. CMOS 캐스코드 증폭기(600)는 동작 주파수에 대해 트랜지스터 크기의 적응적 조정을 가능하게 한다. 예를 들어, 더 낮은 주파수 대역은 최적의 동작에 대해 더 넓은 트랜지스터 폭을 필요로 하고 더 높은 주파수 대역은 최적의 동작에 대해 더 좁은 트랜지스터 폭을 필요로 한다. 따라서, 도 5에 대해 설명한 바와 같이, 스위칭 제어 신호(611a, 611b 및 611c)에 기초하여 하나 이상의 캐스코드 쌍을 선택적으로 스위칭 오프하면 각종 주파수 대역에서 CMOS 캐스코드 증폭기(600)의 동작이 가능해진다. 또한, 몇몇 실시예에서, CMOS 캐스코드 증폭기(600)의 입력 임피던스는 상기한 주파수 대역에 매칭하기 위해 조정될 수 있다. 몇몇 실시예에서, 입력 임피던스를 튜닝하는 것은 튜닝 가능한 입력 매칭 회로, 예를 들어, 선택 가능한 캐패시터(616a 및 616b)를 병렬 브랜치로 포함하는 도 6의 입력 매칭 회로(602)를 이용함으로써 달성된다. 몇몇 실시예에서, 캐패시터(616a 및 616b)는, 예를 들어, 스위칭 제어 회로(610)로부터의 스위칭 제어 신호(611b 및 611c)에 기초하여 스위치(617a 및 617b)를 각각 선택적으로 스위칭 온함으로써 선택적으로 달성된다. 몇몇 실시예에서, 입력 매칭 회로(602)는 무직류(DC free) 드레인/소스 전압을 스위치(617a 및 617b)에 각각 제공하도록 구성되는 추가의 캐패시터(619a 및 619b)를 더 포함한다. 추가의 캐패시터(619a 및 619b)는 입력 신호(612)에 DC 콘텐츠가 존재할 때에만 요구된다. 또한, 각종 주파수 대역에 대해, CMOS 캐스코드 증폭기(600)의 동작을 최적화하기 위해, 몇몇 실시예에서, 인덕터 LDEG(636)에는 복수의 탭 T1, T2, T3 등이 제공되며, 각각의 탭은 복수의 캐스코드 쌍들 중 각각의 캐스코드 쌍의 소스 단자에 대응한다.
도 7은 본 발명의 다른 실시예에 따른 복수의 주파수 대역에 대해 최적화된 CMOS 캐스코드 증폭기(700)의 예시적인 구현예를 도시한다. 도 7의 CMOS 캐스코드 증폭기(700)는 입력 매칭 회로(602)에 대해 다른 구현예를 갖는 도 6의 CMOS 캐스코드 증폭기(600)와 유사하다. 도 7의 입력 매칭 회로(702)는, 예를 들어, 스위칭 제어 회로(710)로부터의 스위칭 제어 신호(711b 및 711c)에 기초하여 스위치(717a 및 717b)를 각각 선택적으로 스위칭 온함으로써 선택적으로 달성되는, 예를 들어, 복수의 직렬 접속된 스위칭가능한 캐패시터(716a 및 716b)를 포함한다. 몇몇 실시예에서, 입력 매칭 회로(702)는 스위치(717a 및 717b)에 무직류 드레인/소스 전압을 제공하도록 구성되는 추가의 캐패시터(716c)를 더 포함한다. 추가의 캐패시터(716c)는 입력 신호(712)에 DC 콘텐츠가 존재할 때에만 요구된다. 다른 실시예에서, 입력 매칭 회로(702)의 다른 구현예가 또한 가능하다.
도 8은 본 발명의 다른 실시예에 따른 복수의 주파수 대역에 대해 최적화된 CMOS 캐스코드 증폭기(800)의 예시적인 구현예를 도시한다. 도 8의 CMOS 캐스코드 증폭기(800)는 입력 매칭 회로(702)에 대해 다른 구현예를 갖는 도 7의 CMOS 캐스코드 증폭기(700)와 유사하다. 도 8의 입력 매칭 회로(802)는 인덕터(814)를 태핑하는 것에 기초하여 가변 인덕턴스를 제공하도록 구성되는 튜닝가능한 인덕터 LMATCH(814)를 포함한다. 또한, 입력 매칭 회로(802)는, 예를 들어, 스위칭 제어 회로(810)로부터의 스위칭 제어 신호(예컨대, 811c, 811b 및 811a)에 기초하여 스위치(817a, 817b 및 817c)를 각각 선택적으로 스위칭 오프함으로써 선택적으로 활성화되는 복수의 직렬 접속된 스위칭가능한 캐패시터(예컨대, 816a, 816b 및 816c)를 포함한다. 몇몇 실시예에서, 튜닝가능한 인덕터 LMATCH(814)의 인덕터 탭 T는 복수의 직렬 접속된 스위칭가능한 캐패시터의 입력 단자(819)에 대응한다. 몇몇 실시예에서, 입력 매칭 회로(802)는 스위치(817a, 817b 및 817c)에 무직류 드레인/소스 전압을 제공하도록 구성되는 추가의 캐패시터(816)를 더 포함한다. 추가의 캐패시터(816)는 입력 신호(812)에 DC 콘텐츠가 존재할 때에만 요구된다. 입력 매칭 회로(802)는 튜닝가능한 인덕터(814)의 하나의 비제한적인 구현예를 도시하지만, 다른 실시예에서, 튜닝가능한 인덕터(814)의 다른 구현예가 또한 가능하다.
도 9는 본 발명의 일 실시예에 따른 CMOS 캐스코드 증폭기에서 최적의 대기 전류 제어를 구현하는 방법(900)의 플로우차트이다. 방법(900)은 도 5의 CMOS 캐스코드 증폭기(500)에 대해 기술되어 있다. (902)에서, 복수의 브랜치를 병렬로 포함하는 캐스코드 회로(504)가 제공되는데, 각각의 브랜치는, 서로 직렬로 접속된 제 1 트랜지스터(예컨대, 522a, 522b 및 522c) 및 제 2 스위칭가능한 트랜지스터(예컨대, 520a, 520b 및 520c)를 포함하는 캐스코드 쌍을 포함한다. (904)에서, 캐스코드 회로(504)는, 예를 들어, 바이어스 회로(508)를 이용하여, 캐스코드 회로(504) 내의 복수의 브랜치의 각각에서, 캐스코드 쌍의 제 1 트랜지스터(예컨대, 522a, 522b 및 522c)에 바이어스 신호(517)를 제공함으로써 사전결정된 대기 전류를 획득하기 위해, 최적의 동작 지점으로 바이어싱된다. 몇몇 실시예에서, 사전결정된 대기 전류는 모든 캐스코드 쌍 C1, C2 및 C3의 트랜지스터의 총 트랜지스터 크기에 기초하여 결정된다. (906)에서, 캐스코드 회로(504)의 대기 전류는 스위칭 제어 회로(510)를 이용하여 하나 이상의 활성화된 브랜치에서, 제 2 스위칭가능한 트랜지스터(예컨대, 520a, 520b 및 520c)를 스위칭 온함으로써 캐스코드 쌍을 포함하는 복수의 브랜치를 선택적으로 활성화하는 것에 기초하여 제어된다.
방법은 일련의 동작 또는 이벤트로서 도시되고 기술되었으나, 이러한 동작 또는 이벤트의 예시된 순서는 제한하는 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 몇몇 동작은 본 명세서에서 도시되고 및/또는 기술된 것과 별개의 다른 동작 또는 이벤트와 상이한 순서로 및/또는 이와 동시에 발생할 수 있다. 또한, 도시된 모든 동작은 본 발명의 하나 이상의 양태 또는 실시예를 구현하도록 요구될 수 있다. 또한, 본 명세서에서 도시된 하나 이상의 동작은 하나 이상의 개별적인 동작 및/또는 단계로 수행될 수 있다.
본 발명은 하나 이상의 구현예와 관련하여 도시되고 기술되었으나, 첨부되는 특허청구범위의 사상 및 범위로부터 벗어나지 않고 예시된 예에 대해 대안예 및/또는 변경예가 행해질 수 있다. 특히 상술한 컴포넌트 또는 구조(어셈블리, 디바이스, 회로, 시스템 등)에 의해 수행되는 각종 기능과 관련하여, 이러한 컴포넌트를 기술하도록 사용된 용어("수단"이라 지칭되는 것을 포함)는 본 발명의 예시적인 구현예에서 설명한 기능을 수행하는 개시된 구조와 구조적으로 동등하지 않더라도, 달리 표시하지 않는 한, 기술된 컴포넌트의 특정된 기능을 수행하는(예를 들어, 기능적으로 동등한) 임의의 컴포넌트 또는 구조에 대응하도록 의도된다.
본 명세서에서 개시된 양태와 관련하여 기술된 각종 예시적인 로직, 로직 블록, 모듈, 및 회로는 본 명세서에서 기술된 기능을 수행하도록 설계된 범용 프로세서, 디지털 신호 프로세서(DSP), ASIC(application specific integrated circuit), FPGA(field programmable gate array) 혹은 다른 프로그램가능한 논리 디바이스, 이산적 게이트 또는 트랜지스터 로직, 이산적 하드웨어 컴포넌트, 임의의 그 조합으로 구현되거나 혹은 이들로 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로서, 프로세서는 임의의 통상적인 프로세서, 콘트롤러, 마이크로콘트롤러, 또는 상태 머신일 수 있다.
요약서에 기술된 것을 비롯하여 본 발명의 예시된 실시예에 대한 상술한 설명은 완벽하다거나 또는 개시된 실시예를 개시된 정확한 형태로 제한하도록 의도된 것은 아니다. 특정의 실시예 및 예가 예시적인 목적을 위해 기술되어 있으나, 당 분야에서 통상의 지식을 가진 자가 인식할 수 있는 바와 같이, 이러한 실시예 및 예의 범위 내에 있는 것으로 간주되는 각종 변경예가 가능하다.

Claims (25)

  1. 복수의 브랜치를 병렬로 포함하는 캐스코드 회로 - 각각의 브랜치는 직렬로 접속되어 캐스코드 쌍을 형성하는 제 1 트랜지스터 및 제 2 스위칭가능한 트랜지스터를 포함하고, 상기 캐스코드 회로는 입력 신호를 증폭하도록 구성됨 - 와,
    상기 캐스코드 회로 내의 상기 복수의 브랜치의 각각에서 상기 제 1 트랜지스터에 바이어스 신호를 제공함으로써 상기 캐스코드 회로를 바이어싱하도록 구성된 바이어스 회로와,
    하나 이상의 활성화된 브랜치에서 상기 제 2 스위칭가능한 트랜지스터를 스위칭 온하는 스위칭 제어 신호를 제공함으로써 상기 복수의 브랜치를 선택적으로 활성화하는 것에 기초하여 상기 캐스코드 회로 내의 대기 전류(quiescent current)를 제어하도록 구성된 스위칭 제어 회로를 포함하고,
    상기 브랜치의 각각에 상기 제 1 트랜지스터 및 상기 제 2 스위칭가능한 트랜지스터를 포함하는 상기 캐스코드 쌍은 가중된 W/L 크기를 갖는
    CMOS 캐스코드 증폭기.
  2. 제 1 항에 있어서,
    상기 캐스코드 회로는 상기 캐스코드 회로의 상기 복수의 브랜치의 각각 내의 상기 제 1 트랜지스터의 게이트 단자에서 상기 입력 신호를 수신하도록 또한 구성되는
    CMOS 캐스코드 증폭기.
  3. 제 1 항에 있어서,
    상기 바이어스 회로는 상기 캐스코드 회로와 전류 미러를 형성하도록 구성된 제 3 트랜지스터를 포함하는
    CMOS 캐스코드 증폭기.
  4. 제 3 항에 있어서,
    상기 바이어스 신호는 상기 캐스코드 회로에서 사전결정된 대기 전류를 획득하기 위해 상기 캐스코드 회로에 인가되는
    CMOS 캐스코드 증폭기.
  5. 제 4 항에 있어서,
    상기 사전결정된 대기 전류는 전류 미러 회로에서 레퍼런스 전류를 조정함으로써 획득되는
    CMOS 캐스코드 증폭기.
  6. 제 4 항에 있어서,
    상기 사전결정된 대기 전류는 상기 캐스코드 회로 내의 상기 복수의 병렬 브랜치의 각각에서 상기 제 1 트랜지스터 및 상기 제 2 스위칭가능한 트랜지스터의 총 트랜지스터 폭에 기초하여 결정되는
    CMOS 캐스코드 증폭기.
  7. 제 1 항에 있어서,
    상기 스위칭 제어 회로는 상기 스위칭 제어 신호에 기초하여 상기 제 2 스위칭가능한 트랜지스터의 게이트 단자에 포지티브 전압 또는 네거티브 전압을 제공하도록 구성된 레벨 시프터 회로를 포함하는
    CMOS 캐스코드 증폭기.
  8. 복수의 브랜치를 병렬로 포함하는 캐스코드 회로 - 각각의 브랜치는 직렬로 접속되어 캐스코드 쌍을 형성하는 제 1 트랜지스터 및 제 2 스위칭가능한 트랜지스터를 포함하고, 상기 캐스코드 회로는 입력 신호를 증폭하도록 구성됨 - 와,
    상기 캐스코드 회로 내의 상기 복수의 브랜치의 각각에서 상기 제 1 트랜지스터에 바이어스 신호를 제공함으로써 상기 캐스코드 회로를 바이어싱하도록 구성된 바이어스 회로와,
    하나 이상의 활성화된 브랜치에서 상기 제 2 스위칭가능한 트랜지스터를 스위칭 온하는 스위칭 제어 신호를 제공함으로써 상기 복수의 브랜치를 선택적으로 활성화하는 것에 기초하여 상기 캐스코드 회로 내의 대기 전류(quiescent current)를 제어하도록 구성된 스위칭 제어 회로와,
    상기 캐스코드 회로의 입력 임피던스를 튜닝하도록 구성되고 상기 캐스코드 회로의 입력 신호 경로에 접속된 입력 매칭 회로 - 상기 입력 매칭 회로는 복수의 선택가능한 캐패시터를 포함하는 가변 용량성 요소와 직렬인 입력 인덕턴스를 포함함 -
    를 포함하는 CMOS 캐스코드 증폭기.
  9. 제 8 항에 있어서,
    상기 캐스코드 회로는 상기 캐스코드 회로의 상기 복수의 브랜치의 각각 내의 상기 제 1 트랜지스터의 게이트 단자에서 상기 입력 신호를 수신하도록 또한 구성되는
    CMOS 캐스코드 증폭기.
  10. 제 8 항에 있어서,
    상기 바이어스 회로는 상기 캐스코드 회로와 전류 미러를 형성하도록 구성된 제 3 트랜지스터를 포함하는
    CMOS 캐스코드 증폭기.
  11. 제 10 항에 있어서,
    상기 바이어스 신호는 상기 캐스코드 회로에서 사전결정된 대기 전류를 획득하기 위해 상기 캐스코드 회로에 인가되는
    CMOS 캐스코드 증폭기.
  12. 제 11 항에 있어서,
    상기 사전결정된 대기 전류는 전류 미러 회로에서 레퍼런스 전류를 조정함으로써 획득되는
    CMOS 캐스코드 증폭기.
  13. 제 11 항에 있어서,
    상기 사전결정된 대기 전류는 상기 캐스코드 회로 내의 상기 복수의 병렬 브랜치의 각각에서 상기 제 1 트랜지스터 및 상기 제 2 스위칭가능한 트랜지스터의 총 트랜지스터 폭에 기초하여 결정되는
    CMOS 캐스코드 증폭기.
  14. 제 8 항에 있어서,
    상기 스위칭 제어 회로는 상기 스위칭 제어 신호에 기초하여 상기 제 2 스위칭가능한 트랜지스터의 게이트 단자에 포지티브 전압 또는 네거티브 전압을 제공하도록 구성된 레벨 시프터 회로를 포함하는
    CMOS 캐스코드 증폭기.
  15. 제 8 항에 있어서,
    상기 브랜치의 각각에 상기 제 1 트랜지스터 및 상기 제 2 스위칭가능한 트랜지스터를 포함하는 상기 캐스코드 쌍은 동등한 폭 대 길이(width-to-length : W/L) 크기를 갖는
    CMOS 캐스코드 증폭기.
  16. 제 8 항에 있어서,
    상기 브랜치의 각각에 상기 제 1 트랜지스터 및 상기 제 2 스위칭가능한 트랜지스터를 포함하는 상기 캐스코드 쌍은 가중된 W/L 크기를 갖는
    CMOS 캐스코드 증폭기.
  17. 제 8 항에 있어서,
    상기 스위칭 제어 회로는 상기 스위칭 제어 신호에 기초하여 상기 복수의 선택가능한 캐패시터 중 하나 이상을 선택적으로 활성화하도록 또한 구성되는
    CMOS 캐스코드 증폭기.
  18. 복수의 브랜치를 병렬로 포함하는 캐스코드 회로 - 각각의 브랜치는 직렬로 접속되어 캐스코드 쌍을 형성하는 제 1 트랜지스터 및 제 2 스위칭가능한 트랜지스터를 포함하고, 상기 캐스코드 회로는 입력 신호를 증폭하도록 구성됨 - 와,
    상기 캐스코드 회로 내의 상기 복수의 브랜치의 각각에서 상기 제 1 트랜지스터에 바이어스 신호를 제공함으로써 상기 캐스코드 회로를 바이어싱하도록 구성된 바이어스 회로와,
    하나 이상의 활성화된 브랜치에서 상기 제 2 스위칭가능한 트랜지스터를 스위칭 온하는 스위칭 제어 신호를 제공함으로써 상기 복수의 브랜치를 선택적으로 활성화하는 것에 기초하여 상기 캐스코드 회로 내의 대기 전류(quiescent current)를 제어하도록 구성된 스위칭 제어 회로와,
    상기 캐스코드 회로의 이득을 조정하도록 구성되고 상기 캐스코드 회로에 접속된 저하 인덕턴스(degradation inductance) - 상기 저하 인덕턴스는 복수의 탭을 포함하고, 상기 복수의 탭 각각은 제각기의 브랜치의 상기 제 1 트랜지스터의 소스 단자에 접속됨 -
    를 포함하는 CMOS 캐스코드 증폭기.
  19. 제 18 항에 있어서,
    상기 캐스코드 회로는 상기 캐스코드 회로의 상기 복수의 브랜치의 각각 내의 상기 제 1 트랜지스터의 게이트 단자에서 상기 입력 신호를 수신하도록 또한 구성되는
    CMOS 캐스코드 증폭기.
  20. 제 18 항에 있어서,
    상기 바이어스 회로는 상기 캐스코드 회로와 전류 미러를 형성하도록 구성된 제 3 트랜지스터를 포함하는
    CMOS 캐스코드 증폭기.
  21. 제 20 항에 있어서,
    상기 바이어스 신호는 상기 캐스코드 회로에서 사전결정된 대기 전류를 획득하기 위해 상기 캐스코드 회로에 인가되는
    CMOS 캐스코드 증폭기.
  22. 제 21 항에 있어서,
    상기 사전결정된 대기 전류는 전류 미러 회로에서 레퍼런스 전류를 조정함으로써 획득되는
    CMOS 캐스코드 증폭기.
  23. 제 21 항에 있어서,
    상기 사전결정된 대기 전류는 상기 캐스코드 회로 내의 상기 복수의 병렬 브랜치의 각각에서 상기 제 1 트랜지스터 및 상기 제 2 스위칭가능한 트랜지스터의 총 트랜지스터 폭에 기초하여 결정되는
    CMOS 캐스코드 증폭기.
  24. 제 18 항에 있어서,
    상기 브랜치의 각각에 상기 제 1 트랜지스터 및 상기 제 2 스위칭가능한 트랜지스터를 포함하는 상기 캐스코드 쌍은 동등한 폭 대 길이(width-to-length : W/L) 크기를 갖는
    CMOS 캐스코드 증폭기.
  25. 제 18 항에 있어서,
    상기 브랜치의 각각에 상기 제 1 트랜지스터 및 상기 제 2 스위칭가능한 트랜지스터를 포함하는 상기 캐스코드 쌍은 가중된 W/L 크기를 갖는
    CMOS 캐스코드 증폭기.
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