KR101903414B1 - 박막 트랜지스터 기판의 제조방법 및 이를 이용한 액정 표시장치의 제조방법 - Google Patents

박막 트랜지스터 기판의 제조방법 및 이를 이용한 액정 표시장치의 제조방법 Download PDF

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Abstract

본 발명은, 기판 상에 제 1 전극 물질층 및 쇼트 방지 물질층을 차례로 형성한 후, 포토 레지스트 패턴을 이용하여 상기 쇼트 방지 물질층으로부터 쇼트 방지막을 형성하는 공정; 상기 포토 레지스트 패턴에 리플로우(Reflow) 공법을 적용하여 상기 제 1 전극 물질층으로부터 제 1 전극을 형성하는 공정; 상기 리플로우된 포토 레지스트 패턴을 포함한 기판 상에 제 2 전극 물질층을 형성한 후, 상기 리플로우된 포토 레지스트 패턴 및 그 상부에 형성된 상기 제 2 전극 물질층을 리프트-오프(Lift-Off)하여 제 2 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법 및 그를 이용한 액정 표시장치의 제조방법에 관한 것으로서,
본 발명에 따르면, 동일한 평면 상에서 화소 전극 및 공통 전극에 대해 고밀도 패턴을 형성할 수 있으며, 이들 전극 중 어느 하나의 전극 상부에 쇼트 방지막을 형성하는 공정을 추가하여, 나머지 전극과의 전기적인 쇼트로부터 자유로울 수 있다.

Description

박막 트랜지스터 기판의 제조방법 및 이를 이용한 액정 표시장치의 제조방법{METHOD OF THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME}
본 발명은 액정 표시장치에 관한 것으로서, 보다 구체적으로는 수평전극 스위칭(In-Plane Switching: IPS) 모드 액정 표시장치에 관한 것이다.
액정 표시장치는 동작 전압이 낮아 소비 전력이 적고 휴대용으로 쓰일 수 있는 등의 이점으로 노트북 컴퓨터, 모니터, 우주선, 항공기 등에 이르기까지 응용분야가 넓고 다양하다.
액정 표시장치는 하부기판, 상부기판, 및 상기 양 기판 사이에 형성된 액정층을 포함하여 구성되며, 전계 인가 유무에 따라 액정층의 배열이 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시되는 장치이다.
이와 같은 액정 표시장치는 액정층의 배열을 조절하는 방식에 따라 비틀린 네마틱(Twisted Nematic: TN) 모드, 수직배향(Vertical Alignment: VA) 액정모드, 수평전극 스위칭(In-Plane Switching: IPS) 모드 등 다양하게 개발되어 있다.
특히, 상기 IPS 모드는 전계를 형성하는 전극들을 동일한 기판 상에 평행하게 배열함으로써 수평방향의 전계를 통해 액정층의 배열을 조절하는 방식이다.
이하, 도면을 참조로 종래의 IPS 모드 액정 표시장치에 대해서 설명하기로 한다.
도 1은 일반적인 IPS 모드 액정 표시장치의 하부 기판의 개략적인 평면도이다.
도 1에서 알 수 있듯이, 하부 기판(10)에는 게이트 라인(11), 데이터 라인(15), 박막 트랜지스터(T), 화소 전극(19) 및 공통 전극(20)을 포함하여 이루어진다.
상기 게이트 라인(11)은 상기 하부 기판(10)의 가로 방향을 따라 형성된다.
상기 데이터 라인(15)은 상기 하부 기판(10)의 세로 방향을 따라 상기 게이트 라인(11)과 교차되도록 형성된다.
상기 게이트 라인(11)과 상기 데이터 라인(15)이 교차되는 화소 영역에는 스위칭 소자로서 박막 트랜지스터(T)가 형성된다.
상기 화소 전극(19)은 상기 박막 트랜지스터(T)와 전기적으로 접속되며, 상기 화소 영역 내에 핑거(finger) 형상으로 형성된다.
상기 공통 전극(20)은 상기 게이트 라인(11)과 나란하도록 형성된 공통 라인(미도시)과 전기적으로 접속되며, 상기 화소 전극(19)과 평행하도록 상기 화소 전극(19) 사이마다 형성된다.
도 2는 도 1의 I-I라인의 단면도이다.
도 2에서 알 수 있듯이, 하부 기판(10)에는, 기판(10) 상에 게이트 전극(12)이 형성되어 있고, 상기 게이트 전극(12)을 포함한 기판(10) 전면에 게이트 절연막(13)이 형성되어 있다.
상기 게이트 절연막(13) 상에는 반도체층(14)이 형성되어 있고, 상기 반도체층(14) 상에는 데이터 라인(15)과 상기 데이터 라인(15)으로부터 분기되어 형성되는 소스 전극(16) 및 상기 소스 전극(16)과 이격하는 드레인 전극(17)이 형성되어 있다.
상기 소스/드레인 전극(16, 17)을 포함한 기판 전면에는 보호막(18)이 형성되어 있다.
상기 보호막(18) 상에는 콘택홀(미도시)을 통해 상기 드레인 전극(17)과 전기적으로 접속되는 화소 전극(19)이 형성되어 있다.
상기 화소 전극(19)과 마찬가지로 상기 보호막(18) 상에는 콘택홀(미도시)을 통해 공통 라인(미도시)과 전기적으로 접속된 공통 전극(20)이 형성되어 있다.
상술한 바와 같은 일반적인 IPS 모드 액정 표시장치는 상기 화소 전극(19)과 상기 공통 전극(20)을 평행하게 교대로 배열함으로써 상기 화소 전극(19)과 공통 전극(20) 사이에서 횡전계를 일으켜 액정층의 배열을 조절하는 방식인데, 상기 화소 전극(19)과 상기 공통 전극(20) 상측 부분에서 액정층의 배열이 조절되지 않아 그 영역에서 광의 투과도가 저하되는 단점이 있다.
즉, 도 2에서 알 수 있듯이, 화소 영역 내에서 상기 화소 전극(19)과 공통 전극(20)의 폭(C1)에 대응하는 부분만큼 개구부가 감소하기 때문에, IPS 모드 액정 표시장치의 전체적인 투과율이 저하되게 된다.
여기서, 상기한 문제점을 개선하기 위해 상기 화소 전극(19)과 공통 전극(20)의 전극 간격(S1)을 증가시켜 개구 영역을 넓히는 방안을 고려할 수 있으나, 전극 간격(S1)이 넓어질 경우 구동 전압이 증가하게 되어 고전압 Drive-IC의 적용이 불가피하며, 이 때 고전압에 기인한 정전기 불량 및 Drive-IC 발열 이슈와 같은 문제점이 나타나게 된다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 IPS 모드의 액정 표시장치에 있어서, 횡전계에 기인하여 비 전극부의 투과율이 높은 반면, 전극부는 액정이 구동되지 않아 투과율이 급격히 떨어지는 문제가 있어, 투과율을 극대화하기 위해 전극을 미세화하고 밀도있게 배치할 수 있는 박막 트랜지스터 기판의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 또한 상기와 같은 박막 트랜지스터 기판의 제조방법을 적용한 액정 표시장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판 상에 제 1 전극 물질층 및 쇼트 방지 물질층을 차례로 형성한 후, 포토 레지스트 패턴을 이용하여 상기 쇼트 방지 물질층으로부터 쇼트 방지막을 형성하는 공정; 상기 포토 레지스트 패턴에 리플로우(Reflow) 공법을 적용하여 상기 제 1 전극 물질층으로부터 제 1 전극을 형성하는 공정; 상기 리플로우된 포토 레지스트 패턴을 포함한 기판 상에 제 2 전극 물질층을 형성한 후, 상기 리플로우된 포토 레지스트 패턴 및 그 상부에 형성된 상기 제 2 전극 물질층을 리프트-오프(Lift-Off)하여 제 2 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법를 제공한다.
본 발명은 또한, 제 1 기판 및 제 2 기판을 준비하는 공정; 상기 제 1 기판 및 제 2 기판 사이에 액정층을 형성하는 공정을 포함하여 이루어지고, 상기 제 1 기판을 준비하는 공정은 전술한 박막 트랜지스터 기판의 제조방법으로 이루어진 것을 특징으로 하는 액정 표시장치의 제조방법.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명은, 박막 트랜지스터 기판에 공통 전극 및 화소 전극을 패턴형성하는데 있어서, 포토 리소그라피(Photo Lithography) 공정을 통해 형성 가능한 전극 폭 및 전극 간격의 한계를 극복하여, 고밀도의 전극 폭 및 전극 간격을 형성할 수 있어, 액정 표시장치의 투과율을 향상시키는 효과가 있다.
또한, 본 발명은, 조밀하게 형성된 공통 전극 또는 화소 전극 중 어느 하나의 전극 상에 쇼트 방지막을 형성함으로써, 전기적인 쇼트(Short)를 방지할 수 있는 효과가 있다.
도 1은 일반적인 IPS 모드 액정 표시장치의 하부 기판의 개략적인 평면도이다.
도 2는 도 1의 I-I라인의 단면도이다.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 구조를 설명하기 위한 평면도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
박막 트랜지스터 기판의 제조방법
도 3은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 구조를 설명하기 위한 평면도이다.
도 3에서 알 수 있듯이, 본 발명의 제조방법에 따른 박막 트랜지스터 기판(100)은, 기판(100), 게이트 라인(110), 데이터 라인(150), 박막 트랜지스터(T), 제 1 전극(190) 및 제 2 전극(200)을 포함하여 이루어진다.
상기 게이트 라인(110)은 가로 방향으로 배열되어 있고, 상기 데이터 라인(150)은 세로 방향으로 배열되어 있다. 이와 같이 상기 게이트 라인(110)과 상기 데이터 라인(150)이 서로 교차되도록 배열되어 하나의 화소 영역이 정의된다.
상기 박막 트랜지스터(T)는 상기 게이트 라인(110)과 상기 데이터 라인(150)이 교차하는 영역에 형성된다. 상기 박막 트랜지스터(T)는 게이트 전극(120), 반도체층(140), 소스 전극(151) 및 드레인 전극(152)을 포함하여 이루어진다(도 4h 참조).
상기 게이트 전극(120)은 상기 게이트 라인(110)에서 연장형성되어 있다.
상기 반도체층(140)은 상기 게이트 전극(120)과 상기 소스/드레인 전극(151, 152) 사이의 중간층에 형성되어 박막 트랜지스터가 동작할 때 전자가 이동하는 채널 역할을 한다.
상기 소스 전극(151)은 상기 데이터 라인(150)에서 연장형성되어 있고, 상기 드레인 전극(152)은 상기 소스 전극(151)과 소정 간격으로 이격되어 서로 마주하고 있다.
이와 같은 박막 트랜지스터(T)는 도시된 바와 같은 구조로 한정되는 것은 아니고, 예로서 상기 소스 전극(151)이 U자 형태로 구성되는 구조 등과 같이 당업계에 공지된 다양한 형태로 변경형성될 수 있다.
상기 제 1 전극(190)은 상기 화소 영역 내에 형성되며, 상기 박막 트랜지스터(T)의 드레인 전극(152)과 전기적으로 접속되어 있다. 특히, 상기 제 1 전극(190)은 콘택홀을 통해 상기 드레인 전극(152)과 전기적으로 접속되어 있다.
상기 제 2 전극(200)은 상기 화소 영역을 포함하여 기판(100)의 전면에 형성되며, 상기 제 1 전극(190)과 동일한 평면 상에서 일정한 간격(S2)을 두고 교대로 평행하게 배열되어 수평 전계를 형성한다.
한편, 액정 표시장치는 데이터 드라이버(미도시)를 이용하여 상기 데이터 라인(150)을 통해 데이터 신호를 공급한다. 상기 데이터 신호는 상기 데이터 라인(150)과 전기적으로 접속된 상기 드레인 전극(152)을 거쳐 상기 제 1 전극(190)에 소정의 구동 전압의 형태로 전달된다.
이 때, 상기 전극 간격(S2)이 넓을수록, 수평 전계를 형성시키기 위해 더 높은 구동 전압을 요구한다. 또한, 높은 구동 전압을 공급하기 위해서는 고전압 Drive-IC의 적용이 불가피하다.
따라서, 상기 전극 간격(S2)을 좁게 형성하여, 낮은 구동 전압에서도 화상을 표시할 수 있는 액정 표시장치를 필요로 하게 된다.
또한, 상기 제 1 전극(190)과 제 2 전극(200)은 각각 소정의 폭(C2)을 가지는데, 상기 제 1 전극(190) 및 제 2 전극(200)의 상측 부분에서 액정층의 배열이 조절되지 않기 때문에 그 영역에서 광의 투과도가 저하되는 단점이 있다.
따라서, 상기 전극의 폭(C2)을 좁게 형성하여, 액정 표시장치의 광 투과율을 높일 수 있도록 하는 것이 바람직하다.
이와 같이, 상기 제 1 전극(190) 및 제 2 전극(200) 각각의 폭(C2)과 함께 상기 제 1 전극(190) 및 제 2 전극(200) 사이의 간격(S2)을 좁게 형성함으로써, 액정 표시장치의 투과율을 높이고 구동 전압을 낮출 수 있다.
본 발명에 따른 박막 트랜지스터 기판의 제조방법은 종래 기술에 비하여 상기 전극들의 폭 및 전극간 간격이 동시에 좁게 형성된 박막 트랜지스터 기판을 제공한다. 이와 같은 효과는 후술하는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조공정을 참조하면 용이하게 이해할 수 있을 것이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 3의 I-I라인의 단면도이다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였다.
우선, 도 4a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(120)을 형성한다.
이후, 상기 게이트 전극(120)을 포함한 기판(100) 상에 게이트 절연막(135)을 형성한다.
이후, 상기 게이트 절연막(135) 상에 상기 게이트 전극(120)과 중첩하도록 반도체층(140)을 형성한다.
상기 게이트 전극(120)은 소정의 금속물질을 스퍼터링(Sputtering)과 같은 방법을 이용하여 상기 기판(100) 상에 적층하고, 포토 레지스트(PR)를 도포하고 노광, 현상 및 식각을 하는 소위 포토 리소그라피(Photo Lithography) 공정을 통해 패턴 형성할 수 있다.
다만, 반드시 그에 한정되는 것은 아니고, 금속물질의 페이스트를 이용하여 스크린 프린팅(Screen Printing), 잉크젯 프린팅(Inkjet Printing), 그라비아 프린팅(Gravure Printing), 그라비아 오프셋 프린팅(Gravure Offset Printing), 리버스 오프셋 프린팅(Reverse Offset Printing), 플렉소 프린팅(Flexo Printing), 또는 마이크로 콘택 프린팅(Microcontact Printing)과 같은 인쇄 공정으로 상기 게이트 전극(120)을 직접 패턴 형성할 수도 있다.
이하에서 설명하는 각각의 구성에 대한 패턴 형성 공정도 구성 재료에 따라 포토 리소그라피 공정을 이용하거나 또는 인쇄 공정을 이용하여 수행할 수 있으며, 그에 대한 반복 설명은 생략하기로 한다.
상기 게이트 절연막(135)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다.
상기 반도체층(140)은 상기 게이트 절연막(135) 상에 액티브층(미도시)을 형성하고, 상기 액티브층에 불순물을 도핑하여 상기 액티브층의 상면에 오믹콘택층(미도시)을 형성한 후, 상기 액티브층과 상기 오믹콘택층을 패터닝하는 공정을 통해 형성할 수 있다.
다음, 도 4b에서 알 수 있듯이, 상기 반도체층(140) 상에 데이터 라인(150)에서 연장되는 소스 전극(151) 및 상기 소스 전극(151)과 마주하는 드레인 전극(152)을 형성한다.
이후, 상기 소스 전극(151) 및 드레인 전극(152)을 포함한 기판(100) 상에 보호막(160)을 형성한다.
상기 소스 전극(151) 및 드레인 전극(152)은 소정의 금속물질을 스퍼터링과 같은 방법으로 증착한 후 패터닝하는 공정을 통해 형성할 수 있다.
상기 보호막(160)은 플라즈마 강화 화학 기상증착법을 이용하여 형성할 수 있다.
한편, 도시하지는 않았지만, 상기 보호막(160)에 콘택홀을 형성하여 상기 드레인 전극(152)을 노출시키고, 상기 콘택홀을 통해 추후 공정에서 형성되는 제 1 전극(190) 또는 제 2 전극(200) 중 어느 하나의 전극과 상기 드레인 전극(152)을 전기적으로 접속시킬 수 있다.
다음, 도 4c에서 알 수 있듯이, 상기 보호막(160) 상에 제 1 전극 물질층(190a)을 형성한다.
이후, 상기 제 1 전극 물질층(190a) 상에 쇼트 방지 물질층(195)을 형성한다.
이후, 상기 쇼트 방지 물질층(195) 상에 포토 레지스트(PR) 패턴(196a)을 형성한다.
상기 제 1 전극 물질층(190a)은 인듐 주석 산화물(Indium Tin Oxide: ITO)을 스퍼터링과 같은 방법으로 증착한 후, 상기 ITO를 환원시켜 형성할 수 있다.
이 때, 상기 ITO가 증착된 기판(100)을 진공 챔버(미도시)에 안착시킨 후 수소(H2) 플라즈마 처리할 수 있다.
상기 수소 플라즈마 처리 공정에 의해 상기 투명한 ITO에 포함된 O-기와 H2의 H-라디칼(Radical)이 반응하여 상기 ITO에 포함된 O-성분이 빠져나가게 된다.
그러면, 상기 ITO에 포함된 산소의 농도가 낮아져 상기 ITO의 결정성이 깨지면서 투과율이 저하되어, 상기 ITO는 불투명해진다.
결국, 상기 ITO의 주성분인 In2O3가 수소 플라즈마와 반응하여 환원됨으로써 상기 ITO는 흑화되게 된다. 이 때, 플라즈마 처리 공정시 파워, 압력, 공정시간, 공정가스의 유량, 진공 챔버의 종류 등에 따라 상기 ITO의 흑화 정도는 제어가능하다.
상기 ITO의 환원 공정에 의해, 상기 제 1 전극 물질층(190a)의 표면에는 엠보싱(Embossing)이 형성될 수 있다.
상기 엠보싱은 추후 공정에서 상기 제 1 전극 물질층(190a)을 식각(Etch)하여 제 1 전극(190, 도 4f 참조)을 형성할 때, 식각 바이어스(Etch Bias)를 증가시켜 상기 제 1 전극(190)의 폭을 좁게 형성할 수 있는 효과를 제공한다. 상기 효과에 대해서는, 후술하기로 한다.
상기 쇼트 방지 물질층(195)은 실리콘 질화막(SiNx)을 플라즈마 강화 화학 기상증착과 같은 방법으로 증착하여 형성할 수 있다.
상기 실리콘 질화막의 증착 공정은 170℃∼250℃의 온도에서 이루어지는 것이 바람직하다. 일반적으로, 실리콘 질화막의 증착은 약 320℃의 온도에서 이루어진다. 그러나, 상기 제 1 전극 물질층(190a)을 구성하는 환원된 ITO, 즉 흑화 ITO는 약 320℃의 온도에서 다결정화된다. 이 경우, 상기 제 1 전극(190)을 형성하기 위한 식각이 불가능하다.
따라서, 본 발명의 실시예에 있어서, 상기 쇼트 방지 물질층(195)을 형성하는 공정은 실리콘 질화막을 170℃∼250℃의 온도에서 증착하여 이루어지는 것이 바람직하다.
다음, 도 4d에서 알 수 있듯이, 상기 포토 레지스트 패턴(196a)을 이용하여 상기 쇼트 방지 물질층(195)을 식각하여 쇼트 방지막(197)을 형성한다.
상기 쇼트 방지막(197)은 추후 공정에서 형성되는 제 1 전극(190)의 상부 가장자리에서 더 연장되도록 상기 제 1 전극(190)의 폭 보다 더 넓게 형성된다.
상기 쇼트 방지막(197)은 추후 공정에서 형성되는 제 1 전극(190)과 제 2 전극(200, 도 4h 참조)이 이물질에 의해 전기적으로 쇼트(Short)되는 것을 방지하는 기능을 한다.
다음, 도 4e에서 알 수 있듯이, 상기 포토 레지스트 패턴(196a)에 리플로우(Reflow) 공법을 적용함으로써, 상기 포토 레지스트 패턴(196a)의 폭을 늘려, 리플로우된 포토 레지스트 패턴(196b)을 형성한다.
다음, 도 4f에서 알 수 있듯이, 상기 리플로우된 포토 레지스트 패턴(196b)을 이용하여 상기 제 1 전극 물질층(190a)을 식각하여 제 1 전극(190)을 형성한다.
상기 제 1 전극 물질층(190a)은 전술한 바와 같이, ITO를 환원시켜 얻은 흑화 ITO로 구성될 수 있다. 상기 제 1 전극 물질층(190a)의 표면에는 엠보싱이 형성될 수 있다.
상기 엠보싱은 상기 제 1 전극 물질층(190a)을 식각하는 공정에서, 식각액(Etchant)이 상기 제 1 전극 물질층(190a)의 표면을 통해 내측으로 침투하기 용이하게 한다.
그 결과, 식각 바이어스(Etch Bias)를 증가시켜 상기 제 1 전극(190)의 폭을 좁게 형성할 수 있다.
다음, 도 4g에서 알 수 있듯이, 상기 리플로우된 포토 레지스트 패턴(196b)을 포함한 기판(100) 상에 제 2 전극 물질층(200a)을 형성한다.
상기 제 2 전극 물질층(200a)은 상기 리플로우된 포토 레지스트 패턴(196b)들 사이에서 자기정렬(Self-Align) 방식으로 증착될 수 있다. 상기 자기정렬 방식에 의한 증착으로 상기 제 2 전극 물질층(200a)으로부터 추후 공정에서 형성되는 제 2 전극(200, 도 4h 참조)은 완만한 테이퍼(Taper)를 가질 수 있다.
상기 제 2 전극 물질층(200a)은 상기 제 1 전극(190)과 동일한 평면 상에서 상기 제 1 전극(190)의 두께에 비하여 더욱 얇게 형성하는 것이 바람직하다.
상기 제 2 전극 물질층(200a)의 일부 영역은 추후 공정에서, 그 하부에 형성된 상기 리플로우된 포토 레지스트 패턴(196b)과 함께 리프트-오프(Lift-Off) 공정에 의해 제거된다(도 4h 참조). 이 때, 상기 리플로우된 포토 레지스트 패턴(196b)을 녹이는 스트립액(Stripper)이 용이하게 침투하기 위해서는, 상기 제 2 전극 물질층(200a)이 상기 제 1 전극(190)에 비하여 낮은 단차를 가질 필요가 있기 때문이다.
다음, 도 4h에서 알 수 있듯이, 상기 리플로우된 포토 레지스트 패턴(196b) 및 그 상부에 형성된 제 2 전극 물질층(200a)을 리프트-오프(Lift-Off)하여, 제 2 전극(200)을 형성한다.
종래의 일반적인 리프트-오프 공정을 이용한 박막 트랜지스터 기판의 제조방법에 있어서는, 포토 리소그라피 공정의 노광 단계에서의 한계로 인하여, 공통 전극과 화소 전극의 폭 및 전극 간격을 4㎛ 및 4㎛이하로 형성하는 것은 실제적으로 불가능하다.
그러나, 본 발명의 바람직한 실시예에 따른 박막 트랜지스터 기판의 제조방법에 따르면, 리프트-오프 공정과 함께 리플로우 공법을 적용함으로써, 공통 전극과 화소 전극의 폭 및 전극간 간격을 2㎛ 및 2㎛까지 형성함으로써, 전극을 미세화하고 밀도있게 배치할 수 있게 된다.
이하, 구체적인 실험예를 예시적으로 설명한다.
하기 조건으로 박막 트랜지스터 기판을 제조한다.
- 포토 레지스트 패턴의 폭/간격 : 4㎛/4㎛
- 쇼트 방지막의 폭 : 4㎛
- 리플로우된 포토 레지스트 패턴의 폭/간격 : 6㎛/2㎛
- 제 1 전극의 식각 바이어스 : 2㎛
- 제 1 전극 및 제 2 전극의 폭/간격 : 2㎛/2㎛
현재 액정 표시장치의 노광장비로 노광 가능한 포토 레지스트 패턴의 폭/간격인 4㎛/4㎛ 노광을 진행하여 포토 레지스트 패턴을 형성하였다. 상기 포토 레지스트 패턴을 이용하여 쇼트 방지 물질층을 식각하여 4㎛의 폭을 갖는 쇼트 방지막을 형성하였다. 상기 포토 레지스트 패턴에 리플로우 공법을 적용하여 편측 1㎛씩 증가시켜 폭은 4㎛에서 6㎛로 증가시켰고, 간격은 4㎛에서 2㎛로 감소시켰다. 흑화 ITO 특성인 빠른 식각 속도(Etch Rate)를 적용하여, 상기 리플로우된 포토 레지스트 패턴의 폭인 6㎛를 기준으로 편측 2㎛씩 식각을 진행하여, 제 1 전극의 폭을 2㎛로 형성하였다. 상기 리플로우된 포토 레지스트 패턴을 포함한 기판 상에 상온 2차 ITO를 증착하여 상기 리플로우된 포토 레지스트 패턴의 간격인 2㎛에 대응하도록 제 2 전극을 형성하였다. 리프트-오프 공정을 이용하여 상기 리플로우된 포토 레지스트 패턴 및 그 상부의 제 2 전극 물질층을 제거하였다.
이상 설명한 각각의 구성들은 당업계에 공지된 다양한 재료를 이용하여 형성할 수 있다. 이하에서는 각각의 구성들의 재료에 대한 예를 설명하지만, 반드시 그에 한정되는 것은 아니다.
상기 게이트 라인(110), 상기 게이트 전극(120), 상기 데이터 라인(150), 상기 소스 전극(151) 및 상기 드레인 전극(152)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 게이트 절연막(135)은 실리콘 산화막(SiOx)과 실리콘 질화막(SiNx) 등과 같은 무기계 물질, 또는 벤조사이클로부텐(BCB)과 포토아크릴(photo acryl) 등과 같은 유기계 물질로 이루어질 수 있다.
상기 반도체층(140)은 비정질 실리콘 또는 결정질 실리콘을 포함하여 이루어질 수 있다.
상기 제 2 전극(200)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물로 이루어질 수 있다.
액정 표시장치의 제조방법
본 발명에 따른 액정 표시장치는 상술한 도 4a 내지 도 4h에 따른 박막 트랜지스터 기판을 형성하는 공정과 더불어, 기판 상에 화소 영역 이외의 영역으로 광이 누설되는 것을 차단하기 위하여 차광층을 형성하고, 상기 차광층 사이에 적색(R), 녹색(G), 및 청색(B)의 컬러필터층을 형성하고, 상기 컬러필터층 상에 오버코트층을 형성하여 컬러필터 기판을 형성하는 공정, 및 상기 양 기판 사이에 액정층을 형성하는 공정을 통해 그 제조가 완성된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판 110: 게이트 라인
120: 게이트 전극 135: 게이트 절연막
140: 반도체층 150: 데이터 라인
151: 소스 전극 152: 드레인 전극
160: 보호막 190: 제 1 전극
197: 쇼트 방지막 200: 제 2 전극
T: 박막 트랜지스터

Claims (10)

  1. 기판 상에 제 1 전극 물질층 및 쇼트 방지 물질층을 차례로 형성한 후, 포토 레지스트 패턴을 이용하여 상기 쇼트 방지 물질층으로부터 쇼트 방지막을 형성하는 공정;
    상기 포토 레지스트 패턴에 리플로우(Reflow) 공법을 적용하여 상기 제 1 전극 물질층으로부터 제 1 전극을 형성하는 공정; 및
    상기 리플로우된 포토 레지스트 패턴을 포함한 기판 상에 제 2 전극 물질층을 형성한 후, 상기 리플로우된 포토 레지스트 패턴 및 그 상부에 형성된 상기 제 2 전극 물질층을 리프트-오프(Lift-Off)하여 제 2 전극을 형성하는 공정을 포함하고,
    동일한 평면 상에서 상기 제 2 전극 물질층의 두께를 상기 제 1 전극의 두께보다 더욱 얇게 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 전극 물질층을 형성하는 공정은,
    인듐 주석 산화물(ITO)을 증착한 후, 상기 인듐 주석 산화물을 환원시키는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  3. 제 2 항에 있어서,
    상기 환원 공정은,
    상기 인듐 주석 산화물에 수소(H2) 플라즈마 처리를 함으로써 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  4. 제 2 항에 있어서,
    상기 환원 공정에 의하여,
    상기 인듐 주석 산화물의 표면에 엠보싱(Embossing)을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  5. 제 2 항에 있어서,
    상기 쇼트 방지 물질층을 형성하는 공정은,
    170℃∼250℃의 온도에서 실리콘 질화막(SiNx)을 증착하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 전극 및 제 2 전극의 간격은 2㎛∼4㎛이고,
    상기 제 1 전극 및 제 2 전극의 폭은 각각 2㎛∼4㎛으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 2 전극을 형성하는 공정은,
    상기 제 2 전극 물질층을 자기정렬(Self-Align) 방식으로 증착하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  9. 제 1 항에 있어서,
    상기 제 1 전극 물질층을 형성하기 이전에,
    기판 상에 게이트 전극을 형성하는 공정;
    상기 게이트 전극을 포함한 기판 상에 게이트 절연막을 형성하는 공정; 및
    상기 게이트 절연막 상에 상기 게이트 전극과 중첩하도록 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 공정을 더 포함하며,
    상기 제 1 전극 또는 제 2 전극 중 어느 하나의 전극은 상기 드레인 전극과 전기적으로 접속되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  10. 제 1 기판 및 제 2 기판을 준비하는 공정;
    상기 제 1 기판 및 제 2 기판 사이에 액정층을 형성하는 공정을 포함하여 이루어지고,
    상기 제 1 기판을 준비하는 공정은 제 1 항 내지 제 5 항 및 제 7 항 내지 제 9 항 중 어느 한 항에 따른 박막 트랜지스터 기판의 제조방법으로 이루어진 것을 특징으로 하는 액정 표시장치의 제조방법.
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