KR20110056621A - 박막 트랜지스터 기판과 그 제조방법 및 액정표시장치와 그 제조방법 - Google Patents

박막 트랜지스터 기판과 그 제조방법 및 액정표시장치와 그 제조방법 Download PDF

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Abstract

본 발명은, 기판; 상기 기판 상에서 서로 교차 배열된 게이트 라인 및 데이터 라인; 상기 게이트 라인과 연결된 제1 게이트 전극; 상기 제1 게이트 전극 위에 형성된 반도체층; 상기 데이터 라인과 연결된 소스 전극 및 상기 소스 전극과 이격 되도록 형성된 드레인 전극; 상기 반도체층 위에 형성된 제2 게이트 전극; 및 상기 드레인 전극과 연결된 화소 전극을 포함하여 이루어진 박막 트랜지스터 기판 및 그 제조방법, 및 그를 이용한 액정표시장치와 그 제조방법에 관한 것으로서,
본 발명은 반도체층의 하부에 제1 게이트 전극이 위치하고, 반도체층의 상부에 제2 게이트 전극이 위치하기 때문에, 상기 반도체층의 앞 채널(Front Channel) 뿐만 아니라 백 채널(Back Channel)을 통해서도 전자가 원활히 이동하게 되어 온 전류(On current)가 향상되는 효과가 있고, 또한, 오프(Off)시 상기 반도체층의 채널 영역에서 전자의 이동도가 감소되어 오프 전류(Off current)가 줄어들고, 문턱전압(Threshold voltage)의 제어가 용이하게 된다.
게이트 전극, 채널, 온 전류, 오프 전류

Description

박막 트랜지스터 기판과 그 제조방법 및 액정표시장치와 그 제조방법{Thin film transistor substrate and method of manufacturing the same and Liquid Crystal Display Device and Method of manufacturing the same}
본 발명은 액정표시장치에 관한 것으로서, 보다 구체적으로는 액정표시장치용 박막 트랜지스터 기판에 관한 것이다.
액정표시장치는 동작 전압이 낮아 소비 전력이 적고 휴대용으로 쓰일 수 있는 등의 이점으로 노트북 컴퓨터, 모니터, 우주선, 항공기 등에 이르기까지 응용분야가 넓고 다양하다.
액정표시장치는 하부기판, 상부기판, 및 상기 양 기판 사이에 형성된 액정층을 포함하여 구성되며, 전계 인가 유무에 따라 액정층의 배열이 조절되고 그에 따라 광의 투과가 조절되어 화상이 표시되는 장치이다.
일반적으로 상기 하부기판에는 스위칭 소자로서 박막 트랜지스터가 매트릭스 형태로 형성되고, 따라서, 상기 하부기판은 박막 트랜지스터 기판이라고 불린다. 상기 상부기판에는 색상 구현을 위한 컬러 필터가 형성되고, 따라서, 상기 상부기판은 컬러 필터 기판이라 불린다.
상기 박막 트랜지스터 기판에 형성되는 박막 트랜지스터는 게이트 전극, 반도체층, 및 소스/드레인 전극을 포함하여 이루어지는데, 상기 전극들의 배치 모습에 따라 스태거드(Staggered) 구조와 코플래너(Coplanar) 구조로 나눌 수 있다.
상기 스태거드 구조는 반도체층을 중심으로 게이트 전극과 소스/드레인 전극이 위 아래로 분리 배치된 구조이고, 상기 코플래너 구조는 게이트 전극과 소스/드레인 전극이 동일 평면에 배치된 구조이다. 상기 스태거드 구조는 다시 게이트 전극이 아래에 배치되고 소스/드레인 전극이 위에 배치된 역 스태거드 구조(Invert-staggered)와 게이트 전극이 위에 배치되고 소스/드레인 전극이 아래에 배치된 정상 스태거드(normal staggered) 구조로 나눌 수 있다. 일반적으로, 스태거드 구조, 특히 역 스태거드 구조가 공정수가 감소 되고 계면 특성 등이 우수하여 대량생산에 주로 사용되고 있다.
상기 역 스태거드 구조의 박막 트랜지스터는 다시 채널 형성 방법에 따라 백 채널 에치(Back Channel Etched: BCE)형과 에치 스톱퍼(Etch stopper: ES)형으로 나눌 수 있다. 상기 에치 스톱퍼형은 반도체층 위에 에치 스톱퍼를 형성함으로써 소스/드레인 전극 형성을 위한 에칭 공정시 반도체층의 채널영역이 에칭되는 것이 방지되는 장점이 있다. 반면에, 상기 백 채널 에치형은 에치 스톱퍼를 형성하지 않기 때문에 소스/드레인 전극 형성을 위한 에칭 공정시 반도체층의 채널영역이 에칭되는 단점이 있다. 그러나, 상기 백 채널 에치형은 구조가 간단하고 제조 공정시 마스크 공정 회수를 줄일 수 있어 생산성 면에서 상대적으로 유리한 장점이 있고, 그에 따라 대량생산시에는 백 채널 에치형이 주로 이용되고 있다.
이하에서는 도면을 참조로 종래 백 채널 에치(Back Channel Etched: BCE)형 역 스태거드(Invert-Staggered) 구조의 박막 트랜지스터가 적용된 박막 트랜지스터 기판에 대해서 설명하기로 한다.
도 1은 종래의 액정표시장치용 박막 트랜지스터 기판의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 종래의 액정표시장치용 박막 트랜지스터 기판은, 기판(10), 게이트 전극(20), 게이트 절연막(30), 반도체층(40), 소스 전극(50a), 드레인 전극(50b), 보호막(60), 및 화소 전극(70)을 포함하여 이루어진다.
상기 게이트 전극(20)은 상기 기판(10) 상에 패턴형성되어 있고, 상기 게이트 절연막(30)은 상기 게이트 전극(20)을 포함한 기판(10) 전면에 형성되어 있다.
상기 반도체층(40)은 상기 게이트 절연막(30) 상에 패턴형성되어 있는데, 상기 소스 전극(50a) 및 드레인 전극(50b)과 접촉하는 영역에는 불순물이 도핑된 오믹콘택층(41)을 구비하고 있다.
상기 소스 전극(50a)과 드레인 전극(50a)은 상기 반도체층(40) 상에서 소정 간격으로 서로 이격 형성되어 있다.
상기 보호막(60)은 상기 소스 전극(50a)과 드레인 전극(50b)을 포함한 기판(10) 전면에 형성되어 있고, 상기 드레인 전극(50b)이 노출되도록 콘택홀(65)을 구비하고 있다.
상기 화소 전극(70)은 상기 보호막(60) 상에 형성되며, 상기 콘택홀(65)을 통해 상기 드레인 전극(50b)과 연결되어 있다.
이와 같은 종래의 액정표시장치용 박막 트랜지스터 기판은 구조가 간단하여 제조공정의 단순화를 꾀할 수 있지만, 구조 및 제조 공정 상의 한계로 인해서 다음과 같은 단점이 있다.
박막 트랜지스터는 상기 게이트 전극(20)에 문턱 전압(Threshold voltage) 이상의 전압이 인가되면, 전자(electron)가 상기 반도체층(40)의 채널(Channel) 영역을 통해 상기 소스 전극(50a)에서 드레인 전극(50b)으로 이동하면서 온(on) 상태가 된다. 그런데, 종래의 박막 트랜지스터의 경우, 전자가 상기 반도체층(40)의 백 채널(Back Channel) 영역을 통해서는 극히 일부만이 이동하게 되고 대부분의 전자는 주로 상기 반도체층(40)의 앞 채널(Front Channel) 영역을 통해 이동하게 된다.
따라서, 종래의 박막 트랜지스터는 온 전류(On current)시 전자의 이동도(mobility)가 감소되는 단점이 있다. 특히, 백 채널 에치(Back Channel Etched: BCE)형의 경우 제조공정 중에 상기 반도체층(40)의 백 채널이 에칭되기 때문에 온 전류시 전자의 이동도가 더욱 감소되는 문제가 있다.
또한, 종래의 경우 제조 공정 중에 상기 반도체층(40)의 백 채널이 노출되어 상기 반도체층(40)의 백 채널이 오염될 가능성이 크다. 이와 같이, 상기 반도체층(40)의 백 채널이 오염될 경우, 상기와 같이 온 전류시 전자의 이동도가 감소되는 동일한 문제가 발생하고, 그에 더하여 오프(Off)시 전자의 이동도가 증가되어 오프 전류(Off current) 제어가 어렵게 되고, 아울러 문턱전압(Threshold voltage)의 제어까지 힘들어지는 문제가 있다. 특히, 백 채널 에치(Back Channel Etched: BCE)형의 경우 제조공정 중에 상기 반도체층(40)의 백 채널이 오염될 가능성이 크 기 때문에, 오프 전류 제어 및 문턱 전압 제어의 어려움이 더욱 증가 된다.
근래의 경우, 드라이버 IC를 기판 상에 형성하는 SOG(System on glass)를 통해 제품의 가격 경쟁력을 높이고자 하는 시도가 진행되고 있는데, 이와 같이 SOG를 실현하기 위해서는 박막 트랜지스터의 온 전류(On current) 및 오프 전류(Off current) 제어가 필수적이다. 그런데, 종래의 경우 전술한 바와 같이 온 전류 특성이 떨어지고 오프 전류 및 문턱 전압 제어가 힘들기 때문에 SOG를 실현하는데 한계가 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 온 전류(On current)시 전자의 이동도를 증가시켜 온 전류 특성을 향상시킴과 더불어 오프 전류(Off current) 및 문턱 전압(Threshold voltage) 제어가 용이한 박막 트랜지스터 기판 및 그 제조방법, 및 그를 이용한 액정표시장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판; 상기 기판 상에서 서로 교차 배열된 게이트 라인 및 데이터 라인; 상기 게이트 라인과 연결된 제1 게이트 전극; 상기 제1 게이트 전극 위에 형성된 반도체층; 상기 데이터 라인과 연결된 소스 전극 및 상기 소스 전극과 이격 되도록 형성된 드레인 전극; 상기 반도체층 위에 형성된 제2 게이트 전극; 및 상기 드레인 전극과 연결된 화소 전극을 포함하여 이루어진 박막 트랜지스터 기판을 제공한다.
본 발명은 또한, 기판; 상기 기판 상에 형성된 제1 게이트 전극; 상기 제1 게이트 전극 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성된 반도체층; 상기 반도체층 상에서 서로 이격 되도록 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 형성되며, 상기 드레인 전극이 노출되도록 제1 콘택홀이 구비된 제2 절연막; 상기 제2 절연막 상에 형성된 제2 게이트 전극; 및 상기 제2 절연막 상에 형성되며, 상기 제1 콘택홀을 통해 상기 드레인 전극 과 연결되는 화소 전극을 포함하여 이루어진 박막 트랜지스터 기판을 제공한다.
본 발명은 또한, 기판 상에 게이트 라인 및 상기 게이트 라인과 연결되는 제1 게이트 전극을 형성하는 공정; 상기 게이트 라인 및 제1 게이트 전극을 포함한 상기 기판 전면에 제1 게이트 절연막을 형성하는 공정; 상기 제1 게이트 절연막 상에 반도체층을 형성하고, 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 공정; 상기 소스 전극 및 드레인 전극을 포함한 상기 기판 전면에 제2 게이트 절연막을 형성하는 공정; 상기 드레인 전극이 노출되도록 상기 제2 게이트 절연막의 소정영역에 제1 콘택홀을 형성하는 공정; 및 상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하고, 상기 제1 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 공정을 포함하는 박막 트랜지스터 기판의 제조방법을 제공한다.
본 발명은 또한, 제1 기판, 제2 기판, 및 상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지고, 상기 제1 기판 상에는, 서로 교차 배열된 게이트 라인 및 데이터 라인; 상기 게이트 라인과 연결된 제1 게이트 전극; 상기 제1 게이트 전극 위에 형성된 반도체층; 상기 데이터 라인과 연결된 소스 전극 및 상기 소스 전극과 이격 되도록 형성된 드레인 전극; 상기 반도체층 위에 형성된 제2 게이트 전극; 및 상기 드레인 전극과 연결된 화소 전극이 형성된 것을 특징으로 하는 액정표시장치를 제공한다.
본 발명은 또한, 제1 기판을 제조하는 공정; 제2 기판을 제조하는 공정; 및 상기 제1 기판 및 제2 기판 사이에 액정층을 형성하는 공정을 포함하여 이루어지 고, 상기 제1 기판을 제조하는 공정은, 기판 상에 게이트 라인 및 상기 게이트 라인과 연결되는 제1 게이트 전극을 형성하는 공정; 상기 게이트 라인 및 제1 게이트 전극을 포함한 상기 기판 전면에 제1 게이트 절연막을 형성하는 공정; 상기 제1 게이트 절연막 상에 반도체층을 형성하고, 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 공정; 상기 소스 전극 및 드레인 전극을 포함한 상기 기판 전면에 제2 게이트 절연막을 형성하는 공정; 상기 드레인 전극이 노출되도록 상기 제2 게이트 절연막의 소정영역에 제1 콘택홀을 형성하는 공정; 및 상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하고, 상기 제1 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 액정표시장치의 제조방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명은 반도체층의 하부에 제1 게이트 전극이 위치하고, 반도체층의 상부에 제2 게이트 전극이 위치하기 때문에, 상기 반도체층의 앞 채널(Front Channel) 뿐만 아니라 백 채널(Back Channel)을 통해서도 전자가 원활히 이동하게 되어 온 전류(On current)가 향상되는 효과가 있고, 또한, 오프(Off)시 상기 반도체층의 채널 영역에서 전자의 이동도가 감소되어 오프 전류(Off current)가 줄어들고, 문턱전압(Threshold voltage)의 제어가 용이하게 된다.
또한, 본 발명의 일 실시예에서는, 제2 게이트 전극을 소스 전극과 드레인 전극의 사이의 영역에 형성하여 제2 게이트 전극이 소스 전극 및 드레인 전극과 오 버랩되지 않도록 형성함으로써, 제2 게이트 전극과 소스 전극 사이 및 제2 게이트 전극과 드레인 전극 사이에서 기생 커패시턴스의 생성을 차단하여 킥 백 전압(Kick Back Voltage)이 증가 되지 않게 된다.
또한, 본 발명의 다른 실시예에서는, 제2 게이트 전극이 소스 전극 및 드레인 전극 중 어느 하나의 전극과는 일부 오버랩되도록 하되 나머지 전극과는 오버랩되지 않도록 형성함으로써, 기생 커패시턴스의 생성을 어느 정도 방지하여 킥백 전압의 증가를 줄이면서도 제조 공정이 용이하고 온 전류/오프 전류 특성이 향상되게 된다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 설명하기로 한다.
액정표시장치
도 2a는 본 발명의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 평면도이고, 도 2b는 도 2a에 따른 박막 트랜지스터 기판이 적용된 액정표시장치의 개략적인 단면도로서, 특히 도 2a의 a-a라인 및 b-b라인에 해당하는 단면도이다.
도 2a에서 알 수 있듯이, 제1 방향으로 게이트 라인(210)이 배열되어 있고, 상기 제1 방향과 교차하는 제2 방향으로 데이터 라인(410)이 배열되어 있다.
상기 게이트 라인(210) 및 데이터 라인(410)이 교차하는 영역에는 박막 트랜지스터(T)가 형성되어 있다.
상기 박막 트랜지스터(T)는 제1 게이트 전극(200), 반도체층(300), 소스 전 극(400a), 드레인 전극(400b), 및 제2 게이트 전극(500)을 포함하여 이루어진다.
상기 제1 게이트 전극(200)은 상기 게이트 라인(210)에서 분지되어 돌출형성되어 있고, 상기 반도체층(300)은 상기 제1 게이트 전극(200)의 상부 및 상기 소스/드레인 전극(400a, 400b)의 하부에 패턴 형성되어 있고, 상기 소스 전극(400a)은 상기 데이터 라인(410)에서 분지되어 돌출형성되어 있고, 상기 드레인 전극(400b)은 상기 소스 전극(400a)과 소정 간격으로 이격되어 있다.
상기 제2 게이트 전극(500)은 상기 반도체층(300) 상부에 형성되어 있으며, 상기 게이트 라인(210)까지 연장되어 상기 게이트 라인(210)과 연결되어 있다. 따라서, 상기 제2 게이트 전극(500)은 상기 게이트 라인(210)을 통해서 상기 제1 게이트 전극(200)과 전기적으로 연결되어 있다.
결국, 상기 게이트 라인(210)을 통해 전압이 인가되면, 인가된 전압이 상기 제1 게이트 전극(200)과 더불어 상기 제2 게이트 전극(500)에 걸리게 되고, 그에 따라 상기 반도체층(300)의 채널 영역을 통해 전자가 이동하게 된다. 이때, 상기 제1 게이트 전극(200)은 상기 반도체층(300)의 하부에 위치하고, 상기 제2 게이트 전극(500)은 상기 반도체층(300)의 상부에 위치하기 때문에, 상기 반도체층(300)의 앞 채널(Front Channel) 뿐만 아니라 백 채널(Back Channel)을 통해서서 전자가 원활히 이동하게 되어 온 전류(On current) 특성이 향상되게 된다. 또한, 상기 반도체층(300)의 하부 및 상부에 각각 제1 게이트 전극(200) 및 제2 게이트 전극(500)이 위치하기 때문에, 오프(Off)시 상기 반도체층(300)의 채널 영역에서 전자의 이동도가 감소되어 오프 전류(Off current)가 줄어들게 되고, 문턱전압(Threshold voltage)의 제어가 용이하게 된다.
한편, 상기 제2 게이트 전극(500)은 도시된 바와 같이 상기 소스 전극(400a)과 드레인 전극(400b)의 사이의 영역에 형성되는 것이 바람직하다. 즉, 상기 제2 게이트 전극(500)은 상기 소스 전극(400a) 및 드레인 전극(400b)과 오버랩되지 않도록 형성되는 것이 바람직하다. 그 이유는, 상기 제2 게이트 전극(500)이 상기 소스 전극(400a) 및 드레인 전극(400b)과 오버랩되도록 형성될 경우, 상기 제2 게이트 전극(500)과 상기 소스 전극(400a) 사이, 및 상기 제2 게이트 전극(500)과 상기 드레인 전극(400b) 사이에서 기생 커패시턴스(Parasitic Capacitance)가 생성되고, 그로 인해서 킥 백 전압(Kick Back Voltage)이 증가 되는 단점이 있기 때문이다.
이상 박막 트랜지스터(T)를 구성하는 상기 제1 게이트 전극(200), 반도체층(300), 소스/드레인 전극(400a, 400b), 및 제2 게이트 전극(500)의 구체적인 형상은 도 2a에 도시된 형상만으로 한정되는 것은 아니고, 일 예로서 상기 소스 전극(400a)이 'U'자 형으로 형성될 수도 있는 등 각각의 형상은 다양하게 변경될 수 있다.
또한, 상기 박막 트랜지스터(T)에는 화소 전극(550)이 연결되어 있는데, 구체적으로, 상기 화소 전극(550)은 상기 박막 트랜지스터(T)의 드레인 전극(400b)과 연결되어 있다.
이상과 같은 박막 트랜지스터 기판 및 그를 이용한 액정표시장치에 대해서, 도 2b를 참조하여 설명하면 하기와 같다.
도 2b에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 박막 트랜지스터 기판(ST), 컬러 필터 기판(SC), 및 양 기판 사이에 형성된 액정층(LC)을 포함하여 이루어진다.
상기 박막 트랜지스터 기판(ST)에 대해서 상세히 설명하면, 우선, 제1 기판(100) 상에는 제1 게이트 전극(200) 및 게이트 라인(210)이 형성되어 있고, 상기 제1 게이트 전극(200) 및 게이트 라인(210)을 포함한 기판(100) 상에는 제1 게이트 절연막(250)이 형성되어 있다. 상기 제1 게이트 절연막(250) 상에는 반도체층(300)이 형성되어 있고, 상기 반도체층(300) 상에는 소스 전극(400a) 및 드레인 전극(400b)이 소정 간격으로 이격 형성되어 있다. 또한, 상기 반도체층(300)은 상기 소스/드레인 전극(400a, 400b)과 접촉하는 영역에 불순물이 도핑된 오믹 콘택층(310)이 구비되어 있다. 상기 소스/드레인 전극(400a, 400b) 상에는 제2 게이트 절연막(450)이 형성되어 있고, 상기 게이트 절연막(450) 상에는 제2 게이트 전극(500) 및 화소 전극(550)이 형성되어 있다.
상기 화소 전극(550)은 상기 드레인 전극(400b)과 연결되어 있는데, 이를 위해서 상기 제2 게이트 절연막(450)은 상기 드레인 전극(400b)이 노출되도록 제1 콘택홀(451)을 구비하고 있다. 또한, 상기 제2 게이트 전극(500)은 상기 게이트 라인(210)과 연결되어 있는데, 이를 위해서 상기 제1 게이트 절연막(250) 및 제2 게이트 절연막(450)은 상기 게이트 라인(210)이 노출되도록 제2 콘택홀(453)을 구비하고 있다.
전술한 바와 같이, 상기 반도체층(300)의 하부 및 상부에 각각 제1 게이트 전극(200) 및 제2 게이트 전극(500)이 위치하고 있다. 따라서, 상기 제1 게이트 전극(200), 상기 반도체층(300), 및 상기 제2 게이트 전극(500)은 소정 영역에서 서로 오버랩되도록 형성되어 있다. 또한, 상기 제2 게이트 전극(500)은 게이트 라인(210)과 연결되어 결국 상기 게이트 라인(210)을 통해 상기 제1 게이트 전극(200)과 전기적으로 연결되어 있다. 또한, 상기 제2 게이트 전극(500)은 상기 소스 전극(400a)과 드레인 전극(400b)의 사이의 영역에 형성되어, 상기 소스 전극(400a) 및 드레인 전극(400b)과 오버랩되지 않도록 형성되어 있다.
상기 컬러 필터 기판(SC)에 대해서 상세히 설명하면, 우선 제2 기판(600) 상에 차광층(700)이 형성된다. 상기 차광층(700)은 화소영역 이외의 영역으로 광이 누설되는 것을 차단하기 위한 것으로서, 상기 박막 트랜지스터 기판(ST)의 게이트 라인(210), 데이터 라인(410), 및 박막 트랜지스터(T)가 형성된 영역에 대응하는 영역에 형성된다.
상기 차광층(700) 사이의 영역에는 컬러 필터층(800)이 형성되어, 색상을 구현할 수 있도록 한다. 또한, 상기 차광층(700) 및 컬러 필터층(800)을 포함한 제2 기판(600) 전면에는 공통 전극(900)이 형성된다. 상기 공통 전극(900)은 상기 박막 트랜지스터 기판(ST)의 화소 전극(550)과 함께 전계를 형성시키게 된다.
이상 설명한 각각의 구성들에 대해서 그 이용가능한 재료 등에 대해서 설명하면 하기와 같다. 다만, 하기의 재료 등은 각각의 구성의 일 예에 해당하는 것으로서, 반드시 그에 한정되는 것은 아니다.
상기 제1 기판(100) 및 제2 기판(600)은 유리 또는 투명한 플라스틱과 같은 투명 재료로 이루어질 수 있다.
상기 게이트 라인(210) 및 제1 게이트 전극(200)은 동일한 층에 동일한 물질로 이루어질 수 있으며, 예로서, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 제1 게이트 절연막(250) 및 제2 게이트 절연막(450)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으며, 상기 산화막 또는 질화막의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 반도체층(300)은 비정질 실리콘 또는 결정질 실리콘을 포함하여 이루어질 수 있으며, 상기 반도체층(300)에 구비된 오믹 콘택층(310)은 상기 비정질 실리콘 또는 결정질 실리콘에 p형 또는 n형 불순물이 포함되어 형성될 수 있다.
상기 데이터 라인(410), 소스 전극(400a) 및 드레인 전극(400b)은 모두 동일한 층에 동일한 물질로 이루어질 수 있으며, 예로서, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 제2 게이트 전극(500) 및 화소 전극(550)은 동일한 층에 동일한 물질로 이루어질 수 있으며, 예로서, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명물질로 형성될 수 있다.
상기 차광층(700)은 불투명한 Cr, CrOx, 또는 Cr/CrOx로 이루어질 수 있고, 상기 컬러 필터층(800)은 R(적색), G(녹색), B(청색)의 안료 또는 염료를 포함하여 이루어질 수 있다.
상기 공통 전극(900)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명물질로 형성될 수 있다.
도 3a는 본 발명의 다른 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 평면도이고, 도 3b는 도 3a에 따른 박막 트랜지스터 기판이 적용된 액정표시장치의 개략적인 단면도로서, 특히 도 3a의 a-a라인 및 b-b라인에 해당하는 단면도이다.
도 3a 및 도 3b에 도시한 박막 트랜지스터 기판 및 액정표시장치는 제2 게이트 전극(500)의 구성을 제외하고 전술한 도 2a 및 도 2b에 따른 박막 트랜지스터 기판 및 액정표시장치와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 구체적인 설명은 생략하기로 한다.
전술한 바와 같이, 상기 제2 게이트 전극(500)은 상기 소스 전극(400a) 및 드레인 전극(400b)과 오버랩되지 않도록 형성되는 것이, 기생 커패시턴스(Parasitic Capacitance)의 생성을 차단하여 킥 백 전압(Kick Back Voltage)이 증가되는 것을 방지할 수 있다.
이와 같이, 상기 제2 게이트 전극(500)을 상기 소스 전극(400a) 및 드레인 전극(400b)과 오버랩되지 않도록 형성하기 위해서는, 상기 제2 게이트 전극(500)을 상기 소스 전극(400a) 및 드레인 전극(400b) 사이의 영역에 형성해야 하는데, 상기 소스 전극(400a) 및 드레인 전극(400b) 사이의 영역이 협소하기 때문에 그와 같이 구성하는 것이 용이하지 않다. 또한, 상기 협소한 영역에 제2 게이트 전극(500)을 형성하게 되면 제2 게이트 전극(500)의 폭이 너무 줄어들게 되어 본 발명에서 원하는 온 전류 증가 및 오프 전류 감소 효과가 떨어질 수 있다.
따라서, 도 3a 및 도 3b에 도시한 박막 트랜지스터 기판 및 액정표시장치는, 상기 제2 게이트 전극(500)이 상기 소스 전극(400a)과는 일부 오버랩되도록 하되 상기 드레인 전극(400b)과는 오버랩되지 않도록 형성함으로써, 기생 커패시턴스의 생성을 어느 정도 방지하여 킥백 전압 증가를 방지하면서도 제조 공정이 용이하게 되고 온 전류/오프 전류 특성이 향상되도록 한 것이다.
도 4a는 본 발명의 또 다른 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 평면도이고, 도 4b는 도 4a에 따른 박막 트랜지스터 기판이 적용된 액정표시장치의 개략적인 단면도로서, 특히 도 4a의 a-a라인 및 b-b라인에 해당하는 단면도이다.
도 4a 및 도 4b에 따른 박막 트랜지스터 기판 및 액정표시장치는 전술한 도 3a 및 도 3b에서와 유사한 효과를 구현하기 위한 것으로서, 상기 제2 게이트 전극(500)이 상기 드레인 전극(400b)과는 일부 오버랩되도록 하되 상기 소스 전극(400a)과는 오버랩되지 않도록 형성한 것이다.
도 5a는 본 발명의 또 다른 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 평면도이고, 도 5b는 도 5a에 따른 박막 트랜지스터 기판이 적용된 액정표 시장치의 개략적인 단면도로서, 특히 도 5a의 a-a라인 및 b-b라인에 해당하는 단면도이다.
도 5a 및 도 5b에 따른 박막 트랜지스터 기판 및 액정표시장치는 소위 IPS(In-Plane Switching)모드에 관한 것으로서, 화소 전극(550) 및 공통 전극(900)의 구성을 제외하고는 전술한 도 2a 및 도 2b에 따른 박막 트랜지스터 기판 및 액정표시소자와 동일하며, 따라서, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 5a 및 도 5b에 따르면, 박막 트랜지스터 기판(ST)에 화소 전극(550)과 공통 전극(900)이 함께 형성되고, 특히, 상기 화소 전극(550)과 공통 전극(900)이 평행하게 배열되어 있다. 따라서, 상기 화소 전극(550)과 공통 전극(900) 사이에서 발생하는 횡전계에 의해 액정이 구동하게 되며, 이와 같은 IPS 모드는 일반적인 TN(Twisted Nematic)모드에 비하여 시야각 특성이 우수한 장점이 있다.
상기 공통 전극(900)은 게이트 라인(210)과 동일한 층에 형성될 수 있고, 상기 게이트 라인(210)과 동일한 물질로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 또한, 상기 화소 전극(550)과 공통 전극(900)의 형상도 다양하게 변경될 수 있다.
한편, 상기 공통 전극(900)이 박막 트랜지스터 기판(ST)에 형성됨에 따라 컬러 필터 기판(SC) 상에는 기판 평탄화를 위한 오버 코트층(950)이 추가될 수 있다.
또한, 도시하지는 않았지만, 도 5a 및 도 5b와 같은 IPS모드에서도, 전술한 도 3a와 도 3b, 및 도 4a와 도 4b에서와 같이, 제2 게이트 전극(500)이 소스 전극(400a) 및 드레인 전극(400b) 중 어느 하나의 전극과는 일부 오버랩되도록 하되 상기 나머지 하나의 전극과는 오버랩되지 않도록 형성될 수 있다.
액정표시장치의 제조방법
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 액정표시장치의 제조방법을 도시한 공정 단면도로서, 이는 전술한 도 2b에 따른 액정표시장치의 제조방법에 관한 것이다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 각각의 구성들의 재료 등에 대한 구체적인 설명은 생략하기로 한다.
우선, 도 6a에서 알 수 있듯이, 제1 기판(100) 상에 제1 게이트 전극(200) 및 게이트 라인(210)을 형성한다. 상기 제1 게이트 전극(200)은 상기 게이트 라인(210)과 연결되어 있다.
상기 제1 게이트 전극(200) 및 게이트 라인(210)은 소정의 금속물질을 스퍼터링(Sputtering)과 같은 방법을 이용하여 상기 제1 기판(100) 상에 적층하고, 포토 레지스트(PR)를 도포하고 노광, 현상 및 식각을 하는 소위 포토리소그라피(Photolithography) 공정을 통해 패턴 형성할 수 있다.
다만, 반드시 그에 한정되는 것은 아니고, 금속물질의 페이스트를 이용하여 스크린 프린팅(screen printing), 잉크젯 프린팅(inkjet printing), 그라비아 프린팅(gravure printing), 그라비아 오프셋 프린팅(gravure offset printing), 리버스 오프셋 프린팅(reverse offset printing, 플렉소 프린팅(flexo printing), 또는 마이크로 콘택 프린팅(microcontact printing)과 같은 인쇄 공정으로 상기 제1 게이 트 전극(200) 및 게이트 라인(210)을 직접 패턴 형성할 수도 있다.
이하에서 설명하는 각각의 구성에 대한 패턴 형성 공정도 구성 재료에 따라 포토리소그라피 공정을 이용하거나 또는 인쇄 공정을 이용하여 수행할 수 있으며, 그에 대한 반복 설명은 생략하기로 한다.
다음, 도 6b에서 알 수 있듯이, 상기 제1 게이트 전극(200) 및 게이트 라인(210)을 포함한 상기 제1 기판(100) 전면에 제1 게이트 절연막(250)을 형성한다.
다음, 도 6c에서 알 수 있듯이, 상기 제1 게이트 절연막(250) 상에 오믹콘택층(310)을 구비한 반도체층(300)을 형성하고, 상기 반도체층(300) 상에 소스 전극(400a) 및 드레인 전극(400b)을 형성한다.
상기 반도체층(300)은 상기 제1 게이트 절연막(250) 상에 형성하되, 상기 제1 게이트 전극(200)과 오버랩되도록 형성한다. 도시하지는 않았지만, 상기 소스 전극(400a) 및 드레인 전극(400b)을 형성할 때 상기 소스 전극(400a)과 연결되는 데이터 라인(도 2a의 410 참조)을 함께 형성한다.
도 6c 공정은, 상기 제1 게이트 절연막(250) 상에 반도체 물질층을 적층하고 그 상부에 불순물을 도핑한 후 포토리소그라피(Photolithography) 공정을 통해 반도체층(300)을 패턴 형성하고, 다시 상기 반도체층(300) 상에 포토리소그라피(Photolithography) 공정을 통해 소스 전극(400a) 및 드레인 전극(400b)을 패턴 형성하는 공정으로 이루어질 수 있다.
또는, 도 6c 공정은, 상기 제1 게이트 절연막(250) 상에 반도체 물질층을 적층하고 그 상부에 불순물을 도핑하고 이어서 그 위에 금속물질층을 도핑한 후, 하 프톤(Halftone) 마스크를 이용한 포토리소그라피 공정을 통해 상기 반도체층(300)과 소스/드레인 전극(400a, 400b)을 패턴 형성하는 공정으로 이루어질 수도 있다. 이와 같이, 하프톤 마스크를 이용할 경우 마스크 공정 수를 감소시킬 수 있는 장점이 있다.
다음, 도 6d에서 알 수 있듯이, 상기 소스 전극(400a) 및 드레인 전극(400b)을 포함한 상기 제1 기판(100) 전면에 제2 게이트 절연막(450)을 형성한다.
다음, 도 6e에서 알 수 있듯이, 제1 콘택홀(451) 및 제2 콘택홀(453)을 형성한다.
상기 제1 콘택홀(451)은 상기 제2 게이트 절연막(450)의 소정영역을 제거하여 형성하고, 이와 같은 제1 콘택홀(451)에 의해 상기 드레인 전극(400b)이 노출되게 된다.
상기 제2 콘택홀(453)은 상기 제1 게이트 절연막(250) 및 상기 제2 게이트 절연막(450)의 소정영역을 제거하여 형성하고, 이와 같은 제2 콘택홀(453)에 의해 상기 게이트 라인(210)이 노출되게 된다.
상기 제1 콘택홀(451) 및 제2 콘택홀(453)은 동시에 형성할 수 있다.
다음, 도 6f에서 알 수 있듯이, 상기 제2 게이트 절연막(450) 상에 제2 게이트 전극(500) 및 화소 전극(550)을 형성하여, 박막 트랜지스터 기판(ST)을 완성한다.
상기 제2 게이트 전극(500)은 상기 제2 게이트 절연막(450) 상에 형성하되, 상기 반도체층(300)과 오버랩되도록 형성한다. 따라서, 상기 제1 게이트 전극(200), 상기 반도체층(300), 및 상기 제2 게이트 전극(500)은 소정 영역에서 서로 오버랩되도록 형성된다.
상기 제2 게이트 전극(500)은 상기 소스 전극(400a) 및 드레인 전극(400b)과 오버랩되지 않도록 형성한다. 다만, 상기 제2 게이트 전극(500)을 상기 소스 전극(400a) 및 드레인 전극(400b) 중 어느 하나의 전극과는 오버랩되고 나머지 하나의 전극과는 오버랩되지 않도록 형성할 수도 있으며, 이 경우에는, 최종적으로 도 3b 또는 도 4b와 같은 액정표시장치가 제조된다.
상기 제2 게이트 전극(500)은 상기 제2 콘택홀(453)을 통해 상기 게이트 라인(210)과 연결되도록 패턴 형성하고, 상기 화소 전극(550)은 상기 제1 콘택홀(451)을 통해 상기 드레인 전극(400b)과 연결되도록 패턴 형성하며, 이와 같은, 상기 제2 게이트 전극(500) 및 화소 전극(550)은 동시에 형성할 수 있다.
다음, 도 6g에서 알 수 있듯이, 컬러 필터 기판(SC)을 제조하고, 제조한 컬러 필터 기판(SC)과 상기 박막 트랜지스터 기판(ST) 사이에 액정층(LC)을 형성하여 액정표시장치의 제조를 완성한다.
상기 컬러 필터 기판(SC)은 제2 기판(600) 상에 차광층(700)을 패턴 형성하고, 상기 차광층(700) 사이의 영역에 컬러 필터층(800)을 형성하고, 상기 차광층(700) 및 컬러 필터층(800)을 포함한 제2 기판(600) 전면에 공통 전극(900)을 형성하여 제조한다.
상기 액정층(LC)을 형성하는 공정은, 씰런트(sealant)를 이용하여 상기 컬러 필터 기판(SC)과 상기 박막 트랜지스터 기판(ST)를 합착한 후 상기 씰런트에 구비된 주입홀을 통해 액정을 주입하는 공정으로 이루어질 수도 있고, 상기 컬러 필터 기판(SC)과 상기 박막 트랜지스터 기판(ST) 중 어느 하나의 기판 상에 액정을 적하한 후 씰런트를 이용하여 상기 양 기판을 합착하는 공정으로 이루어질 수도 있다.
도 7a 내지 도 7g는 본 발명의 다른 실시예에 따른 액정표시장치의 제조방법을 도시한 공정 단면도로서, 이는 전술한 도 5b에 따른 액정표시장치의 제조방법에 관한 것이다. 이하에서는 전술한 실시예에서 반복되는 부분에 대한 구체적인 설명은 생략하기로 한다.
우선, 도 7a에서 알 수 있듯이, 제1 기판(100) 상에 제1 게이트 전극(200) 및 게이트 라인(210)과 더불어 공통 전극(900)을 형성한다.
다음, 도 7b에서 알 수 있듯이, 상기 제1 게이트 전극(200), 게이트 라인(210), 및 공통 전극(900)을 포함한 상기 제1 기판(100) 전면에 제1 게이트 절연막(250)을 형성한다.
다음, 도 7c에서 알 수 있듯이, 상기 제1 게이트 절연막(250) 상에 오믹콘택층(310)을 구비한 반도체층(300)을 형성하고, 상기 반도체층(300) 상에 소스 전극(400a) 및 드레인 전극(400b)을 형성한다.
다음, 도 7d에서 알 수 있듯이, 상기 소스 전극(400a) 및 드레인 전극(400b)을 포함한 상기 제1 기판(100) 전면에 제2 게이트 절연막(450)을 형성한다.
다음, 도 7e에서 알 수 있듯이, 상기 드레인 전극(400b)이 노출될 수 있도록 상기 제2 게이트 절연막(450)의 소정영역을 제거하여 제1 콘택홀(451)을 형성하고, 상기 게이트 라인(210)이 노출될 수 있도록 상기 제1 게이트 절연막(250) 및 상기 제2 게이트 절연막(450)의 소정영역을 제거하여 제2 콘택홀(453)을 형성한다.
다음, 도 7f에서 알 수 있듯이, 상기 제2 게이트 절연막(450) 상에 제2 게이트 전극(500) 및 화소 전극(550)을 형성하여, 박막 트랜지스터 기판(ST)을 완성한다.
다음, 도 7g에서 알 수 있듯이, 컬러 필터 기판(SC)을 제조하고, 제조한 컬러 필터 기판(SC)과 상기 박막 트랜지스터 기판(ST) 사이에 액정층(LC)을 형성하여 액정표시장치의 제조를 완성한다.
한편, 이상 설명한 본 발명에 따른 박막 트랜지스터 기판은 액정표시장치의 화소 영역 내에서의 스위칭 소자로서 사용되는 경우에 한정되는 것은 아니고, SOG(System on glass) 구현을 위해 드라이버 회로에 사용되는 경우도 포함된다.
도 1은 종래의 액정표시장치용 박막 트랜지스터 기판의 개략적인 단면도.
도 2a는 본 발명의 일 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 평면도이고, 도 2b는 도 2a에 따른 박막 트랜지스터 기판이 적용된 액정표시장치의 개략적인 단면도.
도 3a는 본 발명의 다른 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 평면도이고, 도 3b는 도 3a에 따른 박막 트랜지스터 기판이 적용된 액정표시장치의 개략적인 단면도.
도 4a는 본 발명의 또 다른 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 평면도이고, 도 4b는 도 4a에 따른 박막 트랜지스터 기판이 적용된 액정표시장치의 개략적인 단면도.
도 5a는 본 발명의 또 다른 실시예에 따른 액정표시장치용 박막 트랜지스터 기판의 평면도이고, 도 5b는 도 5a에 따른 박막 트랜지스터 기판이 적용된 액정표시장치의 개략적인 단면도.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 액정표시장치의 제조방법을 도시한 공정 단면도.
도 7a 내지 도 7g는 본 발명의 다른 실시예에 따른 액정표시장치의 제조방법을 도시한 공정 단면도.
<도면의 주요부 구성에 대한 부호의 설명>
100, 600: 제1, 제2기판 200: 제1 게이트 전극
250: 제1 게이트 절연막 300: 반도체층
400a, 400b: 소스, 드레인 전극 450: 제2 게이트 절연막
451, 453: 제1, 제2 콘택홀 500: 제2 게이트 전극
550: 화소 전극 700: 차광층
800: 컬러 필터층 900: 공통 전극

Claims (20)

  1. 기판;
    상기 기판 상에서 서로 교차 배열된 게이트 라인 및 데이터 라인;
    상기 게이트 라인과 연결된 제1 게이트 전극;
    상기 제1 게이트 전극 위에 형성된 반도체층;
    상기 데이터 라인과 연결된 소스 전극 및 상기 소스 전극과 이격 되도록 형성된 드레인 전극;
    상기 반도체층 위에 형성된 제2 게이트 전극; 및
    상기 드레인 전극과 연결된 화소 전극을 포함하여 이루어진 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극과 전기적으로 연결된 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 제2 게이트 전극은 상기 게이트 라인과 연결되어, 상기 게이트 라인을 통해 상기 제1 게이트 전극과 전기적으로 연결된 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제3항에 있어서,
    상기 제2 게이트 전극과 상기 게이트 라인 사이에는 제1 게이트 절연막 및 제2 게이트 절연막이 형성되어 있고, 상기 제1 게이트 절연막 및 제2 게이트 절연막에는 상기 게이트 라인이 노출될 수 있도록 콘택홀이 형성되어 있고, 상기 제2 게이트 전극은 상기 게이트 라인까지 연장되어 상기 콘택홀을 통해 상기 게이트 라인과 연결되어 있는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 기판;
    상기 기판 상에 형성된 제1 게이트 전극;
    상기 제1 게이트 전극 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성된 반도체층;
    상기 반도체층 상에서 서로 이격 되도록 형성된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 드레인 전극 상에 형성되며, 상기 드레인 전극이 노출되도록 제1 콘택홀이 구비된 제2 절연막;
    상기 제2 절연막 상에 형성된 제2 게이트 전극; 및
    상기 제2 절연막 상에 형성되며, 상기 제1 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 포함하여 이루어진 박막 트랜지스터 기판.
  6. 제5항에 있어서,
    상기 제1 게이트 전극은 게이트 라인과 연결되어 있고,
    상기 제2 게이트 전극은 상기 제1 절연막 및 제2 절연막에 구비된 제2 콘택홀을 통해 상기 게이트 라인과 연결되도록 연장된 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제1항 또는 제5항에 있어서,
    상기 제1 게이트 전극, 상기 반도체층, 및 상기 제2 게이트 전극은 소정 영역에서 서로 오버랩되도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1항 또는 제5항에 있어서,
    상기 제2 게이트 전극은 상기 소스 전극 및 드레인 전극과 오버랩되지 않도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제1항 또는 제5항에 있어서,
    상기 제2 게이트 전극은 상기 소스 전극 및 드레인 전극 중 어느 하나의 전극과 오버랩되지 않도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제1항에 있어서,
    상기 제2 게이트 전극은 상기 화소 전극과 동일한 물질로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 기판 상에 게이트 라인 및 상기 게이트 라인과 연결되는 제1 게이트 전극을 형성하는 공정;
    상기 게이트 라인 및 제1 게이트 전극을 포함한 상기 기판 전면에 제1 게이트 절연막을 형성하는 공정;
    상기 제1 게이트 절연막 상에 반도체층을 형성하고, 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 공정;
    상기 소스 전극 및 드레인 전극을 포함한 상기 기판 전면에 제2 게이트 절연막을 형성하는 공정;
    상기 드레인 전극이 노출되도록 상기 제2 게이트 절연막의 소정영역에 제1 콘택홀을 형성하는 공정; 및
    상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하고, 상기 제1 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 공정을 포함하는 박막 트랜지스터 기판의 제조방법.
  12. 제11항에 있어서,
    상기 제1 콘택홀을 형성하는 공정 시에, 상기 게이트 라인이 노출되도록 상기 제1 게이트 절연막 및 제2 게이트 절연막의 소정영역에 제2 콘택홀을 형성하는 공정을 추가로 수행하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  13. 제12항에 있어서,
    상기 제2 게이트 전극은 상기 제2 콘택홀을 통해 상기 게이트 라인과 연결되도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  14. 제11항에 있어서,
    상기 제2 게이트 전극을 형성하는 공정 및 상기 화소 전극을 형성하는 공정은 동시에 수행하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  15. 제11항에 있어서,
    상기 제1 게이트 전극, 상기 반도체층, 및 상기 제2 게이트 전극은 소정 영역에서 서로 오버랩되도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  16. 제11항에 있어서,
    상기 제2 게이트 전극은 상기 소스 전극 및 드레인 전극과 오버랩되지 않도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  17. 제11항에 있어서,
    상기 제2 게이트 전극은 상기 소스 전극 및 드레인 전극 중 어느 하나의 전극과 오버랩되지 않도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제 조방법.
  18. 제1 기판, 제2 기판, 및 상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지고, 상기 제1 기판 상에는,
    서로 교차 배열된 게이트 라인 및 데이터 라인;
    상기 게이트 라인과 연결된 제1 게이트 전극;
    상기 제1 게이트 전극 위에 형성된 반도체층;
    상기 데이터 라인과 연결된 소스 전극 및 상기 소스 전극과 이격 되도록 형성된 드레인 전극;
    상기 반도체층 위에 형성된 제2 게이트 전극; 및
    상기 드레인 전극과 연결된 화소 전극이 형성된 것을 특징으로 하는 액정표시장치.
  19. 제18항에 있어서,
    상기 제1 기판 상에는 상기 화소 전극과 평행하게 배열된 공통 전극이 추가로 형성되어 있는 것을 특징으로 하는 액정표시장치.
  20. 제1 기판을 제조하는 공정;
    제2 기판을 제조하는 공정; 및
    상기 제1 기판 및 제2 기판 사이에 액정층을 형성하는 공정을 포함하여 이루 어지고, 상기 제1 기판을 제조하는 공정은,
    기판 상에 게이트 라인 및 상기 게이트 라인과 연결되는 제1 게이트 전극을 형성하는 공정;
    상기 게이트 라인 및 제1 게이트 전극을 포함한 상기 기판 전면에 제1 게이트 절연막을 형성하는 공정;
    상기 제1 게이트 절연막 상에 반도체층을 형성하고, 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 공정;
    상기 소스 전극 및 드레인 전극을 포함한 상기 기판 전면에 제2 게이트 절연막을 형성하는 공정;
    상기 드레인 전극이 노출되도록 상기 제2 게이트 절연막의 소정영역에 제1 콘택홀을 형성하는 공정; 및
    상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하고, 상기 제1 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
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* Cited by examiner, † Cited by third party
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CN106990574A (zh) * 2017-06-02 2017-07-28 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置及其驱动方法
WO2022166484A1 (zh) * 2021-02-03 2022-08-11 重庆先进光电显示技术研究院 液晶显示面板、薄膜晶体管及其制作方法

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