KR101897642B1 - Power semiconductor device and method of fabricating the same - Google Patents
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Abstract
본 발명은 클로즈드 셀(closed cell) 타입의 전력 반도체 소자로서, 기판의 상면과 나란한 단면상에서 테두리가 닫힌 트렌치 구조를 가지면서 기판에 형성된 트렌치 게이트 전극; 상기 트렌치 게이트 전극과 이격되어 상기 트렌치 게이트 전극의 내측에 배치된 전류의 이동 통로로서의 금속 컨택 영역; 및 상기 트렌치 게이트 전극의 내측에 배치되며, 일측은 상기 트렌치 게이트 전극과 접합되며 타측은 상기 금속 컨택 영역과 접합되는, 전자 소스로서의 고농도 제 1 도전형의 도핑 영역; 을 포함하되, 금속 컨택 영역의 모서리에 전류가 집중되어 소자가 파괴되는 것을 방지하기 위하여, 기판의 상면과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역과 상기 금속 컨택 영역이 맞닿는 부분은 상기 금속 컨택 영역의 테두리 중에서 모서리를 제외한 부분인 것을 특징으로 하는 전력 반도체 소자를 제공한다. The present invention relates to a power semiconductor device of a closed cell type, comprising: a trench gate electrode formed on a substrate with a closed-trench structure on a side-by-side section of the substrate; A metal contact region spaced apart from the trench gate electrode and serving as a current passage of current disposed inside the trench gate electrode; A doped region of a first conductivity type of high concentration as an electron source, the doped region being disposed inside the trench gate electrode, one side of which is joined to the trench gate electrode and the other side of which is bonded to the metal contact region; Wherein a portion of the first conductive type doped region and the metal contact region are in contact with each other on a side surface of the substrate in parallel with the upper surface of the substrate so as to prevent the current from being concentrated on the edge of the metal contact region, Wherein the edge of the contact region is a portion excluding an edge of the contact region.
Description
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다. The present invention relates to a power semiconductor device and a manufacturing method thereof, and more particularly, to an insulated gate bipolar transistor (IGBT) device and a manufacturing method thereof.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다. Insulated Gate Bipolar Transistor (IGBT) is a crystalline material of MOS (Metal Oxide Silicon) and bipolar technology. It is characterized by low forward loss and high speed. It is applicable to applications that can not be realized with thyristors, bipolar transistors and MOSFETs. And is a next generation power semiconductor device which is used in a high efficiency and high speed power system widely used in a voltage range of 300V or more. Since the development of power MOSFETs in the 1970s, MOSFETs have been used for switching devices requiring high-speed switching, and bipolar transistors, thyristors, and GTOs have been used in a range where a large amount of current conduction is required at medium to high voltages Has come. The IGBT developed in the early 1980s has a current capability of more than a bipolar transistor in terms of output characteristics and has a gate driving characteristic like a MOSFET in terms of input characteristics, so that switching at a high speed of about 100 KHz is possible. As a result, IGBTs are being used not only for replacement of MOSFETs, bipolar transistors, and thyristors, but also for new application systems.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.A related prior art is Korean Laid-Open Publication No. 20140057630 (published on May 13, 2014, entitled IGBT and its manufacturing method).
본 발명은 컨택 전류 집중을 방지함으로써 동일한 성능을 구현하면서도 셀 간격을 감소시킬 수 있는 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a power semiconductor device capable of reducing the cell gap while preventing the concentration of contact currents while realizing the same performance, and a manufacturing method thereof. However, these problems are exemplary and do not limit the scope of the present invention.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 클로즈드 셀(closed cell) 타입의 전력 반도체 소자로서, 기판의 상면과 나란한 단면상에서 테두리가 닫힌 트렌치 구조를 가지면서 기판에 형성된 트렌치 게이트 전극; 상기 트렌치 게이트 전극과 이격되어 상기 트렌치 게이트 전극의 내측에 배치된 전류의 이동 통로로서의 금속 컨택 영역; 및 상기 트렌치 게이트 전극의 내측에 배치되며, 일측은 상기 트렌치 게이트 전극과 접합되며 타측은 상기 금속 컨택 영역과 접합되는, 전자 소스로서의 고농도 제 1 도전형의 도핑 영역; 을 포함한다. 나아가, 금속 컨택 영역의 모서리에 전류가 집중되어 소자가 파괴되는 것을 방지하기 위하여, 기판의 상면과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역과 상기 금속 컨택 영역이 맞닿는 부분은 상기 금속 컨택 영역의 테두리 중에서 모서리를 제외한 부분이다. 즉, 상기 금속 컨택 영역의 모서리 부분을 제외한 테두리에서만 상기 제 1 도전형의 도핑 영역과 상기 금속 컨택 영역이 맞닿는다. A power semiconductor device according to one aspect of the present invention for solving the above problems is provided. The power semiconductor device is a closed cell type power semiconductor device having a trench gate electrode formed on a substrate and having a closed trench structure on a side surface parallel to the top surface of the substrate. A metal contact region spaced apart from the trench gate electrode and serving as a current passage of current disposed inside the trench gate electrode; A doped region of a first conductivity type of high concentration as an electron source, the doped region being disposed inside the trench gate electrode, one side of which is joined to the trench gate electrode and the other side of which is bonded to the metal contact region; . Further, in order to prevent the current from being concentrated on the edge of the metal contact region to prevent the device from being broken, a portion of the first conductive type doped region and the metal contact region, which are in contact with the metal contact region, Of the edge of the frame. That is, the doped region of the first conductivity type is in contact with the metal contact region only at the rim except for the edge portion of the metal contact region.
상기 전력 반도체 소자에서, 상기 트렌치 게이트 전극은 상기 기판의 상면과 나란한 단면상에서 테두리가 제 1 다각형인 닫힌 트렌치 구조를 가지며, 상기 금속 컨택 영역의 테두리는 상기 제 1 다각형과 닮은 도형인 제 2 다각형의 형상을 가지되, 상기 기판의 상면과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역과 상기 금속 컨택 영역이 맞닿는 부분은 상기 금속 컨택 영역의 테두리 중에서 상기 제 2 다각형의 모서리를 제외한 부분일 수 있다. In the power semiconductor device, the trench gate electrode has a closed trench structure with a first polygonal edge on a section parallel to the top surface of the substrate, and the rim of the metal contact region has a second polygonal shape that is a shape resembling the first polygon A portion where the metal contact region is in contact with the doped region of the first conductivity type may be a portion of the edge of the metal contact region except for the edge of the second polygon, .
상기 전력 반도체 소자에서, 상기 트렌치 게이트 전극은 상기 기판의 상면과 나란한 단면상에서 테두리가 사각형인 닫힌 트렌치 구조를 가지며, 상기 금속 컨택 영역의 테두리는 사각형의 형상을 가지되, 상기 기판의 상면과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역과 상기 금속 컨택 영역이 맞닿는 부분은 상기 금속 컨택 영역의 테두리 중에서 상기 사각형의 모서리를 제외한 부분일 수 있다. In the power semiconductor device, the trench gate electrode has a closed trench structure with a rectangular rim on a cross section parallel to the top surface of the substrate, the rim of the metal contact region has a rectangular shape, The portion of the metal contact region contacting the doped region of the first conductivity type and the metal contact region may be a portion of the rim of the metal contact region excluding the corner of the rectangle.
상기 전력 반도체 소자에서, 상기 금속 컨택 영역은 이미터 금속 컨택 영역을 포함할 수 있다. In the power semiconductor device, the metal contact region may comprise an emitter metal contact region.
상기 전력 반도체 소자는, 상기 기판 내에서 상기 트렌치 게이트 전극의 내측에 배치되되, 전자 소스로서의 상기 고농도 제 1 도전형의 도핑 영역의 적어도 일부를 둘러싸는 제 2 도전형의 바디 영역; 상기 기판 내에서 상기 트렌치 게이트 전극의 바닥면과 상기 트렌치 게이트 전극의 외측면을 둘러싸면서 배치된 제 2 도전형의 플로팅 영역; 및 상기 기판 내에서 상기 제 2 도전형의 플로팅 영역 아래로부터 상기 제 2 도전형의 플로팅 영역 사이를 통과하여 상기 제 2 도전형의 바디 영역까지 이어지는, 제 1 도전형의 드리프트 영역;을 더 포함할 수 있다. The power semiconductor device comprising a body region of a second conductivity type disposed within the substrate within the substrate and surrounding at least a portion of the highly doped first conductivity type doped region as an electron source; A floating region of a second conductive type disposed in the substrate so as to surround the bottom surface of the trench gate electrode and the outer surface of the trench gate electrode; And a drift region of a first conductivity type in the substrate, the drift region of the first conductivity type extending from below the floating region of the second conductivity type to the floating region of the second conductivity type to the body region of the second conductivity type .
상기 전력 반도체 소자에서, 상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다.In the power semiconductor device, the first conductivity type and the second conductivity type have opposite conductivity types, and may be any one of n-type and p-type.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 웨이퍼 상의 제 1 영역에 제 2 도전형 불순물을 주입하고 상기 웨이퍼의 제 2 영역에 상기 웨이퍼에 함유된 제 1 도전형 도핑 농도 보다 더 높은 농도의 제 1 도전형 불순물을 주입하는 단계; 상기 웨이퍼 상에 에피층을 형성하는 단계; 상기 에피층 내에 트렌치를 형성하되, 상기 제 1 영역 및 상기 제 2 영역의 경계를 포함하는 영역에, 기판의 상면과 나란한 단면상에서 바라볼때 테두리가 닫힌 트렌치 구조를 형성하는 단계; 상기 트렌치의 공간에 절연막을 라이닝한 후 게이트 전극 물질로 채워 트렌치 게이트 전극을 형성하는 단계; 상기 트렌치 게이트 전극의 내측에 배치되되 일측은 상기 트렌치 게이트 전극과 접합하도록 전자 소스로서의 고농도 제 1 도전형의 도핑 영역을 형성하는 단계; 및 상기 트렌치 게이트 전극과 이격되어 상기 트렌치 게이트 전극의 내측에 배치되되 전류의 이동 통로로서의 금속 컨택 영역을 형성하는 단계;를 포함한다. 금속 컨택 영역의 모서리에 전류가 집중되어 소자가 파괴되는 것을 방지하기 위하여, 기판의 상면과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역과 상기 금속 컨택 영역이 맞닿는 부분은 상기 금속 컨택 영역의 테두리 중에서 모서리를 제외한 부분이다. 즉, 상기 금속 컨택 영역의 모서리 부분을 제외한 테두리에서만 상기 제 1 도전형의 도핑 영역과 상기 금속 컨택 영역이 맞닿는다. A method for manufacturing a power semiconductor device according to another aspect of the present invention for solving the above problems is provided. A method of fabricating a power semiconductor device includes implanting a second conductivity type impurity into a first region of a wafer and implanting a first conductivity type impurity at a concentration higher than a first conductivity type doping concentration contained in the wafer in a second region of the wafer, ; Forming an epilayer on the wafer; Forming a trench structure in the epi layer by forming a trench in the region including the boundary between the first region and the second region, the trench being closed when viewed on a side-by-side plane parallel to the top surface of the substrate; Lining the space of the trench with a gate electrode material to form a trench gate electrode; Forming a heavily doped first conductive type doped region as an electron source so as to be in contact with the trench gate electrode, the doped region being disposed inside the trench gate electrode; And forming a metal contact region, which is disposed inside the trench gate electrode and spaced apart from the trench gate electrode, as a current path of current flow. A portion of the first conductive type doped region and the metal contact region which are in contact with each other is in contact with the edge of the metal contact region so as to prevent the current from being concentrated at the corner of the metal contact region, It is the part except the corner. That is, the doped region of the first conductivity type is in contact with the metal contact region only at the rim except for the edge portion of the metal contact region.
상기 전력 반도체 소자의 제조방법에서, 상기 트렌치 게이트 전극은 상기 기판의 상면과 나란한 단면상에서 테두리가 제 1 다각형인 닫힌 트렌치 구조를 가지며, 상기 금속 컨택 영역의 테두리는 상기 제 1 다각형과 닮은 도형인 제 2 다각형의 형상을 가지되, 상기 기판의 상면과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역과 상기 금속 컨택 영역이 맞닿는 부분은 상기 금속 컨택 영역의 테두리 중에서 상기 제 2 다각형의 모서리를 제외한 부분일 수 있다. In the method of manufacturing the power semiconductor device, the trench gate electrode has a closed trench structure with a first polygonal edge on a section parallel to the top surface of the substrate, and the rim of the metal contact region has a shape similar to the first polygon, Wherein the portion of the metal contact region that is in contact with the doped region of the first conductivity type and the metal contact region has a shape of a polygon excluding the edge of the second polygon, Lt; / RTI >
상기 전력 반도체 소자의 제조방법에서, 상기 트렌치 게이트 전극은 상기 기판의 상면과 나란한 단면상에서 테두리가 사각형인 닫힌 트렌치 구조를 가지며, 상기 금속 컨택 영역의 테두리는 사각형의 형상을 가지되, 상기 기판의 상면과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역과 상기 금속 컨택 영역이 맞닿는 부분은 상기 금속 컨택 영역의 테두리 중에서 상기 사각형의 모서리를 제외한 부분일 수 있다. In the method of manufacturing the power semiconductor device, the trench gate electrode has a closed trench structure with a rectangular rim on a cross section parallel to the top surface of the substrate, the rim of the metal contact region has a rectangular shape, The portion where the metal contact region is in contact with the doped region of the first conductivity type may be a portion of the rim of the metal contact region excluding the corner of the rectangle.
상기 전력 반도체 소자의 제조방법에서, 상기 금속 컨택 영역은 이미터 금속 컨택 영역을 포함할 수 있다. In the method of manufacturing the power semiconductor device, the metal contact region may include an emitter metal contact region.
상기 전력 반도체 소자의 제조방법은, 상기 기판 내에서 상기 트렌치 게이트 전극의 내측에 배치되되, 전자 소스로서의 상기 고농도 제 1 도전형의 도핑 영역의 적어도 일부를 둘러싸는 제 2 도전형의 바디 영역을 형성하는 단계; 상기 기판 내에서 상기 트렌치 게이트 전극의 바닥면과 상기 트렌치 게이트 전극의 외측면을 둘러싸면서 배치된 제 2 도전형의 플로팅 영역을 형성하는 단계; 및 상기 기판 내에서 상기 제 2 도전형의 플로팅 영역 아래로부터 상기 제 2 도전형의 플로팅 영역 사이를 통과하여 상기 제 2 도전형의 바디 영역까지 이어지는, 제 1 도전형의 드리프트 영역을 형성하는 단계;를 더 포함할 수 있다. The method of manufacturing the power semiconductor device includes forming a body region of a second conductive type which is disposed inside the trench gate electrode in the substrate and surrounds at least a part of the highly doped first conductive type doped region as an electron source ; Forming a floating region of a second conductivity type in the substrate so as to surround the bottom surface of the trench gate electrode and the outer surface of the trench gate electrode; And forming a drift region of a first conductivity type in the substrate, the drift region extending from below the floating region of the second conductivity type to the floating region of the second conductivity type to the body region of the second conductivity type; As shown in FIG.
상기 전력 반도체 소자의 제조방법에서, 상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다.In the method of manufacturing the power semiconductor device, the first conductivity type and the second conductivity type may have any conductivity type opposite to each other, and may be any one of n-type and p-type.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 컨택 전류 집중을 방지함으로써 동일한 성능을 구현하면서도 셀 간격을 감소시킬 수 있는 전력 반도체 소자 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to an embodiment of the present invention as described above, a power semiconductor device and a method of manufacturing the same, which can reduce cell spacing while realizing the same performance by preventing contact current concentration, can be implemented. Of course, the scope of the present invention is not limited by these effects.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조 레이아웃을 도해하는 평면도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 셀 구조 레이아웃을 도해하는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 단면도들이다. 1 is a plan view illustrating a cell structure layout of a power semiconductor device according to an embodiment of the present invention.
2 and 3 are cross-sectional views illustrating a cell structure of a power semiconductor device according to an embodiment of the present invention.
4 is a plan view illustrating a cell structure layout of a power semiconductor device according to another embodiment of the present invention.
5 is a cross-sectional view illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art. In the drawings, the thickness and size of each layer are exaggerated for convenience and clarity of explanation.
명세서 전체에 걸쳐서, 막, 영역 또는 기판과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접합하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.It is to be understood that throughout the specification, when an element such as a film, region or substrate is referred to as being "on", "connected to", "laminated" or "coupled to" another element, It is to be understood that elements may be directly "on", "connected", "laminated" or "coupled" to another element, or there may be other elements intervening therebetween. On the other hand, when one element is referred to as being "directly on", "directly connected", or "directly coupled" to another element, it is interpreted that there are no other components intervening therebetween do. Like numbers refer to like elements. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.Also, relative terms such as "top" or "above" and "under" or "below" can be used herein to describe the relationship of certain elements to other elements as illustrated in the Figures. Relative terms are intended to include different orientations of the device in addition to those depicted in the Figures. For example, in the figures the elements are turned over so that the elements depicted as being on the top surface of the other elements are oriented on the bottom surface of the other elements. Thus, the example "top" may include both "under" and "top" directions depending on the particular orientation of the figure. If the elements are oriented in different directions (rotated 90 degrees with respect to the other direction), the relative descriptions used herein can be interpreted accordingly.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing ideal embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention should not be construed as limited to the particular shapes of the regions shown herein, but should include, for example, changes in shape resulting from manufacturing.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조 레이아웃을 도해하는 평면도이고, 도 2 및 도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이다.FIG. 1 is a plan view illustrating a layout of a cell structure of a power semiconductor device according to an embodiment of the present invention, and FIGS. 2 and 3 are cross-sectional views illustrating a cell structure of a power semiconductor device according to an embodiment of the present invention.
도 2에 도시된 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조는 도 1에 개시된 A-A 방향을 따라 절취된 단면 구조에 대응할 수 있으며, 도 3에 도시된 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조는 도 1에 개시된 B-B 방향을 따라 절취된 단면 구조에 대응할 수 있다. The cell structure of the power semiconductor device according to an embodiment of the present invention shown in FIG. 2 may correspond to a cross-sectional structure taken along the AA direction shown in FIG. 1, and the cell structure according to an embodiment of the present invention shown in FIG. The cell structure of the power semiconductor device can correspond to the cross-sectional structure taken along the BB direction shown in Fig.
도 1에서 도시된 회색 부분은 테두리가 닫힌 트렌치 구조를 가지면서 기판에 형성된 트렌치 게이트 전극(50a, 50b)을 포함하며, 초록색 부분은 상기 트렌치 게이트 전극(50a, 50b)의 내측에 배치된 전류의 이동 통로로서의 금속 컨택 영역(67)을 포함하며, 파란색 부분은 전자 소스로서의 고농도 제 1 도전형의 도핑 영역(44a, 44b)을 포함한다. The gray portion shown in FIG. 1 includes
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자는 클로즈드 셀(closed cell) 타입의 전력 반도체 소자로서, 기판(1)의 상면(1s)과 나란한 단면상에서 테두리가 닫힌 트렌치 구조(20a, 20b)를 가지면서 기판(1)에 형성된 트렌치 게이트 전극(50a, 50b); 상기 트렌치 게이트 전극(50a, 50b)과 이격되어 상기 트렌치 게이트 전극(50a, 50b)의 내측에 배치된 전류의 이동 통로로서의 금속 컨택 영역(67); 및 상기 트렌치 게이트 전극(50a, 50b)의 내측에 배치되며, 일측은 상기 트렌치 게이트 전극(50a, 50b)과 접합되며 타측은 상기 금속 컨택 영역(67)과 접합되는, 전자 소스로서의 고농도 제 1 도전형의 도핑 영역(44a, 44b);을 포함한다. 1 to 3, a power semiconductor device according to an embodiment of the present invention is a power semiconductor device of a closed cell type, and has a closed (closed)
나아가, 본 발명의 일 실시예에 따른 전력 반도체 소자는 금속 컨택 영역(67)의 모서리(C)에 전류가 집중되어 소자가 파괴되는 것을 방지하기 위하여, 기판(1)의 상면(1s)과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는 부분은 상기 금속 컨택 영역(67)의 테두리 중에서 모서리(C)를 제외한 부분이다. 즉, 상기 금속 컨택 영역(67)의 모서리(C) 부분을 제외한 테두리에서만 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는다.Furthermore, the power semiconductor device according to the embodiment of the present invention is arranged in parallel with the upper surface 1s of the
만약, 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는 부분이 상기 금속 컨택 영역(67)의 모서리(C)를 포함하는 경우, 전자 소스로서의 고농도 제 1 도전형의 도핑 영역(44a, 44b)을 통해 흐르는 전자 및 쿨롱 효과에 의해 그 주변으로 흐르는 홀들이 금속 컨택 영역(67)의 모서리(C)로 집중되고 소자가 파괴되는 문제점이 발생할 수 있다. 금속 컨택 영역(67)이 모서리(C)가 없는 원 형태를 가지는 경우, 이러한 문제점을 극복할수도 있으나, 원형의 컨택 패턴은 가공이 어렵고 공정 오차로 양산 개발이 어렵다는 한계를 가진다. If the portion of the first conductive type doped
본 발명자는 상술한 본 발명의 일 실시예에 따른 전력 반도체 소자의 구성을 제안함으로써 컨택 전류 집중을 방지함으로써 동일한 성능을 구현하면서도 셀 간격을 감소시킬 수 있는 전력 반도체 소자를 구현하였다. The inventor of the present invention has proposed a power semiconductor device according to an embodiment of the present invention, thereby realizing a power semiconductor device capable of reducing cell spacing while realizing the same performance by preventing contact current concentration.
즉, 금속 컨택 영역(67) 및 고농도 제 1 도전형의 도핑 영역(44a, 44b)의 경계면 제조를 위한 미세 공정 기술을 제안함으로써 전류 집중을 방지하는 컨택 오픈과 소자 저항 증가를 최소화하는 접합 면적의 최적 비율을 설계하였다. In other words, by proposing a microprocessing technique for fabricating the interface between the
구체적으로는, 금속 컨택 영역(67)의 모서리(C) 부분에 전류가 집중되어 전류로 소자가 파괴되는 현상을 방지하기 위하여, 고농도 제 1 도전형의 도핑 영역(44a, 44b)과 금속 컨택 영역(67)이 만나는 모서리 접합면을 오픈하여 전류 집중을 분산하였다. More specifically, in order to prevent the current from being concentrated at the corner C of the
도 1에 개시된 A-A 방향을 따라 절취된 단면 구조인 도 2를 참조하면, 트렌치(20a, 20b)와 금속 컨택 영역(67) 사이에 고농도 제 1 도전형의 도핑 영역(44a, 44b)이 개재됨에 반하여, 도 1에 개시된 B-B 방향을 따라 절취된 단면 구조인 도 3을 참조하면, 트렌치(20a, 20b)와 금속 컨택 영역(67)의 모서리(C) 사이에는 고농도 제 1 도전형의 도핑 영역(44a, 44b)이 개재되지 않음을 확인할 수 있다. Referring to FIG. 2, which is a cross-sectional structure taken along the AA direction shown in FIG. 1,
도 1을 참조하면, 구체적인 예로서, 상기 트렌치 게이트 전극(50a, 50b)은 상기 기판(1)의 상면(1s)과 나란한 단면상에서 테두리가 제 1 다각형인 닫힌 트렌치 구조를 가지며, 상기 금속 컨택 영역(67)의 테두리는 상기 제 1 다각형과 닮은 도형인 제 2 다각형의 형상을 가지되, 상기 기판(1)의 상면(1s)과 나란한 단면 상에서, 상기 고농도 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는 부분은 상기 금속 컨택 영역(67)의 테두리 중에서 상기 제 2 다각형의 모서리(C)를 제외한 부분이다. 즉, 상기 금속 컨택 영역(67)의 모서리(C) 부분을 제외한 테두리에서만 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는다.Referring to FIG. 1, as a specific example, the
더욱 구체적인 예로서, 상기 트렌치 게이트 전극(50a, 50b)은 상기 기판(1)의 상면(1s)과 나란한 단면상에서 테두리가 제 1 사각형인 닫힌 트렌치 구조를 가지며, 상기 금속 컨택 영역(67)의 테두리는 상기 제 1 사각형과 닮은 도형인 제 2 사각형의 형상을 가지되, 상기 기판(1)의 상면(1s)과 나란한 단면 상에서, 상기 고농도 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는 부분은 상기 금속 컨택 영역(67)의 테두리 중에서 상기 제 2 사각형의 모서리(C)를 제외한 부분이다. 즉, 상기 금속 컨택 영역(67)의 모서리(C) 부분을 제외한 테두리에서만 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는다.As a more specific example, the
본 발명의 일 실시예에 따른 전력 반도체 소자는 상기 기판(1) 내에서 상기 트렌치 게이트 전극(50a, 50b)의 내측에 배치되되, 전자 소스로서의 상기 고농도 제 1 도전형의 도핑 영역(44a, 44b)의 적어도 일부를 둘러싸는 제 2 도전형의 바디 영역(42); 상기 기판(1) 내에서 상기 트렌치 게이트 전극(50a, 50b)의 바닥면과 상기 트렌치 게이트 전극(50a, 50b)의 외측면을 둘러싸면서 배치된 제 2 도전형의 플로팅 영역(30a, 30b); 및 상기 기판(1) 내에서 상기 제 2 도전형의 플로팅 영역(30a, 30b) 아래로부터 상기 제 2 도전형의 플로팅 영역(30a, 30b) 사이를 통과하여 상기 제 2 도전형의 바디 영역(42) 까지 이어지는, 제 1 도전형의 드리프트 영역(10);을 포함한다. The power semiconductor device according to an embodiment of the present invention is disposed inside the
여기에서, 기판(1)은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다. 기판(10)은 실리콘(Si)계, 실리콘 카바이드(SiC)계, 질화갈륨(GaN)계, 다이아몬드계, 산화갈륨계 등으로 분류될 수 있으나, 본 발명의 기술적 사상이 이러한 물질의 한정에 한정되는 것은 아니다. Here, the
기판(1)의 상부면(1s)을 기준으로 플로팅 영역(30a, 30b)의 바닥면 까지의 깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 바닥면까지의 깊이보다 더 깊다. 즉, 제 2 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다. The depth to the bottom surface of the floating
한편, 예를 들어, 드리프트 영역(10)에서 한 쌍의 제 2 도전형의 플로팅 영역(30a, 30b) 사이의 제 1 도전형 도핑 농도(N1)는 한 쌍의 제 2 도전형의 플로팅 영역(30a, 30b) 아래의 제 1 도전형 도핑 농도(N2) 보다 상대적으로 더 높을 수도 있다. On the other hand, for example, in the
한편, 기판(1)의 하부에는 컬렉터 전극(72)가 배치되며, 도면에 도시하지는 않았으나, 컬렉터 전극(72)을 형성하기 전에 제 2 도전형의 버퍼층(buffer layer) 및/또는 제 1 도전형의 컬렉터층을 먼저 형성할 수 있다. A collector electrode 72 is disposed under the
금속 컨택 영역(67)은 이미터(emitter) 금속 컨택 영역일 수 있으며, 나아가, 이미터 금속 패턴 및/또는 전극(68)의 일부일 수 있다. The
본 실시예에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형이 p형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 p형이고 제 2 도전형은 n형일 수도 있다. In this embodiment, the first conductivity type and the second conductivity type have opposite conductivity types, and may be any one of n-type and p-type. For example, the first conductivity type may be n-type and the second conductivity type may be p-type. In the accompanying drawings, the conductive type configuration is exemplarily assumed. However, the technical idea of the present invention is not limited thereto. For example, the first conductivity type may be p-type and the second conductivity type may be n-type.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 셀 구조 레이아웃을 도해하는 평면도이다.4 is a plan view illustrating a cell structure layout of a power semiconductor device according to another embodiment of the present invention.
도 4에서 도시된 회색 부분은 테두리가 닫힌 트렌치 구조를 가지면서 기판에 형성된 트렌치 게이트 전극(50a, 50b)을 포함하며, 초록색 부분은 상기 트렌치 게이트 전극(50a, 50b)의 내측에 배치된 전류의 이동 통로로서의 금속 컨택 영역(67)을 포함하며, 파란색 부분은 전자 소스로서의 고농도 제 1 도전형의 도핑 영역(44a, 44b)을 포함한다. The gray portion shown in FIG. 4 includes
도 4를 참조하면, 본 발명의 다른 실시예에 따른 전력 반도체 소자는 클로즈드 셀(closed cell) 타입의 전력 반도체 소자로서, 기판(1)의 상면(1s)과 나란한 단면상에서 테두리가 닫힌 트렌치 구조(20a, 20b)를 가지면서 기판(1)에 형성된 트렌치 게이트 전극(50a, 50b); 상기 트렌치 게이트 전극(50a, 50b)과 이격되어 상기 트렌치 게이트 전극(50a, 50b)의 내측에 배치된 전류의 이동 통로로서의 금속 컨택 영역(67); 및 상기 트렌치 게이트 전극(50a, 50b)의 내측에 배치되며, 일측은 상기 트렌치 게이트 전극(50a, 50b)과 접합되며 타측은 상기 금속 컨택 영역(67)과 접합되는, 전자 소스로서의 고농도 제 1 도전형의 도핑 영역(44a, 44b);을 포함한다. Referring to FIG. 4, a power semiconductor device according to another embodiment of the present invention is a closed cell type power semiconductor device. The power semiconductor device includes a trench structure having a closed edge on a side surface parallel to the top surface 1s of the
나아가, 본 발명의 다른 실시예에 따른 전력 반도체 소자는 금속 컨택 영역(67)의 모서리(C)에 전류가 집중되어 소자가 파괴되는 것을 방지하기 위하여, 기판(1)의 상면(1s)과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는 부분은 상기 금속 컨택 영역(67)의 테두리 중에서 모서리(C)를 제외한 부분이다. 즉, 상기 금속 컨택 영역(67)의 모서리(C) 부분을 제외한 테두리에서만 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는다.Further, the power semiconductor device according to another embodiment of the present invention may be arranged in parallel with the upper surface 1s of the
만약, 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는 부분이 상기 금속 컨택 영역(67)의 모서리(C)를 포함하는 경우, 전자 소스로서의 고농도 제 1 도전형의 도핑 영역(44a, 44b)을 통해 흐르는 전자 및 쿨롱 효과에 의해 그 주변으로 흐르는 홀들이 금속 컨택 영역(67)의 모서리(C)로 집중되고 소자가 파괴되는 문제점이 발생할 수 있다. 금속 컨택 영역(67)이 모서리(C)가 없는 원 형태를 가지는 경우, 이러한 문제점을 극복할수도 있으나, 원형의 컨택 패턴은 가공이 어렵고 공정 오차로 양산 개발이 어렵다는 한계를 가진다. If the portion of the first conductive type doped
본 발명자는 상술한 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구성을 제안함으로써 컨택 전류 집중을 방지함으로써 동일한 성능을 구현하면서도 셀 간격을 감소시킬 수 있는 전력 반도체 소자를 구현하였다. The inventor of the present invention has proposed a power semiconductor device according to another embodiment of the present invention, thereby realizing a power semiconductor device capable of reducing cell spacing while realizing the same performance by preventing contact current concentration.
즉, 금속 컨택 영역(67) 및 고농도 제 1 도전형의 도핑 영역(44a, 44b)의 경계면 제조를 위한 미세 공정 기술을 제안함으로써 전류 집중을 방지하는 컨택 오픈과 소자 저항 증가를 최소화하는 접합 면적의 최적 비율을 설계하였다. In other words, by proposing a microprocessing technique for fabricating the interface between the
구체적으로는, 금속 컨택 영역(67)의 모서리(C) 부분에 전류가 집중되어 전류로 소자가 파괴되는 현상을 방지하기 위하여, 고농도 제 1 도전형의 도핑 영역(44a, 44b)과 금속 컨택 영역(67)이 만나는 모서리 접합면을 오픈하여 전류 집중을 분산하였다. More specifically, in order to prevent the current from being concentrated at the corner C of the
도 4를 참조하면, 구체적인 예로서, 상기 트렌치 게이트 전극(50a, 50b)은 상기 기판(1)의 상면(1s)과 나란한 단면상에서 테두리가 제 1 다각형인 닫힌 트렌치 구조를 가지며, 상기 금속 컨택 영역(67)의 테두리는 상기 제 1 다각형과 닮은 도형인 제 2 다각형의 형상을 가지되, 상기 기판(1)의 상면(1s)과 나란한 단면 상에서, 상기 고농도 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는 부분은 상기 금속 컨택 영역(67)의 테두리 중에서 상기 제 2 다각형의 모서리(C)를 제외한 부분이다. 즉, 상기 금속 컨택 영역(67)의 모서리(C) 부분을 제외한 테두리에서만 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는다.Referring to FIG. 4, as a specific example, the
더욱 구체적인 예로서, 상기 트렌치 게이트 전극(50a, 50b)은 상기 기판(1)의 상면(1s)과 나란한 단면상에서 테두리가 제 1 사각형인 닫힌 트렌치 구조를 가지며, 상기 금속 컨택 영역(67)의 테두리는 상기 제 1 사각형과 닮은 도형인 제 2 사각형의 형상을 가지되, 상기 기판(1)의 상면(1s)과 나란한 단면 상에서, 상기 고농도 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는 부분은 상기 금속 컨택 영역(67)의 테두리 중에서 상기 제 2 사각형의 모서리(C)를 제외한 부분이다. 즉, 상기 금속 컨택 영역(67)의 모서리(C) 부분을 제외한 테두리에서만 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는다.As a more specific example, the
사각형 형상의 금속 컨택 영역(67)의 제 1 변에 접합하는 고농도 제 1 도전형의 도핑 영역(44a, 44b)은 사각형 형상의 금속 컨택 영역(67)의 임의의 제 2 변에 접합하는 고농도 제 1 도전형의 도핑 영역(44a, 44b)과 중복되지 않고 이격되어 배치된다. The highly doped first conductive type doped
도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 단면도들이다. 5 is a cross-sectional view illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.
도 5의 (a)와 (b)를 참조하면, 웨이퍼(A) 상의 제 1 영역(I)에 제 2 도전형 불순물을 주입(P1 Implant)하고 웨이퍼(A)의 제 2 영역(II)에 웨이퍼(A)에 함유된 제 1 도전형 도핑 농도 보다 더 높은 농도의 제 1 도전형 불순물을 주입(N1 Implant)한다.5 (a) and 5 (b), a second conductive impurity is implanted (P1 implant) into the first region I on the wafer A and the second conductive impurity is implanted into the second region II of the wafer A (N1 Implant) a first conductivity type impurity at a concentration higher than the first conductivity type doping concentration contained in the wafer (A).
도 5의 (c)를 참조하면, 웨이퍼(A) 상에 에피층(B)을 형성한다. 기판(1)은 웨이퍼(A)와 웨이퍼 상에 에피택셜 성장된 에피층(B)을 포함하는 의미로 이해될 수 있다. 에피층(B)이 성장된 후에 에피층(B)의 상부면을 통하여 추가적으로 불순물을 주입하는 도핑 공정을 수행할 수 있다. Referring to FIG. 5 (c), an epitaxial layer B is formed on the wafer A. The
도 5의 (d)를 참조하면, 에피층(B)의 일부를 제거하되, 제 1 영역(I) 및 제 2 영역(II)의 경계를 포함하는 영역에 서로 이격된 제 1 트렌치(20a) 및 제 2 트렌치(20b)를 각각 형성할 수 있다. 제 1 트렌치(20a) 및 제 2 트렌치(20b)는 에피층의 상면과 나란한 단면상에서 바라볼때 테두리가 닫힌 트렌치 구조에서 서로 마주보는 한 쌍의 트렌치일 수 있다. 5D, a part of the epi-layer B is removed, and a
도 5의 (e)를 참조하면, 제 2 도전형 및 제 1 도전형의 불순물이 주입된 상태에서 열처리 등을 통한 확산 공정을 통하여, 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 바닥면과 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 2 도전형의 플로팅 영역(30a, 30b)을 형성할 수 있다. 또한, 한 쌍의 제 2 도전형의 플로팅 영역(30a, 30b) 아래로부터 한 쌍의 제 2 도전형의 플로팅 영역(30a, 30b) 사이의 영역까지 이어지는 제 1 도전형의 드리프트 영역(10)의 적어도 일부를 형성할 수 있다. 이 경우, 제 2 도전형의 플로팅 영역(30a, 30b)의 하부는 웨이퍼(A)와 에피층(B)의 경계면(F)을 포함할 수 있다. Referring to FIG. 5E, the first and
도 5의 (f)를 참조하면, 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 내벽을 절연막으로 라이닝하고 게이트 전극 물질로 충전(filling)하여 게이트 전극(50a, 50b)을 형성할 수 있다. 5F, the inner walls of the
한편, 제 1 트렌치(20a) 및 제 2 트렌치(20b) 사이의 영역에 불순물을 주입하여 제 2 도전형의 바디 영역(42)과 제 2 도전형의 바디 영역(42) 내에 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 인접하여 서로 이격 배치된 한 쌍의 제 1 도전형의 소스 영역(44a, 44b)을 형성할 수 있다. Meanwhile, impurities are implanted into the regions between the
여기에서, 한 쌍의 제 1 도전형의 소스 영역(44a, 44b)는 도 1 또는 도 4에서 설명한 바와 같이 에피층의 상면과 나란한 방향의 단면상에서 바라볼때 닫힌 루프 형태의 트렌치 게이트 전극(50a, 50b)의 내측에 배치되되 일측은 상기 트렌치 게이트 전극(50a, 50b)과 접합하는 전자 소스로서의 고농도 제 1 도전형의 도핑 영역의 적어도 일부에 해당할 수 있다. Here, the
이 경우, 도 1 또는 도 4를 같이 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법에서는 금속 컨택 영역(67)의 모서리(C)에 전류가 집중되어 소자가 파괴되는 것을 방지하기 위하여, 기판(1)의 상면과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿는 부분은 상기 금속 컨택 영역(67)의 테두리 중에서 모서리(C)를 제외한 부분이 되도록 고농도 제 1 도전형의 도핑 영역(44a, 44b)을 형성한다. 즉, 상기 금속 컨택 영역(67)의 모서리(C) 부분을 제외한 테두리에서만 상기 제 1 도전형의 도핑 영역(44a, 44b)과 상기 금속 컨택 영역(67)이 맞닿도록 고농도 제 1 도전형의 도핑 영역(44a, 44b)을 형성한다. 이를 구체적으로 구현하기 위하여, 제 1 도전형의 불순물을 주입하는 공정에서 금속 컨택 영역(67)의 모서리(C) 영역을 차단하는 마스크(도 1 또는 도 4의 49)를 사용할 수 있다. 도 5의 (f) 단계에서 금속 컨택 영역(67)은 닫힌 형태의 트렌치 게이트 전극(50a, 50b)의 내측 중앙 영역에 해당한다. In this case, referring to FIG. 1 or FIG. 4, in the method of manufacturing a power semiconductor device according to the embodiment of the present invention, current is concentrated on the edge C of the
도 5의 (g)를 참조하면, 절연막 패턴(66)을 형성한 후에 이미터 금속 패턴 및/또는 전극(68)을 형성한다. 금속 컨택 영역(67)은 이미터(emitter) 금속 컨택 영역일 수 있으며, 나아가, 이미터 금속 패턴 및/또는 전극(68)의 일부일 수 있다. Referring to FIG. 5 (g), an emitter metal pattern and / or an
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.
1: 기판
10 : 드리프트 영역
20a, 20b : 트렌치
30a, 30b : 플로팅 영역
40 : 절연막
42 : 바디 영역
44a, 44b : 고농도 제 1 도전형의 도핑 영역
49 : 마스크
50a, 50b : 게이트 전극
51 : 이격 공간
52a, 52b : 스위칭 손실 방지용 평면 전극
66 : 절연 패턴
67 : 금속 컨택 영역
68 : 이미터 금속 패턴1: substrate
10: drift region
20a and 20b: trenches
30a, 30b: Floating area
40: Insulating film
42: Body area
44a, 44b: a doped region of a high concentration first conductivity type
49: Mask
50a, 50b: gate electrode
51: Spacing space
52a and 52b: planar electrodes for preventing switching loss
66: Insulation pattern
67: metal contact area
68: Emitter metal pattern
Claims (7)
웨이퍼 상의 제 1 영역에 제 2 도전형 불순물을 주입하고 상기 웨이퍼의 제 2 영역에 상기 웨이퍼에 함유된 제 1 도전형 도핑 농도 보다 더 높은 농도의 제 1 도전형 불순물을 주입하는 단계;
상기 웨이퍼 상에 에피층을 형성함으로서 기판을 구현하는 단계;
상기 에피층 내에 트렌치를 형성하되, 상기 제 1 영역 및 상기 제 2 영역의 경계를 포함하는 영역에, 상기 기판의 상면과 나란한 단면상에서 바라볼때 테두리가 닫힌 트렌치를 형성하는 단계;
상기 트렌치의 공간에 트렌치 게이트 전극을 형성하는 단계;
상기 트렌치 게이트 전극의 내측에 배치되되 일측은 상기 트렌치 게이트 전극과 접합하도록 전자 소스로서의 고농도 제 1 도전형의 도핑 영역을 형성하는 단계; 및
상기 제 1 도전형의 도핑 영역과 접합되며, 상기 트렌치 게이트 전극과 이격되어 상기 트렌치 게이트 전극의 내측에 배치되되 전류의 이동 통로로서의 금속 컨택 영역을 형성하는 단계;
를 포함하되,
상기 금속 컨택 영역의 모서리에 전류가 집중되어 소자가 파괴되는 것을 방지하기 위하여, 상기 기판의 상면과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역의 타측과 상기 금속 컨택 영역이 맞닿는 부분은 상기 금속 컨택 영역의 테두리 중에서 모서리를 제외한 부분인 것을 특징으로 하는, 전력 반도체 소자의 제조방법.CLAIMS 1. A method of manufacturing a power semiconductor device of a closed cell type,
Implanting a second conductivity type impurity into a first region on the wafer and implanting a first conductivity type impurity at a concentration higher than a first conductivity type doping concentration contained in the wafer in a second region of the wafer;
Implementing a substrate by forming an epilayer on the wafer;
Forming a trench in the epitaxial layer in a region including a boundary of the first region and the second region, the trench being closed when viewed on a side-by-side section of the substrate;
Forming a trench gate electrode in the space of the trench;
Forming a heavily doped first conductive type doped region as an electron source so as to be in contact with the trench gate electrode, the doped region being disposed inside the trench gate electrode; And
Forming a metal contact region which is connected to the doped region of the first conductivity type and is located inside the trench gate electrode and is spaced apart from the trench gate electrode, the metal contact region being a current path of current flow;
, ≪ / RTI &
A portion of the doped region of the first conductivity type contacting the metal contact region and the other side of the doped region of the first conductivity type may be in contact with the metal, Wherein the edge of the contact region is a portion excluding an edge of the contact region.
상기 트렌치 게이트 전극은 상기 기판의 상면과 나란한 단면상에서 테두리가 제 1 다각형인 닫힌 트렌치 구조를 가지며, 상기 금속 컨택 영역의 테두리는 제 2 다각형의 형상을 가지되,
상기 기판의 상면과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역과 상기 금속 컨택 영역이 맞닿는 부분은 상기 금속 컨택 영역의 테두리 중에서 상기 제 2 다각형의 모서리를 제외한 부분인 것을 특징으로 하는, 전력 반도체 소자의 제조방법.The method according to claim 1,
Wherein the trench gate electrode has a closed trench structure with a first polygonal edge on a side-by-side section of the substrate, the edge of the metal contact region has a second polygonal shape,
Wherein a portion of the metal contact region where the first conductive type doped region and the metal contact region are in contact with each other is a portion of the rim of the metal contact region excluding a corner of the second polygon on a section parallel to the upper surface of the substrate. / RTI >
상기 트렌치 게이트 전극은 상기 기판의 상면과 나란한 단면상에서 테두리가 사각형인 닫힌 트렌치 구조를 가지며, 상기 금속 컨택 영역의 테두리는 사각형의 형상을 가지되,
상기 기판의 상면과 나란한 단면 상에서, 상기 제 1 도전형의 도핑 영역과 상기 금속 컨택 영역이 맞닿는 부분은 상기 금속 컨택 영역의 테두리 중에서 상기 사각형의 모서리를 제외한 부분인 것을 특징으로 하는, 전력 반도체 소자의 제조방법.The method according to claim 1,
Wherein the trench gate electrode has a closed trench structure with a rectangular rim on a cross section parallel to the top surface of the substrate, the rim of the metal contact region has a rectangular shape,
Wherein a portion of the metal contact region where the first conductive type doped region and the metal contact region are in contact with each other is a portion of the rim of the metal contact region excluding a corner of the rectangle on a cross section parallel to the top surface of the substrate. Gt;
상기 금속 컨택 영역은 이미터 금속 컨택 영역을 포함하는, 전력 반도체 소자의 제조방법.The method according to claim 1,
Wherein the metal contact region comprises an emitter metal contact region.
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