KR101870824B1 - Power semiconductor device and method of fabricating the same - Google Patents

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Abstract

본 발명은 기판 내에 서로 이격된 제 1 트렌치 및 제 2 트렌치에 각각 배치된 한 쌍의 게이트 전극; 상기 기판 내에서 상기 한 쌍의 게이트 전극 사이에 배치된 제 1 도전형의 바디 영역; 상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 및 제 2 트렌치에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역; 및 상기 소스 영역 및 상기 바디 영역과 전기적으로 연결되면서 상기 기판 상에서 상기 바디 영역의 내부까지 신장하며, 상기 소스 영역의 바닥면의 적어도 일부를 감싸되, 도전성 물질로 이루어진, 콘택 패턴;을 포함하는 전력 반도체 소자를 제공한다. The present invention provides a semiconductor device comprising: a pair of gate electrodes disposed in a first trench and a second trench, respectively, spaced apart from each other in a substrate; A body region of a first conductive type disposed between the pair of gate electrodes in the substrate; A pair of source regions of a second conductivity type disposed adjacent to and spaced apart from the first trench and the second trench, respectively, in the body region of the first conductivity type; And a contact pattern electrically connected to the source region and the body region and extending from the substrate to the interior of the body region and surrounding at least a portion of a bottom surface of the source region, A semiconductor device is provided.

Description

전력 반도체 소자 및 그 제조방법{Power semiconductor device and method of fabricating the same}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor device,

본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다. The present invention relates to a power semiconductor device and a manufacturing method thereof, and more particularly, to an insulated gate bipolar transistor (IGBT) device and a manufacturing method thereof.

절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다. Insulated Gate Bipolar Transistor (IGBT) is a crystalline material of MOS (Metal Oxide Silicon) and bipolar technology. It is characterized by low forward loss and high speed. It is applicable to applications that can not be realized with thyristors, bipolar transistors and MOSFETs. And is a next generation power semiconductor device which is used in a high efficiency and high speed power system widely used in a voltage range of 300V or more. Since the development of power MOSFETs in the 1970s, MOSFETs have been used for switching devices requiring high-speed switching, and bipolar transistors, thyristors, and GTOs have been used in a range where a large amount of current conduction is required at medium to high voltages Has come. The IGBT developed in the early 1980s has a current capability of more than a bipolar transistor in terms of output characteristics and has a gate driving characteristic like a MOSFET in terms of input characteristics, so that switching at a high speed of about 100 KHz is possible. As a result, IGBTs are being used not only for replacement of MOSFETs, bipolar transistors, and thyristors, but also for new application systems.

관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.A related prior art is Korean Laid-Open Publication No. 20140057630 (published on May 13, 2014, entitled IGBT and its manufacturing method).

본 발명은 래치업 방지를 위한 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a power semiconductor device for preventing latch-up and a manufacturing method thereof. However, these problems are exemplary and do not limit the scope of the present invention.

상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판 내에 서로 이격된 제 1 트렌치 및 제 2 트렌치에 각각 배치된 한 쌍의 게이트 전극; 상기 기판 내에서 상기 한 쌍의 게이트 전극 사이에 배치된 제 1 도전형의 바디 영역; 상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 및 제 2 트렌치에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역; 및 상기 소스 영역 및 상기 바디 영역과 전기적으로 연결되면서 상기 기판 상에서 상기 바디 영역의 내부까지 신장하며, 상기 소스 영역의 바닥면의 적어도 일부를 감싸되, 도전성 물질로 이루어진, 콘택 패턴;을 포함한다. A power semiconductor device according to one aspect of the present invention for solving the above problems is provided. The power semiconductor device comprising: a pair of gate electrodes each disposed in a first trench and a second trench spaced apart from each other in a substrate; A body region of a first conductive type disposed between the pair of gate electrodes in the substrate; A pair of source regions of a second conductivity type disposed adjacent to and spaced apart from the first trench and the second trench, respectively, in the body region of the first conductivity type; And a contact pattern electrically connected to the source region and the body region, the contact pattern extending from the substrate to the inside of the body region and surrounding at least a part of the bottom surface of the source region, the contact pattern being made of a conductive material.

상기 전력 반도체 소자에서, 상기 콘택 패턴 중에서 상기 소스 영역의 측면과 접하는 부분은 하방으로 단면적이 확대되도록 경사질 수 있다. In the power semiconductor device, a portion of the contact pattern that is in contact with the side surface of the source region may be inclined such that the cross-sectional area thereof is enlarged downward.

상기 전력 반도체 소자에서, 상기 콘택 패턴은 상기 소스 영역 아래에서 단면적이 확대되는 부분을 가질 수 있다. In the power semiconductor device, the contact pattern may have a portion whose cross-sectional area is enlarged below the source region.

상기 전력 반도체 소자에서, 상기 바디 영역과 상기 소스 영역 간의 PN 접합이 형성되는 영역으로 흐르는 홀 전류를 줄여 래치업을 방지하도록, 상기 콘택 패턴의 하단부와 상기 게이트 전극 사이의 이격거리는 상기 소스 영역의 폭 보다 더 작을 수 있다. In the power semiconductor device, a distance between the lower end of the contact pattern and the gate electrode is reduced by decreasing a hole current flowing in a region where a PN junction between the body region and the source region is formed, Lt; / RTI >

상기 전력 반도체 소자는 상기 제 1 도전형의 바디 영역 내에 상기 콘택 패턴의 하단부를 감싸는 제 1 도전형의 콘택저항 저감 영역을 더 포함하되, 상기 콘택저항 저감 영역의 제 1 도전형 도핑 농도는 상기 바디 영역의 제 1 도전형 도핑 농도 보다 상대적으로 높을 수 있다. Wherein the power semiconductor device further includes a contact resistance reduction region of a first conductivity type surrounding the lower end of the contact pattern in the body region of the first conductivity type, Region may be relatively higher than the first conductivity type doping concentration of the region.

상기 전력 반도체 소자에서, 상기 기판 내에서 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 상기 제 1 트렌치 및 제 2 트렌치의 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역;을 더 포함할 수 있다. A pair of first conductive types of first and second trenches spaced apart from each other and surrounding at least one side surface of the first trench and the second trench and at least one side surface of the first trench and the second trench in the substrate, And a floating region.

상기 전력 반도체 소자에서, 상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. In the power semiconductor device, the first conductivity type and the second conductivity type have opposite conductivity types, and may be any one of n-type and p-type.

상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 기판 내에서 제 1 도전형의 바디 영역 및 상기 제 1 도전형의 바디 영역 내에 제 2 도전형의 소스 영역을 형성하는 단계; 식각 공정에 의하여 상기 소스 영역의 일측에서 하방으로 제 1 식각 패턴을 형성하는 단계; 상기 제 1 식각 패턴을 게이트 전극 물질로 충전하여 게이트 전극을 형성하는 단계; 식각 공정에 의하여 상기 소스 영역의 타측에서 상기 소스 영역의 바닥면의 적어도 일부를 노출시키는 제 2 식각 패턴을 형성하는 단계; 및 상기 제 2 식각 패턴을 도전성 물질로 충전하여 상기 소스 영역의 바닥면의 적어도 일부를 감싸는 콘택 패턴을 형성하는 단계;를 포함한다. A method for manufacturing a power semiconductor device according to another aspect of the present invention for solving the above problems is provided. A method of fabricating a power semiconductor device includes forming a first conductive type body region in a substrate and a second conductive type source region in the first conductive type body region; Forming a first etch pattern downward from one side of the source region by an etch process; Filling the first etch pattern with a gate electrode material to form a gate electrode; Forming a second etch pattern exposing at least a portion of the bottom surface of the source region on the other side of the source region by an etching process; And filling the second etch pattern with a conductive material to form a contact pattern surrounding at least a part of a bottom surface of the source region.

상기 전력 반도체 소자의 제조방법에서, 상기 소스 영역의 측면과 접하는 상기 제 2 식각 패턴은 하방으로 단면적이 점진적으로 확대되도록 경사질 수 있다. In the method of manufacturing a power semiconductor device, the second etching pattern, which is in contact with the side surface of the source region, may be inclined such that the cross-sectional area gradually increases downward.

상기 전력 반도체 소자의 제조방법에서, 상기 제 2 식각 패턴은 상기 소스 영역 아래에서 단면적이 확대되는 부분을 가질 수 있다. In the method of manufacturing the power semiconductor device, the second etching pattern may have a portion whose cross-sectional area is enlarged below the source region.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 바디 영역과 소스 영역 간의 PN 접합이 형성되는 영역으로 흐르는 홀 전류를 줄여 래치업을 방지 전력 반도체 소자 및 그 제조방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to an embodiment of the present invention as described above, it is possible to provide a power semiconductor device and a method of manufacturing the power semiconductor device by preventing a latch-up by reducing a hole current flowing to a region where a PN junction between a body region and a source region is formed. Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 동작 메커니즘을 도해하는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이다.
도 4는 본 발명의 비교예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 단면도들이다. 1 is a cross-sectional view illustrating a cell structure of a power semiconductor device according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a cell operation mechanism of a power semiconductor device according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a cell structure of a power semiconductor device according to another embodiment of the present invention.
4 is a cross-sectional view illustrating a cell structure of a power semiconductor device according to a comparative example of the present invention.
5A to 5F are sectional views sequentially illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, Is provided to fully inform the user. Also, at least some of the components may be exaggerated or reduced in size for convenience of explanation. Like numbers refer to like elements throughout the drawings.

본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다. In this specification, the first conductive type and the second conductive type have opposite conductivity types, and may be any of n-type and p-type, respectively. For example, the first conductivity type may be p-type and the second conductivity type may be n-type, and the conductivity type configuration is exemplarily illustrated in the accompanying drawings. However, the technical idea of the present invention is not limited thereto. For example, the first conductivity type may be n-type and the second conductivity type may be p-type.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이다. 1 is a cross-sectional view illustrating a cell structure of a power semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100a)는 기판(1) 내에 서로 이격된 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 배치된 한 쌍의 게이트 전극(50a, 50b)을 포함한다. 여기에서, 기판(1)은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다. 기판(1)의 상부에는 게이트 전극(50a, 50b)과 전기적으로 연결된 도전성 패턴(64)이 형성된다. Referring to FIG. 1, a power semiconductor device 100a according to an embodiment of the present invention includes a first trench 20a and a pair of gates (not shown) disposed in the substrate 1, the first trench 20a and the second trench 20b, And electrodes 50a and 50b. Here, the substrate 1 can be understood as meaning a wafer and an epitaxial layer epitaxially grown on the wafer. On the substrate 1, a conductive pattern 64 electrically connected to the gate electrodes 50a and 50b is formed.

본 발명의 일 실시예에 따른 전력 반도체 소자(100a)는 기판(1) 내에서 제 1 트렌치(20a) 및 제 2 트렌치(20b) 사이에 배치된 제 1 도전형의 바디 영역(42)과 제 1 도전형의 바디 영역(42) 내에 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역(44a, 44b)을 포함한다. The power semiconductor device 100a according to an embodiment of the present invention includes a first conductive type body region 42 disposed between the first trench 20a and the second trench 20b in the substrate 1, And a pair of source regions 44a and 44b of a second conductivity type disposed adjacent to and spaced from each other in the first trench 20a and the second trench 20b in the body region 42 of the first conductive type.

본 발명의 일 실시예에 따른 전력 반도체 소자(100a)는 기판(1) 내에서 제 1 트렌치(20a)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30a)을 포함하고, 제 1 트렌치(20b)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 1 도전형의 플로팅 영역(30b)을 포함하되, 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b)은 기판(1) 내에서 서로 이격되어 배치된다. 기판(1)의 상면(1s)을 기준으로 플로팅 영역(30a, 30b)의 바닥면 까지의 깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 바닥면까지의 깊이보다 더 깊다. 즉, 제 1 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다. 한편, 제 1 도전형의 플로팅 영역(30a, 30b)과 도전성 패턴(64) 사이에는 절연패턴(62)이 개재되어 전기적으로 절연될 수 있다.The power semiconductor device 100a according to an embodiment of the present invention includes a floating region 30a of the first conductivity type surrounding the bottom surface and at least one side surface of the first trench 20a in the substrate 1 And a pair of first conductivity type floating regions (30a, 30b) are formed on the surface of the first trench (20b), and the floating region (30b) of the first conductivity type surrounding the bottom surface and at least one side surface of the first trench (1). The depth to the bottom surface of the floating regions 30a and 30b with respect to the top surface 1s of the substrate 1 is deeper than the depth to the bottom surfaces of the first trench 20a and the second trench 20b. That is, the maximum doping depth of the floating regions 30a and 30b of the first conductivity type may be deeper than the depth of the first trench 20a and the second trench 20b. On the other hand, an insulating pattern 62 is interposed between the first conductive type floating regions 30a and 30b and the conductive pattern 64 to be electrically insulated.

본 발명의 일 실시예에 따른 전력 반도체 소자(100a)는 기판(1) 내에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래로부터 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이를 통과하여 제 1 도전형의 바디 영역(42)까지 이어지는, 제 2 도전형의 드리프트 영역(10)을 포함한다. The power semiconductor device 100a according to the embodiment of the present invention includes a pair of first conductivity type floating regions 30a and 30b from below a pair of first conductivity type floating regions 30a and 30b in the substrate 1, And 30b to the body region 42 of the first conductivity type. The drift region 10 of the second conductivity type is connected to the body region 42 of the first conductivity type.

드리프트 영역(10)에서 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 사이의 제 2 도전형 도핑 농도(N1)는 한 쌍의 제 1 도전형의 플로팅 영역(30a, 30b) 아래의 제 2 도전형 도핑 농도(N2) 보다 상대적으로 더 높을 수도 있다. 물론, 이와 달리, 제 2 도전형 도핑 농도(N1)와 제 2 도전형 도핑 농도(N2)가 서로 동일할 수도 있다. The second conductivity type doping concentration N1 between the pair of first conductivity type floating regions 30a and 30b in the drift region 10 is smaller than the second conductivity type doping concentration N1 between the pair of first conductivity type floating regions 30a and 30b May be relatively higher than the second conductivity type doping concentration (N2). Alternatively, the second conductivity type doping concentration N1 and the second conductivity type doping concentration N2 may be equal to each other.

기판(1)의 하부에는 컬렉터 전극(72)가 배치되며, 도면에 도시하지는 않았으나, 컬렉터 전극(72)을 형성하기 전에 제 2 도전형의 버퍼층(buffer layer) 및/또는 제 1 도전형의 컬렉터층을 먼저 형성할 수 있다. A collector electrode 72 is disposed under the substrate 1 and a buffer layer of a second conductivity type and / or a collector layer of a first conductivity type are formed before forming the collector electrode 72, Layer can be formed first.

본 발명의 일 실시예에 따른 전력 반도체 소자(100a)는 소스 영역(44a, 44b) 및 바디 영역(42)과 전기적으로 연결되면서 기판(1) 상에서 바디 영역(42)의 내부까지 신장하는 콘택 패턴(68)을 포함한다. 콘택 패턴(68)은 상부 콘택 패턴(68a)과 하부 콘택 패턴(68b)을 포함할 수 있다. 상부 콘택 패턴(68a)은 소스 영역(44a, 44b) 상에 배치된다. 상부 콘택 패턴(68a)에 연결되어 상부 콘택 패턴(68a)의 하방에 배치된 하부 콘택 패턴(68b)은 소스 영역(44a, 44b)의 측면과 접하면서 소스 영역(44a, 44b)의 아래로까지 신장한다. 하부 콘택 패턴(68b)은 소스 영역(44a, 44b)의 바닥면의 적어도 일부를 감싼다. The power semiconductor device 100a according to one embodiment of the present invention includes a contact pattern extending electrically to the inside of the body region 42 on the substrate 1 while being electrically connected to the source regions 44a and 44b and the body region 42, (68). The contact pattern 68 may include an upper contact pattern 68a and a lower contact pattern 68b. The upper contact pattern 68a is disposed on the source regions 44a and 44b. The lower contact pattern 68b connected to the upper contact pattern 68a and disposed below the upper contact pattern 68a contacts the sides of the source regions 44a and 44b and extends down to the source regions 44a and 44b It grows. The lower contact pattern 68b surrounds at least a portion of the bottom surface of the source regions 44a, 44b.

본 발명의 일 실시예에 따른 전력 반도체 소자(100a)에서는, 도 1에 도시된 것처럼, 콘택 패턴(68)은 소스 영역(44a, 44b) 아래에서 단면적이 확대되는 부분을 가질 수 있다. 예를 들어, 콘택 패턴(68) 중에서 소스 영역(44a, 44b)의 바닥면의 적어도 일부를 감싸는 부분의 단면적은 콘택 패턴(68) 중에서 소스 영역(44a, 44b)의 측면과 접하는 부분의 단면적 보다 더 크다. In the power semiconductor device 100a according to an embodiment of the present invention, as shown in FIG. 1, the contact pattern 68 may have a portion whose cross-sectional area is enlarged below the source regions 44a and 44b. For example, the cross-sectional area of the portion of the contact pattern 68 that surrounds at least part of the bottom surface of the source regions 44a, 44b is greater than the cross-sectional area of the portion of the contact pattern 68 that contacts the side surfaces of the source regions 44a, 44b It is bigger.

한편, 본 발명의 일 실시예에 따른 전력 반도체 소자(100a)는 제 1 도전형의 바디 영역(42) 내에 하부 콘택 패턴(68b)의 하단부를 감싸는 제 1 도전형의 콘택저항 저감 영역(69)을 더 포함할 수 있다. 콘택저항 저감 영역(69)의 제 1 도전형 도핑 농도는 바디 영역(42)의 제 1 도전형 도핑 농도 보다 상대적으로 높은 것이 바람직하며, 이 경우, 콘택 패턴(68)이 바디 영역(42)과 직접 접촉하는 경우 보다 콘택저항을 감소시키는 유리한 효과를 가진다. The power semiconductor device 100a according to an embodiment of the present invention includes a first conductive type contact resistance reduction region 69 surrounding a lower end portion of a lower contact pattern 68b in a body region 42 of a first conductivity type, As shown in FIG. It is preferable that the first conductive type doping concentration of the contact resistance reducing region 69 is relatively higher than the first conductive type doping concentration of the body region 42. In this case, It has an advantageous effect of reducing the contact resistance as compared with the direct contact.

도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 동작 메커니즘을 도해하는 단면도이다. 2 is a cross-sectional view illustrating a cell operation mechanism of a power semiconductor device in accordance with an embodiment of the present invention.

도 1 및 도 2를 함께 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100a)는 IGBT로서 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 가진다. IGBT는 구조적으로 N+ 소스 영역(44a, 44b), P- 바디 영역(42), N- 드리프트 영역(10), P+ 기판(1) 영역으로 이루어지므로 PNPN의 기생 사이리스터(thyristor)가 형성될 수 있다. 기생 사이리스터가 동작되게 되면, IGBT는 게이트에 의한 제어가 불가능해지며 다량의 전류가 컬렉터-이미터를 흘러 소자가 소손될 수 있다. 이러한 기생 사이리스터의 동작을 래치업(latch-up) 이라고 한다. 1 and 2, the power semiconductor device 100a according to an embodiment of the present invention is an IGBT, which has a current capability higher than that of a bipolar transistor in terms of output characteristics. In terms of input characteristics, I have. The IGBT structurally consists of the N + source regions 44a and 44b, the P-body region 42, the N-drift region 10 and the P + substrate 1 region, so that a parasitic thyristor of PNPN can be formed . When the parasitic thyristor is operated, the IGBT becomes impossible to be controlled by the gate, and a large amount of current flows through the collector-emitter, and the element may be damaged. The operation of these parasitic thyristors is called latch-up.

본 발명의 일 실시예에 따른 전력 반도체 소자(100a)의 동작에 의하면, N 채널(CH) 형성으로 전자의 통로가 형성되며 전자(e)는 컬렉터 방향으로 하방으로 이동하게 된다. 쿨롱 힘에 의해 홀(h)도 게이트 면을 따라 상방으로 이동하게 되는데, 상술한 콘택 패턴(68)의 형상에 의하여, 콘택 패턴(68)과 게이트 전극(50a, 50b) 사이의 이격거리가 소스 영역(44a, 44b)의 폭 보다 작아지기 때문에 바디 영역(42)과 소스 영역(44a, 44b) 간의 PN 접합이 형성되는 영역으로 흐르는 홀 전류를 줄여 래치업을 방지할 수 있다. According to the operation of the power semiconductor device 100a according to an embodiment of the present invention, an electron channel is formed in the N-channel (CH) formation and the electron e is moved downward in the collector direction. The distance h between the contact pattern 68 and the gate electrodes 50a and 50b is increased by the Coulomb force due to the shape of the contact pattern 68 described above, It is possible to prevent the latch-up by reducing the hole current flowing to the region where the PN junction between the body region 42 and the source regions 44a and 44b is formed, because the width is smaller than the width of the regions 44a and 44b.

즉, 본 발명의 실시예는 IGBT 소자의 래치업 방지 기술을 제안하는 바, PN 접합 사이의 저항(R) 값을 낮추어 문턱 전압을 감소시켜 래치업 발생을 방지한다. 저항(R)을 낮추는 방법으로 홀이 PN 접합 근처로 가기 전에 콘택 패턴(68)을 통해 흐르도록 설계하며, 홀이 흘러가는 이동경로를 상대적으로 짧게 하는 것이 특징이다. 하부 콘택 패턴(68b)의 최대 단면적은 채널(CH) 형성에 영향을 주지 않는 범위에서 결정될 수 있다. That is, the embodiment of the present invention proposes a technique of preventing the latch-up of the IGBT element, and reduces the value of the resistance R between the PN junctions to reduce the threshold voltage to prevent latch-up. By reducing the resistance R, the holes are designed to flow through the contact pattern 68 before going near the PN junction, and the movement path through which the holes flow is relatively shortened. The maximum cross-sectional area of the lower contact pattern 68b may be determined within a range that does not affect the formation of the channel CH.

도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이다. 3 is a cross-sectional view illustrating a cell structure of a power semiconductor device according to another embodiment of the present invention.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 전력 반도체 소자(100b)는 소스 영역(44a, 44b) 및 바디 영역(42)과 전기적으로 연결되면서 기판(1) 상에서 바디 영역(42)의 내부까지 신장하는 콘택 패턴(68)을 포함한다. 콘택 패턴(68)은 상부 콘택 패턴(68a)과 하부 콘택 패턴(68b)을 포함할 수 있다. 상부 콘택 패턴(68a)은 소스 영역(44a, 44b) 상에 배치된다. 상부 콘택 패턴(68a)에 연결되어 상부 콘택 패턴(68a)의 하방에 배치된 하부 콘택 패턴(68b)은 소스 영역(44a, 44b)의 측면과 접하면서 소스 영역(44a, 44b)의 아래로까지 신장한다. Referring to FIG. 3, the power semiconductor device 100b according to another embodiment of the present invention is electrically connected to the source regions 44a and 44b and the body region 42 to electrically connect the body region 42 on the substrate 1, And a contact pattern 68 extending to the inside. The contact pattern 68 may include an upper contact pattern 68a and a lower contact pattern 68b. The upper contact pattern 68a is disposed on the source regions 44a and 44b. The lower contact pattern 68b connected to the upper contact pattern 68a and disposed below the upper contact pattern 68a contacts the sides of the source regions 44a and 44b and extends down to the source regions 44a and 44b It grows.

본 발명의 다른 실시예에 따른 전력 반도체 소자(100b)에서는, 도 3에 도시된 것처럼, 하부 콘택 패턴(68b) 중에서 소스 영역(44a, 44b)의 측면과 접하는 부분은 하방으로 단면적이 점진적으로 확대되도록 경사지도록 형성될 수 있다. In the power semiconductor device 100b according to another embodiment of the present invention, as shown in FIG. 3, a portion of the lower contact pattern 68b that is in contact with the side surfaces of the source regions 44a and 44b is gradually enlarged As shown in Fig.

이러한 구성에서도, 도 2에서 설명한 바와 같이, PN 접합 사이의 저항(R) 값을 낮추어 문턱 전압을 감소시키고, 하부 콘택 패턴(68b)과 소스 영역(44a, 44b)과의 접합면적을 최대로 함으로써 홀의 이동경로를 감소시켜 래치업 발생을 방지할 수 있다. 2, the resistance value R between the PN junctions is lowered to reduce the threshold voltage, and the junction area between the lower contact pattern 68b and the source regions 44a and 44b is maximized The movement path of the holes can be reduced to prevent the latch-up from occurring.

도 4는 본 발명의 비교예에 따른 전력 반도체 소자의 셀 구조를 도해하는 단면도이다. 4 is a cross-sectional view illustrating a cell structure of a power semiconductor device according to a comparative example of the present invention.

도 4를 참조하면, 본 발명의 비교예에 따른 전력 반도체 소자(200)에서 콘택 패턴(68)은 하방으로 연장되어 소스 영역(44a, 44b)의 상부면에서 서로 맞닿도록 배치된다. 앞에서 설명한 바와 같이, IGBT는 구조적으로 N+ 소스 영역(44a, 44b), P- 바디 영역(42), N- 드리프트 영역(10), P+ 기판(1) 영역으로 이루어지므로 PNPN의 기생 사이리스터(thyristor)가 형성될 수 있다. 기생 사이리스터가 동작되어 래치업(latch-up)이 발생되면, IGBT는 게이트에 의한 제어가 불가능해지며 다량의 전류가 컬렉터-이미터를 흘러 소자가 소손될 수 있다. Referring to FIG. 4, in the power semiconductor device 200 according to the comparative example of the present invention, the contact patterns 68 extend downward and are arranged to abut against each other on the upper surface of the source regions 44a and 44b. As described above, since the IGBT structurally consists of the N + source regions 44a and 44b, the P-body region 42, the N-drift region 10 and the P + substrate 1 region, a PNPN parasitic thyristor Can be formed. When the parasitic thyristor is operated and latch-up occurs, the IGBT becomes impossible to be controlled by the gate, and a large amount of current flows through the collector-emitter, and the element may be damaged.

이를 방지하기 위하여, P- 바디 영역(42)에 P+ 영역을 추가함으로써 PN접합 주변 저항을 감소시키는 방법을 고안할 수 있으나, 이러한 방법에 대비하여, 상술한 본 발명의 실시예들에서는 PN 접합 근처로 홀이 흐르지 않도록 함으로써 래치업을 방지하는 효과가 더 크며, 마스크 및 공정 단계를 감소시켜 비용을 상대적으로 절감하는 효과도 기대할 수 있다. In order to prevent this, it is possible to devise a method of reducing the PN junction peripheral resistance by adding a P + region to the P-body region 42. In contrast to this method, in the embodiments of the present invention described above, The effect of preventing the latch-up from being caused by the holes to flow is greater, and the cost and the cost can be relatively reduced by reducing the mask and process steps.

도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 단면도들이다. 5A to 5F are sectional views sequentially illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.

도 5a를 참조하면, 웨이퍼 상의 제 1 영역에 제 1 도전형 불순물을 주입(P1 Implant)하여 P 베리어드 영역(PBL)을 형성하고, 웨이퍼의 제 2 영역에 웨이퍼에 함유된 제 2 도전형 도핑 농도 보다 더 높은 농도의 제 2 도전형 불순물을 주입(N1 Implant)하여 N 베리어드 영역(NBL)을 형성한다. 이러한 N 베리어드 영역은 전력 반도체 소자의 양쪽 P 베리어드 영역에서 디플리션 영역이 확산하여 홀과 전자의 이동경로를 막는 것을 방지할 수 있다. N 베리어드 영역(NBL) 및 P 베리어드 영역(PBL)을 형성한 후에, 하부 콘택 패턴의 하단부가 형성될 위치에 트렌치를 형성하고 제 1 절연막(예를 들어, 산화막)으로 상기 트렌치를 충전(filling)하여 희생패턴(19)을 형성한다. Referring to FIG. 5A, a first conductivity type impurity is implanted (P1 implant) into a first region on a wafer to form a Pveride region (PBL), and a second conductivity type doping (N1 Implant) the second conductivity type impurity at a concentration higher than the concentration to form the N barrier region (NBL). This N verify region can prevent the depletion region from diffusing in the P veride regions of both sides of the power semiconductor device, blocking the movement path of holes and electrons. A trench is formed at a position where the lower end portion of the lower contact pattern is to be formed and the trench is filled with a first insulating film (for example, an oxide film) after forming the N barrier region NBL and the P veride region PBL thereby forming a sacrificial pattern 19.

이어서, 상부 에피층(Top EPI)을 성장시킨다. 기판은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다. 에피층이 성장된 후에 에피층의 상부면을 통하여 추가적으로 불순물을 주입하는 도핑 공정을 수행하고 확산 공정을 수행하여 제 1 도전형의 플로팅 영역(30a, 30b)을 형성한다. 플로팅 영역(30a, 30b) 상에 제 2 절연막을 형성하고 패터닝하여 절연막 패턴(62)을 구현한다. Then, an upper epitaxial layer (Top EPI) is grown. The substrate can be understood to mean a wafer and an epitaxial layer epitaxially grown on the wafer. After the epitaxial layer is grown, a doping process is performed to further implant impurities through the upper surface of the epi layer and a diffusion process is performed to form the floating regions 30a and 30b of the first conductivity type. A second insulating film is formed on the floating regions 30a and 30b and patterned to form the insulating film pattern 62. [

계속하여, 식각 공정에 의하여 하방으로 제 1 식각 패턴(20a, 20b)을 형성하는 제 1 단계; 및 식각 공정에 의하여 희생패턴(19)이 노출될 때까지 하방으로 제 2-1 식각 패턴(24)을 형성하는 제 2 단계;를 수행한다. 상기 제 1 단계와 상기 제 2 단계는 동시에 수행될 수 있으나, 이와 달리, 개별적으로 별도 수행될 수도 있다. Subsequently, a first step of forming first etching patterns 20a and 20b downward by an etching process; And a second step of forming the second-1 etch pattern 24 downward until the sacrificial pattern 19 is exposed by the etching process. The first step and the second step may be performed simultaneously, but they may be separately performed separately.

제 2-1 식각 패턴(24)은 횡단면적이 일정하게 유지되도록 형성할 수 있다. 예를 들어, 제 2-1 식각 패턴(24)의 폭은 d1으로 일정하게 유지되도록 형성할 수 있다. 한편, 이와 달리, 제 2-1 식각 패턴(24)은 횡단면적이 하방으로 점진적으로 확대되도록 형성할 수도 있다. 다만, 어떠한 경우에도, 제 2-1 식각 패턴(24)의 폭(d1)은 일정하게 유지되거나 점진적으로 확대되더라도, 희생패턴(19)의 폭(d2) 보다는 더 작도록 형성하는 것이 바람직하다. The second-1 < th > etching pattern 24 can be formed so that the cross sectional area thereof is kept constant. For example, the width of the second-1 < th > etching pattern 24 may be formed so as to be constant at d1. On the other hand, on the other hand, the second-1 etch pattern 24 may be formed such that the cross-sectional area is gradually enlarged downward. However, in any case, it is preferable that the width d1 of the second-1 etching pattern 24 is formed to be smaller than the width d2 of the sacrificial pattern 19, even if it is kept constant or gradually enlarged.

도 5b를 참조하면, 제 1 식각 패턴(20a, 20b)을 게이트 전극 물질로 충전하여 게이트 전극(50a, 50b)을 형성한다. 나아가, 게이트 전극(50a, 50b)과 전기적으로 연결되도록 구성된 도전성 패턴(64)을 형성한다. 게이트 전극 물질은, 예를 들어, 폴리실리콘을 포함할 수 있다. Referring to FIG. 5B, the first etching patterns 20a and 20b are filled with a gate electrode material to form gate electrodes 50a and 50b. Further, a conductive pattern 64 configured to be electrically connected to the gate electrodes 50a and 50b is formed. The gate electrode material may comprise, for example, polysilicon.

도 5c를 참조하면, 희생패턴(19)을 선택적으로 제거한다. 예를 들어, 실리콘막과 실리콘산화막의 식각선택비를 이용하여 식각 공정으로 희생패턴(19)을 제거할 수 있다. 희생패턴(19)이 제거됨에 따라, 제 2-1 식각 패턴(24)의 하방으로 추가적인 제 2-2 식각 패턴(25)을 형성한다. 희생패턴(19)의 폭이 제 2-1 식각 패턴(24)의 폭 보다 더 크므로, 제 2-2 식각 패턴(25)의 폭은 제 2-1 식각 패턴(24)의 폭 보다 더 크다. 따라서, 제 2-1 식각 패턴(24) 및 제 2-2 식각 패턴(25)을 포함하는 제 2 식각 패턴은 하방으로 단면적이 확대되는 부분을 가진다. Referring to FIG. 5C, the sacrificial pattern 19 is selectively removed. For example, the sacrificial pattern 19 can be removed by the etching process using the etching selectivity of the silicon film and the silicon oxide film. As the sacrificial pattern 19 is removed, an additional second-2 etch pattern 25 is formed below the second-1 etch pattern 24. The width of the second-2 etch pattern 25 is greater than the width of the second-1 etch pattern 24 because the width of the sacrificial pattern 19 is larger than the width of the second-1 etch pattern 24 . Therefore, the second etching pattern including the second-first etching pattern 24 and the second-second etching pattern 25 has a portion whose cross-sectional area increases downward.

도 5d를 참조하면, 제 1 농도의 제 1 도전형 불순물을 주입하고 확산시켜 바디 영역(42)을 형성하고, 상기 제 1 농도 보다 더 높은 제 2 농도의 제 1 도전형 불순물을 주입하고 확산시켜 콘택저항 저감 영역(69)을 형성한다. Referring to FIG. 5D, a body region 42 is formed by implanting and diffusing a first conductivity type impurity of a first concentration, a first conductivity type impurity of a second concentration higher than the first concentration is implanted and diffused A contact resistance reduction region 69 is formed.

도 5e를 참조하면, 제 2 도전형 불순물을 주입하고 확산시켜 소스 영역(44a, 44b)을 형성한다. 이 경우, 소스 영역(44a, 44b)의 바닥면의 적어도 일부는 제 2-2 식각 패턴(25)에 의하여 노출되게 된다. Referring to FIG. 5E, source regions 44a and 44b are formed by implanting and diffusing second conductivity type impurities. In this case, at least a part of the bottom surface of the source regions 44a and 44b is exposed by the second-2 etching pattern 25. [

도 5f를 참조하면, 제 2-1 식각 패턴(24) 및 제 2-2 식각 패턴(25)을 포함하는 제 2 식각 패턴을 도전성 물질로 충전하여 소스 영역(44a, 44b)의 바닥면의 적어도 일부를 감싸는 콘택 패턴(68)을 형성한다. 이 경우, 콘택 패턴(68) 중에서 소스 영역(44a, 44b)의 아래에서 소스 영역(44a, 44b)의 바닥면을 감싸는 부분의 폭(d2)은 콘택 패턴(68) 중에서 소스 영역(44a, 44b)의 측면과 접촉하는 부분의 폭(d1) 보다 더 크게 되며, 콘택 패턴(68)과 게이트 전극(50a, 50b) 사이의 이격거리가 소스 영역(44a, 44b)의 폭 보다 작아지기 때문에 바디 영역(42)과 소스 영역(44a, 44b) 간의 PN 접합이 형성되는 영역으로 흐르는 홀 전류를 줄여 래치업을 방지할 수 있다. Referring to FIG. 5F, a second etching pattern including the second-1 etching pattern 24 and the second-second etching pattern 25 is filled with a conductive material so that at least the bottom surface of the source regions 44a and 44b Thereby forming a contact pattern 68 which surrounds a part of the contact pattern 68. In this case, the width d2 of the portion of the contact pattern 68 that surrounds the bottom surface of the source regions 44a and 44b under the source regions 44a and 44b is equal to the width d2 of the source regions 44a and 44b Since the distance between the contact pattern 68 and the gate electrodes 50a and 50b is smaller than the width of the source regions 44a and 44b, It is possible to prevent the latch-up by reducing the hole current flowing to the region where the PN junction between the source region 44 and the source region 44a and 44b is formed.

이렇게 구현한 본 발명의 일 실시예에 따른 전력 반도체 소자에서는 IGBT의 홀의 흐름이 소스 영역 근처에서 저항 성분이 유발하기 전에 콘택 패턴으로 흘려주는 방법으로 래치업 방지는 물론 콘택 저항도 감소시킬 수 있다. In the power semiconductor device according to the embodiment of the present invention, the flow of the holes of the IGBT flows into the contact pattern before the resistance component occurs in the vicinity of the source region, thereby preventing the latch-up as well as the contact resistance.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

1: 기판
10 : 드리프트 영역
20a, 20b : 트렌치
30a, 30b : 플로팅 영역
42 : 바디 영역
44a, 44b : 소스 영역
50a, 50b : 게이트 전극
68 : 콘택 패턴
69 : 콘택저항 저감 영역1: substrate
10: drift region
20a and 20b: trenches
30a, 30b: Floating area
42: Body area
44a, 44b: source region
50a, 50b: gate electrode
68: contact pattern
69: Contact resistance reduction area

Claims (10)

기판 내에 서로 이격된 제 1 트렌치 및 제 2 트렌치에 각각 배치된 한 쌍의 게이트 전극;
상기 기판 내에서 상기 한 쌍의 게이트 전극 사이에 배치된 제 1 도전형의 바디 영역;
상기 제 1 도전형의 바디 영역 내에 상기 제 1 트렌치 및 제 2 트렌치에 각각 인접하여 서로 이격 배치된 한 쌍의 제 2 도전형의 소스 영역; 및
상기 소스 영역 및 상기 바디 영역과 전기적으로 연결되면서 상기 기판 상에서 상기 바디 영역의 내부까지 신장하며, 상기 소스 영역의 바닥면의 적어도 일부를 감싸되, 도전성 물질로 이루어진, 콘택 패턴;
을 포함하는, 전력 반도체 소자.A pair of gate electrodes respectively disposed in the first trench and the second trench spaced apart from each other in the substrate;
A body region of a first conductive type disposed between the pair of gate electrodes in the substrate;
A pair of source regions of a second conductivity type disposed adjacent to the first trench and the second trench, respectively, in the body region of the first conductivity type; And
A contact pattern electrically connected to the source region and the body region and extending from the substrate to the interior of the body region and surrounding at least a portion of a bottom surface of the source region, the contact pattern comprising a conductive material;
≪ / RTI > 제 1 항에 있어서,
상기 콘택 패턴 중에서 상기 소스 영역의 측면과 접하는 부분은 하방으로 단면적이 확대되도록 경사진 것을 특징으로 하는, 전력 반도체 소자.The method according to claim 1,
Wherein a portion of the contact pattern that is in contact with a side surface of the source region is inclined so that a cross-sectional area thereof is enlarged downward. 제 1 항에 있어서,
상기 콘택 패턴은 상기 소스 영역 아래에서 단면적이 확대되는 부분을 가지는 것을 특징으로 하는, 전력 반도체 소자.The method according to claim 1,
Wherein the contact pattern has a portion whose cross-sectional area is enlarged below the source region. 제 1 항에 있어서,
상기 바디 영역과 상기 소스 영역 간의 PN 접합이 형성되는 영역으로 흐르는 홀 전류를 줄여 래치업을 방지하도록, 상기 콘택 패턴의 하단부와 상기 게이트 전극 사이의 이격거리는 상기 소스 영역의 폭 보다 더 작은 것을 특징으로 하는, 전력 반도체 소자.The method according to claim 1,
The distance between the lower end of the contact pattern and the gate electrode is smaller than the width of the source region so as to reduce the hole current flowing to the region where the PN junction between the body region and the source region is formed, A power semiconductor device. 제 1 항에 있어서,
상기 제 1 도전형의 바디 영역 내에 상기 콘택 패턴의 하단부를 감싸는 제 1 도전형의 콘택저항 저감 영역을 더 포함하되, 상기 콘택저항 저감 영역의 제 1 도전형 도핑 농도는 상기 바디 영역의 제 1 도전형 도핑 농도 보다 상대적으로 높은 것을 특징으로 하는, 전력 반도체 소자.The method according to claim 1,
Wherein the first conductive type doping concentration of the contact resistance reducing region is greater than the first conductive type doping concentration of the first region in the body region of the first conductivity type, Type doping concentration of the power semiconductor device. 제 1 항에 있어서,
상기 기판 내에서 상기 제 1 트렌치 및 제 2 트렌치의 바닥면과 상기 제 1 트렌치 및 제 2 트렌치의 적어도 일측면을 각각 둘러싸면서 서로 이격 배치된 한 쌍의 제 1 도전형의 플로팅 영역;을 더 포함하는, 전력 반도체 소자.The method according to claim 1,
And a pair of first conductivity type floating regions spaced apart from each other and surrounding at least one side of the first trench and the second trench and at least one side of the first trench and the second trench in the substrate A power semiconductor device. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나인, 전력 반도체 소자.7. The method according to any one of claims 1 to 6,
Wherein the first conductivity type and the second conductivity type are opposite to each other and are any one of n-type and p-type. 삭제delete 삭제delete 삭제delete
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