KR101897372B1 - 금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 표시 장치, 이미지 센서 및 x선 센서 - Google Patents

금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 표시 장치, 이미지 센서 및 x선 센서 Download PDF

Info

Publication number
KR101897372B1
KR101897372B1 KR1020167007361A KR20167007361A KR101897372B1 KR 101897372 B1 KR101897372 B1 KR 101897372B1 KR 1020167007361 A KR1020167007361 A KR 1020167007361A KR 20167007361 A KR20167007361 A KR 20167007361A KR 101897372 B1 KR101897372 B1 KR 101897372B1
Authority
KR
South Korea
Prior art keywords
metal oxide
film
metal
precursor film
oxide precursor
Prior art date
Application number
KR1020167007361A
Other languages
English (en)
Other versions
KR20160045132A (ko
Inventor
마사히로 다카타
아츠시 다나카
마사유키 스즈키
Original Assignee
후지필름 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지필름 가부시키가이샤 filed Critical 후지필름 가부시키가이샤
Publication of KR20160045132A publication Critical patent/KR20160045132A/ko
Application granted granted Critical
Publication of KR101897372B1 publication Critical patent/KR101897372B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02614—Transformation of metal, e.g. oxidation, nitridation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H01L21/02628—Liquid deposition using solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H01L27/14676—X-ray, gamma-ray or corpuscular radiation imagers
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

본 발명은, 금속 질산염을 포함하는 용액을 기판 상에 도포하고, 도포막을 건조하여 금속 산화물 전구체막을 형성하는 공정과, 금속 산화물 전구체막을 금속 산화물막으로 전화하는 공정을 교대로 N회(N≥2) 반복하는 것을 포함하며, (n-1)회째(2≤n≤N)에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도를 Cn -1(mol/L), n회째에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도를 Cn(mol/L)으로 했을 때에, 1＞(Cn/Cn - 1)의 관계를 충족하는 적어도 2회의 공정을 포함하는 금속 산화물막의 제조 방법 및 이것에 의하여 제조된 금속 산화물막 그리고 그것을 구비한 디바이스를 제공한다.

Description

금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 표시 장치, 이미지 센서 및 X선 센서{METHOD FOR PRODUCING METAL OXIDE FILM, METAL OXIDE FILM, THIN-FILM TRANSISTOR, DISPLAY DEVICE, IMAGE SENSOR, AND X-RAY SENSOR}
본 발명은, 금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 표시 장치, 이미지 센서 및 X선 센서에 관한 것이다.
금속 산화물 반도체막은 진공 성막법에 의한 제조에 있어서 실용화가 이루어져, 현재 주목을 끌고 있다.
한편, 간편하게, 저온에서, 또한 대기압하에서 높은 반도체 특성을 갖는 금속 산화물막을 형성하는 것을 목적으로 한, 액상 프로세스에 의한 금속 산화물막의 제작에 관하여 연구개발이 활발히 행해지고 있다.
예를 들면, 국제 공개공보 제2009/081862호에는, 질산염 등의 금속염을 포함하는 용액을 도포하여, 금속 산화물 반도체층을 형성하는 수법이 개시되어 있다.
또, 일본 공개특허공보 2000-247608호에는, 금속 알콕사이드 또는 금속염을 주원료로 하여 얻어지는 금속 산화물의 전구체 졸을 피도포물의 표면에 도포하여 피도포물 표면에 금속 산화물 젤의 박막을 형성하는 공정과, 금속 산화물 젤의 박막에 대하여 파장이 360nm 이하인 자외광을 조사하여 금속 산화물 젤을 결정화시키는 공정을 복수 회 반복하여 행하는 금속 산화물막의 제조 방법이 개시되어 있다.
또, Nature, 489(2012) 128.에는, 용액을 기판 상에 도포하여, 자외선을 이용함으로써 150℃ 이하의 저온에서 높은 수송 특성을 갖는 박막 트랜지스터(TFT: Thin Film Transistor)를 제조하는 수법이 보고되고 있다.
본 발명은, 치밀한 금속 산화물막을 비교적 저온에서, 또한 대기압하에서 제조할 수 있는 금속 산화물막의 제조 방법 및 금속 산화물막, 그리고 높은 이동도를 갖는 박막 트랜지스터, 표시 장치, 이미지 센서 및 X선 센서를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 이하의 발명이 제공된다.
＜1＞ 금속 질산염을 포함하는 용액을 기판 상에 도포하고, 도포막을 건조하여 금속 산화물 전구체막을 형성하는 공정과, 금속 산화물 전구체막을 금속 산화물막으로 전화(轉化)하는 공정을, 교대로 N회(N은 2 이상의 정수를 나타냄) 반복하는 것을 포함하며,
금속 산화물 전구체막을 형성하는 적어도 2회의 공정에 있어서, (n-1)회째(n은 2 이상 N 이하의 정수를 나타냄)에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도를 Cn -1(mol/L), n회째에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도를 Cn(mol/L)으로 했을 때에, 하기 식 (1)의 관계를 충족하는 금속 산화물막의 제조 방법.
1＞(Cn/Cn -1) (1)
＜2＞ 금속 산화물 전구체막을 형성하는 N회의 공정 중, 적어도 (N-1)회째에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도(mol/L)와, N회째에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도(mol/L)가, 식 (1)의 관계를 충족하는 ＜1＞에 따른 금속 산화물막의 제조 방법.
＜3＞ 금속 산화물 전구체막을 형성하는 모든 공정에 있어서, 금속 질산염을 포함하는 용액의 금속 몰 농도(mol/L)가, 식 (1)의 관계를 충족하는 ＜1＞ 또는 ＜2＞에 따른 금속 산화물막의 제조 방법.
＜4＞ 식 (1)이 하기 식 (2)인 ＜1＞ 내지 ＜3＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
1/3≥(Cn/Cn -1) (2)
＜5＞ 금속 질산염을 포함하는 용액을 기판 상에 도포하고, 도포막을 건조하여 금속 산화물 전구체막을 형성하는 공정과, 금속 산화물 전구체막을 금속 산화물막으로 전화하는 공정을 교대로 N회(N은 2 이상의 정수를 나타냄) 반복하는 것을 포함하며,
금속 산화물 전구체막을 형성하는 적어도 2회의 공정에 있어서, (n-1)회째(n은 2 이상 N 이하의 정수를 나타냄)에 형성하는 금속 산화물 전구체막의 막두께를 Pn -1, n회째에 형성하는 금속 산화물 전구체막의 막두께를 Pn으로 했을 때에, 하기 식 (3)의 관계를 충족하는 금속 산화물막의 제조 방법.
1＞(Pn/Pn -1) (3)
＜6＞ 금속 산화물 전구체막을 형성하는 N회의 공정 중, 적어도 (N-1)회째에 형성하는 금속 산화물 전구체막의 막두께와, N회째에 형성하는 금속 산화물 전구체막의 막두께가, 식 (3)의 관계를 충족하는 ＜5＞에 따른 금속 산화물막의 제조 방법.
＜7＞ 금속 산화물 전구체막을 형성하는 모든 공정에 있어서, 금속 산화물 전구체막의 막두께가, 식 (3)의 관계를 충족하는 ＜5＞ 또는 ＜6＞에 따른 금속 산화물막의 제조 방법.
＜8＞ 식 (3)이 하기 식 (4)인 ＜5＞ 내지 ＜7＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
1/3≥(Pn/Pn -1) (4)
＜9＞ 금속 질산염을 포함하는 용액을 기판 상에 도포하고, 도포막을 건조하여 금속 산화물 전구체막을 형성하는 공정과, 금속 산화물 전구체막을 금속 산화물막으로 전화하는 공정을 교대로 N회(N은 2 이상의 정수를 나타냄) 반복하는 것을 포함하며,
금속 산화물막을 형성하는 적어도 2회의 공정에 있어서, (n-1)회째(n은 2 이상 N 이하의 정수를 나타냄)에 형성하는 금속 산화물막의 막두께를 Tn -1, n회째에 형성하는 금속 산화물막의 막두께를 Tn으로 했을 때에, 하기 식 (5)의 관계를 충족하는 금속 산화물막의 제조 방법.
1＞(Tn/Tn -1) (5)
＜10＞ 금속 산화물막을 형성하는 N회의 공정 중, 적어도 (N-1)회째에 형성하는 금속 산화물막의 막두께와, N회째에 형성하는 금속 산화물막의 막두께가, 식 (5)의 관계를 충족하는 ＜9＞에 따른 금속 산화물막의 제조 방법.
＜11＞ 금속 산화물막을 형성하는 모든 공정에 있어서, 금속 산화물막의 막두께가, 식 (5)의 관계를 충족하는 ＜9＞ 또는 ＜10＞에 따른 금속 산화물막의 제조 방법.
＜12＞ 식 (5)가 하기 식 (6)인 ＜9＞ 내지 ＜11＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
1/3≥(Tn/Tn -1) (6)
＜13＞ 상기 금속 산화물 전구체막을 형성하는 공정에 있어서, 상기 금속 질산염을 포함하는 용액을, 잉크젯법, 디스펜서법, 볼록판 인쇄법, 및 오목판 인쇄법으로부터 선택되는 적어도 1종의 도포법에 의하여 도포하는 ＜1＞ 내지 ＜12＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
＜14＞ 상기 금속 질산염을 포함하는 용액의 금속 몰 농도가, 0.01mol/L 이상 0.5mol/L 이하인 ＜1＞ 내지 ＜13＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
＜15＞ 상기 금속 질산염을 포함하는 용액이, 적어도 질산 인듐을 포함하는 ＜1＞ 내지 ＜14＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
＜16＞ 상기 질산 인듐을 포함하는 용액이, 아연, 주석, 갈륨 및 알루미늄으로부터 선택되는 어느 하나 이상의 금속 원자를 포함하는 화합물을 더 함유하는 ＜15＞에 따른 금속 산화물막의 제조 방법.
＜17＞ 상기 금속 산화물 전구체막을 형성하는 공정에 있어서, 상기 도포막을 건조할 때의 상기 기판의 온도가 35℃ 이상 100℃ 이하인 ＜1＞ 내지 ＜16＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
＜18＞ 상기 금속 산화물 전구체막을 상기 금속 산화물막으로 전화하는 공정에 있어서의 상기 기판의 최고 도달 온도가 200℃ 이하인 ＜1＞ 내지 ＜17＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
＜19＞ 상기 금속 산화물 전구체막을 상기 금속 산화물막으로 전화하는 공정에 있어서의 상기 기판의 최고 도달 온도가 120℃ 이상인 ＜1＞ 내지 ＜18＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
＜20＞ 상기 금속 산화물 전구체막을 상기 금속 산화물막으로 전화하는 공정이, 상기 금속 산화물 전구체막에 자외선을 조사하는 공정을 포함하는 ＜1＞ 내지 ＜19＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
＜21＞ 상기 금속 산화물 전구체막을 상기 금속 산화물막으로 전화하는 공정이, 상기 금속 산화물 전구체막에 대하여, 파장 300nm 이하의 자외선을 10mW/cm2 이상의 강도로 조사하는 공정을 포함하는 ＜1＞ 내지 ＜20＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
＜22＞ 상기 금속 산화물 전구체막에 상기 자외선을 조사할 때에 이용하는 광원이, 저압 수은 램프인 ＜20＞ 또는 ＜21＞에 따른 금속 산화물막의 제조 방법.
＜23＞ ＜1＞ 내지 ＜22＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법을 이용하여 제작된 금속 산화물막.
＜24＞ 상기 금속 산화물막이 금속 산화물 반도체막인 ＜1＞ 내지 ＜22＞ 중 어느 하나에 따른 금속 산화물막의 제조 방법.
＜25＞ ＜24＞에 따른 금속 산화물막의 제조 방법을 이용하여 제작된 금속 산화물 반도체막을 포함하는 활성층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는 박막 트랜지스터.
＜26＞ ＜25＞에 따른 박막 트랜지스터를 구비한 표시 장치.
＜27＞ ＜25＞에 따른 박막 트랜지스터를 구비한 이미지 센서.
＜28＞ ＜25＞에 따른 박막 트랜지스터를 구비한 X선 센서.
본 발명에 의하면, 치밀한 금속 산화물막을 비교적 저온에서, 또한 대기압하에서 제조할 수 있는 금속 산화물막의 제조 방법 및 금속 산화물막, 그리고 높은 이동도를 갖는 박막 트랜지스터, 표시 장치, 이미지 센서 및 X선 센서가 제공된다.
도 1은 본 발명에 의하여 제조되는 박막 트랜지스터의 일례(톱 게이트-톱 콘택트형)의 구성을 나타내는 개략도이다.
도 2는 본 발명에 의하여 제조되는 박막 트랜지스터의 일례(톱 게이트-보텀 콘택트형)의 구성을 나타내는 개략도이다.
도 3은 본 발명에 의하여 제조되는 박막 트랜지스터의 일례(보텀 게이트-톱 콘택트형)의 구성을 나타내는 개략도이다.
도 4는 본 발명에 의하여 제조되는 박막 트랜지스터의 일례(보텀 게이트-보텀 콘택트형)의 구성을 나타내는 개략도이다.
도 5는 실시형태의 액정 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 6은 도 5의 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 7은 실시형태의 유기 EL 표시 장치의 일부분을 나타내는 개략 단면도이다.
도 8은 도 7의 유기 EL 표시 장치의 전기 배선의 개략 구성도이다.
도 9는 실시형태의 X선 센서어레이의 일부분을 나타내는 개략 단면도이다.
도 10은 도 9의 X선 센서어레이의 전기 배선의 개략 구성도이다.
도 11은 실시예 1, 2 및 비교예 1~4에서 제작한 간이형 TFT의 Vg-Id특성을 나타내는 도이다.
도 12는 실시예 3에서 제작한 간이형 TFT의 Vg-Id특성을 나타내는 도이다.
이하, 첨부의 도면을 참조하면서, 본 발명의 금속 산화물막의 제조 방법, 그리고 본 발명에 의하여 제조되는 금속 산화물막 및 그것을 구비한 박막 트랜지스터, 표시 장치, X선 센서 등에 대하여 구체적으로 설명한다.
또한, 도면 중, 동일 또는 대응하는 기능을 갖는 부재(구성 요소)에는 동일한 부호를 붙여 적절히 설명을 생략한다. 또, 본 명세서에 있어서 "~"의 기호에 의하여 수치 범위를 나타내는 경우, 수치 범위에는, "~"의 기호의 좌우 양 수치가 포함된다.
또, 본 발명에 관한 금속 산화물막의 도전성은 한정되지 않고, 본 발명은, 산화물 반도체막, 산화물 도전막, 또는 산화물 절연막의 제조에 적용할 수 있지만, 대표예로서, TFT의 활성층(반도체층)에 적용할 수 있는 금속 산화물 반도체막의 제조 방법에 대하여 주로 설명한다.
본 발명자들은 상세한 연구를 통하여, 금속 질산염을 포함하는 용액을 기판 상에 도포하고, 도포막을 건조하여 금속 산화물 전구체막을 형성하는 공정과, 금속 산화물 전구체 박막을 금속 산화물막으로 전화하는 공정을, 교대로 2회 이상 반복하여 금속 산화물막을 제조하는 방법에 있어서, 금속 산화물 전구체 박막을 형성하는 적어도 연속하는 2회의 공정에 있어서, 이전 공정에서 이용하는 용액의 금속 몰 농도보다 이후 공정에서 이용하는 용액의 금속 몰 농도를 상대적으로 낮게 함으로써 비교적 저온에서 치밀한 금속 산화물막을 형성할 수 있는 것을 발견했다. 특히, 본 발명의 방법에 의하여 금속 산화물 반도체막을 제작함으로써, 높은 수송 특성을 갖는 박막 트랜지스터를 대기압하, 저온에서 제작할 수 있는 점에서 박막 액정 디스플레이나 유기 EL 등의 표시 장치, 특히 플렉시블 디스플레이를 제공하는 것이 가능하게 된다.
본 발명에 의하여 치밀한 금속 산화물막을 형성할 수 있는 이유는 확실하지 않지만, 이하와 같이 추측된다. 금속 질산염 용액을 이용하여 금속 산화물 전구체막을 형성한 후, 자외선 조사 등의 외부 자극을 가하여 금속 산화물막으로 전화한 경우, 금속 산화물막 중에는 질산염의 분해에 따라 공동(空洞)이 형성되며, 금속 몰 농도가 높을수록 공동이 많이 형성된다고 생각된다. 다음으로, 금속 몰 농도가 상대적으로 낮은 금속 질산염 용액을 직전에 형성한 금속 산화물막 상에 도포하여 다음의 금속 산화물 전구체막을 형성하면, 건조 전의 도포액이, 먼저 형성된 금속 산화물막의 공공(空孔) 내에 들어가기 쉽고, 다시 자외선 조사 등의 외부 자극을 가하여 금속 산화물막으로 전화시킴으로써 공공 내에 금속 산화물이 형성되어, 먼저 형성된 금속 산화물막과 일체화된 치밀한 금속 산화물막이 형성된다고 생각된다.
＜금속 산화물막의 제조 방법＞
본 발명의 금속 산화물막의 제조 방법은, 금속 질산염을 포함하는 용액을 기판 상에 도포하고, 도포막을 건조하여 금속 산화물 전구체막을 형성하는 공정과, 금속 산화물 전구체막을 금속 산화물막으로 전화하는 공정을 교대로 N회(N은 2 이상의 정수를 나타냄) 반복하는 것을 포함하며, 금속 산화물 전구체막을 형성하는 적어도 2회의 공정에 있어서, (n-1)회째(n은 2 이상 N 이하의 정수를 나타냄)에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도를 Cn -1(mol/L), n회째의 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도를 Cn(mol/L)으로 했을 때에(단, Cn≠0), 하기 식 (1)의 관계를 충족한다.
1＞(Cn/Cn -1) (1)
이하, 본 발명의 금속 산화물막의 제조 방법에 대하여 구체적으로 설명한다. 또한, 본 발명의 금속 산화물막의 제조 방법은, 금속 질산염을 포함하는 용액을 기판 상에 도포하고, 도포막을 건조하여 금속 산화물 전구체막을 형성하는 공정과, 금속 산화물 전구체막을 금속 산화물막으로 전화하는 공정을 교대로 3회 이상 반복해도 되지만, 대표예로서 2회 반복하여(즉, N=2, n=2), 제1 금속 산화물막과 제2 금속 산화물막이 일체화된 금속 산화물막을 형성하는 경우에 대하여 주로 설명한다.
[제1 금속 산화물 전구체막의 형성 공정]
먼저, 제1 금속 산화물막을 형성하기 위한 금속 질산염을 포함하는 용액과, 금속 산화물막을 형성하기 위한 기판을 준비하여, 금속 질산염을 포함하는 용액을 기판 상에 도포하고, 도포막을 건조하여 제1 금속 산화물 전구체막을 형성한다.
(기판)
기판의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판의 구조는 단층 구조여도 되고, 적층 구조여도 된다.
기판을 구성하는 재료로서는 특별히 한정은 없고, 유리, YSZ(Yttria-Stabilized Zirconia) 등의 무기 기판, 수지 기판, 그 복합 재료 등을 이용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 기판 또는 그 복합 재료가 바람직하다.
구체적으로는, 폴리뷰틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리뷰틸렌나프탈레이트, 폴리스타이렌, 폴리카보네이트, 폴리설폰, 폴리에터설폰, 폴리아릴레이트, 알릴다이글라이콜카보네이트, 폴리아마이드, 폴리이미드, 폴리아마이드이미드, 폴리에터이미드, 폴리벤즈아졸, 폴리페닐렌설파이드, 폴리사이클로올레핀, 노보넨 수지, 폴리클로로트라이플루오로에틸렌 등의 불소 수지, 액정 폴리머, 아크릴 수지, 에폭시 수지, 실리콘 수지, 아이오노머 수지, 사이아네이트 수지, 가교 푸마르산 다이에스터, 환상 폴리올레핀, 방향족 에터, 말레이미드·올레핀, 셀룰로스, 에피설파이드 화합물 등의 합성 수지 기판, 산화 규소 입자와의 복합 플라스틱 재료, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자 등과의 복합 플라스틱 재료, 카본 섬유, 카본 나노 튜브와의 복합 플라스틱 재료, 유리 플레이크, 유리 섬유, 유리 비즈와의 복합 플라스틱 재료, 점토 광물이나 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료, 얇은 유리와 상기 단독 유기 재료의 사이에 적어도 1회의 접합계면을 갖는 적층 플라스틱 재료, 무기층과 유기층을 교대로 적층함으로써, 적어도 1회 이상의 접합계면을 갖는 배리어 성능을 갖는 복합 재료, 스테인리스 기판 혹은 스테인리스와 이종 금속을 적층한 금속 다층 기판, 알루미늄 기판 혹은 표면에 산화 처리(예를 들면 양극 산화 처리)를 실시함으로써 표면의 절연성을 향상시킨 산화 피막 부착 알루미늄 기판 등을 이용할 수 있다. 또, 수지 기판은 내열성, 치수 안정성, 내용제성, 전기 절연성, 가공성, 저통기성, 또는 저흡습성 등이 우수한 것이 바람직하다. 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하고 있어도 된다.
본 발명에서 이용하는 기판의 두께에 특별히 제한은 없지만, 50μm 이상 500μm 이하인 것이 바람직하다. 기판의 두께가 50μm 이상이면, 기판 자체의 평탄성이 보다 향상된다. 또, 기판의 두께가 500μm 이하이면, 기판 자체의 가요성이 보다 향상되어, 플렉시블 디바이스용 기판으로서의 사용이 보다 용이해진다.
(금속 질산염을 포함하는 용액)
금속 질산염을 포함하는 용액은, 금속 질산염 등의 용질을, 용액이 원하는 농도가 되도록 칭량하여, 용매 중에서 교반하여 용해시켜 얻을 수 있다. 교반을 행하는 시간은 용질이 충분히 용해되면 특별히 제한은 없다.
용액에 포함되는 금속 질산염으로서는, 형성하는 금속 산화물막에 따라 선택하면 된다. 예를 들면, 질산 인듐, 질산 마그네슘, 질산 알루미늄, 질산 칼슘, 질산 스칸듐, 질산 크로뮴, 질산 망가니즈, 질산 철, 질산 코발트, 질산 니켈, 질산 구리, 질산 아연, 질산 갈륨, 질산 스트론튬, 질산 이트륨, 질산 바륨, 질산 란타넘, 질산 세륨, 질산 프라세오디뮴, 질산 네오디뮴, 질산 사마륨, 질산 유로퓸, 질산 가돌리늄, 질산 터븀, 질산 디스프로슘, 질산 홀뮴, 질산 어븀, 질산 툴륨, 질산 이터븀, 질산 루테튬, 질산 비스무트를 들 수 있다. 금속 질산염은 수화물이어도 된다.
용액의 금속 몰 농도는, 점도나 얻고 싶은 막두께에 따라 임의로 선택할 수 있다. 막의 평탄성 및 생산성의 관점에서 0.01mol/L 이상 0.5mol/L 이하인 것이 바람직하다. 용액 중의 금속 몰 농도가 0.01mol/L 이상이면 막밀도를 효과적으로 향상시킬 수 있다. 또, 아래에 금속 산화물막이 존재하는 경우, 용액 중의 금속 몰 농도가 0.5mol/L 이하이면 아래의 금속 산화물막을 용해하는 것을 효과적으로 억제할 수 있는 점에서도 바람직하다.
또한, 금속 질산염을 포함하는 용액이 복수 종의 금속을 포함하는 경우는, 본 발명에 있어서의 금속 몰 농도는, 각 금속의 몰 농도(mol/L)의 합계량을 의미한다.
금속 질산염을 포함하는 용액은, 금속 질산염 이외의 다른 금속 원자 함유 화합물을 포함하고 있어도 된다. 금속 원자 함유 화합물로서는 금속염, 금속 할로젠화물, 유기 금속 화합물을 들 수 있다.
금속 질산염 이외의 금속염으로서는, 황산염, 인산염, 탄산염, 아세트산염, 옥살산염 등을 들 수 있고, 금속 할로젠화물로서는, 염화물, 아이오딘화물, 브로민화물 등을 들 수 있으며, 유기 금속 화합물로서는, 금속 알콕사이드, 유기산염, 금속 β다이케토네이트 등을 들 수 있다.
금속 질산염을 포함하는 용액은, 적어도 질산 인듐을 포함하는 것이 바람직하다. 특히 산화물 반도체막 또는 산화물 도체막을 형성하는 경우, 질산 인듐을 이용함으로써, 용이하게 인듐 함유 산화물막을 형성할 수 있으며, 높은 전기 전도성이 얻어진다.
또, 금속 산화물 전구체막을 금속 산화물막으로 전화하는 공정이 자외선을 조사하는 공정을 포함하는 경우, 전구체막이 자외광을 효율적으로 흡수할 수 있으며, 인듐 함유 산화물막을 용이하게 형성할 수 있다.
또, 금속 질산염을 포함하는 용액에 인듐 이외의 금속 원소로서, 아연, 주석, 갈륨, 및 알루미늄으로부터 선택되는 어느 하나 이상의 금속 원자를 포함하는 화합물을 함유하는 것이 바람직하다. 상기 금속 원소를 적당량 포함함으로써, 얻어지는 산화물 반도체막의 임계값 전압을 원하는 값으로 제어할 수 있으며, 또한 막의 전기적 안정성도 향상된다.
또한, 인듐과 상기 금속 원소를 포함하는 산화물 반도체 및 산화물 도전체로서, In-Ga-Zn-O(IGZO), In-Zn-O(IZO), In-Ga-O(IGO), In-Sn-O(ITO), In-Sn-Zn-O(ITZO) 등을 들 수 있다.
금속 질산염을 포함하는 용액에 이용하는 용매는, 이용하는 금속 질산염을 포함하는 금속 원자 함유 화합물이 용해되는 것이면 특별히 제한되지 않는다. 물, 알코올 용매(메탄올, 에탄올, 프로판올, 에틸렌글라이콜 등), 아마이드 용매(N,N-다이메틸폼아마이드 등), 케톤 용매(아세톤, N-메틸피롤리돈, 설포레인, N,N-다이메틸이미다졸리딘온 등), 에터 용매(테트라하이드로퓨란, 메톡시에탄올 등), 나이트릴 용매(아세토나이트릴 등), 그 외 상기 이외의 헤테로 원자 함유 용매 등을 들 수 있다. 특히 용해성, 도포성의 관점에서 메탄올, 메톡시에탄올 등을 이용하는 것이 바람직하다.
(도포)
금속 질산염을 포함하는 용액(금속 산화물 막형성용 도포액)을 기판 상에 도포하는 방법은 특별히 한정되지 않고, 스프레이 코트법, 스핀 코트법, 블레이드 코트법, 딥 코트법, 캐스트법, 롤 코트법, 바 코트법, 다이 코트법, 미스트법, 잉크젯법, 디스펜서법, 스크린 인쇄법, 볼록판 인쇄법, 및 오목판 인쇄법 등을 들 수 있다. 특히, 미세 패턴을 용이하게 형성하는 관점에서, 잉크젯법, 디스펜서법, 볼록판 인쇄법, 및 오목판 인쇄법으로부터 선택되는 적어도 1종의 도포법을 이용하는 것이 바람직하다.
(건조)
금속 산화물 막형성용 도포액을 기판 상에 도포한 후, 도포막을 건조하여, 제1 금속 산화물 전구체막을 얻는다. 건조에 의하여, 도포막의 유동성을 저감시켜, 최종적으로 얻어지는 산화물막의 평탄성을 향상시킬 수 있다.
적절한 건조 온도(예를 들면, 기판의 온도가 35℃ 이상 100℃ 이하)를 선택함으로써, 최종적으로보다 치밀한 금속 산화물막을 얻을 수 있다. 건조를 위한 가열 처리의 방법은 특별히 한정되지 않고, 핫플레이트 가열, 전기로 가열, 적외선 가열, 마이크로파 가열 등으로부터 선택할 수 있다.
건조는 막의 평탄성을 균일하게 유지하는 관점에서, 도포 후, 5분 이내에 개시하는 것이 바람직하다.
건조를 행하는 시간은 특별히 제한은 없지만, 막의 균일성, 생산성의 관점에서 15초 이상 10분 이하인 것이 바람직하다.
또, 건조에 있어서의 분위기에 특별히 제한은 없지만, 제조 코스트 등의 관점에서 대기압하, 대기 중에서 행하는 것이 바람직하다.
[제1 금속 산화물막으로의 전화 공정]
건조하여 얻은 제1 금속 산화물 전구체막을 제1 금속 산화물막으로 전화한다. 금속 산화물 전구체막을 금속 산화물막으로 전화하는 방법에 특별히 제한은 없고, 가열, 플라즈마, 자외광, 마이크로파 등을 이용하는 수법을 들 수 있다.
보다 저온에서 금속 산화물막으로의 전화를 행하는 관점에서, 자외선(UV: Ultraviolet)을 이용하는 수법이 바람직하다. 자외선의 광원으로서는, UV램프나 레이저를 들 수 있지만, 대면적에 균일하게, 저가의 설비로 자외선 조사를 행하는 관점에서 UV램프가 바람직하다.
UV램프로서는, 엑시머 램프, 중수소 램프, 저압 수은 램프, 고압 수은 램프, 초고압 수은 램프, 메탈할라이드 램프, 헬륨 램프, 카본 아크 램프, 카드뮴 램프, 무전극 방전 램프 등을 들 수 있다. 특히 저압 수은 램프를 이용하면 금속 산화물 전구체막으로부터 금속 산화물막으로의 전화가 용이하게 행해질 수 있는 점에서 바람직하다.
전화 공정에 있어서, 금속 산화물 전구체막의 막면에는 파장 300nm 이하의 자외광을 10mW/cm2 이상의 조도로 조사하는 것이 바람직하다. 상기 파장 범위의 자외광을 상기 조도 범위에서 조사함으로써 보다 짧은 시간에 금속 산화물 전구체막으로부터 금속 산화물막으로의 전화를 행할 수 있다.
또한, 금속 산화물 전구체막에 조사하는 자외선의 조도는, 예를 들면 자외선 광량계(오크 세이사쿠쇼사제, UV-M10, 수광기 UV-25)를 이용하여 측정할 수 있다.
전화 공정에 있어서의 분위기에 제한은 없으며, 대기압하여도 되고 진공하여도 되며, 또 대기 중이어도 되고, 임의의 가스 중이어도 되지만, 간편하게 전화를 행하는 관점에서 대기압하에서 행하는 것이 바람직하다.
전화 공정에 있어서의 기판의 최고 도달 온도는 120℃ 이상 200℃ 이하인 것이 바람직하다. 120℃ 이상이면 치밀한 금속 산화물막을 용이하게 얻을 수 있으며, 200℃ 이하이면 내열성이 낮은 수지 기판에 대한 적용이 용이해진다. 또한, 전화 공정에 있어서의 기판의 최고 도달 온도는 서모 라벨에 의하여 측정할 수 있다.
자외선 조사 시의 기판의 온도는, 이용하는 자외선 램프로부터의 복사열을 이용해도 되고, 히터 등에 의하여 기판 온도를 제어해도 된다. 자외선 램프로부터의 복사열을 이용할 때에는, 램프-기판 간 거리나 램프 출력을 조정함으로써 기판 온도를 제어할 수 있다.
자외선 조사 시간은 자외선의 조도에 따라서 다르지만, 생산성의 관점에서, 5초 이상 120분 이하인 것이 바람직하다.
[제2 금속 산화물 전구체막의 형성 공정]
제1 금속 산화물 전구체막을 제1 금속 산화물막으로 전화한 후, 제1 금속 산화물막 상에 금속 질산염을 포함하는 용액을 기판 상에 도포하고, 건조하여 제1 금속 산화물막 상에 제2 금속 산화물 전구체막을 형성한다. 여기에서, 제1 금속 산화물 전구체막을 형성하기 위한 금속 질산염을 포함하는 용액의 금속 몰 농도를 C1(mol/L), 제2 금속 산화물 전구체막의 형성에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도를 C2(mol/L)로 하면, 식 (1)의 관계, 1＞(C2/C1), 즉, 금속 몰 농도 C2(mol/L)가 금속 몰 농도 C1(mol/L)보다 낮은 용액을 이용하여 제2 금속 산화물 전구체막을 형성한다.
상기와 같이, 제1 금속 산화물 전구체막의 형성에 이용한 금속 질산염을 포함하는 용액의 금속 몰 농도 C1(mol/L)보다 금속 몰 농도 C2(mol/L)가 낮은 금속 질산염을 포함하는 용액을 이용하여 제2 금속 산화물 전구체막을 형성하고, 금속 산화물막으로 전화하여 제1 금속 산화물막과 일체화시킴으로써 치밀한 금속 산화물막을 형성할 수 있다.
제2 금속 산화물 전구체막의 형성에 이용하는 금속 질산염을 포함하는 용액은, 제1 금속 산화물 전구체막의 형성에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도보다 낮으면 되고, 금속 몰 농도의 범위, 금속 질산염 이외에 포함할 수 있는 금속 질산염, 금속 원자 함유 화합물, 용매, 도포 방법, 도포막의 건조 조건 등에 대해서는 상술한 제1 금속 산화물 전구체막의 형성에 이용하는 금속 질산염을 포함하는 용액과 동일하다.
[제2 금속 산화물막으로의 전화 공정]
다음으로 건조하여 얻은 제2 금속 산화물 전구체막을 제2 금속 산화물막으로 전화하여 제1 금속 산화물막과 일체화된 금속 산화물막을 형성한다.
제2 금속 산화물 전구체막을 제2 금속 산화물막으로 전화하는 수법, 기판의 최고 도달 온도 등은, 상술한 제1 금속 산화물막으로의 전화 공정과 동일하다.
상기와 같이 금속 몰 농도가 상대적으로 높은 용액을 이용하여 제1 금속 산화물막을 형성한 후, 제1 금속 산화물막 상에 금속 몰 농도가 상대적으로 낮은 용액을 이용하여 제2 금속 산화물막을 형성하여 일체화시킴으로써, 비교적 저온에서 치밀한 금속 산화물막을 형성할 수 있다.
또한, 금속 산화물 전구체막을 형성하는 공정과, 금속 산화물 전구체막을 금속 산화물막으로 전화하는 공정을 교대로 각각 3회 이상 반복하여 보다 두께가 있는 치밀한 금속 산화물막을 형성해도 된다.
금속 산화물 전구체막을 형성하는 공정과, 금속 산화물 전구체막을 금속 산화물막으로 전화하는 공정을 반복하는 횟수는 2회 이상이면 특별히 제한되지 않고, 목표로 하는 금속 산화물막의 두께 등을 고려하여 결정하면 되지만, 생산성의 관점에서 10회 이하로 하는 것이 바람직하다.
또한, 금속 산화물 전구체막을 형성하는 공정과, 금속 산화물 전구체막을 금속 산화물막으로 전화하는 공정을 교대로 N회 반복하는 경우, 금속 산화물 전구체막을 형성하는 연속하는 2회의 공정이 (N-1)회, 존재하게 되지만, 그 중 적어도 1회에 있어서, 식 (1)의 관계를 충족하는 용액을 이용하여, 금속 산화물 전구체막을 형성한 후, 금속 산화물막으로 전화하면 된다. 적어도 n회째(최후)에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도 CN(mol/L)과, (n-1)회째(마지막에서 2번째)에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도 CN -1(mol/L)이, 식 (1)의 관계, 즉, 1＞(CN/CN - 1)을 충족하는 것이 바람직하다. 금속 산화물 전구체막을 형성하는 모든 연속하는 2회의 공정에 있어서, 금속 질산염을 포함하는 용액의 금속 몰 농도(mol/L)가, 식 (1)의 관계, 즉, C1＞C2…CN - 1＞CN을 충족하는 것이 보다 바람직하다.
또, 막밀도를 보다 향상시키는 관점에서, 후에 이용하는 용액 중의 금속 몰 농도 Cn(mol/L)은 앞서 이용하는 용액 중의 금속 몰 농도 Cn -1(mol/L)의 1/3 이하, 즉, 하기 식 (2)의 관계를 충족하는 것이 바람직하다.
1/3≥(Cn/Cn-1) (2)
한편, 앞서 도포한 용액의 금속 몰 농도 Cn -1에 대하여 후에 도포하는 용액의 금속 몰 농도 Cn이 너무 낮으면 막밀도의 향상 효과가 작아지기 때문에, (Cn/Cn - 1)≥1/10인 것이 바람직하다.
또한, 금속 산화물 전구체막을 형성할 때, 금속 질산염을 포함하는 용액을 예를 들면 스핀 코트로 기판 상에 도포하는 경우, 회전 수 등의 도포 조건을 동일하게 한다면, 용액의 금속 몰 농도와 금속 산화물 전구체막의 막두께는 비례 관계가 된다.
따라서, 금속 산화물 전구체막을 형성하는 N회의 공정 중, 적어도 2회의 공정에 있어서, (n-1)회째(n은 2 이상 N 이하의 정수를 나타냄)에 형성하는 금속 산화물 전구체막의 막두께를 Pn -1, n회째에 형성하는 금속 산화물 전구체막의 막두께를 Pn으로 했을 때에, 하기 식 (3)의 관계를 충족해도 된다.
1＞(Pn/Pn -1) (3)
적어도 (n-1)회째에 형성하는 금속 산화물 전구체막의 막두께와, n회째에 형성하는 금속 산화물 전구체막의 막두께가, 상기 식 (3)의 관계를 충족하는 것이 바람직하고, 금속 산화물 전구체막을 형성하는 모든 공정에 있어서, 금속 산화물 전구체막의 막두께가, 상기 식 (3)의 관계를 충족하는 것이 보다 바람직하다.
또한, 상기 식 (3)이 하기 식 (4)인 것이 특히 바람직하다.
1/3≥(Pn/Pn -1) (4)
또, 금속 산화물 전구체막의 막두께와 금속 산화물막의 막두께도 비례 관계가 된다.
따라서, 금속 산화물막을 형성하는 N회의 공정 중, 적어도 2회의 공정에 있어서, (n-1)회째(n은 2 이상 N 이하의 정수를 나타냄)에 형성하는 금속 산화물막의 막두께를 Tn -1, n회째에 형성하는 금속 산화물막의 막두께를 Tn으로 했을 때에, 하기 식 (5)의 관계를 충족해도 된다.
1＞(Tn/Tn-1) (5)
적어도 (n-1)회째에 형성하는 금속 산화물막의 막두께와, n회째에 형성하는 금속 산화물막의 막두께가, 상기 식 (5)의 관계를 충족하는 것이 바람직하고, 금속 산화물막을 형성하는 모든 공정에 있어서, 금속 산화물막의 막두께가, 상기 식 (5)의 관계를 충족하는 것이 보다 바람직하다.
또한, 상기 식 (5)가 하기 식 (6)인 것이 특히 바람직하다.
1/3≥(Tn/Tn-1) (6)
또한, 금속 산화물 전구체막을 형성하는 공정(공정 A)과 금속 산화물 전구체막을 금속 산화물막으로 전화하는 공정(공정 B)을 각각 1회씩 행하여 얻어지는 금속 산화물막의 평균 막두께가 6nm 이하인 것이 바람직하고, 2nm 이하인 것이 보다 바람직하다. 6nm 이하로 함으로써, 최종적으로 얻어지는 막밀도가 높은 금속 산화물막을 얻을 수 있으며, 2nm 이하이면 그 효과가 보다 높게 얻어진다. 또한, 여기에서 말하는 평균 막두께란, 공정 A 및 공정 B를 교대로 복수 회 반복하여 제작한 금속 산화물막의 막두께를 도포 횟수(공정 A의 횟수)로 나눈 값을 나타낸다. 예를 들면 공정 A 및 공정 B를 교대로 2회 반복하여, 최종적으로 얻어지는 막두께가 10nm인 경우, 평균 막두께는 10/2=5nm가 된다. 최종적으로 얻어지는 금속 산화물막의 막두께는 막의 투과형 전자 현미경(Transmission Electron Microscoe: TEM)에 의한 단면 관찰이나 X선 반사율 측정(X-ray reflectometry: XRR) 등에 의하여 평가할 수 있다.
본 발명의 금속 산화물막의 제조 방법을 이용함으로써, 예를 들면 대기압하, 200℃ 이하의 저온 프로세스로 치밀한 금속 산화물막을 얻을 수 있으며, 다양한 디바이스의 제작에 적용할 수 있다. 본 발명에서는, 대대적인 진공 장치를 이용할 필요가 없는 점, 내열성이 낮은 저가의 수지 기판을 이용할 수 있는 점, 원료가 저가인 점 등에서 디바이스 제작 코스트를 큰 폭으로 저감 가능하게 된다.
또, 내열성이 낮은 수지 기판에 적용할 수 있는 점에서 플렉시블 디스플레이 등의 플렉시블 전자 디바이스를 저가로 제작하는 것이 가능하게 된다. 본 발명은, 특히 금속 산화물 반도체막이나 금속 산화물 도전막의 제작에 이용했을 때에 매우 전자 전달 특성이 높은 막을 얻을 수 있다.
＜박막 트랜지스터＞
본 발명의 실시형태에 의하여 제작된 금속 산화물 반도체막은 높은 반도체 특성을 나타내는 점에서, 박막 트랜지스터(TFT)의 활성층(산화물 반도체층)에 적합하게 이용할 수 있다. 이하, 본 발명의 제조 방법에 의하여 제작된 금속 산화물막을 박막 트랜지스터의 활성층으로서 이용하는 실시형태에 대하여 설명한다.
또한, 실시형태로서는 톱 게이트형의 박막 트랜지스터에 대하여 기술하지만, 본 발명의 금속 산화물 반도체막을 이용한 박막 트랜지스터는 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 된다.
본 발명에 관한 TFT의 소자 구조는 특별히 한정되지 않고, 게이트 전극의 위치에 근거한, 이른바 역스태거 구조(보텀 게이트형이라고도 불림) 및 스태거 구조(톱 게이트형이라고도 불림) 중 어느 양태여도 된다. 또, 활성층과 소스 전극 및 드레인 전극(적절히, "소스·드레인 전극"이라고 함)과의 접촉 부분에 근거하여, 이른바 톱 콘택트형, 보텀 콘택트형 중 어느 양태여도 된다.
톱 게이트형은, TFT가 형성되어 있는 기판을 최하층으로 했을 때에, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 활성층이 형성된 형태이다. 보텀 게이트형은, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 활성층이 형성된 형태이다. 또, 보텀 콘택트형은, 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉하는 형태이다. 톱 콘택트형은, 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
도 1은, 톱 게이트 구조로 톱 콘택트형의 본 발명에 관한 TFT의 일례를 나타내는 모식도이다. 도 1에 나타내는 TFT(10)에서는, 기판(12)의 한쪽의 주면(主面) 상에 활성층(14)으로서 상술한 금속 산화물 반도체막이 적층되어 있다. 그리고, 활성층(14) 상에 소스 전극(16) 및 드레인 전극(18)이 서로 이간하여 설치되고, 또한 이들의 위에 게이트 절연막(20)과, 게이트 전극(22)이 차례로 적층되어 있다.
도 2는, 톱 게이트 구조로 보텀 콘택트형의 본 발명에 관한 TFT의 일례를 나타내는 모식도이다. 도 2에 나타내는 TFT(30)에서는, 기판(12)의 한쪽의 주면 상에 소스 전극(16) 및 드레인 전극(18)이 서로 이간하여 설치되어 있다. 그리고, 활성층(14)으로서 상술한 금속 산화물 반도체막과, 게이트 절연막(20)과, 게이트 전극(22)이 차례로 적층되어 있다.
도 3은, 보텀 게이트 구조로 톱 콘택트형의 본 발명에 관한 TFT의 일례를 나타내는 모식도이다. 도 3에 나타내는 TFT(40)에서는, 기판(12)의 한쪽의 주면 상에 게이트 전극(22)과, 게이트 절연막(20)과, 활성층(14)으로서 상술한 금속 산화물 반도체막이 차례로 적층되어 있다. 그리고, 활성층(14)의 표면 상에 소스 전극(16) 및 드레인 전극(18)이 서로 이간하여 설치되어 있다.
도 4는, 보텀 게이트 구조로 보텀 콘택트형의 본 발명에 관한 TFT의 일례를 나타내는 모식도이다. 도 4에 나타내는 TFT(50)에서는, 기판(12)의 한쪽의 주면 상에 게이트 전극(22)과, 게이트 절연막(20)이 차례로 적층되어 있다. 그리고, 게이트 절연막(20)의 표면 상에 소스 전극(16) 및 드레인 전극(18)이 서로 이간하여 설치되고, 또한 이들의 위에, 활성층(14)으로서 상술한 금속 산화물 반도체막이 적층되어 있다.
이하의 실시형태로서는 도 1에 나타내는 톱 게이트형의 박막 트랜지스터(10)에 대하여 주로 설명하지만, 본 발명의 박막 트랜지스터는 톱 게이트형에 한정되지 않고, 보텀 게이트형의 박막 트랜지스터여도 상관없다.
(활성층)
본 실시형태의 박막 트랜지스터(10)를 제조하는 경우, 먼저, 금속 질산염을 포함하고, 금속 몰 농도가 다른 2종 이상의 용액을 준비하여, 상술한 식 (1)의 관계를 충족하는 조건으로, 금속 산화물 전구체막의 형성 공정 및 금속 산화물막으로의 전화 공정을 교대로 2회 이상 반복하여 기판(12) 상에 금속 산화물 반도체막을 형성한다.
금속 산화물 반도체막의 패터닝은 상술한 잉크젯법, 디스펜서법, 볼록판 인쇄법, 또는 오목판 인쇄법에 의하여 행해도 되고, 금속 산화물막의 형성 후에 포토리소그래피 및 에칭에 의하여 패터닝을 행해도 된다.
포토리소그래피 및 에칭에 의하여 패턴 형성을 행하려면, 금속 산화물 반도체막을 형성한 후, 활성층(14)으로서 잔존시키는 부분에 포토리소그래피에 의하여 레지스트 패턴을 형성한 후, 염산, 질산, 희황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산용액에 의하여 에칭함으로써 활성층(14)의 패턴을 형성한다.
금속 산화물 반도체막의 막두께는 막의 평탄성 및 막형성에 필요한 시간의 관점에서 5nm 이상 50nm 이하인 것이 바람직하다.
또, 높은 이동도를 얻는 관점에서, 활성층(14)에 있어서의 인듐의 함유량은, 활성층(14)에 포함되는 전체 금속 원소의 50atom% 이상인 것이 바람직하고, 80atom% 이상인 것이 보다 바람직하다.
(보호층)
활성층(14) 상에는 소스·드레인 전극(16, 18)의 에칭 시에 활성층(14)을 보호하기 위한 보호층(도시하지 않음)을 형성하는 것이 바람직하다. 보호층의 성막 방법에 특별히 한정은 없고, 금속 산화물 반도체막을 형성한 후, 패터닝하기 전에 형성해도 되고, 금속 산화물막의 패터닝 후에 형성해도 된다.
또, 보호층으로서는 금속 산화물층이어도 되고, 수지와 같은 유기 재료여도 된다. 또한, 보호층은 소스 전극(15) 및 드레인 전극(18)(적절히 "소스·드레인 전극"이라고 기재함)의 형성 후에 제거해도 된다.
(소스·드레인 전극)
금속 산화물 반도체막에서 형성되는 활성층(14) 상에 소스·드레인 전극(16, 18)을 형성한다. 소스·드레인 전극(16, 18)은 각각 전극으로서 기능하도록 높은 도전성을 갖는 것을 이용하여, Al, Mo, Cr, Ta, Ti, Au, Au 등의 금속, Al-Nd, Ag합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO), In-Ga-Zn-O 등의 금속 산화물 도전막 등을 이용하여 형성할 수 있다.
소스·드레인 전극(16, 18)을 형성하는 경우, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막하면 된다.
소스·드레인 전극(16, 18)의 막두께는, 성막성, 에칭 또는 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 10nm 이상 1000nm 이하로 하는 것이 바람직하고, 50nm 이상 100nm 이하로 하는 것이 보다 바람직하다.
소스·드레인 전극(16, 18)은, 도전막을 형성한 후, 예를 들면 에칭 또는 리프트 오프법에 의하여 소정의 형상으로 패터닝하여 형성해도 되고, 잉크젯법 등에 의하여 직접 패턴 형성해도 된다. 이 때, 소스·드레인 전극(16, 18) 및 이들 전극에 접속하는 배선(도시하지 않음)을 동시에 패터닝하는 것이 바람직하다.
(게이트 절연막)
소스·드레인 전극(16, 18) 및 배선(도시하지 않음)을 형성한 후, 게이트 절연막(20)을 형성한다. 게이트 절연막(20)은 높은 절연성을 갖는 것이 바람직하고, 예를 들면 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들 화합물을 2종 이상 포함하는 절연막으로 해도 된다.
게이트 절연막(20)은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 의하여 성막하면 된다.
또한, 게이트 절연막(20)은 리크 전류의 저하 및 전압 내성의 향상을 위한 두께를 가질 필요가 있는 한편, 게이트 절연막(20)의 두께가 너무 크면 구동 전압의 상승을 초래하게 된다. 게이트 절연막(20)은 재질에 따라서도 다르지만, 게이트 절연막(20)의 두께는 10nm 이상 10μm 이하가 바람직하고, 50nm 이상 1000nm 이하가 보다 바람직하며, 100nm 이상 400nm 이하가 특히 바람직하다.
(게이트 전극)
게이트 절연막(20)을 형성한 후, 게이트 전극(22)을 형성한다. 게이트 전극(22)은 높은 도전성을 갖는 것을 이용하며, Al, Mo, Cr, Ta, Ti, Au, Au 등의 금속, Al-Nd, Ag합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO), IGZO 등의 금속 산화물 도전막 등을 이용하여 형성할 수 있다. 게이트 전극(22)으로서는 이들 도전막을 단층 구조 또는 2층 이상의 적층 구조로 하여 이용할 수 있다.
게이트 전극(22)은, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 의하여 성막한다.
게이트 전극(22)을 형성하기 위한 금속막의 막두께는, 성막성, 에칭이나 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 10nm 이상 1000nm 이하로 하는 것이 바람직하고, 50nm 이상 200nm 이하로 하는 것이 보다 바람직하다.
성막 후, 에칭 또는 리프트 오프법에 의하여 소정의 형상으로 패터닝함으로써, 게이트 전극(22)을 형성해도 되고, 잉크젯법 등에 의하여 직접 패턴 형성해도 된다. 이 때, 게이트 전극(22) 및 게이트 배선(도시하지 않음)을 동시에 패터닝하는 것이 바람직하다.
이상에서 설명한 본 실시형태의 박막 트랜지스터(10)의 용도에는 특별히 한정은 없지만, 높은 수송 특성을 나타내는 점에서, 예를 들면 전기 광학 장치, 구체적으로는, 액정 표시 장치, 유기 EL(Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등의 표시 장치에 있어서의 구동 소자, 내열성이 낮은 수지 기판을 이용한 플렉시블 디스플레이의 제작에 적합하다.
또한 본 발명에 의하여 제조되는 박막 트랜지스터는, X선 센서, 이미지 센서 등의 각종 센서, MEMS(Micro Electro Mechanical System) 등, 다양한 전자 디바이스에 있어서의 구동 소자(구동 회로)로서 적합하게 이용된다.
＜액정 표시 장치＞
본 발명의 일 실시형태인 액정 표시 장치에 대하여, 도 5에 그 일부분의 개략 단면도를 나타내고, 도 6에 전기 배선의 개략 구성도를 나타낸다.
도 5에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치(100)는, 도 1에 나타낸 톱 게이트 구조로 톱 콘택트형의 TFT(10)와, TFT(10)의 패시베이션층(102)으로 보호된 게이트 전극(22) 상에 화소 하부 전극(104) 및 그 대향 상부 전극(106) 사이에 끼워진 액정층(108)과, 각 화소에 대응시켜 다른 색을 발색시키기 위한 R(적색) G(녹색) B(청색)의 컬러 필터(110)를 구비하고, TFT(10)의 기판(12)측 및 RGB 컬러 필터(110) 상에 각각 편광판(112a, 112b)을 구비한 구성이다.
또, 도 6에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치(100)는, 서로 평행한 복수의 게이트 배선(112)과, 그 게이트 배선(112)과 교차하는, 서로 평행한 데이터 배선(114)을 구비하고 있다. 여기에서 게이트 배선(112)과 데이터 배선(114)은 전기적으로 절연되어 있다. 게이트 배선(112)과 데이터 배선(114)의 교차부 부근에, TFT(10)가 구비되어 있다.
TFT(10)의 게이트 전극(22)은, 게이트 배선(112)에 접속되어 있으며, TFT(10)의 소스 전극(16)은 데이터 배선(114)에 접속되어 있다. 또, TFT(10)의 드레인 전극(18)은 게이트 절연막(20)에 마련된 콘택트홀(116)을 통하여(콘택트홀(116)에 도전체가 매립되어) 화소 하부 전극(104)에 접속되어 있다. 이 화소 하부 전극(104)은, 접지된 대향 상부 전극(106)과 함께 커패시터(118)를 구성하고 있다.
＜유기 EL 표시 장치＞
본 발명의 일 실시형태에 관한 액티브 매트릭스 방식의 유기 EL 표시 장치에 대하여, 도 7에 일부분의 개략 단면도를 나타내고, 도 8에 전기 배선의 개략 구성도를 나타낸다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치(200)는, 도 1에 나타낸 톱 게이트 구조의 TFT(10)가, 패시베이션층(202)을 구비한 기판(12) 상에, 구동용 TFT(10a) 및 스위칭용 TFT(10b)로서 구비되며, TFT(10a, 10b) 상에 하부 전극(208) 및 상부 전극(210) 사이에 끼워진 유기 발광층(212)으로 이루어지는 유기 EL발광 소자(214)를 구비하고, 상면도 패시베이션층(216)에 의하여 보호된 구성으로 되어 있다.
또, 도 8에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치(200)는, 서로 평행한 복수의 게이트 배선(220)과, 그 게이트 배선(220)과 교차하는, 서로 평행한 데이터 배선(222) 및 구동 배선(224)을 구비하고 있다. 여기에서, 게이트 배선(220)과 데이터 배선(222), 구동 배선(224)은 전기적으로 절연되어 있다. 스위칭용 TFT(10b)의 게이트 전극(22)은, 게이트 배선(220)에 접속되어 있으며, 스위칭용 TFT(10b)의 소스 전극(16)은 데이터 배선(222)에 접속되어 있다. 또, 스위칭용 TFT(10b)의 드레인 전극(18)은 구동용 TFT(10a)의 게이트 전극(22)에 접속됨과 함께, 커패시터(226)를 이용함으로써 구동용 TFT(10a)를 온 상태로 유지한다. 구동용 TFT(10a)의 소스 전극(16)은 구동 배선(224)에 접속되고, 드레인 전극(18)은 유기 EL발광 소자(214)에 접속된다.
또한, 도 7에 나타낸 유기 EL 표시 장치에 있어서, 상부 전극(210)을 투명 전극으로 하여 톱 에미션형으로 해도 되고, 하부 전극(208) 및 TFT의 각 전극을 투명 전극으로 함으로써 보텀 에미션형으로 해도 된다.
＜X선 센서＞
본 발명의 일 실시형태인 X선 센서에 대하여, 도 9에 그 일부분의 개략 단면도를 나타내고, 도 10에 그 전기 배선의 개략 구성도를 나타낸다.
본 실시형태의 X선 센서(300)는 기판(12) 상에 형성된 TFT(10) 및 커패시터(310)와, 커패시터(310) 상에 형성된 전하 수집용 전극(302)과, X선 변환층(304)과, 상부 전극(306)을 구비하여 구성된다. TFT(10) 상에는 패시베이션막(308)이 마련되어 있다.
커패시터(310)는, 커패시터용 하부 전극(312)과 커패시터용 상부 전극(314)으로 절연막(316)을 끼운 구조로 되어 있다. 커패시터용 상부 전극(314)은 절연막(316)에 마련된 콘택트홀(318)을 통하여, TFT(10)의 소스 전극(16) 및 드레인 전극(18) 중 어느 한쪽(도 9에 있어서는 드레인 전극(18))과 접속되어 있다.
전하 수집용 전극(302)은, 커패시터(310)에 있어서의 커패시터용 상부 전극(314) 상에 마련되어 있으며, 커패시터용 상부 전극(314)에 접하고 있다.
X선 변환층(304)은 아모퍼스 셀렌으로 이루어지는 층이며, TFT(10) 및 커패시터(310)를 덮도록 마련되어 있다.
상부 전극(306)은 X선 변환층(304) 상에 마련되어 있으며, X선 변환층(304)에 접하고 있다.
도 10에 나타내는 바와 같이, 본 실시형태의 X선 센서(300)는, 서로 평행한 복수의 게이트 배선(320)과, 게이트 배선(320)과 교차하는, 서로 평행한 복수의 데이터 배선(322)을 구비하고 있다. 여기에서 게이트 배선(320)과 데이터 배선(322)은 전기적으로 절연되어 있다. 게이트 배선(320)과 데이터 배선(322)의 교차부 부근에, TFT(10)가 구비되어 있다.
TFT(10)의 게이트 전극(22)은, 게이트 배선(320)에 접속되어 있으며, TFT(10)의 소스 전극(16)은 데이터 배선(322)에 접속되어 있다. 또, TFT(10)의 드레인 전극(18)은 전하 수집용 전극(302)에 접속되어 있으며, 또한 전하 수집용 전극(302)은, 커패시터(310)에 접속되어 있다.
본 실시형태의 X선 센서(300)에 있어서, X선은 도 9 중, 상부 전극(306)측으로부터 입사하여 X선 변환층(304)에서 전자-정공쌍을 생성한다. X선 변환층(304)에 상부 전극(306)에 의하여 고전계를 인가해 둠으로써, 생성된 전하는 커패시터(310)에 축적되어, TFT(10)를 차례로 주사함으로써 독출된다.
또한, 상기 실시형태의 액정 표시 장치(100), 유기 EL 표시 장치(200), 및 X선 센서(300)에 있어서는, 톱 게이트 구조의 TFT를 구비하는 것으로 했지만, TFT는 이에 한정되지 않고, 도 2~도 4에 나타내는 구조의 TFT여도 된다.
실시예
이하에 실시예를 설명하지만, 본 발명은 이들 실시예에 의하여 한정되는 것은 아니다.
질산 인듐(In(NO3)3·xH2O, 4N, 고준도 가가쿠 겐큐쇼사제)을 2-메톡시에탄올(시약 특급, 와코 준야쿠 고교사제) 중에 용해시켜, 하기 표 1에 나타내는 질산 인듐 농도가 다른 용액을 제작했다.
[표 1]
Figure 112016026776302-pct00001
기판으로서 열산화막(막두께 100nm) 부착 p형 Si기판을 이용하여, 이하와 같이 간이형의 TFT를 제작했다.
＜실시예 1: 용액 B→용액 F＞
열산화막 부착 p형 Si 1inch□기판 상에, 용액 B를 1500rpm의 회전 속도로 30초 스핀 코트한 후, 60℃로 가열된 핫플레이트 상에서 1분간 건조를 행하여, 제1 금속 산화물 반도체 전구체막을 얻었다.
얻어진 제1 금속 산화물 반도체 전구체막에 하기 조건으로 자외선 조사 처리를 행함으로써 제1 금속 산화물 반도체막으로의 전화를 행했다.
자외선 조사 장치로서는, 저압 수은 램프를 이용한 UV오존 클리너(필젠사제, UV253H)를 이용했다. 시료는 두께 40mm의 유리판 상에 세트하여, 램프-시료 간 거리를 5mm로 했다. 시료 위치에서의 파장 254nm의 자외 조도는, 자외선 광량계(오크 세이사쿠쇼사제, UV-M10, 수광기 UV-25)를 이용하여 측정했다. 램프 점등으로부터 3분 동안 최댓값에 달하여, 15mW/cm2였다.
자외선 조사 처리실 내에 질소를 6L/min으로 10분간 플로시킨 후, 90분간, 자외선 조사를 행했다. 자외선 조사 중에는 항상 6L/min으로 질소를 플로시켰다. 자외선 조사 처리 시의 기판 온도를 서모 라벨로 모니터한 바, 160℃를 나타냈다.
다음으로, 얻어진 제1 금속 산화물 반도체막 상에, 용액 F를 1500rpm의 회전 속도로 30초 스핀 코트한 후, 60℃로 가열된 핫플레이트 상에서 1분간 건조를 행하여, 제2 금속 산화물 반도체 전구체막을 얻었다.
얻어진 제1 금속 산화물 반도체막 상의 제2 금속 산화물 반도체 전구체막을, 제1 금속 산화물 반도체막을 얻을 때에 행한 것과 동일한 조건으로 자외선 처리를 행함으로써, 제2 금속 산화물 반도체 전구체막을 전화시켜, 제1 금속 산화물 반도체막과 일체화된 금속 산화물 반도체막을 얻었다.
＜실시예 2: 용액 C→용액 E＞
제1 금속 산화물 반도체 전구체막의 형성에 용액 C를, 제2 금속 산화물 반도체 전구체막의 형성에 용액 E를 이용한 것 이외에는 실시예 1과 동일하게 하여 열산화막 부착 p형 Si 1inch□기판 상에 금속 산화물 반도체막을 형성했다.
＜비교예 1: 용액 F→용액 B＞
제1 금속 산화물 반도체 전구체막의 형성에 용액 F를, 제2 금속 산화물 반도체 전구체막의 형성에 용액 B를 이용한 것 이외에는 실시예 1과 동일하게 하여 열산화막 부착 p형 Si 1inch□기판 상에 금속 산화물 반도체막을 형성했다.
＜비교예 2: 용액 A＞
열산화막 부착 p형 Si 1inch□기판 상에, 용액 A를 1500rpm의 회전 속도로 30초 스핀 코트한 후, 60℃로 가열된 핫플레이트 상에서 1분간 건조를 행하여, 제1 금속 산화물 반도체 전구체막을 얻었다.
얻어진 제1 금속 산화물 반도체 전구체막에 하기 조건으로 자외선 조사 처리를 행함으로써 제1 금속 산화물 반도체막으로의 전화를 행했다.
자외선 조사 장치로서는, 저압 수은 램프를 이용한 UV오존 클리너(필젠사제, UV253H)를 이용했다. 시료는 두께 40mm의 유리판 상에 세트하여, 램프-시료 간 거리를 5mm로 했다. 시료 위치에서의 파장 254nm의 자외 조도는, 자외선 광량계(오크 세이사쿠쇼제, UV-M10, 수광기 UV-25)를 이용하여 측정했다.
램프 점등으로부터 3분 동안 최댓값에 달하여, 15mW/cm2였다. 자외선 조사 처리실 내에 질소를 6L/min으로 10분간 플로시킨 후, 90분간, 자외선 조사를 행했다. 자외선 조사 중에는 항상 6L/min으로 질소를 플로시켰다. 자외선 조사 처리 시의 기판 온도를 서모 라벨로 모니터한 바, 160℃를 나타냈다.
얻어진 제1 금속 산화물 반도체막에 대하여, 다시 동일 조건에서 자외선 조사 처리를 행했다.
＜비교예 3: 용액 D→용액 D＞
제1 금속 산화물 반도체 전구체막의 형성에 용액 D를, 제2 금속 산화물 반도체 전구체막의 형성에 용액 D를 이용한 것 이외에는 실시예 1과 동일하게 하여 열산화막 부착 p형 Si 1inch□기판 상에 금속 산화물 반도체막을 형성했다.
＜비교예 4: 용액 E→용액 C＞
제1 금속 산화물 반도체 전구체막의 형성에 용액 E를, 제2 금속 산화물 반도체 전구체막의 형성에 용액 C를 이용한 것 이외에는 실시예 1과 동일하게 하여 열산화막 부착 p형 Si 1inch□기판 상에 금속 산화물 반도체막을 형성했다.
＜실시예 3: 용액 H→용액 G＞
제1 금속 산화물 반도체 전구체막의 형성에 용액 H를, 제2 금속 산화물 반도체 전구체막의 형성에 용액 G를 이용한 것 이외에는 실시예 1과 동일하게 하여 열산화막 부착 p형 Si 1inch□기판 상에 금속 산화물 반도체막을 형성했다.
실시예 1~3 및 비교예 1~4에서 제작한 금속 산화물 반도체막의 막두께를 단면 TEM(Transmission Electron Microscope) 관찰에 의하여 확인한 바, 모두 10.5nm±1.0nm의 범위에 들어가 있어, 시료 간에 막두께에 큰 차가 없는 것이 확인되었다. 또, 모든 시료에 있어서, 막중에 명료한 계면층은 확인되지 않았다.
상기 실시예 및 비교예에서 얻어진 산화물 반도체막 상에 소스·드레인 전극을 증착에 의하여 성막했다. 소스·드레인 전극은 메탈 마스크를 이용한 패턴 성막으로 제작하고, Ti전극을 50nm의 두께로 성막했다. 소스·드레인 전극의 사이즈는 각각 1mm□로 하고, 전극간 거리는 0.2mm로 했다.
[평가]
(이동도)
상기에서 얻어진 간이형 TFT에 대하여, 반도체 파라미터·애널라이저 4156 C(아질렌트 테크놀로지사제)를 이용하여, 트랜지스터 특성(Vg-Id특성)의 측정을 행했다.
Vg-Id특성의 측정은, 드레인 전압(Vd)을 ＋1V에 고정하고, 게이트 전압(Vg)을 -15V~＋15V의 범위 내에서 변화시켜, 각 게이트 전압에 있어서의 드레인 전류(Id)를 측정함으로써 행했다.
도 11에 실시예 1, 2 및 비교예 1~4에서 제작한 TFT의 Vg-Id특성을 나타내고, 도 12에 실시예 3에서 제작한 TFT의 Vg-Id특성을 나타낸다.
또, 실시예 1~3 및 비교예 1~4의 Vg-Id특성으로부터 예측한 선형 이동도를 표 2에 나타낸다.
아울러, 실시예 1~3 및 비교예 1~4와 동일한 수법으로 제작한 금속 산화물 반도체막에 대하여 X선 반사율 측정(X-ray reflectometry: XRR)으로 산출한 평균 막밀도의 값을 나타낸다. 여기에서 말하는 평균 막밀도란 XRR 스펙트럼으로부터 막두께, 막밀도, 표면 러프니스를 파라미터로서 피팅을 행할 때에, 금속 산화물 박막을 밀도가 다른 복수 층의 모델로 하고, 각 층의 막밀도를 막두께로 곱한 값을 가산한 후에, 금속 산화물 박막의 전체 막두께로 나눈 값을 말한다. 예를 들면, 금속 산화물 박막을 3층으로 한 경우에 시뮬레이션 결과와 양호한 일치를 나타내는 금속 산화물 박막으로서, 1층째가 막밀도 4g/cm3이고 막두께 1nm, 2층째가 5g/cm3이며 막두께 8nm, 3층째가 막밀도 4g/cm3이고 막두께 1nm라고 하면, 이 금속 산화물 박막의 평균 막밀도는 (4×1＋5×8＋4×1)/(1＋8＋1)=4.8g/cm3가 된다. 또한, 실측 스펙트럼과 시뮬레이션 결과가 양호한 일치를 나타낼지 여부는 신뢰성 인자(R값)로 예측할 수 있으며, 양호한 일치를 나타내는 것은, R값이 0.015 이하인 것을 의미한다.
[표 2]
Figure 112016026776302-pct00002
도포액의 금속 몰 농도(mol/L)가 1＞(C2/C1)을 충족하는 실시예 1~3에서는, 1≤(C2/C1)인 비교예 1, 3, 4나 용액의 도포·건조를 1회만 행한 비교예 2에 비하여 높은 이동도가 얻어지고, 또한 높은 막밀도가 얻어졌다.
특히, 1/3≥(C2/C1)을 충족하는 실시예 1,2에서는 이동도가 2cm2/Vs 전후의 높은 트랜지스터 동작이 확인되었다.
그 결과로부터, 실시예에서 제작한 금속 산화물 반도체막은 비교예에서 제작한 금속 산화물 반도체막보다 치밀한 막이 형성되었다고 생각된다.
(금속 몰 농도와 막두께의 관계)
또한, 용액 A~H에 대하여, 스핀 코트법에 의하여 동일한 회전수로 도포한 경우, 용액의 금속 몰 농도와, 얻어지는 금속 산화물 전구체막의 막두께는 비례 관계에 있으며, 금속 산화물막의 막두께와 금속 산화물막의 막두께도 비례 관계에 있었다.
＜실시예 4: 용액 B→용액 F→용액 E＞
제1 금속 산화물 반도체 전구체막의 형성에 용액 B를, 제2 금속 산화물 반도체 전구체막의 형성에 용액 F를 이용하고, 또한 제3 금속 산화물 반도체 전구체막의 형성에 용액 E를 이용하여, 열산화막 부착 p형 Si 1inch□기판 상에 금속 산화물 반도체막을 형성했다. 또한, 금속 산화물 반도체막의 막두께가 10.5nm±1.0nm의 범위에 들어가도록 스핀 코트의 회전수를 3000rpm으로 했다.
본 금속 산화물 반도체막 상에 실시예 1~3 및 비교예 1~4와 동일한 수법으로 소스·드레인 전극을 형성하여, 트랜지스터 특성(Vg-Id특성)의 측정을 행한 바, 선형 이동도 2.2cm2/Vs, 평균 막밀도 5.85g/cm3의 값을 얻었다.
＜실시예 5: 용액 F→용액 B→용액 F＞
제1 금속 산화물 반도체 전구체막의 형성에 용액 F를, 제2 금속 산화물 반도체 전구체막의 형성에 용액 B를 이용하고, 또한 제3 금속 산화물 반도체 전구체막의 형성에 용액 F를 이용하여, 열산화막 부착 p형 Si 1inch□기판 상에 금속 산화물 반도체막을 형성했다. 또한, 금속 산화물 반도체막의 막두께가 10.5nm±1.0nm의 범위에 들어가도록 스핀 코트의 회전수를 3000rpm으로 했다.
본 금속 산화물 반도체막 상에 실시예 1~3 및 비교예 1~4와 동일한 수법으로 소스·드레인 전극을 형성하여, 트랜지스터 특성(Vg-Id특성)의 측정을 행한 바, 선형 이동도 1.9cm2/Vs, 평균 막밀도 5.84g/cm3의 값을 얻었다.
＜실시예 6: 용액 C→용액 D→용액 E＞
제1 금속 산화물 반도체 전구체막의 형성에 용액 C를, 제2 금속 산화물 반도체 전구체막의 형성에 용액 D를 이용하고, 또한 제3 금속 산화물 반도체 전구체막의 형성에 용액 E를 이용하여, 열산화막 부착 p형 Si 1inch□기판 상에 금속 산화물 반도체막을 형성했다. 또한, 금속 산화물 반도체막의 막두께가 10.5nm±1.0nm의 범위에 들어가도록 스핀 코트의 회전수를 3000rpm으로 했다.
본 금속 산화물 반도체막 상에 실시예 1~3 및 비교예 1~4와 동일한 수법으로 소스·드레인 전극을 형성하여, 트랜지스터 특성(Vg-Id특성)의 측정을 행한 바, 선형 이동도 3.0cm2/Vs, 평균 막밀도 5.97g/cm3의 값을 얻었다.
＜비교예 5: 용액 E→용액 D→용액 C＞
제1 금속 산화물 반도체 전구체막의 형성에 용액 E를, 제2 금속 산화물 반도체 전구체막의 형성에 용액 D를 이용하고, 또한 제3 금속 산화물 반도체 전구체막의 형성에 용액 C를 이용하여, 열산화막 부착 p형 Si 1inch□기판 상에 금속 산화물 반도체막을 형성했다. 또한, 금속 산화물 반도체막의 막두께가 10.5nm±1.0nm의 범위에 들어가도록 스핀 코트의 회전수를 3000rpm으로 했다.
본 금속 산화물 반도체막 상에 실시예 1~3 및 비교예 1~4와 동일한 수법으로 소스·드레인 전극을 형성하여, 트랜지스터 특성(Vg-Id특성)의 측정을 행한 바, 선형 이동도 0.5cm2/Vs, 평균 막밀도 5.10g/cm3의 값을 얻었다.
실시예 4~6 및 비교예 5의 Vg-Id특성으로부터 예측한 선형 이동도 및 평균 막밀도를 표 3에 나타낸다.
[표 3]
Figure 112016026776302-pct00003
2013년 9월 27일에 출원된 일본 특허출원 2013-202364호의 개시는, 그 전체가 참고로 본 명세서에 원용된다.
본 명세서에 기재된 모든 문헌, 특허출원, 및 기술 규격은, 개개의 문헌, 특허출원, 및 기술 규격이 참조로 원용되는 것이 구체적이고 또한 개별적으로 기록된 경우와 동일한 정도로, 본 명세서 중에 참조로 원용된다.

Claims (28)

  1. 금속 질산염을 포함하는 용액을 기판 상에 도포하고, 도포막을 건조하여 금속 산화물 전구체막을 형성하는 공정과, 상기 금속 산화물 전구체막을 금속 산화물막으로 전화하는 공정을 교대로 N회(N은 2 이상의 정수를 나타냄) 반복하는 것을 포함하며,
    상기 금속 산화물 전구체막을 형성하는 적어도 2회의 공정에 있어서, (n-1)회째(n은 2 이상 N 이하의 정수를 나타냄)에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도를 Cn -1(mol/L), n회째에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도를 Cn(mol/L)으로 했을 때에, 하기 식 (1)의 관계를 충족하는 금속 산화물막의 제조 방법.
    1＞(Cn/Cn -1) (1)
  2. 청구항 1에 있어서,
    상기 금속 산화물 전구체막을 형성하는 N회의 공정 중, 적어도 (N-1)회째에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도(mol/L)와, N회째에 금속 산화물 전구체막을 형성하는 공정에 이용하는 금속 질산염을 포함하는 용액의 금속 몰 농도(mol/L)가, 상기 식 (1)의 관계를 충족하는 금속 산화물막의 제조 방법.
  3. 청구항 1에 있어서,
    상기 금속 산화물 전구체막을 형성하는 모든 공정에 있어서, 금속 질산염을 포함하는 용액의 금속 몰 농도(mol/L)가, 상기 식 (1)의 관계를 충족하는 금속 산화물막의 제조 방법.
  4. 청구항 1에 있어서,
    상기 식 (1)이 하기 식 (2)인 금속 산화물막의 제조 방법.
    1/3≥(Cn/Cn-1) (2)
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 청구항 1에 있어서,
    상기 금속 산화물 전구체막을 형성하는 공정에 있어서, 상기 금속 질산염을 포함하는 용액을, 잉크젯법, 디스펜서법, 볼록판 인쇄법, 및 오목판 인쇄법으로부터 선택되는 적어도 1종의 도포법에 의하여 도포하는 금속 산화물막의 제조 방법.
  14. 청구항 1에 있어서,
    상기 금속 질산염을 포함하는 용액의 금속 몰 농도가, 0.01mol/L 이상 0.5mol/L 이하인 금속 산화물막의 제조 방법.
  15. 청구항 1에 있어서,
    상기 금속 질산염을 포함하는 용액이, 적어도 질산 인듐을 포함하는 금속 산화물막의 제조 방법.
  16. 청구항 15에 있어서,
    상기 질산 인듐을 포함하는 용액이, 아연, 주석, 갈륨 및 알루미늄으로부터 선택되는 어느 하나 이상의 금속 원자를 포함하는 화합물을 더 함유하는 금속 산화물막의 제조 방법.
  17. 청구항 1에 있어서,
    상기 금속 산화물 전구체막을 형성하는 공정에 있어서, 상기 도포막을 건조할 때의 상기 기판의 온도가 35℃ 이상 100℃ 이하인 금속 산화물막의 제조 방법.
  18. 청구항 1에 있어서,
    상기 금속 산화물 전구체막을 상기 금속 산화물막으로 전화하는 공정에 있어서의 상기 기판의 최고 도달 온도가 200℃ 이하인 금속 산화물막의 제조 방법.
  19. 청구항 1에 있어서,
    상기 금속 산화물 전구체막을 상기 금속 산화물막으로 전화하는 공정에 있어서의 상기 기판의 최고 도달 온도가 120℃ 이상인 금속 산화물막의 제조 방법.
  20. 청구항 1에 있어서,
    상기 금속 산화물 전구체막을 상기 금속 산화물막으로 전화하는 공정이, 상기 금속 산화물 전구체막에 자외선을 조사하는 공정을 포함하는 금속 산화물막의 제조 방법.
  21. 청구항 1에 있어서,
    상기 금속 산화물 전구체막을 상기 금속 산화물막으로 전화하는 공정이, 상기 금속 산화물 전구체막에 대하여, 파장 300nm 이하의 자외선을 10mW/cm2 이상의 강도로 조사하는 공정을 포함하는 금속 산화물막의 제조 방법.
  22. 청구항 20에 있어서,
    상기 금속 산화물 전구체막에 상기 자외선을 조사할 때에 이용하는 광원이, 저압 수은 램프인 금속 산화물막의 제조 방법.
  23. 삭제
  24. 청구항 1 내지 청구항 4 및 청구항 13 내지 청구항 22 중 어느 한 항에 있어서,
    상기 금속 산화물막이 금속 산화물 반도체막인 금속 산화물막의 제조 방법.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
KR1020167007361A 2013-09-27 2014-08-01 금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 표시 장치, 이미지 센서 및 x선 센서 KR101897372B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013202364A JP6086854B2 (ja) 2013-09-27 2013-09-27 金属酸化物膜の製造方法、金属酸化物膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JPJP-P-2013-202364 2013-09-27
PCT/JP2014/070368 WO2015045620A1 (ja) 2013-09-27 2014-08-01 金属酸化物膜の製造方法、金属酸化物膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ

Publications (2)

Publication Number Publication Date
KR20160045132A KR20160045132A (ko) 2016-04-26
KR101897372B1 true KR101897372B1 (ko) 2018-09-11

Family

ID=52742776

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167007361A KR101897372B1 (ko) 2013-09-27 2014-08-01 금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 표시 장치, 이미지 센서 및 x선 센서

Country Status (3)

Country Link
JP (1) JP6086854B2 (ko)
KR (1) KR101897372B1 (ko)
WO (1) WO2015045620A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012014885A1 (ja) * 2010-07-26 2012-02-02 日産化学工業株式会社 アモルファス金属酸化物半導体層形成用前駆体組成物、アモルファス金属酸化物半導体層及びその製造方法並びに半導体デバイス

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4048687B2 (ja) * 2000-04-07 2008-02-20 セイコーエプソン株式会社 有機ｅｌ素子および有機ｅｌ素子の製造方法
KR20020096536A (ko) * 2001-06-20 2002-12-31 삼성에스디아이 주식회사 인듐 주석 산화물을 사용한 투명 도전성 박막의 제조 방법및 이 투명 도전성 박막을 포함하는 화면 표시 장치
JP2004247716A (ja) * 2003-01-23 2004-09-02 Mitsubishi Chemicals Corp 積層体の製造方法
US7745989B2 (en) * 2005-06-30 2010-06-29 Semiconductor Energy Laboratory Co., Ltd Light emitting element, light emitting device, and electronic apparatus
JP2010257668A (ja) * 2009-04-23 2010-11-11 Toppan Printing Co Ltd 有機ｅｌディスプレイ及びその製造方法
JP5763876B2 (ja) * 2009-05-08 2015-08-12 コニカミノルタ株式会社 薄膜トランジスタ、及びその製造方法
JP5499525B2 (ja) * 2009-06-15 2014-05-21 大日本印刷株式会社 半導体装置の製造方法及び表示装置
JP5871263B2 (ja) * 2011-06-14 2016-03-01 富士フイルム株式会社 非晶質酸化物薄膜の製造方法
KR101301215B1 (ko) * 2011-12-27 2013-08-29 연세대학교 산학협력단 산화물 박막용 조성물, 산화물 박막용 조성물 제조 방법, 산화물 박막용 조성물을 이용한 산화물 박막 및 전자소자
JP2013175648A (ja) * 2012-02-27 2013-09-05 Panasonic Corp 電界効果トランジスタおよびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012014885A1 (ja) * 2010-07-26 2012-02-02 日産化学工業株式会社 アモルファス金属酸化物半導体層形成用前駆体組成物、アモルファス金属酸化物半導体層及びその製造方法並びに半導体デバイス

Also Published As

Publication number Publication date
KR20160045132A (ko) 2016-04-26
WO2015045620A1 (ja) 2015-04-02
JP6086854B2 (ja) 2017-03-01
JP2015070082A (ja) 2015-04-13

Similar Documents

Publication Publication Date Title
JP6180908B2 (ja) 金属酸化物半導体膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JP6117124B2 (ja) 酸化物半導体膜及びその製造方法
KR101926955B1 (ko) 금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 및 전자 디바이스
KR101897375B1 (ko) 금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 표시 장치, 이미지 센서 및 x선 센서
US9779938B2 (en) Metal oxide thin film, method of producing same, and coating solution for forming metal oxide thin film used in said method
KR101894162B1 (ko) 금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 표시 장치, 이미지 센서 및 x선 센서
TWI648795B (zh) 金屬氧化物膜的製造方法
KR101967564B1 (ko) 금속 산화물 반도체막의 제조 방법과, 금속 산화물 반도체막, 박막 트랜지스터 및 전자 디바이스
KR101954551B1 (ko) 금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 박막 트랜지스터의 제조 방법, 전자 디바이스, 및 자외선 조사 장치
KR101897372B1 (ko) 금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 표시 장치, 이미지 센서 및 x선 센서
KR101924272B1 (ko) 금속 산화물막의 제조 방법, 금속 산화물막, 박막 트랜지스터, 박막 트랜지스터의 제조 방법, 및 전자 디바이스

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant