KR101897015B1 - Manufacturing method of chip package member and manufacturing method of chip package - Google Patents

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Abstract

본 발명은 칩 패키지 부재 및 칩 패키지 제조방법을 제공한다. 상기 칩 패키지 부재는 관통홀이 형성된 절연층; 및 상기 절연층의 일 면 상에 형성되며 상기 관통홀에 의해 노출되는 일 면 및 칩과의 전기적 연결을 위한 와이어가 본딩되는 다른 면을 갖는 회로패턴층을 포함하고, 상기 회로패턴층은 황동으로 이루어진다. 본 발명에 따르면, 칩 패키지 부재에서 회로패턴층을 황동으로 형성하여 칩 패키지의 콘택 영역 측에서는 회로패턴층 상에 종래와는 달리 도금층을 형성할 필요가 없다. 그에 따라, 칩 패키지의 제품 제조 원가를 감소시킬 수 있는 효과가 있다. The present invention provides a chip package member and a method of manufacturing a chip package. Wherein the chip package member comprises: an insulating layer having a through hole formed therein; And a circuit pattern layer formed on one side of the insulating layer and having one side exposed by the through hole and another side bonded with a wire for electrical connection with the chip, . According to the present invention, it is not necessary to form the circuit pattern layer in the chip package member as brass and to form the plating layer on the circuit pattern layer on the contact region side of the chip package unlike the conventional case. Thereby, there is an effect that the manufacturing cost of the product of the chip package can be reduced.

Description

칩 패키지 부재 제조 방법 및 칩 패키지 제조방법{MANUFACTURING METHOD OF CHIP PACKAGE MEMBER AND MANUFACTURING METHOD OF CHIP PACKAGE}TECHNICAL FIELD [0001] The present invention relates to a method of manufacturing a chip package member and a method of manufacturing a chip package,

본 발명은 칩 패키지 기술분야 관한 것으로서, 보다 자세하게는 칩 패키지 부재 제조기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to chip package technology, and more particularly to chip package member manufacturing technology.

반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.Semiconductor or optical device package technology has been steadily developed in accordance with demands for high density, miniaturization, and high performance. However, since it is relatively inferior to semiconductor manufacturing technology, development of package technology is required to solve the demand for high performance, miniaturization and high density Have recently emerged.

반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.Related to the semiconductor / optical device package, a silicon chip, an LED (Light Emitting Diode) chip, a smart IC chip and the like are bonded on a substrate through wire bonding or LOC (Lead On Chip) bonding.

도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 나타낸 도면이다. 1 is a sectional view of a general smart IC chip package.

도 1을 참조하면, 일반적인 스마트 IC 칩 패키지는 비아홀이 형성된 절연층(20), 상기 절연층(20)의 일면에 형성된 회로패턴층(10), 회로패턴층(10) 중 상기 비아홀에 의해 노출된 부분에 실장된 IC 칩(30)을 포함하여 이루어진다. Referring to FIG. 1, a typical smart IC chip package includes an insulating layer 20 having a via hole, a circuit pattern layer 10 formed on one surface of the insulating layer 20, a circuit pattern layer 10 exposed by the via hole, And an IC chip (30) mounted on the exposed portion.

IC 칩(30)은 와이어(40)에 의해 회로패턴층(10)에 전기적으로 접속된다. IC 칩(30)과 와이어(40)는 에폭시 수지(Epoxy Resin) 등으로 이루어진 몰딩부(50)에 의해 몰딩되며, 이러한 몰딩부(50)는 도 1에 도시된 바와 같이, 절연층(20) 상에 형성된다. 여기에서, 몰딩 수지가 도포되는 회로패턴층(10)의 일 면은 IC 칩에 연결된 와이어가 본딩되는 면이므로 본딩 영역(bonding area)이 되며, 회로패턴층(20)의 다른 면은 콘택 영역(contact area)이 된다. 또한, 회로패턴층(30)의 양 면에는 도금층(60)이 형성된다. The IC chip 30 is electrically connected to the circuit pattern layer 10 by means of the wire 40. 1, the IC chip 30 and the wire 40 are molded by a molding part 50 made of epoxy resin or the like. The molding part 50 is composed of an insulating layer 20, As shown in FIG. One surface of the circuit pattern layer 10 to which the molding resin is applied is a bonding area because the surface of the circuit pattern layer 20 is a surface to which a wire connected to the IC chip is bonded. contact area. Further, a plating layer 60 is formed on both surfaces of the circuit pattern layer 30.

이러한 도금층(60)은 니켈-금(Ni-Au) 도금에 의해 형성된다. 니켈-금은 기능성 확보를 위한 마감 재료로서 뿐만 아니라, 부식 또는 기타 화학적 공격에 대한 보호 장벽 금속으로 반도체 및 칩 캐리어 업계에서 사용되어 왔다. 그에 따라, 회로패턴층(30)의 콘택 영역 상에 형성된 도금층(60)은 회로패턴층(30) 상에 바로 형성되며 니켈로 이루어진 니켈층(62) 및 니켈(Ni)층(62) 상에 형성되는 금(Au)층(64)을 포함한다. 도금층(60)은 전해 니켈-금 도금 방법에 의해 형성된다. This plating layer 60 is formed by nickel-gold (Ni-Au) plating. Nickel-gold has been used in the semiconductor and chip carrier industries as a barrier metal to protect against corrosion or other chemical attack as well as as a finish material to ensure functionality. The plating layer 60 formed on the contact region of the circuit pattern layer 30 is formed directly on the circuit pattern layer 30 and is formed on the nickel layer 62 and the nickel layer 62 made of nickel And a gold (Au) layer 64 formed thereon. The plating layer 60 is formed by an electrolytic nickel-gold plating method.

그런데, 전해 니켈-금 도금은 내부식성이 요구되는 품질특성을 가지지만 금의 가격 상승으로 인해 제품 제조 원가의 30% 이상을 차지하게 된다. However, electrolytic nickel-gold plating has quality characteristics that require corrosion resistance, but it accounts for more than 30% of the manufacturing cost of the product due to an increase in the price of gold.

본 발명은 상술한 종래의 문제점을 해결하기 위해 제안된 것으로서, 제조 비용을 감소시킨 스마트 IC 칩 패키지 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.Disclosure of Invention Technical Problem [8] The present invention has been proposed to solve the above-described problems of the related art, and it is an object of the present invention to provide a smart IC chip package and a manufacturing method thereof that reduce manufacturing cost.

상술한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 칩 패키지 부재는 관통홀이 형성된 절연층; 및 상기 절연층의 일 면 상에 형성되며 상기 관통홀에 의해 노출되는 일 면 및 칩과의 전기적 연결을 위한 와이어가 본딩되는 다른 면을 갖는 회로패턴층을 포함하고, 상기 회로패턴층은 황동으로 이루어진다. According to an aspect of the present invention, there is provided a chip package comprising: an insulating layer having a through-hole; And a circuit pattern layer formed on one side of the insulating layer and having one side exposed by the through hole and another side bonded with a wire for electrical connection with the chip, .

상기 황동은 구리를 70%, 아연을 30%를 함유한 7-3 황동 및 구리를 60%, 아연을 40%를 함유한 6-4 황동 중 어느 하나일 수 있다.The brass may be any of 7-3 brass containing 70% of copper, 30% of zinc, and 6-4 brass containing 60% of copper and 40% of zinc.

칩 패키지 부재는 상기 회로패턴층의 다른 면 상에 형성된 도금층을 더 포함할 수 있다.The chip package member may further comprise a plating layer formed on the other side of the circuit pattern layer.

상기 도금층은, 상기 회로패턴층의 다른 면 상에 형성되는 니켈(Ni)층; 및 상기 니켈층 상에 형성되는 금층을 포함할 수 있다.Wherein the plating layer comprises: a nickel (Ni) layer formed on the other surface of the circuit pattern layer; And a gold layer formed on the nickel layer.

상기 절연층은 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 또는 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate)로 형성될 수 있다.The insulating layer may be formed of polyimide, polyethylene naphthalate, or polyethyleneterephthalate.

상기 칩 패키지 부재는 상기 절연층과 상기 회로패턴층 사이에 위치하며 상기 회로패턴층을 상기 절연층에 접착시키는 하부접착층을 더 포함할 수 있다.The chip package member may further include a lower adhesive layer positioned between the insulating layer and the circuit pattern layer and bonding the circuit pattern layer to the insulating layer.

상기 하부접착층은, 접착제 또는 본딩시트로 이루어질 수 있다.The lower adhesive layer may be composed of an adhesive or a bonding sheet.

본 발명의 일 실시예에 따른 칩 패키지 부재 제조방법은 절연층에 관통홀을 형성하고; 상기 절연층의 일 면 상에 회로패턴층을 형성하는 것을 포함하며, 상기 회로패턴층은 황동으로 이루어진다. A method of manufacturing a chip package member according to an embodiment of the present invention includes: forming a through hole in an insulating layer; And forming a circuit pattern layer on one side of the insulating layer, wherein the circuit pattern layer is made of brass.

상기 황동은 구리를 70%, 아연을 30%를 함유한 7-3 황동 및 구리를 60%, 아연을 40%를 함유한 6-4 황동 중 어느 하나일 수 있다.The brass may be any of 7-3 brass containing 70% of copper, 30% of zinc, and 6-4 brass containing 60% of copper and 40% of zinc.

상기 칩 패키지 부재 제조방법은 상기 회로패턴층의 다른 면 상에 도금층을 형성하는 것을 더 포함할 수 있다.The chip package member manufacturing method may further include forming a plating layer on the other surface of the circuit pattern layer.

상기 도금층을 형성하는 것은 상기 회로패턴층의 다른 면 상에 니켈(Ni)층을 형성하고, 상기 니켈층 상에 금층을 형성하는 것을 포함할 수 있다.The formation of the plating layer may include forming a nickel (Ni) layer on the other surface of the circuit pattern layer, and forming a gold layer on the nickel layer.

상기 칩 패키지 부재 제조방법은 상기 회로패턴층의 형성 전에 상기 절연층의 일 면 상에 상기 회로패턴층을 상기 절연층에 접착시키는 하부접착층을 형성하는 것을 더 포함할 수 있다.The chip package member manufacturing method may further include forming a lower adhesive layer for bonding the circuit pattern layer to the insulating layer on one side of the insulating layer before forming the circuit pattern layer.

상기 회로패턴층을 형성하는 것은, 상기 하부접착층 상에 금속층을 형성하고, 상기 금속층을 에칭하여 회로패턴을 형성하는 것을 포함할 수 있다.The formation of the circuit pattern layer may include forming a metal layer on the lower adhesive layer, and etching the metal layer to form a circuit pattern.

상기 금속층의 재질은, 구리(Cu)로 형성될 수 있다.The material of the metal layer may be copper (Cu).

본 발명에 따르면, 칩 패키지 부재에서 회로패턴층을 형성하는 금속층을 황동으로 형성하여 칩 패키지의 콘택 영역 측에서는 회로패턴층 상에 종래와는 달리 도금층을 형성할 필요가 없다. 그에 따라, 칩 패키지의 제품 제조 원가를 감소시킬 수 있는 효과가 있다. According to the present invention, the metal layer forming the circuit pattern layer in the chip package member is formed of brass and the plating layer is not formed on the circuit pattern layer on the contact region side of the chip package unlike the conventional case. Thereby, there is an effect that the manufacturing cost of the product of the chip package can be reduced.

또한 본 발명에 따르면, 칩 패키지 제조시 절연필름과 몰딩수지의 접착력을 향상시킬 수 있게 되어, 칩 패키지의 신뢰도 및 내구성을 향상시키는 효과도 갖게 된다. 아울러, 본 발명에 따르면, 절연필름을 이용하여 칩 패키지를 제조하게 됨에 따라 제품을 경량화 할 수 있는 효과, 제품을 소형화, 경박단소화 할 수 있는 효과도 추가적으로 거둘 수 있게 된다.Further, according to the present invention, it is possible to improve the adhesive force between the insulating film and the molding resin during the manufacture of the chip package, thereby improving the reliability and durability of the chip package. In addition, according to the present invention, since a chip package is manufactured using an insulating film, it is possible to reduce the weight of the product, and further reduce the size and thickness of the product.

도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명에 따른 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도를 나타낸다.
도 3에는 종래 기술에 따른 스마트 IC 칩 패키지의 콘택(contact)면과 본 발명에 따른 스마트 IC 칩 패키지의 콘택(contact)면을 나타낸 도면이다.
도 4는 종래 기술에 따른 도금층 및 본 발명에 따른 황동으로 된 금속층에 대한 경도 시험 결과를 나타낸 도면이다.1 is a sectional view of a general smart IC chip package.
FIGS. 2A and 2B show a process example of a process of a method of manufacturing a chip package according to the present invention.
FIG. 3 is a view showing a contact face of a conventional smart IC chip package and a contact face of a smart IC chip package according to the present invention.
FIG. 4 is a graph showing the hardness test results of the plating layer according to the prior art and the metal layer made of brass according to the present invention.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the embodiments described herein and the configurations shown in the drawings are only a preferred embodiment of the present invention, and that various equivalents and modifications may be made thereto at the time of the present application. DETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid obscuring the subject matter of the present invention. The following terms are defined in consideration of the functions of the present invention, and the meaning of each term should be interpreted based on the contents throughout this specification. The same reference numerals are used for portions having similar functions and functions throughout the drawings.

도 2a 및 도 2b는 본 발명에 따른 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도를 나타낸다. FIGS. 2A and 2B show a process example of a process of a method of manufacturing a chip package according to the present invention.

도 2a 및 도 2b를 참조하면, 단계 S1에서, 절연층, 접착층 및 동박층이 순차적층된 구조로 이루어진 연성동박적층필름(FCCL, Flexible Cooper Clad Laminate)을 제조한다. Referring to FIGS. 2A and 2B, in step S1, a flexible copper clad laminate (FCCL) having an insulating layer, an adhesive layer and a copper foil layer sequentially layered is manufactured.

단계 S1에 대해서 구체적으로 설명하면 다음과 같다. 우선, 절연필름을 준비한다. 이때 절연필름의 재질은 폴리이미드(polyimide) 수지 필름재 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate)수지 필름재로 형성될 수 있으며, 폴리이미드(polyimide) 수지 필름재로 이루어짐이 바람직하나 이에 한정되는 것은 아니다. Step S1 will be described in detail as follows. First, an insulating film is prepared. At this time, the material of the insulating film may be a polyimide resin film material or a polyethylene naphthalate resin film material, but it is preferably formed of a polyimide resin film material, but is not limited thereto.

이후 절연필름은 절연층(110)이 된다. 절연층(110)의 일면에 접착층(130)을 형성한다. 이때 접착층(130)을 형성하는 물질로서는 에폭시 수지, 아크릴 수지, 폴리이미드 수지 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있으며 특히 에폭시 수지나 폴리이미드 수지를 사용 하는 것이 바람직하다. 이들 접착층 형성 물질에는 유연성을 갖게 할 목적으로 각종 천연 고무, 가소제, 경화제, 인계 등의 난연제, 그 밖의 각종 첨가물이 첨가될 수 있다. 또한, 폴리이미드 수지는 주로 열가소성 폴리이미드가 사용되는 경우가 많지만, 열경화성 폴리이미드 수지도 사용될 수 있다. 다만, 이는 하나의 예시일 뿐이며 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 접착성을 갖는 수지로 본 발명의 접착층을 형성할 수 있다고 할 것이다.Thereafter, the insulating film becomes the insulating layer 110. An adhesive layer 130 is formed on one surface of the insulating layer 110. At this time, the material for forming the adhesive layer 130 may be a material including at least one of epoxy resin, acrylic resin, and polyimide resin, and it is particularly preferable to use an epoxy resin or a polyimide resin. For the purpose of imparting flexibility to these adhesive layer-forming materials, various natural rubbers, plasticizers, hardeners, flame retardants such as phosphorus, and various other additives may be added. In addition, a thermoplastic polyimide resin may be used as the polyimide resin, although thermoplastic polyimide is often used. However, it is to be understood that this is only one example, and that the adhesive layer of the present invention can be formed with a resin having all the adhesives that have been developed, commercialized, or can be implemented according to future technological developments.

이후 접착층상에 전해동박(Electrolytic Copper Foil)을 라미네이팅하여 동박층(150)을 형성한다. 그에 따라, 연성동박적층필름(100)이 생산된다. 이때 전해동박의 표면에 형성된 거칠기(Roughness)가 접착층(130)에 반영되며, 결과적으로 접착층(130)에 표면조도가 형성된다. 이때 전해동박의 두께, 라미네이팅 조건(예컨대 온도 또는 압력) 등의 조건을 조절하여 접착층(130)에 형성되는 표면조도의 거칠기(Rz)를 조절할 수 있다. 이러한 접착층에 형성되는 표면조도 거칠기(Rz)는 3 내지 10 마이크로미터의 범위내에서 형성되는 것이 바람직하나 이에 한정되는 것은 아니다. 거칠기(Rz)가 3 마이크로미터 미만인 경우, 추후 완성제품 제조시 형성되는 몰딩부와의 접착력 향상효과를 거두기 어려우며, 거칠기(Rz)가 10 마이크로미터를 초과하여 형성되는 경우 표면조도를 이루는 알갱이 들이 분말의 형태로 떨어져 나와 칩 패키지 관련 제조공정에서 오염을 유발하는 문제점을 갖게 되기 때문이다. Then, an electrolytic copper foil is laminated on the adhesive layer to form the copper foil layer 150. Thereby, the flexible copper clad laminated film 100 is produced. At this time, the roughness formed on the surface of the electrolytic copper foil is reflected on the adhesive layer 130, and as a result, surface roughness is formed on the adhesive layer 130. At this time, the roughness Rz of the surface roughness formed on the adhesive layer 130 can be adjusted by adjusting conditions such as the thickness of the electrolytic copper foil and the laminating conditions (e.g., temperature or pressure). The surface roughness (Rz) formed on the adhesive layer is preferably within a range of 3 to 10 micrometers, but is not limited thereto. When the roughness (Rz) is less than 3 micrometers, it is difficult to obtain the effect of improving adhesion with the molding part formed in the production of the finished product in the future. When the roughness (Rz) is formed to exceed 10 micrometers, So that there is a problem of causing contamination in the manufacturing process related to the chip package.

연성동박적층필름을 제조한 후, 도 2a의 (c)에 도시된 바와 같이, 에칭공정을 거쳐 상술한 동박층(150)을 제거한다(S2). 이렇게 동박층을 제거하게 되면, 절연층 및 절연층상에 형성되고 표면조도(131)가 형성된 접착층으로 이루어진 구조물을 얻을 수 있게 된다. 이에 따라 추후 절연층상에 몰딩 수지를 도포하는 경우, 절연층 상에 형성된 표면조도로 인하여 절연층과 몰딩 수지간의 접착력이 증대되는 효과 및 칩 패키지의 신뢰도 및 내구성이 향상되는 효과를 갖게 된다.After the flexible copper-clad laminated film is produced, the copper foil layer 150 is removed through an etching process as shown in (c) of FIG. 2A (S2). When the copper foil layer is thus removed, it becomes possible to obtain a structure including an insulating layer and an adhesive layer formed on the insulating layer and having the surface roughness 131 formed thereon. Accordingly, when the molding resin is coated on the insulating layer, the adhesion between the insulating layer and the molding resin is increased due to surface roughness formed on the insulating layer, and reliability and durability of the chip package are improved.

동박층을 제거한 후(S2)에는 S3단계에서 얻은 구조물 중, 절연층(110)의 하부에 하부접착층(210)을 형성한다. 이하에서는 하부접착층, 절연층 및 접착층이 순차적층된 구조물을 베이스재(200)로 정의한다. After removing the copper foil layer (S2), a lower adhesive layer 210 is formed under the insulating layer 110 among the structures obtained in the step S3. Hereinafter, a structure in which a lower adhesive layer, an insulating layer, and an adhesive layer are sequentially layered is defined as a base material 200.

하부접착층(210)은 접착제 도포 후 라미네이팅 공정을 수행하는 방법 또는 본딩시트(bonding sheet)를 절연층 하부에 부착한 후 라미네이팅 공정을 수행하는 방법을 통해 형성될 수도 있다.The lower adhesive layer 210 may be formed by a method of performing a laminating process after applying an adhesive, or a method of attaching a bonding sheet to a lower portion of an insulating layer and then performing a laminating process.

하부접착층이 접착제 도포를 통해 이루어지는 경우, 접착제는 S1단계에서의 접착층과 마찬가지로 에폭시 수지, 아크릴 수지, 폴리이미드 수지 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있으며 특히 에폭시 수지나 폴리이미드 수지를 사용 하는 것이 바람직하다. 이들 접착제에는 유연성을 갖게 할 목적으로 각종 천연 고무, 가소제, 경화제, 인계 등의 난연제, 그 밖의 각종 첨가물이 첨가될 수 있다. 또한, 폴리이미드 수지는 주로 열가소성 폴리이미드가 사용되는 경우가 많지만, 열경화성 폴리이미드 수지도 사용될 수 있다.When the lower adhesive layer is formed by applying an adhesive, the adhesive may be formed of a material including at least one of an epoxy resin, an acrylic resin and a polyimide resin in the same manner as the adhesive layer in the step S1, and an epoxy resin or a polyimide resin . For the purpose of imparting flexibility to these adhesives, various natural rubbers, plasticizers, hardeners, flame retardants such as phosphorus, and various other additives may be added. In addition, a thermoplastic polyimide resin may be used as the polyimide resin, although thermoplastic polyimide is often used.

이후, 도 2a의 (e)에 도시된 바와 같이, 베이스재(200)에 하나 이상의 관통홀을 형성한다(S4). 이러한 관통홀은 칩이 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 비아홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀을 포함할 수 있다. 이때 관통홀을 형성하는 방법으로는 펀칭(punching) 가공하는 방법, 레이저를 이용한 드릴(drill) 공정을 수행하는 방법 등이 이용될 수 있으며, 이외에도 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 관통홀 형성방법이 이용될 수 있다고 할 것이다.Thereafter, as shown in FIG. 2A, one or more through holes are formed in the base material 200 (S4). These through holes may include via holes for mounting the chips, via holes for electrical connection between the respective layers, thermal via holes for facilitating thermal diffusion, and via holes for aligning the respective layers. The through hole may be formed by a method of punching, a method of performing a drilling process using a laser, or the like. In addition, A method of forming a through hole may be used.

S5 및 S6단계에서 베이스재(200)에 관통홀(230)을 형성한 후에는 베이스재(200)의 하부에 회로패턴층(330)을 형성한다. 이때 회로패턴층의 형성은 다음과 같이 이루어질 수 있다. 도 2b의 (f)에 도시된 바와 같이, 우선 베이스재(200)의 하부에 금속층(310)을 형성한다. 이때, 금속층(310)은 황동으로 형성된다. 황동(Brass)은 구리에　아연을 가해 만들어 황금빛을 띠는　합금을 부르는 말이다. 실용되고 있는 합금은 보통 아연 30∼40%가 들어 있는 것으로서, 아연 30%의 것은 칠삼(7-3)황동이라고 하고, 아연 40%의 것은 육사(6-4)황동이라고 한다. 다시 말해, 7-3황동은 구리를 70%, 아연을 30%를 함유한 황동을 말한다. 6-4황동은 구리를 60%, 아연을 40%를 함유한 황동을 말하며 황금색에 가까운 노란색을 띤다. 아연의 비율이 늘어남에 따라 색상이 얇아지고, 아연이 적을수록 적색을 띤다. 일반적으로 아연의 비율이 증가함에 따라 경도(Hardness)도 증가하지만, 동시에 깨지기 쉬운 성질을 일컫는 취성(brittleness)도 증가하기 때문에 45% 이상은 사용하지 않는다.The circuit pattern layer 330 is formed under the base material 200 after the through holes 230 are formed in the base material 200 in steps S5 and S6. At this time, the formation of the circuit pattern layer can be performed as follows. As shown in FIG. 2 (f), first, a metal layer 310 is formed under the base material 200. At this time, the metal layer 310 is formed of brass. Brass is a term used to refer to a golden alloy made of copper with zinc. Practical alloys usually contain 30-40% zinc, 30% zinc is 7-3 brass, and 40% zinc is 6-4 brass. In other words, 7-3 brass refers to brass containing 70% copper and 30% zinc. 6-4 Brass is a brass containing 60% copper and 40% zinc and has a yellow color close to gold. As the proportion of zinc increases, the color becomes thinner, and the smaller the zinc, the reder. In general, the hardness increases with the proportion of zinc, but not more than 45% because the brittleness, which is also a fragile property, increases.

이후 금속층(310)을 에칭하여 회로패턴층(330)을 형성한다. 보다 자세하게는 여러 약품 처리를 통해 금속층 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로패턴층(330)을 형성하게 된다. Thereafter, the metal layer 310 is etched to form the circuit pattern layer 330. More specifically, after the surface of the metal layer is activated by various chemical treatments, a photoresist is applied, and exposure and development processes are performed. After the development process is completed, a necessary circuit is formed through the etching process and the photoresist is peeled off to form the circuit pattern layer 330. [

여기에서, 회로패턴층(330)은 황동으로 이루어진 금속층(310)을 패턴닝하여 형성되기 때문에, 회로패턴층(330)은 금(Au)과 비슷한 광택(Brightness)을 나타낸다. 즉, 회로패턴층(330)은 황동으로 이루어져 있기 때문에 종래의 스마트 칩 패키지의 콘택(contact)면에 도금되는 도금층, 즉 Ni-Au 도금층을 생략할 수 있다. Here, since the circuit pattern layer 330 is formed by patterning the metal layer 310 made of brass, the circuit pattern layer 330 exhibits brightness similar to gold (Au). That is, since the circuit pattern layer 330 is made of brass, the plating layer, that is, the Ni-Au plating layer, which is plated on the contact surface of the conventional smart chip package, can be omitted.

회로패턴층(330)은 절연층의 일 면 상에 형성되며 상기 관통홀에 의해 노출되는 일 면(콘택면이라고도 함) 및 칩과의 전기적 연결을 위한 와이어가 본딩되는 다른 면(본딩면이라고도 함)을 갖는다. The circuit pattern layer 330 is formed on one surface of the insulating layer and is formed on one surface (also referred to as a contact surface) exposed by the through hole and another surface (also referred to as a bonding surface) on which wires for electrical connection with the chip are bonded ).

도 3에는 종래 기술에 따른 스마트 IC 칩 패키지의 콘택(contact)면 및 본 발명에 따른 스마트 IC 칩 패키지의 콘택(contact)면을 나타낸 도면이다. 도 3(a) 및 (b)를 참조하면, 종래 및 본 발명의 스마트 IC 칩 패키지의 콘택 영역 측에서 본 칩 패키지의 구성 및 콘택 면을 찍은 사진이 나타나 있다. 3 is a view showing a contact face of a conventional smart IC chip package and a contact face of a smart IC chip package according to the present invention. 3 (a) and 3 (b), the configuration of the present chip package and the picture of the contact surface taken on the contact area side of the smart IC chip package of the present invention are shown.

도 3에 도시된 바와 같이, 종래 스마트 IC 칩 패키지에서는 콘택 영역에서 절연층(10) 상에 구리로 된 회로패턴층(20)이 형성된 후, 회로패턴층(20) 상에 니켈(Ni)층(62) 및 금(Au)층을 포함하는 도금층이 형성된다. 반면, 본 발명에 따른 스마트 IC 칩 패키지에서는 콘택 영역에서 회로패턴층(330)이 황동으로 이루어져 있기 때문에 별도로 도금층을 형성하지 않아도 기존 도금층의 금(Au)층과 유사한 광택을 나타낸다. 따라서, 본 발명의 스마트 IC 칩 패키지에서는 콘택 영역에서 회로패턴층(330) 상에 별도의 도금층을 형성하지 않아도 되는 장점을 갖는다. 3, in the conventional smart IC chip package, a circuit pattern layer 20 made of copper is formed on the insulating layer 10 in the contact region, and then a nickel (Ni) layer (62) and a gold (Au) layer are formed. On the other hand, in the smart IC chip package according to the present invention, since the circuit pattern layer 330 is made of brass in the contact area, it exhibits a gloss similar to that of the gold layer of the conventional plating layer without separately forming a plating layer. Therefore, the smart IC chip package of the present invention has an advantage that a separate plating layer is not formed on the circuit pattern layer 330 in the contact region.

그리고, 회로패턴층(330)의 본딩 면에 대해서는 이후 실장되는 IC 칩과 회로패턴층(330)을 전기적으로 접속하는 와이어가 본딩되기 위해 기존 스마트 IC 칩 패키지와 동일하게 도금층(360)을 형성한다. 도금층(360)은 종래 도금층과 유사하게 회로패턴층(330)의 보딩 면 상에 형성되는 니켈(Ni)층(362) 및 니켈층(362) 상에 형성되는 금(Au)층을 포함한다. 다시 말해, 황동으로 된 회로패턴층(330)의 면에는 화이어가 집적 본딩되지 않는다. 따라서, 와이어 본딩하기 위해 회로패턴층(330)의 본딩 면에는 기존 스마트 IC 칩 패키지에서와 동일하게 도금층(360)이 형성된다. A plating layer 360 is formed on the bonding surface of the circuit pattern layer 330 in the same manner as a conventional smart IC chip package in order to bond a wire electrically connecting an IC chip and a circuit pattern layer 330 to be mounted thereafter . The plating layer 360 includes a nickel (Ni) layer 362 formed on the surface of the circuit pattern layer 330 similar to a conventional plating layer and a gold (Au) layer formed on the nickel layer 362. [ In other words, no fibers are integrally bonded to the surface of the circuit pattern layer 330 made of brass. Therefore, on the bonding surface of the circuit pattern layer 330 for wire bonding, a plating layer 360 is formed in the same manner as in the conventional smart IC chip package.

본 발명에 따른 금속층 또는 회로패턴층(330)은 다음 표 1과 같은 표면 저항(surface resitivity)을 나타낸다. The metal layer or circuit pattern layer 330 according to the present invention exhibits surface resitivity as shown in Table 1 below.

도금층 재료Plated layer material Ni/Au (종래 기술)Ni / Au (prior art) Brass (본 발명)Brass (invention) 단위[ohm/sq] Unit [ohm / sq] 0.00077 0.00077 0.00134 0.00134

상기 표 1에 나타난 바와 같이, 종래 기술에 따른 도금층은 0.00077의 표면 저항을 나타내는데 본 발명에 따른 황동으로 된 금속층은 0.00134의 표면 저항을 나타낸다. 상기 표 1에 나타낸 바와 같이, 황동은 7대3 황동 (구리7, 아연3) 과 6대4 황동 (구리6, 아연4) 2가지가 있는데, 2가지 모두 표면저항을 측정해본 결과 기존 Ni/Au 도금과 동일한 수준으로 측정되었다. As shown in Table 1, the plated layer according to the prior art shows a surface resistance of 0.00077, and the brass metal layer according to the present invention shows a surface resistance of 0.00134. As shown in Table 1, there are two types of brass, 7 to 3 brass (copper 7, zinc 3) and 6 to 4 brass (copper 6 and zinc 4) Au plating.

또한, 본 발명에 따른 황동층은 도 4에 나타낸 바와 같은 스크러치 시험 결과를 나타낸다. 도 4는 종래 기술에 따른 도금층 및 본 발명에 따른 황동으로 된 금속층에 대한 경도 시험 결과를 나타낸 도면이다. 도 4(a)는 종래 기술에 따른 도금층에 대한 경도 시험 결과를 나타내고, 도 4(b)는 본 발명에 따른 황동으로 된 금속층에 대한 경도 시험 결과를 나타낸다. Further, the brass layer according to the present invention shows the results of the scratch test as shown in Fig. FIG. 4 is a graph showing the hardness test results of the plating layer according to the prior art and the metal layer made of brass according to the present invention. Fig. 4 (a) shows the hardness test results for the plated layer according to the prior art, and Fig. 4 (b) shows the hardness test results for the metal layer made of brass according to the present invention.

경도의 경우 박막 스크러치 시험기(Multi- Scratch Test & Friction Coefficient Tester, 모델명 UNMT-2M, 제조사 Center for Tribology)를 가지고 하중을 40g, 60g, 70g 3가지로 변화를 주면서 속도는 0.05mm/sec 로 고정한 다음 측정하였다. 여기에서, 황동으로 된 금속층의 표면 경도는 기존 Ni/Au 대비 80% 이상 우수한 것으로 측정되었다. In case of hardness, the load was changed to 3 kinds of 40g, 60g, and 70g with a thin film scratch tester (Multi- Scratch Test & Friction Coefficient Tester, model name UNMT-2M, manufacturer Center for Tribology) The following measurements were made. Here, the surface hardness of the metal layer made of brass was measured to be more than 80% superior to the conventional Ni / Au.

또한, 칩 패키지 부재는, 몰딩수지가 도포되는 절연층의 일면상에 표면조도를 형성하고, 거칠기를 향상시킬 수 있게 되어, 절연필름과 몰딩수지의 접착력을 향상시키는 효과, 칩 패키지(예컨대 COB 타입 등)의 신뢰도 및 내구성을 향상시키는 효과를 갖게 된다. 아울러, 절연필름으로서 폴리이미드를 사용함에도 불구하고 몰딩수지와의 접착력을 향상시킬 수 있는 효과 및 폴리이미드를 사용함에 따른 제품의 내열성, 기계적 성질, 전기적 특성 및 난연성을 향상시킬 수 있는 효과도 갖게 된다. 또한, 연성동박적층필름을 이용하여 칩 패키지를 제조하게 됨에 따라 제품을 경량화 할 수 있는 효과, 제품을 소형화, 경박단소화 할 수 있는 효과도 추가적으로 거둘 수 있게 된다. In addition, the chip package member can improve surface roughness on one side of the insulating layer to which the molding resin is applied and improve the roughness, thereby improving the adhesion between the insulating film and the molding resin, And the like) and the reliability and durability of the apparatus. In addition, despite the use of polyimide as an insulating film, it has the effect of improving the adhesion with the molding resin and the effect of improving the heat resistance, mechanical properties, electrical properties and flame retardancy of the product due to the use of polyimide . In addition, since the chip package is manufactured using the flexible copper-clad laminated film, the effect of lightening the product, the miniaturization of the product, and the effect of reducing the thickness can be additionally obtained.

이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, Those skilled in the art will appreciate that many suitable modifications and variations are possible in light of the present invention. Accordingly, all such modifications and variations as fall within the scope of the present invention should be considered.

100 : 베이스재 110 : 절연필름
130 : 하부접합층 131 : 표면조도
150 : 접착층 310 : 금속층
330 : 회로패턴층 360: 도금층100: Base material 110: Insulation film
130: lower bonding layer 131: surface roughness
150: adhesive layer 310: metal layer
330: Circuit pattern layer 360: Plated layer

Claims (14)

관통홀이 형성된 베이스재; 및
상기 베이스재 상에 배치되며 상기 관통홀에 의해 노출되는 일면 및 칩과의 전기적 연결을 위한 와이어가 본딩되는 타면을 갖는 회로패턴층을 포함하고,
상기 베이스재는,
절연층;
상기 절연층의 상면에 배치되는 접착층; 및
상기 절연층의 바닥면에 배치되며 상기 회로패턴층의 일면과 직접 접촉하는 하부접착층을 포함하고,
상기 접착층의 일면은 표면조도 거칠기(Rz) 값을 가지고, 상기 표면조도 거칠기 값은 3㎛ 내지 10㎛이고,
상기 회로패턴층 전체는, 구리 70%와 아연 30%를 함유한 7-3 황동, 및 구리 60%와 아연 40%를 함유한 6-4 황동 중 어느 하나로 이루어지고,
상기 회로패턴층의 타면 상에는 도금층이 배치되고,
상기 도금층은,
상기 회로패턴층의 타면과 직접 접촉하는 니켈(Ni)층; 및
상기 니켈층 상에 배치되는 금(Au)층을 포함하고,
상기 도금층의 평면적은, 상기 회로패턴층의 평면적과 대응되는 칩 패키지 부재.A base member having a through hole formed therein; And
And a circuit pattern layer disposed on the base material, the circuit pattern layer having one surface exposed by the through hole and another surface bonded with a wire for electrical connection with the chip,
The base material,
Insulating layer;
An adhesive layer disposed on an upper surface of the insulating layer; And
And a lower adhesive layer disposed on a bottom surface of the insulating layer and in direct contact with one surface of the circuit pattern layer,
One surface of the adhesive layer has a surface roughness (Rz) value, the surface roughness value is 3 m to 10 m,
Wherein the entire circuit pattern layer is made of any one of 7-3 brass containing 70% copper and 30% zinc, and 6-4 brass containing 60% copper and 40% zinc,
A plating layer is disposed on the other surface of the circuit pattern layer,
Wherein the plating layer comprises:
A nickel (Ni) layer directly contacting the other surface of the circuit pattern layer; And
And a gold (Au) layer disposed on the nickel layer,
Wherein the flatness of the plating layer corresponds to the flatness of the circuit pattern layer. 삭제delete 삭제delete 삭제delete 청구항 1에 있어서,
상기 절연층은 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 또는 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate)로 형성되는 칩 패키지 부재.The method according to claim 1,
Wherein the insulating layer is formed of polyimide, polyethylene naphthalate, or polyethyleneterephthalate. 삭제delete 청구항 1에 있어서,
상기 하부접착층은, 접착제 또는 본딩시트로 이루어진 칩 패키지 부재.The method according to claim 1,
Wherein the lower adhesive layer comprises an adhesive or a bonding sheet. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100288541A1 (en) * 2009-05-13 2010-11-18 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer, and package applied with the substrate , and methods of manufacturing of the substrate and package
WO2010147187A1 (en) * 2009-06-18 2010-12-23 ローム株式会社 Semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3392992B2 (en) * 1995-08-11 2003-03-31 日立化成工業株式会社 Semiconductor package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100288541A1 (en) * 2009-05-13 2010-11-18 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer, and package applied with the substrate , and methods of manufacturing of the substrate and package
WO2010147187A1 (en) * 2009-06-18 2010-12-23 ローム株式会社 Semiconductor device

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