KR101879721B1 - Novel pulse transformer - Google Patents

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KR101879721B1
KR101879721B1 KR1020160115621A KR20160115621A KR101879721B1 KR 101879721 B1 KR101879721 B1 KR 101879721B1 KR 1020160115621 A KR1020160115621 A KR 1020160115621A KR 20160115621 A KR20160115621 A KR 20160115621A KR 101879721 B1 KR101879721 B1 KR 101879721B1
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유-밍 첸
정-페이 쳉
페이-룬 황
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알파 앤드 오메가 세미컨덕터 (케이맨) 리미티드
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    • H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
    • H—ELECTRICITY
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    • H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
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    • H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors

Abstract

전압 컨버터는, 출력 전압 및/또는 부하 전류를 나타내는 검출 전압을 제1 기준 전압과 비교하고, 제어 신호를 생성하는, 변압기의 제2차 측의 전력 스위치로서의 제2 제어기, 및 상기 제2 제어기에 의해 생성된 제어 신호를 상기 변압기의 제1차 측에 있는 제1 제어기에 전달하여, 상기 제1 제어기가 제1차 측 권선의 온/오프 상태를 제어하는 전력 스위치를 구동하는 제1 펄스 신호를 생성하게 하는 커플링 소자를 포함한다.The voltage converter includes a second controller as a power switch on the secondary side of the transformer for comparing the detected voltage indicating the output voltage and / or the load current with a first reference voltage and generating a control signal, To the first controller on the primary side of the transformer so that the first controller drives the first pulse signal to drive the power switch controlling the on / off state of the first primary winding And a coupling element for generating a coupling signal.

Figure R1020160115621
Figure R1020160115621

Description

신규한 펄스 변압기{NOVEL PULSE TRANSFORMER}TECHNICAL FIELD [0001] The present invention relates to a novel pulse transformer,

관련 출원에 대한 상호 참조Cross-reference to related application

본 출원은 본 출원의 공통 발명자에 의해 2015년 9월 11일에 출원된 중국 특허 출원번호 201510579358.9의 우선권의 이익을 주장한다. 이 중국 특허 출원번호 201510579358.9에 있는 전체 내용은 본 명세서에 병합된다.This application claims the benefit of priority of Chinese Patent Application No. 201510579358.9 filed on September 11, 2015 by the common inventor of the present application. The entire contents of this Chinese patent application number 201510579358.9 are incorporated herein.

본 출원은 2014년 12월 7일에 출원된 계류 중인 US 특허 출원 14/562,727의 부분 계속 출원(CIP) 출원이다. 이 US 특허 출원 14/562,727에 있는 전체 내용은 본 명세서에 병합된다.The present application is a continuation-in-part (CIP) application to pending U.S. Patent Application No. 14 / 562,727, filed December 7, The entire contents of this US patent application 14 / 562,727 are incorporated herein.

본 출원은 2014년 12월 7일에 출원된 계류 중인 US 특허 출원 14/562,729의 부분 계속 출원(CIP) 출원이다. 이 US 특허 출원 14/562,729에 있는 전체 내용은 본 명세서에 병합된다.The present application is a continuation-in-part (CIP) application to pending U.S. Patent Application No. 14 / 562,729, filed December 7, The entire contents of this US patent application 14 / 562,729 are incorporated herein.

본 출원은 2014년 12월 7일에 출원된 계류 중인 US 특허 출원 14/562,731의 부분 계속 출원(CIP) 출원이다. 이 US 특허 출원 14/562,731에 있는 전체 내용은 본 명세서에 병합된다.The present application is a continuation-in-part (CIP) application to pending U.S. Patent Application No. 14 / 562,731, filed December 7, The entire contents of this US patent application 14 / 562,731 are incorporated herein.

본 출원은 2014년 12월 7일에 출원된 계류 중인 US 특허 출원 14/562,733의 부분 계속 출원(CIP) 출원이다. 이 US 특허 출원 14/562,733에 있는 전체 내용은 본 명세서에 병합된다.The present application is a continuation-in-part (CIP) application to pending U.S. Patent Application No. 14 / 562,733, filed December 7, The entire contents of this US patent application 14 / 562,733 are incorporated herein.

본 출원은 2014년 12월 7일에 출원된 계류 중인 US 특허 출원 14/562,735의 부분 계속 출원(CIP) 출원이다. 이 US 특허 출원 14/562,735에 있는 전체 내용은 본 명세서에 병합된다.
The present application is a continuation-in-part (CIP) application to pending U.S. Patent Application No. 14 / 562,735, filed December 7, The entire contents of this US patent application 14 / 562,735 are incorporated herein.

기술 분야Technical field

본 발명은 일반적으로 전압 변환을 위한 전자 디바이스에 관한 것으로, 보다 상세하게는, 전력 변환을 위한 변압기의 제2차 권선의 출력 전압 또는 출력 전류를 실시간으로 센싱하여 과도 응답을 갖는 제어 신호를 생성하고, 이 제어 신호를, 커플링 소자(coupling element)를 사용하는 것에 의해 전력 변환을 위한 변압기의 제1차 권선에 전달하여 이 제1차 권선을 턴오프(turn off) 또는 턴온(turn on) 제어하는데 사용되는 전력 공급 디바이스에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to an electronic device for voltage conversion, and more particularly, to a method of generating a control signal having a transient response by sensing in real time the output voltage or output current of a secondary winding of a transformer for power conversion , The control signal is transmitted to the primary winding of the transformer for power conversion by using a coupling element to turn off or turn on the primary winding To a power supply device.

펄스 폭 변조 모드 또는 펄스 주파수 변조 모드의 컨버터(converter)와 같은 전압 컨버터에서, 부하의 전압 또는 전류가 취득되고 부하의 전압 또는 전류를 나타내는 피드백 신호가 피드백 네트워크를 통해 전압 컨버터의 구동 성분으로 피드백된다. 부하에서의 전압 컨버터의 출력 전압이 측정하기 위해 전압 컨버터에서 턴온되고 턴오프되는 마스터 스위치의 듀티비(duty ratio)가 피드백 신호에 따라 구동 성분을 통해 결정될 수 있다. 전압 컨버터의 구동 성분을 사용하여 마스터 스위치를 구동하는 것은 이 기술 분야에 통상의 지식을 가진 자에게 알려져 있다. 그러나, 시간에 따라 변하는 부하 전압은, 부하로부터 직접 취득될 수 없고; 피드백 네트워크를 통해 부하 전압이 센싱되는데, 이는 부하 전압을 측정하는 것을 지연시켜 이에 의해 마스터 스위치를 실시간으로 스위칭하는 부하 전압의 변화 상태와 구동 성분의 동기화를 방지하여, 부하에 출력되는 현재 출력 전압과 이 부하에 의해 요청되는 실제 전압 사이에 차이를 생성시켜, 출력 전압의 전위 불안정성을 야기한다.
In a voltage converter such as a converter in a pulse width modulation mode or a pulse frequency modulation mode, the voltage or current of the load is acquired and a feedback signal indicating the voltage or current of the load is fed back to the driving component of the voltage converter through the feedback network . The duty ratio of the master switch which is turned on and off in the voltage converter for measuring the output voltage of the voltage converter at the load can be determined through the driving component in accordance with the feedback signal. It is known to those skilled in the art to drive the master switch using the driving components of the voltage converter. However, the time-varying load voltage can not be obtained directly from the load; The load voltage is sensed through the feedback network, which delays the measurement of the load voltage, thereby preventing synchronization of the driving component with the changing state of the load voltage, which switches the master switch in real time, Creates a difference between the actual voltage required by the load and causes potential instability of the output voltage.

본 발명의 특성 및 잇점은 첨부된 도면을 참조하여 다음의 상세한 설명을 판독한 후 명백해질 것이다.
도 1은 표준 전압 컨버터의 회로도.
도 2는 전압 컨버터를 위한 종래의 피드백 네트워크의 회로도.
도 3 및 도 4는 커패시터 또는 펄스 변압기를 각각 포함하는 커플링 소자를 갖는 전압 컨버터의 회로도.
도 5는 전압 컨버터의 제1차 권선에 있는 제1 구동부에 장착된 시작 모듈(starting module)의 회로도.
도 6a는 커패시턴스 커플링 소자를 사용하는 것에 의해 제2차 권선의 제2 제어기로부터 제1 구동부로 제어 신호가 전달되는 모드를 도시하는 회로도.
도 6b는 도 6a에 기초하여 출력 전압 또는 전류가 변경됨에 따라 생성된 제1 펄스 신호와 제2 펄스 신호를 도시하는 파형도.
도 6c는 도 6a에 기초하여 마스터 스위치의 턴온 시간을 제2 제어기에서 조절가능한 모드를 도시하는 회로도.
도 6d는 도 6c에 기초하여 턴온시간을 조절하는 것을 도시하는 파형도.
도 7a는 펄스 변압기를 사용하는 것에 의해 제2차 권선의 제2 제어기로부터 제1 구동부에 제어 신호를 전달하는 모드를 도시하는 회로도.
도 7b는 도 7a에 기초하여 출력 전압 또는 전류가 변경됨에 따라 제1 펄스 신호와 제2 펄스 신호가 생성되는 것을 도시하는 파형도.
도 7c는 도 7a에 기초하여 필터와 증폭기의 출력 결과들이 오버랩(overlap)되고 기준 전압과 비교되는 것을 도시하는 회로도.
도 8은 제2차 권선의 동기 스위치(synchronous switch)가 제2차 권선의 정류기 다이오드로 대체된 것을 도시하는 전압 컨버터의 회로도.
도 9는 부하가 가벼워질 때 마스터 스위치의 턴온 시간을 조절하는 모드를 도시하는 회로도.
도 10은 도 9에 기초하여 이후 제어 신호에 의해 결정된 마스터 스위치 턴온 시간이 이전 제어 신호에 의해 억압되는 것을 도시하는 파형도.
도 11a 내지 도 11b는 제1 실시예에 따른 펄스 변압기의 구조를 도시하는 개략도.
도 12a 내지 도 12e는 제2 실시예에 따른 펄스 변압기의 구조를 도시하는 개략도.
도 13a 내지 도 13c는 제3 실시예에 따른 펄스 변압기의 구조를 도시하는 개략도.The nature and advantages of the present invention will become apparent after reading the following detailed description with reference to the accompanying drawings.
1 is a circuit diagram of a standard voltage converter;
2 is a circuit diagram of a conventional feedback network for a voltage converter;
Figures 3 and 4 are circuit diagrams of voltage converters having coupling elements each comprising a capacitor or a pulse transformer.
5 is a circuit diagram of a starting module mounted on a first drive in a primary winding of a voltage converter;
6A is a circuit diagram showing a mode in which a control signal is transferred from a second controller of a secondary winding to a first driver by using a capacitance coupling element.
FIG. 6B is a waveform diagram showing a first pulse signal and a second pulse signal generated as the output voltage or current is changed based on FIG. 6A. FIG.
Fig. 6C is a circuit diagram showing a mode in which the turn-on time of the master switch can be adjusted in the second controller based on Fig. 6A. Fig.
Fig. 6D is a waveform diagram showing adjusting the turn-on time based on Fig. 6C. Fig.
7A is a circuit diagram showing a mode of transferring a control signal from a second controller of a secondary winding to a first drive by using a pulse transformer;
FIG. 7B is a waveform diagram showing generation of a first pulse signal and a second pulse signal as an output voltage or current is changed based on FIG. 7A. FIG.
7C is a circuit diagram showing that the output results of the filter and the amplifier are overlapped and compared with the reference voltage based on Fig. 7A. Fig.
8 is a circuit diagram of a voltage converter showing that the synchronous switch of the secondary winding is replaced by a rectifier diode of the secondary winding.
9 is a circuit diagram showing a mode for adjusting the turn-on time of the master switch when the load becomes light.
Fig. 10 is a waveform diagram showing that the master switch turn-on time determined by the control signal thereafter is suppressed by the previous control signal based on Fig. 9; Fig.
11A to 11B are schematic diagrams showing the structure of a pulse transformer according to the first embodiment;
12A to 12E are schematic diagrams showing the structure of a pulse transformer according to a second embodiment;
13A to 13C are schematic diagrams showing the structure of a pulse transformer according to a third embodiment;

본 발명의 실시예들을 조합하면, 본 발명의 기술적 구조가 명확히 그리고 완전히 제시되고, 본 발명의 설명된 실시예들은 본 발명을 설명하기 위한 실시예일 뿐 모든 실시예를 설명하는 것은 아니고, 본 실시예에 기초하여, 창작성이 없이 이 분야의 기술자에 의해 획득된 구조는 모두 본 발명의 보호 범위에 속한다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. , All of the structures obtained by a person skilled in the art without creativity belong to the scope of protection of the present invention.

도 1에 도시된 바와 같이, AC/DC FLYBACK 전압 컨버터는 제1차 권선(LP)과 제2차 권선(LS)을 주로 구비하는 전압 변환을 위한 전력 변압기(T)를 포함하고, 여기서 제1차 권선(LP)의 제1 단부는 입력 노드(N10)에서 입력 전압(VIN)을 수신하는데 사용되고, 마스터 스위치(Q1)는 제1차 권선(LP)의 제2 단부와 접지 단자(GND) 사이에 연결된다. 기본 동작 메커니즘은 마스터 스위치(Q1)가 제1 제어기(104)라고도 언급되는 제1차 권선 제어기를 통해 턴온 및 턴오프되도록 구동된다는 것이다. 마스터 스위치(Q1)가 턴온될 때, 제1차 권선의 전류는 제1차 권선(LP)과 마스터 스위치(Q1)를 통해 접지 단자(GND)로 흐르고, 그리하여 이 기간에는 제2차 권선(LS)을 통해 흐르는 전류가 없어서, 제1차 권선(LP)은 에너지를 저장하기 시작한다. 일단 마스터 스위치(Q1)가 턴오프되면, 제1차 권선(LP)의 전류는 정지되고, 그리하여 모든 권선의 극성은 역전되고, 변압기(T)는 에너지를 제2차 권선(LS)으로 전달하기 시작하여, 제2차 권선(LS)은 마스터 스위치(Q1)가 턴오프된 동안 동작 전압과 전류를 부하(18)에 제공하도록 인에이블된다. 출력 커패시터(COUT)는 출력 노드(N20)에서 충전되고, 제2차 권선(LS)을 통해 흐르는 전류가 없어서 동작 전류가 부하(18)에 직접 제공될 수 없을 때에는 출력 커패시터(COUT)를 통해 동작 전압이 부하(18)에 연속적으로 제공될 수 있다. 일부 실시예에서, 변압기(T)는 보조 권선(LAUX)을 더 포함하고 여기서 보조 권선(LAUX)의 코일이 제2차 권선(LS)의 것과 동일한 방향으로 감겨 있어서, 일단 마스터 스위치(Q1)가 턴오프되면, 보조 권선(LAUX)을 통해 흐르는 전류는 커패시터(CAUX)를 충전하는데 사용되어 제1 제어기(104)의 동작 전압 소스로서 취해질 수 있다.As shown in Fig. 1, the AC / DC FLYBACK voltage converter includes a power transformer T for voltage conversion mainly comprising a primary winding L P and a secondary winding L S , where The first end of the primary winding L P is used to receive the input voltage V IN at the input node N 10 and the master switch Q 1 is connected to the second end of the primary winding L P And is connected between the ground terminal (GND). The basic operating mechanism is that the master switch Q1 is driven to turn on and off via the primary winding controller, also referred to as the first controller 104. [ When the master switch (Q1) is turned on, the primary current of the coil flows to the primary winding (L P) of the master switch, the ground terminal (GND) through (Q1), so that during this time, the secondary winding ( L S ), so that the primary winding (L P ) begins to store energy. Once the master switch Q1 is turned off, the current of the primary winding L P is stopped, so that the polarity of all the windings is reversed and the transformer T turns the energy to the secondary winding L S begins to pass by, a is enabled to provide the secondary winding (L S), the master switch the load 18 to the operating voltage and current for the (Q1) is turned off. An output capacitor (C OUT), the output node is charged from the (N 20), first, when the secondary winding because the current flowing through the (L S), the operating current can not be supplied directly to the load 18, the output capacitor (C OUT The operating voltage can be continuously supplied to the load 18. [0050] In some embodiments, the coil of the transformer (T) further includes and wherein the secondary winding to the secondary winding (L AUX) (L AUX) wound in the same direction as those of the secondary winding (L S), one master switch ( Q1) is turned off, the current flowing through the auxiliary winding L AUX can be used as the operating voltage source of the first controller 104 to be used to charge the capacitor C AUX .

교류 전류는 4개의 다이오드(D11 내지 D14)를 포함하는 브리지 정류기(101)를 사용하는 것에 의해 제일 먼저 정류된다. 일반적으로, 정현파 교류 전류 전압(VAC)이 한 쌍의 입력 라인, 예를 들어 버스(12 및 14)로 입력되고, 브리지 정류기(101)는 원래의 교류 전류의 정현파 파형의 양의 반-사이클(positive semi-cycle)과 음(negative)의 반-사이클을 충분히 활용하여, 동일한 극성의 교류 전류의 전체 정현파 파형을 출력으로 변환한다. 브리지 정류기(101)의 전파(full-wave) 정류 후, 교류 전류(VAC)는 이 교류 전류를 갖는 맥동 전압(pulsating voltage)으로 변환된다. 맥동 전압의 파를 더 감소시키기 위하여, CLC 필터(L1 C11 C12)는 교류 전류가 정류된 후 정류된 전압의 파를 필터링하여 입력 전압(VIN)을 획득하도록 채용된다. 도 1에 도시된 바와 같이, CLC 필터의 인덕터(L1)의 제1 단부는 정류기(101)의 다이오드(D11 및 D13)의 캐소드와 연결되는 반면, 인덕터(L1)의 제2 단부는 노드(N10)에서 제1차 권선(LP)의 제1 단부에 커플링된다. CLC 필터의 커패시터(C11)는 인덕터(L1)의 제1 단부와 접지 단자(GND) 사이에 연결되는 반면, CLC 필터의 다른 커패시터(C12)는 인덕터(L1)의 제2 단부와 접지 단자(GND) 사이에 연결된다. 브리지 정류기의 다이오드(D12 및 D14)의 애노드들은 모두 접지 단자(GND)에 연결되는 반면, 버스(12)는 다이오드(D11)의 애노드와 다이오드(D12)의 캐소드에 연결되고, 버스(14)는 다이오드(D13)의 애노드와 다이오드(D14)의 캐소드에 연결된다. The alternating current is rectified first by using the bridge rectifier 101 including the four diodes D11 to D14. Generally, a sinusoidal alternating current voltage V AC is input to a pair of input lines, e.g., buses 12 and 14, and bridge rectifier 101 generates a positive half-cycle of the sinusoidal waveform of the original alternating current fully utilizing the positive semi-cycle and the negative half-cycle to convert the entire sinusoidal waveform of the alternating current of the same polarity into an output. After full-wave rectification of the bridge rectifier 101, the alternating current (V AC ) is converted into a pulsating voltage having this alternating current. To further reduce the ripple voltage wave, a CLC filter (L 1 C 11 C 12 ) is employed to filter the wave of the rectified voltage after the AC current has been rectified to obtain the input voltage (V IN ). 1, the first end of the inductor L 1 of the CLC filter is connected to the cathode of the diodes D 11 and D 13 of the rectifier 101 while the second end of the inductor L 1 is connected to the cathode of the inductor L 1 , Is coupled to the first end of the primary winding (L P ) at node (N 10 ). The capacitor C 11 of the CLC filter is connected between the first end of the inductor L 1 and the ground terminal GND while the other capacitor C 12 of the CLC filter is connected to the second end of the inductor L 1 And is connected between the ground terminal (GND). The anodes of the diodes D 12 and D 14 of the bridge rectifier are all connected to the ground terminal GND while the bus 12 is connected to the anode of the diode D 11 and to the cathode of the diode D 12 , 14 is connected to the cathode of the anode and the diode (D 14) of the diode (D 13).

전압 컨버터는 제1차 권선(LP)과 병렬로 연결된 RCD 클램핑 회로(clamping circuit) 또는 턴오프 버퍼 회로(103)를 더 포함한다. 턴오프 버퍼 회로(103)는 커패시터와 저항기를 포함하고, 이 커패시터와 저항기는 서로 병렬로 연결되고, 커패시터와 저항기의 일 단부에서 노드(N10)와 상호 연결되고, 다른 단부에서 턴오프 버퍼 회로(103)의 다이오드의 캐소드에 연결된다. 다이오드의 애노드는 제1차 권선(LP)의 제2 단부와 연결된다. 턴오프 버퍼 회로(103)는 마스터 스위치(Q1)가 턴오프될 때 고주파수 값의 컨버터 누설 인덕턴스의 에너지에 의해 야기되는 제1차 코일 반사 전압과 피크(peak) 전압의 오버랩을 제한한다. 일반적으로, 마스터 스위치(Q1)가 포화된 상태로부터 턴오프될 때 오버랩 전압이 생성될 수 있고 이에 의해; 누설 인덕턴스의 에너지는 턴오프 버퍼 회로(103)의 다이오드를 통해 커패시터를 충전하도록 채용될 수 있다. 커패시터의 전압은 역기전력(counter electromotive force)과 누설 인덕턴스 전압의 오버랩 값으로 증가될 수 있고, 커패시터는 에너지를 흡수하는 기능을 가지고 있다. 제1차 권선(LP)과 마스터 스위치(Q1)가 턴오프 상태로부터 턴온 기간에 진입할 때, 턴오프 버퍼 회로(103)의 커패시터의 에너지는, 마스터 스위치(Q1)가 나중 시간에 턴오프되기 전에 커패시터의 전압이 역기전력을 충족할 때까지, 턴오프 버퍼 회로(103)의 저항기를 통해 방출된다.The voltage converter further includes an RCD clamping circuit or a turn-off buffer circuit 103 connected in parallel with the primary winding (L P ). The turn-off buffer circuit 103 includes a capacitor and a resistor, which are connected in parallel with each other, interconnected with the node N 10 at one end of the capacitor and the resistor, Lt; RTI ID = 0.0 > 103 < / RTI > The anode of the diode is connected to the second end of the primary winding (L P ). The turn off buffer circuit 103 limits the overlap of the primary coil reflection voltage and the peak voltage caused by the energy of the converter leakage inductance of the high frequency value when the master switch Q1 is turned off. In general, an overlap voltage can be generated when the master switch Q1 is turned off from the saturated state; The energy of the leakage inductance can be employed to charge the capacitor through the diode of the turn-off buffer circuit 103. [ The voltage of the capacitor can be increased by the overlap of the counter electromotive force and the leakage inductance voltage, and the capacitor has a function of absorbing energy. When the primary winding L P and the master switch Q1 enter the turn-on period from the turn-off state, the energy of the capacitor of the turn-off buffer circuit 103 is such that the master switch Q1 is turned off Off buffer circuit 103 until the voltage of the capacitor satisfies the counter electromotive force.

제2차 권선(LS)의 제1 단부는 출력 노드(N20)와 연결되고, 제2차 권선(LS)의 제2 단부는 동기 스위치(Q2)의 제1 단부와 연결되고, 동기 스위치(Q2)의 제2 단부는 기준 접지 전위(VSS)와 연결된다. 출력 커패시터(COUT)는 출력 노드(N20)와 기준 접지 전위(VSS) 사이에 연결되고, 출력 전압(VO) 또는 부하(18)의 동작 전압은, 출력 노드(N20)에서 부하(18)에 제공될 수 있다. 2개의 스위치(Q1 및 Q2) 중 하나의 스위치가 턴온되면, 다른 스위치는 턴오프되는 것이 요구된다. 예를 들어, 제1차 권선의 마스터 스위치(Q1)가 턴온되면 제2차 권선의 동기 스위치(Q2)는 턴오프된다; 그 역도 또한 같다, 제1차 권선의 마스터 스위치(Q1)가 턴오프되면 제2차 권선의 동기 스위치(Q2)가 턴온된다. 마스터 스위치(Q1)와 동기 스위치(Q2)는 제1 단부, 제2 단부, 및 제어 단부를 각각 구비하고; 스위치의 제1 단부와 제2 단부가 통신하는지 여부는 제어 단부에 인가되는 신호의 논리 상태(즉, 하이(high) 또는 로우(low))에 따라 결정된다. 전압 컨버터의 정상 동작 기간에, 제1차 권선의 제1 제어기(104)에 의해 생성된 제1 펄스 신호(S1)는 마스터 스위치(Q1)를 턴오프 및 턴온 구동하도록 적응된다. 제2차 권선의 제2 제어기(105)에 의해 생성된 제2 펄스 신호(S2)는 동기 스위치(Q2)를 턴오프 및 턴온 구동하도록 적응된다. 추가적으로, 동기 스위치(Q2)가 제2 제어기(105)에 의해 생성된 제2 펄스 신호(S2)에 의해 구동될 때, 마스터 스위치(Q1)와 동기 스위치(Q2) 사이에 데드 시간(dead time)이 생성될 수 있고, 이에 의해 동기 스위치(Q2)가 제2 펄스 신호(S2)의 제어 하에 턴오프되는 동안 마스터 스위치(Q1)가 또한 제1 펄스 신호(S1)의 제어 하에 턴오프되는 것이 발생한다.Second the first end of the winding (L S) is connected to the output node (N 20), the second second end of the winding (L S) is connected to the first end of the synchronous switch (Q2), the synchronization The second end of the switch Q2 is connected to the reference ground potential VSS. The output capacitor C OUT is connected between the output node N 20 and the reference ground potential VSS and the operating voltage of the output voltage V O or the load 18 is applied to the output node N 20 from the load 18, < / RTI > When one of the two switches Q1 and Q2 is turned on, the other switches are required to be turned off. For example, when the master switch Q1 of the primary winding is turned on, the synchronous switch Q2 of the secondary winding is turned off; When the master switch Q1 of the primary winding is turned off, the synchronous switch Q2 of the secondary winding is turned on. The master switch (Q1) and the synchronizing switch (Q2) each have a first end, a second end, and a control end; Whether the first end and the second end of the switch communicate is determined by the logic state (i.e., high or low) of the signal applied to the control end. During the normal operating period of the voltage converter, the first pulse signal S 1 generated by the first controller 104 of the primary winding is adapted to turn on and turn on the master switch Q1. The second pulse signal S 2 generated by the second controller 105 of the secondary winding is adapted to turn on and turn on the synchronizing switch Q2. Additionally, the synchronous switch (Q2) is the time to be driven by a second pulse signal (S 2) generated by the second controller 105, the dead time between the master switch (Q1) and the synchronous switch (Q2) (dead time May be generated so that the master switch Q1 is also turned off under the control of the first pulse signal S 1 while the synchronous switch Q2 is turned off under the control of the second pulse signal S 2 .

제2차 권선(LS)에 더하여, 보조 권선(LAUX)의 제1 단부는 다이오드(DAUX)의 애노드와 연결되는 반면, 다이오드(DAUX)의 캐소드는 커패시터(CAUX)의 제1 단부와 연결된다. 보조 권선(LAUX)의 제2 단부와 커패시터(CAUX)의 제2 단부는 접지 단자(GND)와 연결된다. 마스터 스위치(Q1)가 턴온될 때, 제2차 권선(LS)과 보조 권선(LAUX)의 제1 단부들은 그 제2 단부들에 비해 음(negative)이고, 이 단부들은 권선을 통해 흐르는 전류가 없고; 부하(18)에는 출력 커패시터(COUT)의 전력이 공급된다. 역으로, 마스터 스위치(Q1)가 턴오프될 때, 제2차 권선(LS)과 보조 권선(LAUX)은 서로 반대 극성이고; 각 제1 단부는 제2 단부에 비해 양(positive)이고, 이 단부들은 모두 권선을 통해 흐르는 전류를 갖는다. 따라서, 제1차 권선(LP)으로부터 오는 에너지는 제2차 권선(LS)과 보조 권선(LAUX)으로 전달된다. 다시 말해, 마스터 스위치(Q1)가 턴오프될 때, 제2차 권선(LS)은 전류를 부하(18)에 제공할 뿐만 아니라, 출력 커패시터(COUT)를 충전하고, 보조 권선(LAUX)은 또한 전력 공급원으로 보조 커패시터(CAUX)를 충전한다. 도 1에 도시된 바와 같이, 보조 커패시터(CAUX)의 일 단부에 유지되는 전압(VCC)은 제1 제어기(104)의 전력 공급 전압이다. 제1차 권선의 접지 단자(GND)와 제2차 권선의 기준 접지 전위(VSS) 사이에 연결된 안전 커패시터(CY)는, 제1차 권선과 제2차 권선 사이에서 커패시터에 의해 생성된 잡음 전압을 필터링하거나, 또는 제1차 권선과 제2차 권선 사이에 커플링 커패시터에 의해 야기된 공통 모드 간섭을 필터링할 수 있다.The secondary winding first the cathode capacitor (C AUX) of the first end while being connected to the anode of the diode (D AUX), a diode (D AUX) in addition to the (L S), the secondary winding (L AUX) To the end. The second end of the auxiliary winding L AUX and the second end of the capacitor C AUX are connected to the ground terminal GND. When the master switch Q1 is turned on, the first ends of the secondary winding L S and the auxiliary winding L AUX are negative relative to their second ends, and these ends flow through the windings No current; The load 18 is supplied with the power of the output capacitor C OUT . Conversely, when the master switch Q1 is turned off, the secondary winding L S and the auxiliary winding L AUX are opposite in polarity to each other; Each first end is positive relative to the second end, all of which have currents flowing through the winding. Thus, the energy from the primary winding L P is transferred to the secondary winding L S and the auxiliary winding L AUX . In other words, the master switch, when (Q1) is turned off, the secondary winding (L S) are designed to deliver current to the load 18, the output capacitor (C OUT), the charging, and the secondary winding (L AUX ) Also charges an auxiliary capacitor (C AUX ) as a power supply. As shown in FIG. 1, the voltage V CC held at one end of the auxiliary capacitor C AUX is the power supply voltage of the first controller 104. The safety capacitor C YY connected between the ground terminal GND of the primary winding and the reference ground potential VSS of the secondary winding is connected to a capacitor C y between the primary winding and the secondary winding, Filter the voltage, or filter the common mode interference caused by the coupling capacitor between the primary winding and the secondary winding.

제2차 권선의 제2 제어기(105)는 노드(N20)에서 출력 전압(VO)의 변화를 실시간으로 캡처하거나, 또는 부하(18)를 통해 흐르는 부하 전류(IO)(즉 출력 전류)의 변화를 실시간으로 센싱하고 제어 신호(SQ)를 생성하도록 적응된다. 제1 펄스 신호(S1)는 제어 신호(SQ)의 하이/로우 논리 상태에 따라 제1차 권선의 제1 제어기(104)에 의해 더 생성될 수 있고, 그리하여 마스터 스위치(Q1)가 턴온되는 것이 요구되는지 또는 턴오프되는 것이 요구되는지 여부는 제1 펄스 신호(S1)에 따라 결정될 수 있다. 제2 제어기(105)에 의해 생성된 제어 신호(SQ)는 전압(VO) 또는 전류(IO)에 대해 거의 일시적인 상태 응답(temporary state response) 방식으로 변하기 때문에, 제1 제어기(104)에 의해 생성된 제1 펄스 신호(S1)는 제어 신호(SQ)의 변화에 실시간으로 응답할 수 있다. 동등하게, 제1 펄스 신호(S1)는 전압(VO) 또는 전류(IO)의 변화를 실시간으로 추적한다. 제어 신호(SQ)가 제2 제어기(105)에 의해 생성되는 방식과, 정보가 커플링 소자를 통해 제2 제어기(105)와 제1 제어기(104) 사이에 전달되는 방식의 상세는 아래에서 상세히 설명된다.The second controller 105 of the secondary winding captures the change of the output voltage V O at the node N 20 in real time or the load current I O flowing through the load 18 In real time and generates a control signal SQ. The first pulse signal S1 can be further generated by the first controller 104 of the primary winding in accordance with the high / low logic state of the control signal SQ so that the master switch Q1 is turned on Whether it is required or is required to be turned off can be determined according to the first pulse signal S1. Since the control signal SQ generated by the second controller 105 changes in a temporary transient state response manner with respect to the voltage V O or current I O , The first pulse signal S1 generated by the first pulse signal S1 can respond in real time to the change of the control signal SQ. Equally, the first pulse signal S1 tracks the change of the voltage (V O ) or the current (I O ) in real time. Details of how the control signal SQ is generated by the second controller 105 and how information is communicated between the second controller 105 and the first controller 104 via the coupling element is described in detail below .

도 2에 도시된 바와 같이, 종래의 피드백 네트워크는 출력 전압(VO)에서 부분 전압을 샘플링하기 위해 적응된 저항기(R1)와 저항기(R2); 루프 이득을 조절하기 위해 적응된 저항기(R3); 및 보상을 위해 적응된 보상 커패시터(C1 및 C2) 및 보상 저항기(R5)를 포함한다. 이 피드백 네트워크의 일반적인 동작 원리는 출력 전압(VO)이 증가될 때, 저항기(R1 및 R2)의 부분 전압이 피드백 네트워크에서 3-단부 프로그래밍가능한 병렬(in-parallel) 전압 안정화 다이오드의 제어 단부(즉, 전압 에러 증폭기의 입력 단부)에 입력되어서, 출력 전압(VO)이 증가함에 따라 제어 단부의 전압이 증가된다는 것이다. 3-단부 프로그래밍가능한 병렬 전압 안정화 다이오드의 캐소드(즉, 전압 에러 증폭기의 출력 단부)의 전압이 강하할 때, 3-단부 프로그래밍가능한 병렬 전압 안정화 다이오드의 캐소드와 저항기(R3) 사이에 연결된 광학 커플러(17) 내 발광 소자를 통해 흐르는 제1차 측 전류(IP)는 증가되고; 광학 커플러(17)의 다른 측에서 광의 세기를 수신하는 트랜지스터를 통해 흐르는 출력 전류도 또한 증가된다. 제1차 권선 제어기(16)의 피드백 포트(COMP)의 전압이 감소될 때, 마스터 스위치(Q1)를 제어하는 펄스 신호의 듀티비가 또한 감소되고, 그 결과 출력 전압(VO)이 또한 감소된다. 역으로, 출력 전압(VO)이 감소될 때, 조절 공정은 유사하지만 정반대의 경향이고 - 그리하여 마스터 스위치(Q1)를 제어하는 펄스 신호의 듀티비가 증가하면 또한 전압(VO)이 증가된다. 저항기(R4)는 전류가 너무 작을 때 이 피드백 네트워크가 비정상적으로 동작하는 것을 방지하기 위해 피드백 네트워크에 추가적인 전류를 제공한다. 저항기(R3)가 적절한 저항을 가지는 경우 저항기(R4)는 생략될 수 있다. 도 2에 도시된 피드백 네트워크는 전체 시스템의 안정성을 보장하기 위해 충분한 이득과 위상 마진을 요구한다. 예를 들어, 개방 루프 이득은 적어도 45도의 위상 마진, 일반적으로, 45도 내지 75도의 위상 마진 범위를 요구한다. 그러나, 도 2의 종래의 피드백 네트워크에서, 제어 모드는 복잡하고 지연 효과가 현저하여, 제2차 권선의 상황이 제1차 권선 제어기(16)에 의해 실시간으로 검출될 수 없다.As shown in FIG. 2, a conventional feedback network includes a resistor R 1 and a resistor R 2 adapted to sample a partial voltage at an output voltage V 0 ; A resistor R 3 adapted to adjust the loop gain; And compensating capacitors (C 1 and C 2 ) and compensation resistor (R 5 ) adapted for compensation. The general operating principle of this feedback network is that the partial voltage of the resistors R 1 and R 2 is controlled by the control of the three-end programmable in-parallel voltage stabilization diode in the feedback network when the output voltage V O is increased. (I.e., the input end of the voltage error amplifier), so that the voltage at the control end increases as the output voltage V O increases. When the voltage of the cathode of the three-ended programmable parallel voltage stabilization diode (i.e., the output end of the voltage error amplifier) falls, the optical coupler connected between the cathode of the three-ended programmable parallel voltage stabilization diode and the resistor R 3 The primary side current I P flowing through the light emitting element in the light emitting element 17 is increased; The output current flowing through the transistor receiving the light intensity at the other side of the optical coupler 17 is also increased. When the voltage at the feedback port COMP of the primary winding controller 16 is reduced, the duty ratio of the pulse signal controlling the master switch Q1 is also reduced, and as a result the output voltage V O is also reduced . Conversely, when the output voltage (V O ) is reduced, the regulation process is similar but opposite-trending, so that the voltage (V 0 ) also increases as the duty ratio of the pulse signal controlling the master switch (Q 1) increases. The resistor R4 provides additional current to the feedback network to prevent this feedback network from operating abnormally when the current is too small. If the resistor (R3) having the appropriate resistance resistor (R 4) may be omitted. The feedback network shown in Figure 2 requires sufficient gain and phase margin to ensure stability of the overall system. For example, the open loop gain requires a phase margin of at least 45 degrees, generally a phase margin range of 45 degrees to 75 degrees. However, in the conventional feedback network of FIG. 2, the control mode is complex and the delay effect is significant, so that the situation of the secondary winding can not be detected in real time by the primary winding controller 16.

도 3에 도시된 바와 같이, 도 1에 도시된 전압 컨버터의 커플링 소자(106)는 커플링 커패시터를 포함한다. 대안적으로, 도 4에 도시된 바와 같이, 도 1에 도시된 전압 컨버터의 커플링 소자(106)는 펄스 변압기를 포함한다. 추가적으로, 커플링 소자(106)는, 데이터 정보가 제1 제어기(104)라고도 언급되는 제1차 권선 제어기와 제2 제어기(105)라고도 언급되는 제2차 권선 제어기 사이에 상호 작용될 수 있는 한, 다른 유전체 소자 또는 광학 커플링 소자를 포함할 수 있다.As shown in FIG. 3, the coupling element 106 of the voltage converter shown in FIG. 1 includes a coupling capacitor. Alternatively, as shown in FIG. 4, the coupling element 106 of the voltage converter shown in FIG. 1 includes a pulse transformer. Additionally, the coupling element 106 may be coupled to the coupling element 106 as long as the data information can be interacted between a primary winding controller, also referred to as a first controller 104, and a secondary winding controller, also referred to as a second controller 105 , Other dielectric elements or optical coupling elements.

도 5에 도시된 바와 같이, 상이한 모델 간섭을 억압하고 고주파수 클러터(clutter) 신호를 필터링하는데 사용되는 안전 커패시터(CX)는 입력 라인(12 및 14)들 사이에 연결되고, 하나의 입력 커패시터(CIN)는 입력 노드와 접지 단자(GND) 사이에 연결된다. 입력 라인(12 및 14)에 입력된 교류 전류 전압(VAC)은 브리지 정류기(101)에 의해 정류되고 이후 입력 커패시터(CIN)에 의해 필터링되어 입력 전압(VIN)이 획득된다. 전압 컨버터는 출력 전압(VO)을 출력 라인(22 및 24)을 통해 부하에 제공하기 위해 입력 전압(VIN)을 변환한다. 이 실시예에서, 본 발명의 디바이스는 입력 라인(12 및 14)과 연결된 정류기 회로를 더 포함한다. 정류기 회로는 입력 라인(12)과 연결된 애노드를 구비하는 정류 다이오드(D21)와, 입력 라인(14)과 연결된 애노드를 구비하는 다른 정류 다이오드(D22)를 포함하고; 다이오드(D21 및 D22)의 캐소드들은 모두 제1 제어기(104)의 고전압 시작 소자(starting element) JFET(junction field effect transistor)의 드레인과 연결된다. 도 1에 도시된 제한 저항기(R21)는 또한 JFET의 드레인과 다이오드(D21 및 D22)의 캐소드 사이에 연결될 수 있다. JFET의 소스는 다이오드(D31)의 애노드와 연결되고, 다이오드(D31)의 캐소드는 보조 커패시터(CAUX)의 일 단부와 연결되고 이 보조 커패시터는 접지와 연결되고 전력 공급원으로 사용된다. 제한 저항기(R31)는 게이트 제어 단부와 JFET의 소스 사이에 연결된다. 제어 스위치(SW31)는 JFET의 게이트와 접지 단자(GND) 사이에 연결된다. 제어 스위치(SW31)의 제1 단부는 JFET의 게이트와 연결되고, 제어 스위치(SW31)의 제2 단부는 접지 단자(GND)와 연결된다. 입력 라인(12 및 14)에 교류 전류가 공급될 때, 제어 스위치(SW31)의 게이트에 인가되는 온-오프 신호(CTRL)는 턴온 상태에 진입하기 위해 제어 스위치(SW31)를 구동하기 시작한다. 제어 스위치(SW31)의 게이트는 음의 임계 전압(negative critical voltage)의 JFET와 통신하기 위해 접지 전위(GND)와 연결될 수 있고, 이에 의해 생성된 전류가 드레인으로부터 소스로 흘러 다이오드(D31)를 통해 커패시터(CAUX)의 접지와 연결되지 않은 일 단부를 충전할 수 있다. 저항기(R31) 양단의 순방향 전압 강하가 증가되지만, 게이트와 소스 사이의 전압은 감소되어, JFET의 소스와 게이트 사이의 전압은 JFET의 핀치-오프(Pich-off)의 전압과 대략 밸런싱된다. 구체적으로, JFET의 게이트(G)로부터 소스(S) 간의 실제 전압 강하는 핀치-오프 전압의 음(negative)의 값과 동일하다. 저장된 전압(VCC)이 시작 전압을 충족하도록 증가될 때까지 커패시터(CAUX)가 JFET에 의해 충전될 때, 초기 펄스 신호를 생성하도록 적응된 구동 제어 모듈(미도시)은 동작 상태에 진입하도록 트리거될 수 있다. 마스터 스위치(Q1)는 초기 펄스 신호에 의해 턴온되거나 또는 턴오프되도록 구동된다. 상기 단계들은 전압 컨버터에 대한 스타트업 절차를 완료한다. 스타트업 절차가 완료된 후, 커패시터(CAUX)는 보조 권선(LAUX)을 사용하는 것에 의해 다이오드(DAUX)를 통해 충전된다. 추가적으로, 전압 디바이더는 보조 권선(LAUX)의 제1 단부와 접지 단자(GND) 사이를 연결하는데 사용될 수 있다. 전압 디바이더에 의해 샘플링된 부분 전압은 제1 제어기(104)에 입력될 수 있고, 이에 의해 제1 제어기(104)(미도시)를 통해 전압 디바이스를 사용하는 것에 의해 제2차 권선에서 0점 전류 통과(zero current passage: ZCD)를 검출하거나 또는 제2차 권선의 출력 전압의 과-전압을 검출할 수 있다. 도 1에 도시된 바와 같이, 마스터 스위치(Q1)의 제1 단부(즉, 드레인)는 각 제1차 권선(LP)의 제2 단부와 연결되고, 센싱 저항기(RS)는 마스터 스위치(Q1)의 소스인 제2 단부와 접지 단자(GND) 사이에 더 연결되어서, 제1차 권선을 통해 흐르는 전류의 전압(VS)은 제1차 권선(LP)을 통해 흐르는 전류를 센싱 저항기(RS)의 저항과 승산(multiplying)하는 것에 의해 획득될 수 있고, 만약 전압(VS)이 제1 제어기(104)에 입력되고 제1 제어기(104)에 의해 미리 설정된 제한 전압(preset limiting voltage)(VLIMIT) 동안 한정되면, 제1차 권선의 전류가 모니터링될 수 있고, 과전류 보호를 달성할 수 있다.5, the safety capacitor (C X) is used to suppress a different model, the interference filter and the high-frequency clutter (clutter) signal is connected between the input lines 12 and 14, one of the input capacitor (C IN ) is connected between the input node and the ground terminal (GND). The alternating current voltage V AC input to the input lines 12 and 14 is rectified by the bridge rectifier 101 and then filtered by the input capacitor C IN to obtain the input voltage V IN . The voltage converter converts the input voltage V IN to provide the output voltage V O through the output lines 22 and 24 to the load. In this embodiment, the device of the present invention further comprises rectifier circuitry connected to input lines 12 and 14. [ Rectifier circuit includes a rectifier diode (D 21) and the other rectifier diode having an anode connected to the input line (14) (D 22) having an anode connected to the input line 12, and; The cathodes of the diodes D 21 and D 22 are all connected to the drain of a high voltage starting element JFET (junction field effect transistor) of the first controller 104. A limiting resistor (R 21) shown in Figure 1 may also be connected between the cathode of the diode and the drain (D 21 and D 22) of the JFET. The source of the JFET is connected to the anode of the diode (D 31), the cathode of the diode (D 31) is connected to one end of the auxiliary capacitor (C AUX) and an auxiliary capacitor is connected to ground and used as a power source. Limiting resistor (R 31) is connected between the source of the control gate end and a JFET. The control switch SW 31 is connected between the gate of the JFET and the ground terminal GND. The first end of the control switch SW 31 is connected to the gate of the JFET and the second end of the control switch SW 31 is connected to the ground terminal GND. When the alternating current supplied to the input lines 12 and 14, a control switch (SW 31) on which is applied to the gate of the off-signal (CTRL) is started to drive the control switch (SW 31) to enter the turn-on state do. LED control switch (SW 31) of the gate may be connected with the ground potential (GND) to communicate with the JFET threshold voltage (negative critical voltage) of the sound, whereby the current produced by the flow into the source from the drain (D 31) Which is not connected to the ground of the capacitor C AUX . Although the forward voltage drop across resistor R 31 is increased, the voltage between the gate and the source is reduced so that the voltage between the source and gate of the JFET is approximately balanced with the voltage of the pin-off of the JFET. Specifically, the actual voltage drop between the gate (G) and source (S) of the JFET is equal to the negative value of the pinch-off voltage. The drive control module (not shown), adapted to generate an initial pulse signal when the capacitor C AUX is charged by the JFET until the stored voltage V CC is increased to meet the start voltage, Can be triggered. The master switch Q1 is driven to be turned on or off by the initial pulse signal. The steps complete the start-up procedure for the voltage converter. After the start-up procedure is completed, the capacitor (C AUX ) is charged through the diode (D AUX ) by using the auxiliary winding (L AUX ). Additionally, the voltage divider may be used to connect between the first end of the auxiliary winding (L AUX ) and the ground terminal (GND). The fractional voltage sampled by the voltage divider may be input to the first controller 104 thereby causing a zero point current in the secondary winding by using the voltage device through the first controller 104 (not shown) Detect a zero current passage (ZCD) or detect the over-voltage of the output voltage of the secondary winding. 1, the first end (i.e., drain) of the master switch Q1 is connected to the second end of each primary winding L P , and the sensing resistor R S is connected to the master switch Q be further connected between the source of the second end and a ground terminal (GND) of Q1), a first voltage (V S) of the electric current flowing through the primary winding is the primary winding (L P) sensing resistor the current flowing through the (R S) and a may be obtained by resistance and multiplying (multiplying), if the voltage (V S) is first inputted to the first controller 104. the first controller 104 is a preset limit voltage (preset limiting by voltage (V LIMIT ), the current of the primary winding can be monitored and overcurrent protection can be achieved.

도 1에 도시된 바와 같이, 시작 절차가 완료되고 마스터 스위치(Q1)가 처음으로 토글(toggled)된 후, 제2차 권선(LS)의 제1 단부에서 캡처된 전압은 제2차 권선의 제2 제어기(105)를 시작하는 시작 전압(ST)으로 사용된다. 제2 제어기(105)는 제2차 권선의 출력 전압(VO)과 부하(18)를 통해 흐르는 전류(IO)를 실시간으로 모니터링하도록 적응된다. 구체적으로, 출력 전압(VO)을 나타내는 부분 전압(VFB)은 출력 노드(N20)와 제2차 권선의 기준 접지 전위(VSS) 사이에 한 쌍의 직렬로 연결된 저항기(RD1 및 RD2)를 포함하는 전압 디바이더에 의해 캡처된다. 구체적으로, VFB는 저항기(RD1)와 저항기(RD2)의 접합 노드에서 측정된다. VFB는 이후 피드백 전압으로 사용되고 제2 제어기(105)에 입력된다. 부하(18)와 센싱 저항기(RC)는 출력 노드(N20)와 제2차 권선의 기준 접지 전위(VSS) 사이에 직렬로 연결되고 배열된다. 부하(18)를 통해 흐르는 전류(IO) 값은 센싱 저항기(RC)의 센싱 전압 강하(VCS)를 센싱 저항기(RC)의 저항으로 나누는 것에 의해 획득된다. 다시 말해, 센싱 전압 강하(VCS)는 부하(18)와 센싱 저항기(RC)를 통해 흐르는 부하 전류를 나타내는데 사용될 수 있다. As shown in FIG. 1, after the start procedure is completed and the master switch Q1 is first toggled, the voltage captured at the first end of the secondary winding L S is applied to the secondary winding < RTI ID = 0.0 > Is used as the start voltage (ST) to start the second controller (105). The second controller 105 is adapted to monitor in real time the output voltage V o of the secondary winding and the current I o flowing through the load 18. Particularly, the partial voltage V FB indicating the output voltage V O is supplied to a pair of series-connected resistors R D1 and R R connected between the output node N 20 and the reference ground potential VSS of the secondary winding RTI ID = 0.0 > D2 . ≪ / RTI > Specifically, V FB is measured at the junction node of the resistor (R D1 ) and the resistor (R D2 ). V FB is then used as the feedback voltage and input to the second controller 105. The load 18 and the sensing resistor R C are connected and arranged in series between the output node N 20 and the reference ground potential VSS of the secondary winding. Current (I O) flowing through the load value (18) is obtained by dividing the sensed voltage drop (V CS) of the sensing resistor (R C), a resistance of the sensing resistor (R C). In other words, the sense voltage drop V CS can be used to indicate the load current flowing through the load 18 and the sensing resistor R C.

도 6a는 전술된 피드백 전압(VFB)과 센싱 전압 강하(VCS)의 변화에 따라 마스터 스위치(Q1)의 턴온/턴오프를 실시간으로 제어하는데 사용되는 제1 제어기(104)와 제2 제어기(105)의 성분을 도시한다. 제1 제어기(104)와 제2 제어기(105)의 데이터 상호 작용은 2개의 커플링 커패시터(C21 및 C22)를 포함하는 커플링 소자(106)를 통해 구현된다. 제1 제어기(104)와 제2 제어기(105)의 동작 메커니즘은 아래에서 상세히 설명된다. 도 6a에서 도시된 제1 제어기(104)와 제2 제어기(105)의 구조는 본 발명의 일 실시예에 따른 단 하나의 예일 뿐, 이 실시예에 기초하여 획득된 다른 균등한 변환 모드와 구조도 또한 본 발명의 보호 범위에 속한다.6A shows a first controller 104 used to control the turn-on / turn-off of the master switch Q1 in real time in accordance with the change in the feedback voltage V FB and the sensing voltage drop V CS , Lt; RTI ID = 0.0 > 105 < / RTI > The data interaction of the first controller 104 and second controller 105 is implemented through the coupling element 106, which comprises two coupling capacitors (C 21 and C 22). The operating mechanisms of the first controller 104 and the second controller 105 are described in detail below. The structure of the first controller 104 and the second controller 105 shown in Fig. 6A is only one example according to an embodiment of the present invention, and other equivalent conversion modes and structures obtained based on this embodiment Are also within the scope of protection of the present invention.

제2 제어기(105)는 제1 스위치(SW41)와 제2 스위치(SW42)를 포함하고, 이 제1 스위치와 제2 스위치는 제1 단부, 제2 단부, 및 제어 단부를 각각 포함한다. 제1 단부와 제2 단부가 통신하는지 여부는 제어 단부에 의해 인가되는 신호의 하이/로우 논리 상태에 따라 결정된다. 제1 스위치(SW41)와 제2 스위치(SW42)는 바이어스(bias) 회로(105d)와 기준 접지 전위(VSS) 사이에 직렬로 연결된다. 예를 들어, 제1 스위치(SW41)의 제1 단부는 바이어스 회로(105d)와 연결되고; 제1 스위치(SW41)의 제2 단부는 제2 스위치(SW42)의 제1 단부와 연결되고; 제2 스위치(SW42)의 제2 단부는 기준 접지 전위(VSS)에 연결된다. 제1 스위치(SW41)와 제2 스위치(SW42)는 RS 트리거(105a)의 출력 단부(Q)에 의해 생성된 제어 신호(SQ)에 의해 제어된다(여기서 RS 트리거의 포트(Q)는 출력 단부로 정의되고; 포트(QN)는 비-단부 Q 또는 상보 출력 단부로 정의된다). 예를 들어, 제어 신호(SQ)는 버퍼를 통과한 후 제1 스위치(SW41)의 제어 단부에 커플링되고, 위상 인버터(phase inverter)(105e)에 의해 생성된 역 위상 신호를 통해 제2 스위치(SW42)의 제어 단부와 커플링된다. 그리하여, 제1 스위치(SW41)가 턴온될 때, 제2 스위치(SW42)가 턴오프되는 것이 요구되고, 또는 제1 스위치(SW41)가 턴오프될 때, 제2 스위치(SW41)가 턴온되는 것이 요구된다.The second controller 105 includes a first switch SW 41 and a second switch SW 42 , the first switch and the second switch each including a first end, a second end, and a control end . Whether the first end and the second end communicate is determined according to the high / low logic state of the signal applied by the control end. A first switch (SW 41) and a second switch (SW 42) are connected in series between bias (bias) circuit (105d) to the reference ground potential (VSS). For example, the first end of the first switch (SW 41) is connected to the bias circuit (105d); The second end of the first switch (SW 41) is connected to the first end of the second switch (SW 42); A second end of the switch (SW 42) is connected to the reference ground potential (VSS). A first switch (SW41) and a second switch (SW 42) is controlled by a control signal (SQ) generated by the output end (Q) of the RS trigger (105a) (where port (Q) of the RS trigger output Port QN is defined as the non-end Q or the complementary output end). For example, the control signal (SQ), after having passed through the buffer the first switch 2 is coupled to a control end of the (SW 41), through a reverse phase signal produced by the phase inverter (phase inverter) (105e) switch is coupled to the control end of the (SW 42). Thus, when the first switch SW 41 is turned on, the second switch SW 42 is required to be turned off, or when the first switch SW 41 is turned off, the second switch SW 41 is turned on, Is required to be turned on.

전압 디바이더(도 1)의 저항기(RD1)와 저항기(RD2)는 피드백 전압(VFB)인 출력 전압(VO)의 부분 전압을 분할하고 캡처한다. 피드백 전압(VFB)은 제2 제어기(105) 내 제1 비교기(A1)의 반전 입력 단자에 입력되는 반면, 제1 기준 전압(VREF)은 제1 비교기(A1)의 비-반전 입력 단부에 입력된다. 다른 실시예에서, 부하(18)와 직렬로 연결된 센싱 저항기(RC)는 부하(18)를 통해 흐르는 센싱 전압(VCS)을 캡처하고, 센싱 전압(VCS)은 제2 제어기(105) 내 제1 비교기(A1)의 반전 입력 단자에 입력된다. 제1 비교기(A1)의 출력 단부는 RS 트리거(105a)의 설정 단부(setting end)(S)와 연결된다. 제2 제어기(105) 내 온-시간 생성기(on-time generator)(105c)로부터 출력된 신호(SON)는 RS 트리거(105a)의 리셋 단부(R)에 입력되고, 원숏 트리거(one-shot trigger)(105b)는 RS 트리거(105a)의 출력 단부(Q)와 온-시간 생성기(105c) 사이에 연결된다. 제1 스위치(SW41)와 제2 스위치(SW42)로부터 제2 제어기(105) 내 기준 접지 전위(VSS)로 가는 회로에서, 노드(N2)는 제1 스위치(SW41)의 제2 단부와 제2 스위치(SW42)의 제1 단부에 대한 공통 노드로 기능을 하고, 노드(N4)는 제2 스위치(SW42)의 제2 단부에 있고, 기준 접지 전위(VSS)에 연결된다.The resistors R D1 and R D2 of the voltage divider (FIG. 1) divide and capture the partial voltage of the output voltage (V O ) which is the feedback voltage (V FB ). The feedback voltage V FB is input to the inverting input terminal of the first comparator A1 in the second controller 105 while the first reference voltage V REF is input to the non-inverting input end of the first comparator A1 . In another embodiment, the sensing resistor coupled to the load (18) in series with (R C) is the second controller 105 to capture the sensing voltage (V CS) flowing through the load 18, and a sensing voltage (V CS) Is input to the inverting input terminal of the first comparator (A1). The output end of the first comparator A1 is connected to the setting end S of the RS trigger 105a. The signal S ON output from the on-time generator 105c in the second controller 105 is input to the reset end R of the RS trigger 105a and the one- trigger 105b is connected between the output end Q of the RS trigger 105a and the on-time generator 105c. The agent of the first switch (SW 41) and a second switch (SW 42) in the circuit going to the second controller 105 in the reference ground potential (VSS) from, node (N 2) has a first switch (SW 41) 2 And the node N 4 functions as a common node for the first end of the second switch SW 42 and the node N 4 is at the second end of the second switch SW 42 and is connected to the reference ground potential VSS do.

제1 제어기(104)는 제2 비교기(A2), 제2 비교기(A2)의 비-반전 입력 단자와 연결된 노드(N1), 접지 단자(GND)와 연결된 노드(N3), 및 노드(N1)와 노드(N3) 사이에 연결된 저항기(R41)를 포함한다. 제2 기준 전압(VTH)은 제2 비교기(A2)의 반전 입력 단자에 입력된다. 커플링 소자(106)의 커패시터(C21)는 제1 제어기(104)의 노드(N1)와 제2 제어기(105)의 노드(N2) 사이에 연결되고, 커플링 소자(106)의 커패시터(C22)는 제1 제어기(104)의 노드(N3)와 제2 제어기(105)의 노드(N4) 사이에 연결된다. 커플링 소자(106)는 이더넷(Ethernet)과 유사한 데이터 전송 효과를 가진다. 예를 들어, 노드(N1)는 제1 제어기(104)의 수신 인터페이스(RX1+) 로 취해질 수 있고, 노드(N3)는 제1 제어기(104)의 수신 인터페이스(RX2-)로 취해질 수 있고, 이에 대응하여, 노드(N2)는 제2 제어기(105)의 전송 인터페이스(TX1+)로 취해질 수 있고, 노드(N4)는 제2 제어기(105)의 전송 인터페이스(TX2-)로 취해질 수 있다.A first controller (104) a second comparator (A2), the second comparator ratio of (A2) - nodes connected with the inverting input terminal (N 1), a ground terminal (GND) and a node (N 3) is connected, and the nodes ( N 1) and includes a node (N 3), the resistor (R 41 connected between). The second reference voltage V TH is input to the inverting input terminal of the second comparator A2. Capacitor of the coupling element 106 (C 21) is a first controller 104, the node (N 1) and the second controller 105 is connected between the node (N 2), a coupling element 106 of the Capacitor C 22 is connected between node N 3 of first controller 104 and node N 4 of second controller 105. The coupling element 106 has a data transmission effect similar to that of Ethernet. For example, the node N 1 may be taken at the receive interface RX1 + of the first controller 104 and the node N 3 may be taken at the receive interface RX2- of the first controller 104 , in response to this, the node (N 2) may be taken as a transmission interface (TX1 +) of the second controller 105, the node (N 4) may be taken as a transmission interface (TX2-) of the second controller 105 have.

마스터 스위치(Q1)를 제어하는 제1 펄스 신호(S1)는 도 6a 및 도 6b에 도시된 바와 같이 제1 제어기(104)와 제2 제어기(105)의 협력을 통해 생성된다. 피드백 전압(VFB) 또는 센싱 전압(VCS)이 제2 제어기(105) 내 제1 비교기(A1)의 반전 단부에 입력될 때, 그리고 피드백 전압(VFB) 또는 센싱 전압(VCS)이, 도 6b에서 순간(T1)에서 일어나는, 비-반전 단부에 입력된 제1 기준 전압(VREF)보다 낮아지기 시작할 때, 제1 비교기(A1)의 출력 결과는 논리 하이 레벨에 있어서, RS 트리거(105a)는 논리 하이 레벨에서 출력 단부(Q)로부터 제어 신호(SQ)를 출력한다. 따라서, 제어 신호(SQ)는 도 6a에서 제1 스위치(SW41)로 통신되고, 제2 스위치(SW42)는 제어 신호(SQ)가 위상 인버터(105e)를 통과한 후 논리 로우 레벨에 있을 때 턴오프된다. 제1 스위치(SW41)가 턴온될 때 제2 스위치(SW42)가 턴오프되기 때문에, 기준 접지 전위(VSS)는 접지 단자(GND)의 전위보다 낮아지고, 신호는 제2 제어기(105)와 제1 제어기(104) 사이에 전달되어, 바이어스 회로(105d), 제1 스위치(SW41), 노드(N2), 커패시터(C21), 노드(N1), 저항기(R41), 노드(N3), 커패시터(C22), 노드(N4), 및 기준 접지 전위(VSS)를 포함하는 ROOP1에 전류 채널을 형성하고, 그리하여 바이어스 회로(105d)에 의해 제공되는 양(positive)의 전력 공급 소스가 제1 스위치(SW41)와 노드(N2)를 통해 흐르고, 커플링 소자(106) 내 커패시터(C21)를 충전하기 시작하여, 노드(N2) 또는 전송 인터페이스(TX1+)에서 충전 전압(VTX1)을 변화시켜, 도 6b에 도시된 바와 같이 충전 전압(VTX1)이 점차적으로 증가된다. 노드(N1) 또는 수신 인터페이스(RX1+)에서 충전 전압(VRX1)의 변화는 또한 도 6b에 도시된다. 커패시터(C21)의 2개의 단부에서의 전압은 변하지 않기 때문에, 전압(VRX1)의 최대 값은 순간(T1)에 달성되고, 수신 인터페이스(RX1+)에서 전압(VRX1)은 점차적으로 감소되는 반면, 커패시터(C21)의 극판(polar plate)의 전압은 점차적으로 증가된다. T1으로부터 T2까지의 기간에서, 노드(N1) 또는 수신 인터페이스(RX1+)에서 충전 전압(VRX1)은 제2 기준 전압(VTH)을 초과하기 때문에, 제2 비교기(A2)로부터 출력되는 제1 펄스 신호(S1)는 논리 하이 레벨에 있고, 마스터 스위치(Q1)의 제어 단부와 커플링된다. 제1 펄스 신호(S1)는 전압 컨버터의 스타트업 기간에 마스터 스위치(Q1)를 이미 제어하기 시작하므로, 구동 제어 회로로부터 출력되고 제1 제어기(104) 내 마스터 스위치(Q1)를 제어하는데 사용되는 초기 펄스 신호는 정지되어서, 이에 마스터 스위치(Q1)는, 마스터 스위치(Q1)가 전압 컨버터를 시작하기 위해 초기 펄스 신호에 의해 시작될 필요가 없는 한, 제1 펄스 신호(S1)에 의해 완전히 제어된다.The first pulse signal S 1 for controlling the master switch Q1 is generated through the cooperation of the first controller 104 and the second controller 105 as shown in Figs. 6A and 6B. When the feedback voltage V FB or the sensing voltage V CS is input to the inverting end of the first comparator A1 in the second controller 105 and the feedback voltage V FB or the sensing voltage V CS , Figure 6b occurring at the instant (T 1) in the non-in at the beginning is lowered than the first reference voltage (V REF) input to the inverted end portion, the first output is a logic high level of the first comparator (A1), RS trigger (105a) outputs the control signal (SQ) from the output end (Q) at a logic high level. Thus, the control signal (SQ) is communicated to the first switch (SW 41) in Fig. 6a, a second switch (SW 42), after the control signal (SQ) passed through the phase inverter (105e) is in the logic low level Off. First switch because (SW 41) is to become a second switch (SW 42) is turned off when the turn-on, the reference ground potential (VSS) is lowered than the electric potential of the ground terminal (GND), the signal of the second controller 105 and is transmitted between the first controller 104, a bias circuit (105d), the first switch (SW 41), a node (N 2), a capacitor (C 21), the node (N 1), a resistor (R 41), node (N 3), the capacitor (C 22), the node (N 4), and a reference ground, and forms the current channel to ROOP1 containing potential (VSS), so that the amount provided by the bias circuit (105d) (positive) of the power supply source of the first switch (SW 41) and flows through the node (N 2), to begin to charge the coupling element 106 in the capacitor (C 21), the node (N 2), or transport interfaces (TX1 + ) by varying the charge voltage (V TX1), Figure 6b is increased by gradually charging voltage (V TX1), as shown in. The change in the charging voltage V RX1 at the node N1 or the receiving interface RX1 + is also shown in Fig. 6B. Since the voltage at the two ends of the capacitor C21 does not change, the maximum value of the voltage V RX1 is achieved at the instant T1 and the voltage V RX1 at the receiving interface RX1 + is gradually reduced On the other hand, the voltage of the polar plate of the capacitor C21 is gradually increased. Since the charging voltage V RX1 at the node N 1 or the receiving interface RX1 + exceeds the second reference voltage V TH in the period from T 1 to T 2 , the output from the second comparator A2 The first pulse signal S 1 is at a logic high level and is coupled to the control end of the master switch Q1. Since the first pulse signal S 1 has already started to control the master switch Q 1 in the start-up period of the voltage converter, the first pulse signal S 1 is used to control the master switch Q 1 in the first controller 104 The master pulse signal Q1 is completely stopped by the first pulse signal S 1 unless the master switch Q1 needs to be started by the initial pulse signal to start the voltage converter Respectively.

도 6b에 도시된 바와 같이, 제1 펄스 신호(S1)는 순간(T1)으로부터 순간(T2)까지 연장되고, 온-시간 생성기(105c)에 의해 설정된 턴온 시간(TON)이 종료된다. 온-시간 생성기(105c)에 의해 생성되고 리셋 신호로 사용되는 논리 하이 레벨의 신호(SON)는 RS 트리거(105a)의 리셋 단부(S)로 전달되고, 그리하여 RS 트리거(105a)의 출력 단부(Q)로부터 출력되는 제어 신호(SQ)는 논리 로우 레벨로 변환되고, 이 논리 로우 레벨은 도 6a에서 제1 스위치(SW41)를 턴오프한다. 그러나, 제어 신호(SQ)가 위상 인버터(105e)를 통과한 후 논리 하이 레벨로 반전될 때 제2 스위치(SW42)는 턴온된다. 제1 스위치(SW41)가 턴온될 때 제2 스위치(SW42)가 턴오프되므로, 커패시터(C21)와 커패시터(C22)에 저장된 전하(charge)의 일부는 노드(N2), 제2 스위치(SW42), 노드(N4), 커패시터(C22), 노드(N3), 저항기(R41), 노드(N1), 커패시터(C21) 및 노드(N2)를 포함하는 폐쇄된 ROOP2를 따라 제2 제어기(105)로부터 제1 제어기(104)로 가며 저항기(R41)에 의해 소비된다. 그리하여, 순간(T2)으로부터 전하가 커패시터(C21)로부터 방출되고, 이후 노드(N2) 또는 전송 인터페이스(TX1+)에서 충전 전압(VTX1)이 점차적으로 감소된다. 순간(T2)에서, 커패시터(C21)의 전압은 변치 않으므로, 노드(N1) 또는 수신 인터페이스(RX1+)에서 전압(VRX1)은 일시적으로 음(negative)인 것으로 감소될 수 있다; 커패시터(C21)와 커패시터(C22)의 전하가 방출됨에 따라 수신 인터페이스(RX1+)에서의 전압(VRX1)은 순간(T3)에서 대략 0 전위와 같다. 노드(N2) 또는 전송 인터페이스(TX1+)에서 전압(VTX1)은 또한 순간(T3)에서 대략 0 전위와 같다. T2로부터 T3까지의 기간에서, 노드(N1) 또는 수신 인터페이스(RX1+)에서 전압(VRX1)은 제2 기준 전압(VTH) 미만이고, 예를 들어, 대략 0 전위이므로, 제2 비교기(A2)로부터 출력된 제1 펄스 신호(S1)는 논리 로우 레벨에 있어서, 마스터 스위치(Q1)는 턴오프된다. 도 6b에 도시된 바와 같이, 순간(T1)으로부터 순간(T2)까지의 턴온 시간(TON)은 마스터 스위치(Q1)가 턴온되는 기간이고, 순간(T2)으로부터 순간(T3)까지의 턴오프 시간(TOFF)은 마스터 스위치(Q1)가 턴오프되는 기간이다. 추가적으로, 도 1에 도시된 바와 같이, 제2 펄스 신호(S2)는 제1 펄스 신호(S1) 또는 제어 신호(SQ)의 역 위상 신호이어서, 이에 의해 턴온 시간(TON)과 턴오프 시간(TOFF)에서 제2 펄스 신호(S2)의 논리 상태는 제1 펄스 신호(S1)의 논리 상태와 반대이고, 제2 제어기(105)는 제2차 권선의 동기 스위치(Q2)를 제어하는 제2 펄스 신호(S2)를 생성하도록 적응된다.6B, the first pulse signal S 1 extends from the instant T 1 to the instant T 2 , and the turn-on time T ON set by the on-time generator 105c is terminated do. A logic high level signal S ON generated by the on-time generator 105c and used as a reset signal is passed to the reset end S of the RS trigger 105a, control signal (SQ) output from the (Q) is converted to a logic low level, the logic low level will turn off the first switch (SW 41) in Figure 6a. However, the control signal the second switch (SW 42) when (SQ) is reversed to the logical high level after passing through the phase inverter (105e) is turned on. The second switch SW 42 is turned off when the first switch SW 41 is turned on so that a part of the charge stored in the capacitor C 21 and the capacitor C 22 is supplied to the node N 2 , 2 switch SW 42 , a node N 4 , a capacitor C 22 , a node N 3 , a resistor R 41 , a node N 1 , a capacitor C 21 and a node N 2 along a closed ROOP2 goes to the first controller 104 from the second controller 105 is consumed by the resistor (R 41) a. Thus, charge from the instant T 2 is discharged from the capacitor C 21 and then the charge voltage V TX1 is gradually reduced at the node N 2 or the transfer interface TX 1 +. At the instant T 2 the voltage of the capacitor C 21 does not change so that the voltage V RX1 at the node N 1 or at the receiving interface RX1 + can be temporarily reduced to be negative; A capacitor (C 21) and the voltage (V RX1) of the receiving interface (RX1 +) as the electric charge is discharged in the capacitor (C 22) is equal to approximately 0 potential at a time (T 3). The voltage V TX1 at the node N 2 or the transmission interface TX 1 + is also equal to approximately zero potential at the instant T 3 . The voltage V RX1 at the node N 1 or the receiving interface RX1 + is less than the second reference voltage V TH and is, for example, about 0 potential, in the period from T 2 to T 3 , The first pulse signal S 1 output from the comparator A2 is at a logic low level, and the master switch Q1 is turned off. 6B, the turn-on time T ON from the instant T 1 to the instant T 2 is a period during which the master switch Q 1 is turned on and the instant T 3 from the instant T 2 to the instant T 2 , Off time T OFF is a period during which the master switch Q1 is turned off. 1, the second pulse signal S 2 is a reverse-phase signal of the first pulse signal S 1 or the control signal SQ so that the turn-on time T ON and the turn- The logic state of the second pulse signal S 2 at time T OFF is opposite to the logic state of the first pulse signal S 1 and the second controller 105 is at the logic state of the synchronous switch Q 2 of the secondary winding, To generate a second pulse signal (S 2 ) to control the second pulse signal (S 2 ).

마스터 스위치(Q1)가 턴온된 기간에서, 제1차 전류는 에너지를 저장하기 위해 제1차 권선(LP)을 통해 흐르고, 이 순간에, 동기 스위치(Q2)가 턴오프될 때, 제2차 권선(LS)을 통해 흐르는 전류는 없고, 전력은 출력 커패시터(COUT)를 통해 부하(18)에 제공될 수 있다. 마스터 스위치(Q1)가 턴오프되는 기간에, 제1차 전류는 0으로 감소되고, 제1차 권선(LP)의 에너지는 제2차 권선(LS)과 보조 권선(LAUX)으로 전달되고, 이는 동기 스위치(Q2)를 턴온하여, 전류가 제2차 권선(LS)과 동기 스위치(Q2)를 통해 흐른다. 부하(18)에는 제2차 권선(LS)로부터 전류가 제공되고, 출력 커패시터(COUT)는 충전되는 반면, 커패시터(CAUX)는 또한 보조 권선(LAUX)으로부터 오는 전력으로 충전된다. 턴온 시간(TON)을 위한 시간-지연 측정은 온-시간 생성기(105c)에 의해 결정된다. 도 6a 및 도 6b에 도시된 바와 같이, 원숏 트리거(105b)는 RS 트리거(105a)로부터 출력된 제어 신호(SQ)의 상승 에지에서 트리거되어, 나노초(nanosecond) 등급의 하나의 일시적인 상태의 펄스 신호(CLK1)를 생성할 수 있다(여기서 원숏 트리거 또는 원숏 회로로부터 출력된 펄스 신호(CLLK)는 일반적으로 일시적인 상태와 정상 상태의 2개의 논리 상태에 있다). 좁은 일시적인 상태의 펄스 신호(CLK1)는 제어 신호(SQ)의 상승 에지의 순간에 하이 레벨(일시적인 상태 기간)에 있고, 다른 순간(정상 상태 기간)에 로우 레벨에 있다. 하이 레벨에 있는 일시적인 상태의 펄스 신호(CLK1)는 온-시간 생성기(105c)에 타이밍을 시작할 것을 통지하도록 적응되고, 하이 레벨에 있는 신호(SON)가 온-시간 생성기(105c)로부터 전달되어, 미리 설정된 턴온 시간(preset turn-on time)(TON)이 막 도착된 순간에 RS 트리거(105a)를 트리거하고, 이 제어 모드는 상수 온 시간 제어 모드(constant on time control mode)이고, 본 발명에서, 각 스위치 기간에서, 이 상수 온 시간(TON)은 또한 조절될 수 있고, 예를 들어, 요구조건을 충족하는 최소 상수 온 시간(TON-MIN) 또는 최대 상수 온 시간(TON-MAX)이 설계될 수 있다.In the master switch (Q1) of the turn-on period, the first current when the flow through the first primary winding (L P) in order to store energy, is turned off at this moment, a synchronization switch (Q2), a second There is no current flowing through the secondary winding L S and power can be provided to the load 18 via the output capacitor C OUT . The period in which the master switch (Q1) is turned off, the primary current is reduced to zero, the primary energy of the coil (L P) is transferred to the secondary winding (L S) and an auxiliary winding (L AUX) , Which turns on the synchronous switch Q2 and current flows through the secondary winding L S and the synchronous switch Q2. The load 18 is supplied with current from the secondary winding L S and the output capacitor C OUT is charged while the capacitor C AUX is also charged with power from the auxiliary winding L AUX . The time-delay measurement for the turn-on time (T ON ) is determined by the on-time generator 105c. 6A and 6B, the one-shot trigger 105b is triggered at the rising edge of the control signal SQ output from the RS trigger 105a to generate a single transient state pulse signal of nanosecond rating (Here, the pulse signal CLLK output from the one-shot trigger or one-shot circuit is generally in the two logical states of the transient state and the steady state). The pulse signal CLK1 in the narrow transient state is at a high level (transient state period) at the rising edge of the control signal SQ and at a low level at another moment (steady state period). A transient pulse signal (CLK1) of the state at the high level on-adapted to notify the start timing to the time generator (105c), the signals (S ON) at the high level on-are transmitted from the time generator (105c) And triggers the RS trigger 105a at the moment when a preset turn-on time T ON arrives, and this control mode is a constant on time control mode, In the invention, in each switch period, this constant ON time T ON can also be adjusted and can be adjusted, for example, by a minimum constant ON time (T ON - MIN ) or a maximum constant ON time (T ON -MAX ) can be designed.

도 6c는 도 6a에 있는 것의 대안 모드이다. 마스터 스위치(Q1)의 온-오프 주파수(f)는 입력 전압(VIN)이 증가될 때 감소되고, 그 역도 또한 그러하고, 주파수(f)는 턴온 시간(TON)이 증가될 때 감소되고, 그 역도 또한 그러하다. 온-오프 주파수(f)가 너무 작은 경우, 변압기(T)의 자기 코어 선속(magnetic core flux)은 히스테리시스 루프의 시작점으로 복원될 수 없고, 자기 코어는 과포화된다. 변압기(T)는 입력 전압(VIN)이 증가될 때 온-오프 주파수(f)가 너무 작은 경우 포화될 수 있고, 이 순간에 전압이 생성되지 않는 경우 자기 코어가 용이하게 버닝(burned)될 수 있다. 이 실시예에서, 이 문제는 극복될 수 있다. 마스터 스위치(Q1)가 턴온되고 동기 스위치(Q2)가 턴오프될 때, 제2차 권선(LS)을 통해 흐르는 전류는 없으나, 제2차 권선(LS)의 제2 단부와 동기 스위치(Q2)의 제1 단부에서 캡처된 전압 샘플링(VSAM)은 이 순간에 일반적으로 제1차 권선(LP)의 턴 수(NP)에 대한 제2차 권선(LS)의 턴 수(NS)의 비를 입력 전압(VIN)으로 승산한 것과 같다. 다시 말해, 전압(VSAM)은 입력 전압(VIN)과 연관된다. 전압(VSAM)은 온-시간 생성기(105c)에 의해 센싱될 수 있어서, 그리하여 적절한 턴온 시간(TON)은 온-오프 주파수 값(f)의 비정상 상태에 의해 야기된 자기 코어 포화를 금지하도록 설계된다. 도 6c 및 도 6d에 도시된 바와 같이, 센싱 전압 강하(VCS) 또는 피드백 전압(VFB)이 제1 기준 전압(VREF) 미만인 경우, 제1 비교기(A1)는 하이 레벨 신호를 RS 트리거(105a)의 설정 단부(S)에 출력하고, RS 트리거(105a)의 출력 단부(Q)에 의해 생성된 제어 신호(SQ)는 로우 레벨로부터 하이 레벨로 터닝되고, 원숏 트리거(105b)는, 제어 신호(SQ)가 원숏 트리거(105b)에 송신될 때 제어 신호(SQ)가 로우 레벨로부터 하이 레벨로 터닝될 때 상승 에지에서 하이 레벨의 일시적인 상태의 펄스 신호(CLK1)를 생성한다. 온-시간 생성기(105c)는 샘플링 홀더(S/H)(105c-1), 전압-전류 컨버터(105c-2), 제3 스위치(SW51), 및 커패시터(CT)를 포함한다. 샘플링 홀더(105c-1)의 입력 단부는 제2차 권선(LS)의 제2 단부와 연결된 반면, 샘플링 홀더(105c-1)의 출력 단부는 전력 공급 전압(VDD)을 통해 동작 전압이 제공되는 전압-전류 컨버터(105c-2)의 전압 입력 단부와 연결된다. 전압-전류 컨버터(105c-2)의 전류 출력 단부와 커패시터(CT)의 일 단부는 노드(NT)에 연결되고, 커패시터(CT)의 다른 단부는 접지 단자(GND)와 연결된다. 제3 스위치(SW51)의 제1 단부는 노드(NT)와 연결되고, 제2 단부는 접지 단자(GND)에 연결되어, 제3 스위치(SW51)와 커패시터(CT)는 병렬로 연결되고, 원숏 트리거(105b)에 의해 생성된 일시적인 상태의 펄스 신호(CLK1)는 제3 스위치(SW51)의 제어 단부에 입력된다. 온-시간 생성기(105c)는, 노드(NT)와 연결된 비-반전 입력 단자와, 제3 기준 전압(VP)이 입력되는 반전 단부를 구비하는 제3 비교기(A3)를 더 포함한다.Figure 6C is an alternative mode to that of Figure 6A. The on-off frequency f of the master switch Q1 is reduced when the input voltage V IN is increased and vice versa and the frequency f is reduced when the turn on time T ON is increased, The reverse is also true. If the on-off frequency f is too small, the magnetic core flux of the transformer T can not be restored to the starting point of the hysteresis loop, and the magnetic core is supersaturated. The transformer T can be saturated if the on-off frequency f is too low when the input voltage V IN is increased and if the voltage is not generated at that moment the magnetic core is easily burned . In this embodiment, this problem can be overcome. When the master switch (Q1) is turned on and is turned off synchronous switch (Q2), the second second end and synchronous switch of the winding current flowing through the (L S) is, but, the secondary winding (L S) ( the voltage sampling captured at the first end of the Q2) (V SAM) can turn in generally a first secondary winding (secondary winding (L S) of the turn-number (NP) of the L P) at this moment (NS ) Is multiplied by the input voltage V IN . In other words, the voltage V SAM is associated with the input voltage V IN . The voltage V SAM can be sensed by the on-time generator 105c so that the appropriate turn-on time T ON prevents the magnetic core saturation caused by the abnormal state of the on-off frequency value f Is designed. 6C and 6D, when the sensing voltage drop V CS or the feedback voltage V FB is less than the first reference voltage V REF , the first comparator A1 supplies the high level signal to the RS trigger The control signal SQ generated by the output end Q of the RS trigger 105a is turned from the low level to the high level and the one short trigger 105b outputs the control signal SQ generated by the output end Q of the RS trigger 105a, Level transient pulse signal CLK1 at the rising edge when the control signal SQ is turned from the low level to the high level when the control signal SQ is transmitted to the one-shot trigger 105b. On-and a current converter (105c-2), the third switch (SW 51), and a capacitor (C T) - time generator (105c) is the sampling holder (S / H) (105c- 1), voltage. The input end of the sampling holder 105c-1 is connected to the second end of the secondary winding L S while the output end of the sampling holder 105c-1 is connected to the power supply voltage V DD And is connected to the voltage input end of the provided voltage-current converter 105c-2. One end of the current output end of the voltage-current converter 105c-2 and the capacitor C T is connected to the node N T and the other end of the capacitor C T is connected to the ground terminal GND. The first end of the third switch SW 51 is connected to the node N T and the second end is connected to the ground terminal GND so that the third switch SW 51 and the capacitor C T are connected in parallel connection and, in the transient state produced by the wonsyot trigger (105b) pulse signal (CLK1) is input to a control end of the third switch (SW 51). The on-time generator 105c further includes a third comparator A3 having a non-inverting input terminal coupled to the node N T and an inverting end to which the third reference voltage V P is input.

도 6c에 도시된 바와 같이, 온-시간(TON)은 온-시간 생성기(105c)에 의해 조절되되, 마스터 스위치(Q1)가 턴온되고 동기 스위치(Q2)가 턴오프될 때 제2차 권선(LS)의 제2 단부로부터 샘플 전압(VSAM)이 샘플링 홀더(105c-1)에 제공되고, 입력 전압(VIN)이 크면 클수록, 샘플링 홀더(105c-1)에 의해 유지되는 전압(VSAM)이 더 커지고, 전압-전류 컨버터(105c-2)로부터 출력되는 전류도 더 커지고; 그 역도 또한 그러하도록 조절된다. 제3 스위치(SW51)를 구동하는 일시적인 상태의 펄스 신호(CLK1)가 다른 시간에 로우 레벨에 있는 RS 트리거(105a)에 의해 생성된 제어 신호(SQ)의 상승 에지에서 하이 레벨에 있을 때, 제3 스위치(SW51)는 제어 신호(SQ)의 상승 에지의 순간에 턴온되어서, 커패시터(CT)의 일 단부에서, 즉, 노드(NT)에서 저장된 전하가 방출되고; 이후 로우 레벨에서 신호(SON)는 이 순간에 제3 비교기(A3)의 출력 단부로부터 생성된다. 도 6d에 도시된 바와 같이, 미리 설정된 시간(preset time)(TSET)은 제어 신호(SQ)의 상승 에지에서 시작된다. 제어 신호(SQ)의 상승 에지 후에, 일시적인 상태의 펄스 신호(CLK1)는 로우 레벨로 다시 변환되고; 제3 스위치(SW51)는 턴오프되고, 커패시터(CT)는 전압-전류 컨버터(105c-2)로부터 출력된 전류를 통해 전력으로 충전된다. 커패시터(CT)가 온-시간 기간(TON)에 충전된 후, 그리고 온-시간 기간(TON)이 종료된 후, 노드(NT)에서 전압은 오프-시간 기간(TOFF) 동안 제3 기준 전압(VP)보다 더 크다. 그 결과, 제3 비교기(A3)의 출력 단부에서 생성된 신호(SON)는 온-시간 기간(TON) 동안 로우 레벨로부터 오프-시간 기간(TOFF) 동안 하이 레벨로 터닝되고 나서, RS 트리거(105a)를 리셋하기 위해 RS 트리거(105a)의 리셋 단부(R)로 입력되고, 그리하여 RS 트리거(105a)의 출력 단부(Q)에 의해 생성된 제어 신호(SQ)는 온-시간 기간(TON) 동안 하이 레벨로부터 오프-시간 기간(TOFF) 동안 로우 레벨로 변경된다. 센싱 전압 강하(VCS) 또는 피드백 전압(VFB)이 제1 기준 전압(VREF) 미만이지 않는 한, 그리고 제1 비교기(A1)가 하이 레벨 제어 신호(SQ)를 출력하는 RS 트리거(105a)를 설정하는 하이 레벨 신호를 재생성하지 않는 한, 오프-시간 기간(TOFF)이 종료될 때까지 제어 신호(SQ)는 연속적으로 로우 레벨에 있다. 제3 비교기(A3)의 출력 단부에서 생성된 신호(SON)는, 제어 신호(SQ)가 상승 에지를 구비하지 않는 한, 오프-시간 기간이 종료될 때까지 오프-시간 기간(TOFF) 동안 연속적으로 하이 레벨에 있어서, 이에 일시적인 펄스 신호(CLK1)는 하이 레벨에서 제3 스위치(SW51)를 턴온하고, 커패시터(CT)의 노드(NT)는 과도 방전(transient discharge)에 있고, 로우 레벨의 신호(SON)가 제3 비교기(A3)에 의해 생성된다. 6C, the on-time T ON is controlled by the on-time generator 105c such that when the master switch Q1 is turned on and the synchronous switch Q2 is turned off, the voltage provided to the sample voltage (V SAM) sampling holder (105c-1) from the second end and the input voltage (V iN) is the greater, held by the sample holder (105c-1) of the (L S) ( V SAM becomes larger, and the current output from the voltage-current converter 105c-2 becomes larger; The inverse is also adjusted to do so. Claim when the rising edge of the control signal (SQ) generated by the third switch (SW 51) RS trigger (105a) a temporary state of the pulse signal (CLK1) is in the low level at a different time for driving to a high level, The third switch SW 51 is turned on at the rising edge of the control signal SQ so that the charge stored at one end of the capacitor C T , i.e., at the node N T , is released; At a low level, the signal S ON is generated from the output end of the third comparator A3 at this moment. As shown in FIG. 6D, a preset time (T SET ) starts at the rising edge of the control signal SQ. After the rising edge of the control signal SQ, the pulse signal CLK1 in the transient state is converted again to the low level; A third switch (SW 51) is turned off and the capacitor (C T) is a voltage-is charged with electric power through the electric current output from the current converter (105c-2). A capacitor (C T) is on-, the node voltage is off (N T) after the time period (T ON) is ended-time period (T ON) after the charge, and on the period of time (T OFF) during Is greater than the third reference voltage (V P ). As a result, the signal S ON generated at the output end of the third comparator A3 is turned from the low level to the high level during the off-time period T OFF during the on-time period T ON , The control signal SQ generated by the output end Q of the RS trigger 105a is input to the reset end R of the RS trigger 105a for resetting the trigger 105a, T ON ) to the low level during the off-time period (T OFF ). The first comparator A1 outputs the high level control signal SQ and the RS trigger 105a outputs the high level control signal SQ unless the sensing voltage drop V CS or the feedback voltage V FB is less than the first reference voltage V REF , The control signal SQ is continuously at a low level until the off-time period T OFF is ended, unless the high level signal that sets the control signal SQ is regenerated. The signal S ON generated at the output end of the third comparator A3 is maintained in the off-time period T OFF until the off-time period is ended, unless the control signal SQ has a rising edge, in continuously at the high level during this node (N T) of the temporal pulse signal (CLK1) is turned on and the third switch (SW 51) at a high level, and the capacitor (C T) is in the transient discharge (transient discharge) , And the low-level signal S ON is generated by the third comparator A3.

전술된 바와 같이, 입력 전압(VIN)이 크면 클수록, 샘플링 홀더(105c-1)에 의해 유지되는 전압이 더 커지고, 이후 전압-전류 컨버터(105c-2)로부터 출력되는 전류가 더 커져서, 이에 의해 충전 시간이 단축되어서, 커패시터(CT)의 일 단부에서 노드(NT)에서의 전압이 제3 기준 전압(VP)을 신속히 초과할 수 있고, TON은 하이 레벨에 있는 제어 신호(SQ)에 의해 전체 온-오프 기간 동안 단축되고, 마스터 스위치(Q1)는 기간(TON) 동안 턴온된다. 그 결과 입력 전압(VIN)이 커지면 커질수록, 온-시간(TON)이 더 짧아지고, 이에 대응하여, 기간(TOFF) 동안 제어 신호(SQ)는 로우 레벨에 있고, 마스터 스위치(Q1)는 이 기간 동안 턴오프된다. 다시 말해, 입력 전압(VIN)이 증가되더라도, 온-오프 주파수 값(f)은 감소되고, 온-오프 주파수 값(f)의 감소는 온-시간(TON)이 단축될 때 억압된다. 그 역도 또한 그러하다, 즉 입력 전압(VIN)이 더 작으면 작을수록, 샘플링 홀더(105c-1)에 의해 유지되는 전압이 더 작아지고, 이후 전압-전류 컨버터로부터 출력되는 전류가 더 작아져서, 이에 의해 충전 시간이 연장될 수 있고, 커패시터(CT)의 일 단부에서 노드(NT)에서의 전압은 상대적으로 느린 속도로 제3 기준 전압(VP)을 초과할 수 있어서, 기간(TON)은 전체 온-오프 기간 동안 적절히 연장된다. 그리하여, 입력 전압(VIN)이 더 작으면 작을수록, 그 결과 마스터 스위치의 턴온 시간(TON)이 더 길어진다. 다시 말해, 입력 전압(VIN)이 온-오프 주파수 값(f)을 증가시키기 위해 감소되더라도, 온-오프 주파수 값(f)의 증가는 온-시간(TON)이 연장되는 경우 금지된다. 그리하여, 본 발명의 실시예는 온-오프 주파수 값(f)의 상대적인 정상 상태를 크게 보장할 수 있다.As described above, the larger the input voltage V IN is, the larger the voltage held by the sampling holder 105c-1 becomes, and the larger the current output from the voltage-current converter 105c-2 becomes, So that the voltage at the node N T at one end of the capacitor C T can quickly exceed the third reference voltage V P and T ON is the control signal at the high level SQ), and the master switch Q1 is turned on during the period T ON . As a result, the larger the input voltage V IN becomes, the shorter the ON -time T ON becomes, and correspondingly, the control signal SQ is at the low level during the period T OFF , ) Is turned off during this period. In other words, even if the input voltage V IN is increased, the on-off frequency value f is reduced and the reduction of the on-off frequency value f is suppressed when the on-time T ON is shortened. The reverse is also true, that is, the smaller the input voltage V IN is, the smaller the voltage held by the sampling holder 105c-1 becomes, and then the current output from the voltage-current converter becomes smaller , Whereby the charging time can be extended and the voltage at the node N T at one end of the capacitor C T can exceed the third reference voltage V P at a relatively slow rate, T ON ) is appropriately extended during the entire on-off period. Thus, the smaller the input voltage (V IN ), the longer the turn-on time (T ON ) of the master switch becomes. In other words, although the input voltage V IN is reduced to increase the on-off frequency value f, the increase in the on-off frequency value f is inhibited when the on-time T ON is prolonged. Thus, embodiments of the present invention can greatly guarantee the relative steady state of the on-off frequency value f.

예를 들어, 온-오프 주파수 값(f)은 비-연속 DCM 모드에서 (2*IO*L*VO)/{(VIN)2*(TON)2}와 같고, 여기서 L은 변압기(T)의 등가 인덕턴스이고, 본 발명에서 제공되는 구조에 따라, 입력 전압(VIN)이 감소되는지 또는 증가되는지에 상관없이, 이 함수에서 (VIN)2*(TON)2의 값은 크게 변하지 않고, 온-오프 주파수 값(f)의 변화는 금지될 수 있어서, 변압기(T)는 포화된 후 손상되지 않게 보호될 수 있다.For example, the on-off frequency value f is equal to (2 * I O * L * V O ) / {(V IN ) 2 * (T ON ) 2 } in non-continuous DCM mode, (V IN ) 2 * (T ON ) 2 in this function, irrespective of whether the input voltage V IN is reduced or increased, according to the structure provided in the present invention, which is the equivalent inductance of the transformer T And the change of the on-off frequency value f can be inhibited, so that the transformer T can be protected from being damaged after being saturated.

도 6a에 비해, 도 7a의 회로도의 커플링 소자(106)의 성분들은 도 6a의 것과 상이하다. 커플링 소자(106)는 펄스 변압기(PT)이다. 제2 제어기(105)를 위한 제어 신호(SQ를 생성하는 회로와 모드는 도 6a의 것과 유사하다. 이 실시예에서, 펄스 변압기(PT)는 제1 제어기(104)와 제2 제어기(105) 사이에 데이터 신호 상호 작용을 위한 전송 매체로 사용되고, 제1차 권선(LPT1)과 제2차 권선(LPT2)을 구비하고, 여기서 제1차 권선(LPT1)은 제2 제어기(105)와 연결되고, 제2차 권선(LPT2)은 제1 제어기(104)와 연결된다. 제1차 권선(LPT1)의 제1 단부는 RS 트리거(105a)에 의해 생성된 제어 신호(SQ)를 수신하도록 적응되고, 제2 단부는 기준 접지 전위(VSS)와 커플링된다. 제2차 권선(LPT2)의 제1 단부는 마스터 스위치(Q1)를 구동하는데 제1 펄스 신호(S1)를 생성하도록 적응되고, 제2 단부는 접지 단자(GND)와 커플링된다. 도 7a의 실시예에서, 제어 신호(SQ)는 제1차 권선(LPT1)의 제1 단부에서 입력되고, 제1 펄스 신호(S1)는 제2차 권선(LPT2)의 제1 단부로부터 출력된다. 제어 신호(SQ)는 버퍼(A4)의 입력 단부로 전달되고, 버퍼(A4)의 노드(N5)인 출력 단부와 제1차 권선(LPT1)의 제1 단부 사이에 연결된 커패시터(C52)를 통과하고, 제1차 권선(LPT1)의 제2 단부는 상대적으로 로우 전위, 예를 들어, 노드(N7)에서 기준 접지 전위(VSS)와 연결된다. 커패시터(C51)는 제2차 권선(LPT2)의 제1 단부와 제1 펄스 신호(S1)를 출력하는 신호 생성 노드(NS) 사이에 연결되고, 제2차 권선(LPT2)의 제2 단부는 노드(N6)에서 접지 단자(GND)와 연결된다. 추가적으로, 다이오드(D51)의 캐소드는 선택적으로 노드(NS)와 연결되고, 애노드는 노드(N6)에서 접지 단자(GND)와 연결되고, 저항기(R51)는 선택적으로 노드(NS)와 노드(N6) 사이에 연결된다. 펄스 변압기(PT)의 동작 메커니즘은, 커패시터(C52)가 직류 전류를 아이솔레이션(isolate)하도록 적응되고, 제어 신호(SQ)가 커패시터(C52)를 충전하도록 하이 레벨로 변환될 때 제1차 권선(LPT1)의 제1 단부에서의 전위가 또한 증가된다는 것이다. 도 7b는 제1차 권선(LPT1)의 제1 단부에 있는 전송 인터페이스(TX1+)의 전압(VTX1)의 파형을 도시하는 반면, 제1차 권선(LPT1)의 제2 단부에 있는 노드는 전송 인터페이스(TX2-)로 취해진다. 제어 신호(SQ)는 펄스 변압기(PT)를 통해 제2차 권선(LPT2)으로 전달되고, 이는 제2차 권선(LPT2)의 제1 단부에서 전위를 증가시킨다. 제2차 권선(LPT2)의 제1 단부에서 수신 인터페이스(RX1)의 전압(VRX1)의 파형은 도 7b에 도시된 것과 같고, 제2차 권선(LPT2)의 제2 단부는 수신 인터페이스(RX2-)로 취해진다. 이 공정에서, 노드(NS)의 전위는 또한 커패시터(C51)의 커플링 기능으로 인해 동시에 증가되므로, 노드(NS)의 전위는 쇼트키 다이오드(D51)의 클램핑 효과에 의해 신속히 증가되고, 하이 레벨에 있는 제1 펄스 신호(S1)가 노드(NS)로부터 출력된다. 이와 달리, 제어 신호(SQ)가 로우 레벨로 변환되면, 커패시터(C52)는 제1차 권선(LPT1)을 통해 방전되고, 커패시터(C51)는 또한 제2차 권선(LPT2)과 저항기(R51)를 통해 방전되어, 신호 생성 노드(NS)의 전위는 신속히 강하되어, 로우 레벨에 있는 제1 펄스 신호(S1)가 신호 생성 노드(NS)에서 생성되고, 제어 신호(SQ)의 논리 상태에 따라 동시에 변경된다. 제1 펄스 신호(S1)의 역 위상 신호인 제2 펄스 신호(S2)의 파형은 도 7b에 더 도시된다.Compared to Figure 6a, the components of the coupling element 106 of the circuit diagram of Figure 7a are different from those of Figure 6a. The coupling element 106 is a pulse transformer (PT). The circuit and mode for generating the control signal SQ for the second controller 105 is similar to that of Figure 6A. In this embodiment, the pulse transformer PT comprises a first controller 104 and a second controller 105, (LP T1 ) and a secondary winding (LP T2 ), wherein the primary winding (LP T1 ) is used as a transmission medium for data signal interaction between the second controller (105) and the primary winding And the secondary winding LP T2 is connected to the first controller 104. The first end of the primary winding LP T1 is connected to the control signal SQ generated by the RS trigger 105a, And a second end coupled to a reference ground potential VSS. The first end of the secondary winding LP T2 is coupled to receive a first pulse signal S 1 to drive the master switch Q1, 7A, the control signal SQ is input at the first end of the primary winding LP T1 , and the control signal SQ is input at the second end of the primary winding 1 pulse signal S 1) it is a second primary winding (which is output from the first end of the LP T2). Control signal (SQ) is the output end is transmitted to the input end of the buffer (A4), a buffer (A4) a node (N 5) of the a first winding second end relatively example a low potential, for example, nodes (N 7 of the first through the capacitor (C 52) connected between the first end and the first primary winding (LP T1) of (LP T1) The capacitor C 51 is connected between the first end of the secondary winding LP T2 and the signal generating node N S for outputting the first pulse signal S 1 , It is connected to a second primary winding (LP T2) of the second end is connected to the ground terminal (GND) at a node (N 6). in addition, the cathode of the diode (D 51) is and optionally the node (N S) And the anode is connected to the ground terminal GND at the node N 6 and the resistor R 51 is optionally connected between the node N S and the node N 6. The pulse transformer PT The operating mechanism includes a capacitor C 52 Is adapted to isolate the direct current and the potential at the first end of the primary winding L PT1 when the control signal SQ is converted to a high level to charge the capacitor C 52 , . Figure 7b is a node in the second end of the primary winding of claim 1, whereas the waveform of the transmission interface voltage (V TX1) of (TX1 +) at the end, a primary winding (L PT1) of (L PT1) Is taken as the transmission interface TX2-. The control signal SQ is transferred to the secondary winding L PT2 via the pulse transformer PT, which increases the potential at the first end of the secondary winding L PT2 . The waveform of the voltage V RX1 of the receiving interface RX1 at the first end of the secondary winding L PT2 is as shown in Fig. 7B and the second end of the secondary winding L PT2 is connected to the receiving interface (RX2-). In this process, the potential of the node N S is simultaneously increased due to the coupling function of the capacitor C 51 , so that the potential of the node N S is rapidly increased by the clamping effect of the Schottky diode D 51 And the first pulse signal S 1 at the high level is output from the node N S. Alternatively, when the control signal SQ is converted to a low level, the capacitor C 52 is discharged through the primary winding L PT1 and the capacitor C 51 is also discharged through the secondary winding L PT2 potential is discharged through the resistor (R 51), signal generating node (N S) is quickly descending, the first pulse signal (S 1) in a low level it is generated from the signal generating node (N S), the control signal (SQ). ≪ / RTI > A first waveform of the pulse signal (S 1) of the second pulse signal (S 2) of phase signals are further illustrated in Figure 7b.

도 7c에 도시된 실시예는 도 7a의 것과 약간 상이하다. 도 7c에 도시된 바와 같이, 피드백 전압(VFB)과 센싱 전압(VCS) 중 하나의 전압은 제2 제어기(105) 내 제1 비교기(A1)의 반전 입력 단자에 입력되지만; 이 실시예에서, 피드백 전압(VFB)은 제일 먼저 필터(105g)를 통해 전달되고, 센싱 전압(VCS)은 제일 먼저 증폭기(105h)를 통해 전달되고 나서, 필터(105g)의 출력과 증폭기(105h)의 출력은 가산기(105i)를 통해 결합되고, 제1 비교기(A1)의 반전 입력 단자로 더 전달된다. 이후에 상세히 설명된 도 1 또는 제8에 도시된 바와 같이 출력 노드(N20)에서 실제 리플 전압(ripple voltage)의 파형은, 교류 전류와 직류 전류를 포함하고, 여기서 리플 전압의 평균 전압은 직류 전류의 전압과 등가이고, 총 리플 전압으로부터 직류 전류의 전압을 감산하는 것에 의해 획득된 전압은 실제 교류 전류의 전압과 같다. 피드백 전압(VFB)은 실질적으로 출력 노드(N20)에서 캡처된 실제 리플 전압의 부분 전압이다. 추가적으로, 센싱 전압(VCS)은 부하 전류(IO)를 나타내고, 교류-직류 전류에서 부하 전류(IO)의 직류 전류는 부하 전류(IO)의 교류 전류보다 훨씬 더 커서, 교류-직류 전류를 또한 나타내는 센싱 전압(VCS)의 평균 전압은, 센싱 전압(VCS)의 직류 전류의 전압과 같다. 도 7c에 도시된 바와 같이, 실제 리플 전압은 실제 리플 전압의 직류 전류를 필터링하고 교류 전류를 출력하는 필터(105g)로 전달된다. 다시 말해, 피드백 전압(VFB)의 직류 전류의 전압은 피드백 전압(VFB)이 교류 전류의 전압만을 포함하도록 필터(105g)를 통해 피드백 전압(VFB)의 총 전압으로부터 감산된다. 추가적으로, 도 7c에 도시된 바와 같이, 센싱 저항기(RC)에 의해 생성된 센싱 전압(VCS)인 부하 전류(IO)의 전압 강하는 증폭기(105h)로 전달되고, 증폭기(105h)에 의해 증폭된 후 출력된다. 피드백 전압(VFB)의 직류 전류가 필터(105g)에 의해 필터링된 후 획득된 교류 전류의 신호인 필터(105g)로부터 출력된 신호와, 교류 전류와 직류 전류를 모두 포함하고 센싱 전압(VCS)이 증폭기(105h)를 통해 증폭된 후 획득된 증폭기(105h)로부터 출력된 신호는 가산기(105i)를 통해 결합되고, 이후 제1 비교기(A1)의 반전 입력 단자로 전달된다. 피드백 전압(VFB) 또는 센싱 전압(VCS)이 제1 비교기(A1)의 반전 입력 단자로 직접 송신되지 않다는 것을 제외하면, 도 7c에 도시된 실시예는 도 7a에 도시된 것과 대부분 동일하다. 추가적으로, 필터(105g)로부터 출력된 신호와 증폭기(105h)로부터 출력된 신호가 가산기(105i)를 통해 결합되고 나서 제1 비교기(A1)의 반전 입력 단자에 입력되는 것을 포함하는 새로운 특징은 도 6a 및 도 6c의 실시예에도 적용된다.The embodiment shown in Figure 7c is slightly different from that of Figure 7a. As shown in FIG. 7C, one of the feedback voltage V FB and the sensing voltage V CS is input to the inverting input terminal of the first comparator A1 in the second controller 105; In this embodiment, the feedback voltage V FB is first passed through the filter 105g and the sensing voltage V CS is first transmitted through the amplifier 105h and then the output of the filter 105g, The output of the comparator 105h is coupled through the adder 105i and further transferred to the inverting input terminal of the first comparator A1. The waveform of the actual ripple voltage at the output node N 20 as shown in FIG. 1 or 8, which will be described in detail later, includes an AC current and a DC current, wherein the average voltage of the ripple voltage is DC The voltage obtained by subtracting the voltage of the direct current from the total ripple voltage is equal to the voltage of the actual alternating current. The feedback voltage V FB is substantially the fractional voltage of the actual ripple voltage captured at the output node N 20 . Additionally, the sensing voltage (V CS) is the load current (I O) to indicate, AC-DC current of the load current (I O) from the DC current is much larger than the AC current of the load current (I O), AC-DC the average voltage of the sensed voltage (V CS) that indicates the current is also the same as the voltage of the DC current of the sensed voltage (V CS). As shown in Fig. 7C, the actual ripple voltage is passed to a filter 105g that filters the dc current of the actual ripple voltage and outputs an alternating current. In other words, the voltage of the direct current of the feedback voltage (V FB) is subtracted from the total voltage of the feedback voltage (V FB) through a filter (105g) the feedback voltage (V FB) to include only the voltage of the alternating current. In addition, as shown in Fig. 7C, the voltage drop of the load current I o , which is the sensing voltage V CS generated by the sensing resistor R c , is transferred to the amplifier 105h, And then output. The signal outputted from the filter 105g which is the signal of the alternating current obtained after the direct current of the feedback voltage V FB is filtered by the filter 105g and the signal including both the alternating current and the direct current and the sensing voltage V CS Is amplified through the amplifier 105h and then the signal output from the amplifier 105h is coupled through the adder 105i and then transferred to the inverting input terminal of the first comparator A1. The embodiment shown in FIG. 7C is mostly the same as that shown in FIG. 7A, except that the feedback voltage V FB or the sensing voltage V CS is not directly transmitted to the inverting input terminal of the first comparator A1 . In addition, a new feature, including that the signal output from the filter 105g and the signal output from the amplifier 105h are coupled through the adder 105i and then input to the inverting input terminal of the first comparator A1, And also to the embodiment of Figure 6C.

도 1 및 도 8을 참조하면, 유일한 차이는, 제2차 권선(LS)의 제1 단부가 정류기 다이오드(DREC)를 통해 출력 노드(N20)와 연결되고 도 1에 있는 동기 스위치(Q2)가 도 8에서 생략되어 제2차 권선(LS)의 제2 단부는 기준 접지 전위(VSS)에 직접 커플링된다는 것이다. 정류기 다이오드(DREC)의 애노드는 제2차 권선(LS)의 제1 단부와 연결되고, 캐소드는 출력 단부(N20)와 연결되고, 시작 전압(ST)은 정류기 다이오드(DREC)의 캐소드에 캡처될 수 있다. 동기 스위치(Q2)가 생략되어 있으므로, 제2 펄스 신호(S2)는 생성되지 않는다. 도 8의 동작 메커니즘은 도 1의 것과 유사하다.1 and 8, the only difference is that the first end of the secondary winding L S is connected to the output node N 20 via the rectifier diode D REC and is connected to the synchronous switch Q2) is omitted in Figure 8 the second end of the secondary winding (L S) that is directly coupled to the reference ground potential (VSS). The anode of the rectifier diode D REC is connected to the first end of the secondary winding L S and the cathode is connected to the output end N 20 and the start voltage ST is connected to the rectifier diode D REC Can be captured in the cathode. Since synchronous switch (Q2) is omitted, the second pulse signal (S 2) is not generated. The operation mechanism of Fig. 8 is similar to that of Fig.

전압 컨버터에서, 부하(18)가 가볍거나 비어 있는 경우, 부하 전류(IO)는 감소되고, 마스터 스위치(Q1)의 온-오프 주파수 값(f)이 또한 부하(18)에 대응하여 감소된다. 추가적으로, 온-오프 주파수 값(f)의 감소는, 전압 컨버터가 사운드를 만들 때, 예를 들어, 온-오프 주파수 값(f)이 너무 낮아서 기생 발진을 야기하는 경우 인식될 수 있고, 변압기로부터 만들어진 잡음은 온-오프 주파수 값(f)이 약 20Hz로 감소되는 것을 나타낼 수 있다.In the voltage converter, in the case where the load 18 is a light or empty, the load current (I O) is reduced, on the master switch (Q1) - off frequency value (f) is also reduced in response to the load (18) . In addition, a reduction in the on-off frequency value f can be recognized when the voltage converter makes a sound, for example, if the on-off frequency value f is too low to cause a parasitic oscillation, The generated noise may indicate that the on-off frequency value f is reduced to about 20 Hz.

도 9는, 전술된 바와 같이 온-오프 주파수 값(f)을 감소시키는 것에 의해 생성된 잡음의 문제를 해결하는 전압 컨버터의 회로도를 도시한다. 도 6a, 도 7a 또는 도 7c를 각각 참조하면, 검출 신호(DE), 피드백 전압(VFB), 센싱 전압(VCS), 또는 가산기(105i)로부터 출력된 검출 신호(DE)는 부하(18)에 제공된 출력 전압(VO) 및/또는 부하 전류(IO)의 실시간 세기를 나타내도록 적응될 수 있고, 제1 비교기(A1)의 반전 입력 단자에 입력된다. 도 7c를 참조하는 하나의 예에서, 검출 신호(DE)는 제1 비교기(A1)의 반전 입력 단자에 입력되고, 제1 기준 전압(VREF)은 제1 비교기(A1)의 비-반전 입력 단자에 입력된다. 검출 신호(DE)가 제1 기준 전압(VREF) 미만일 때, RS 트리거(105a)의 설정 단부(S)는 제1 비교기(A1)로부터 출력되는 하이 레벨 신호로 인해 설정되어서, RS 트리거(105a)는 하이 레벨에서 제어 신호(SQ)를 출력하고, 온-시간 생성기(105c)에 의해 생성된 하이 레벨 신호(SON)가 RS 트리거(105a)의 리셋 단부(R)로 전달될 때, RS 트리거(105a)는 로우 레벨에서 제어 신호(SQ)를 출력하는데, 이는 이미 구체적으로 앞서 설명된 것이다. Figure 9 shows a circuit diagram of a voltage converter that solves the problem of noise generated by reducing the on-off frequency value f as described above. 6A, 7A or 7C, the detection signal DE, the feedback voltage V FB , the sensing voltage V CS , or the detection signal DE output from the adder 105i is supplied to the load 18 ) supplied may be adapted to indicate a real-time intensity of the output voltage (V O) and / or a load current (I O), is input to the inverting input terminal of the first comparator (A1) on. 7C, the detection signal DE is input to the inverting input terminal of the first comparator A1, and the first reference voltage V REF is input to the non-inverting input of the first comparator A1 Terminal. When the detection signal DE is less than the first reference voltage V REF , the set end S of the RS trigger 105a is set by the high level signal output from the first comparator A1, and the RS trigger 105a ) Outputs a control signal SQ at a high level and when the high level signal S ON generated by the on-time generator 105c is delivered to the reset end R of the RS trigger 105a, The trigger 105a outputs the control signal SQ at the low level, which has already been described in detail above.

도 9는 단지 전압 컨버터의 일부를 도시하는데, 구체적으로 온-시간 생성기(105c)의 성분들을 도시한다. 도 9 및 도 10에 도시된 바와 같이, 검출 신호(DE)가 제1 기준 전압(VREF) 미만이면, 원숏 트리거(105b)는 제어 신호가 로우 레벨로부터 하이 레벨로 점프할 때 제어 신호(SQ)의 상승 에지에서 일시적인 상태의 펄스 신호(CLK)를 생성한다. 도 10은 검출 신호(DE)가 제1 기준 전압(VREF) 미만에 있는 적어도 2개의 인접한 기간을 취하는 파형을 도시한다. 예를 들어, 도 10에서 검출 신호(DE1)인 검출 신호(DE)가 제1 기간(TIME1)에서 제1 기준 전압(VREF) 미만인 경우, 전압 컨버터가 출력 전압(VO) 및/또는 부하 전류(IO)를 증가시키는 마스터 스위치(Q1)를 턴온하는 제어 신호(SQ1)를 생성하고 나서, 검출 신호(DE)는 제1 기간(TIME1)의 종료 점에서 제1 기준 전압(VREF)보다 더 크도록 변경되고, 그리고 도 10에서 검출 신호(DE2)인 검출 신호(DE)가 다시 제2 기간(TIME2)에서 제1 기준 전압(VREF) 미만일 때에는, 전압 컨버터는 출력 전압(VO) 및/또는 부하 전류(IO)를 다시 증가시키는 마스터 스위치(Q1)를 턴온하는 제어 신호(SQ2)를 생성한다. 최종적으로, 검출 신호(DE)는 제2 기간(TIME2)의 종료점에서 제1 기준 전압(VREF)보다 더 크도록 조절되고, 그리하여 전체 사이클이 반복된다.Figure 9 only shows a portion of the voltage converter, specifically the components of the on-time generator 105c. 9 and 10, when the detection signal DE is less than the first reference voltage V REF , the one-shot trigger 105b generates the control signal SQ when the control signal jumps from the low level to the high level, ) At the rising edge of the pulse signal CLK. Fig. 10 shows a waveform taking at least two adjacent periods in which the detection signal DE is below the first reference voltage V REF . For example, when the detection signal DE as the detection signal DE1 in FIG. 10 is less than the first reference voltage V REF in the first period TIME1, the voltage converter outputs the output voltage V O and / The detection signal DE generates the first reference voltage V REF at the end point of the first period TIME1 after generating the control signal SQ1 that turns on the master switch Q1 that increases the current I o , And when the detection signal DE which is the detection signal DE2 in Fig. 10 is again less than the first reference voltage VREF in the second period TIME2, the voltage converter changes the output voltage V O ) to generate a master switch (control signal (SQ2) to the turn-on Q1) to and / or increasing the load current (I O) again. Finally, the detection signal DE is adjusted to be larger than the first reference voltage V REF at the end point of the second period TIME2, so that the entire cycle is repeated.

도 10에 도시된 바와 같이, 제1 기간(TIME1)에서 검출 신호(DE1)는 제1 기준 전압(VREF) 미만이다. 제1 기간(TIME1)의 시작 순간에서, RS 트리거(105a)는 제1 비교기(A1)로부터 출력된 하이 레벨 신호에 따라 하이 레벨에서 제어 신호(SQ1)를 생성하도록 설정되고, 이 순간에, 제어 신호(SQ1)는 로우 레벨로부터 하이 레벨로 변환되고 나서, 원숏 트리거(105b)는 하이 레벨에서 좁은 펄스 또는 일시적인 상태의 펄스 신호(CKL1)를 생성하고, 공정은 도 6a 및 도 7a와 함께 전술된 것과 유사하다. 원숏 트리거(105b)에 의해 생성된 일시적인 상태의 펄스 신호(CKL1)는 온-시간(TON1)을 타이밍하기 위해 온-시간 생성기(105c)를 트리거하고, 온-시간(TON1) 동안 마스터 스위치(Q1)가 턴온되고, 제3 비교기(A3)에 의해 생성된 신호(SON1)는 연속적으로 로우 레벨에 있다. 온-시간(TON1)이 종료된 후, 제3 비교기(A3)에 의해 생성된 신호(SON1)는 하이 레벨로 터닝되어서 RS 트리거(105a)를 리셋하고 제어 신호(SQ1)를 로우 레벨 상태로 터닝한다. 예를 들어 마스터 스위치(Q1)의 2개의 온-오프 기간만을 도시하는 도 10에 도시된 바와 같이, 하나의 미리 설정된 시간(TSET -A)은 제1 기간(TIME1)의 시작점으로부터 시작되고, 하나의 또는 다수의 온-오프 기간 후에 미리 설정된 시간(TSET -A)이 종료될 때, 검출 전압(DE)은 제1 기준 전압(VREF)보다 더 크고, 제어 신호(SQ1)는 로우 레벨에 있다. 추가적으로, 일시적인 상태의 펄스 신호(CKL1)는 하이 레벨에 있지 않아서, 커패시터(CT)는 과도 방전을 하지 않고, 제3 비교기(A3)로부터 출력된 신호(SON1)는 하이 레벨에 유지된다.As shown in Fig. 10, in the first period TIME1, the detection signal DE1 is less than the first reference voltage V REF . At the beginning of the first period TIME1, the RS trigger 105a is set to generate the control signal SQ1 at the high level in accordance with the high level signal output from the first comparator A1, After the signal SQ1 is converted from the low level to the high level, the one-shot trigger 105b generates the pulse signal CKL1 in the high level at the high level or in the narrow state, . A transient pulse signal (CKL1) of the state produced by the wonsyot trigger (105b) is in the on-the master switch for a time (T ON1) - time (T ON1) to come to timing-trigger a time generator (105c), and on The first comparator Q1 is turned on and the signal S ON1 generated by the third comparator A3 is continuously low level. After the on-time T ON1 has ended, the signal S ON1 generated by the third comparator A3 is turned to the high level to reset the RS trigger 105a and to output the control signal SQ1 to the low level state . For example, as shown in Fig. 10 which shows only two on-off periods of the master switch Q1, one preset time (T SET - A) The first starts from the start point of the period (TIME1), one or more on-the preset time after the off period when the (T SET A) is completed, the detection voltage (DE) is a first reference voltage (V REF) And the control signal SQ1 is at a low level. In addition, the pulse signal CKL1 in the transient state is not at the high level, so that the capacitor C T does not conduct the over discharge and the signal S ON1 output from the third comparator A3 is maintained at the high level.

도 10에 도시된 바와 같이, 제1 기간(TIME1)이 종료된 후, 전압 컨버터의 전압 변조 효과로 인해, 검출 신호(DE2)는 제1 기준 전압(VREF)보다 더 크도록 증가되고, 그리하여 제1 비교기(A1)로부터 출력 신호는 로우 레벨에 있다. 시간 간격 후에, RS 트리거(105a)는 제2 기간(TIME2)에서 검출 신호(DE2)가 다시 제1 기준 전압(VREF)보다 낮아질 때 제2 기간(TIME2)의 시작 순간에 제1 비교기(A1)의 하이 레벨 출력 신호에 따라 하이 레벨에 있는 제어 신호(SQ2)를 생성한다. 이 순간에, 제어 신호(SQ2)는 로우 레벨로부터 하이 레벨로 터닝되고, 이에 의해 원숏 트리거(105b)가 커패시터(CT)를 트리거하여 제3 기준 전압(VP) 미만의 전압으로 방전하도록 적응된 하이 레벨에 있는 좁은 일시적인 상태의 펄스 신호(CKL2)를 생성하고, 이에 따라 온-시간 생성기(105c)는 턴온 시간(TON2)을 타이밍하기 시작하고, 제3 비교기(A3)에 의해 생성된 신호(SON2)는 연속적으로 로우 레벨에 있고, 마스터 스위치(Q1)는 턴온 시간(TON2) 동안 턴온된다. 턴온 시간(TON2)이 종료된 후, 커패시터(CT)는 제3 기준 전압(VP)을 초과하는 전압으로 충전되고, 온-시간 생성기(105c) 내 제3 비교기(A3)에 의해 생성된 하이 레벨에 있는 신호(SON2)가 RS 트리거(105a)를 리셋하여서, 제어 신호(SQ2)는 로우 레벨 상태로 변환된다. 제2 기간(TIME2) 동안, 도 10에 도시된 바와 같이, 하나의 미리 설정된 시간(TSET -B)은 제2 기간(TIME2)의 시작점으로부터 시작되고, 하나의 또는 다수의 온-오프 기간 후 미리 설정된 시간(TSET -B)이 종료될 때, 검출 전압(DE)은 부하 요구조건을 충족하기 위해 제1 기준 전압(VREF)을 초과한다. 이 순간에, 제어 신호(SQ2)는 로우 레벨에 있으나, 일시적인 상태의 펄스 신호(CLK2)는 아직 하이 레벨에 있지 않아서, 커패시터(CT)는 과도 방전을 하지 않고, 제3 비교기(A3)로부터 출력된 신호(SON2)는 여전히 하이 레벨에 있다.10, after the end of the first period TIME1, due to the voltage modulation effect of the voltage converter, the detection signal DE2 is increased to be larger than the first reference voltage VREF , The output signal from the first comparator A1 is at a low level. After a time interval, the RS trigger 105a generates a first comparator (A1) at the beginning of the second period (TIME2) when the detection signal (DE2) is again lower than the first reference voltage (V REF ) in the second period Level control signal SQ2 in accordance with the high-level output signal of the control signal SQ2 . At this moment, the control signal SQ2 is turned from a low level to a high level so that the one-shot trigger 105b triggers the capacitor C T and is adapted to discharge to a voltage less than the third reference voltage V P The on-time generator 105c starts timing the turn-on time T ON2 , and the third comparator A3 generates the pulse signal CKL2 in the narrow transient state at the high level, The signal S ON2 is continuously at a low level, and the master switch Q1 is turned on during the turn-on time T ON2 . After the turn-on time T ON2 has ended, the capacitor C T is charged to a voltage that exceeds the third reference voltage V P and is generated by the third comparator A3 in the on- The signal S ON2 at the high level resets the RS trigger 105a, and the control signal SQ2 is converted to the low level state. During the second period TIME2, as shown in FIG. 10, one predetermined time T SET -B starts from the beginning of the second period TIME2, and after one or more on-off periods When the preset time (T SET -B ) ends, the detection voltage DE exceeds the first reference voltage V REF to meet the load requirement. At this moment, the control signal SQ2 is at the low level, but the pulse signal CLK2 in the transient state is not yet at the high level, so that the capacitor C T does not conduct the over discharge and the third comparator A3 The output signal S ON2 is still at the high level.

도 9에 도시된 바와 같이, 피드백 전압(VFB), 센싱 전압(VCS) 또는 가산기(105i)로부터 출력 전압 중 어느 하나인 출력 신호는 미리 설정된 시간(TSET -A)과 미리 설정된 시간(TSET -B) 기간 내 제1 기준 전압(VREF) 미만이어서, 변압기(T)는 온-오프 주파수 값(f)이 너무 낮을 때 잡음을 만드는 것이 방지될 수 있다. 전술된 바와 같이, 피드백 전압(VFB), 센싱 전압(VCS) 또는 가산기(105i)의 출력 전압 중 어느 하나는 검출 신호(DE)이다. 도 9 및 도 10을 참조하면, 미리 설정된 시간(TSET-A) 동안 제어 신호(SQ1)가 주파수 값(F)을 구비할 때 일시적인 상태의 펄스 신호(CLK1)가 생성되고, 일시적인 상태의 펄스 신호(CLK1)가 가능하게는 1회를 초과하여 좁은 펄스를 갖는 하이 레벨에 있을 때, 하나 이상의 주파수 값(F)이 생성된다. 도 9에 도시된 바와 같이, 시간 생성기(113)는 발진기(113a)와 주파수 디바이더(frequency divider)(113b)를 포함하고, 여기서 발진기(113a)는 주파수 디바이더(113b)로 출력되는 발진 신호를 생성하도록 적응되고, 주파수 디바이더(113b)는 제어 신호(SQ1)의 상승 에지에 의해 트리거되는 일시적인 상태의 펄스 신호(CLK1)의 주파수(F)와 비교되는 기준 주파수 값으로서 주파수 비교기(114)에 출력되는 상부 주파수 임계 값(FH)과 하부 주파수 임계 값(FL)을 제공하도록 발진 신호의 주파수 값을 변경시키도록 적응된다. 카운터(115)는 가산 계산기와 감산 카운터를 구비하고, 카운터(115)의 초기 카운터 값은 미리 설정될 수 있다. 카운터(115)는 하나의 주파수 값(F)이 상부 주파수 임계 값(FH)을 초과할 때 설정된 초기 카운터 값으로부터 1을 감산하도록 제한된다. 가산 또는 감산은 카운터(115)로 전달되는 주파수 비교기(114)의 비교 결과에 따라 구현되고, 미리 한정된 계산 규칙은 결과에 따라 카운터(115)를 통해 실행된다. 미리 설정된 시간(TSET -A) 동안, 하이 레벨에 있는 좁은 일시적인 상태의 펄스 신호(CLK1)에 대응하는 주파수 값(F)과 기준 주파수 값의 비교 결과에 따라, 카운터(115)는 1만큼 감산하거나 1만큼 가산하고, 카운터(115)는 주파수 값(F)의 개수에 따라 (5개의 상이한 주파수 값에 대해) 동일한 횟수만큼 (예를 들어 5회) 카운팅하고, 최종적으로 총 카운터 값이 카운터(115)에 의해 생성될 수 있다. 추가적으로, 카운터(115)는, 상부 임계 카운터 값과 하부 임계 카운터 값이 카운터(115)에 한정되고, 만약 총 카운터 값이 상부 임계 카운터 값을 초과하면, 카운터 값이 상부 임계 카운터 값과 같도록 조절되거나, 또는 총 카운터 값이 하부 임계 카운터 값 미만일 때, 카운터 값은 하부 임계 카운터 값과 같도록 조절되지만, 총 카운터 값이 상부 임계 카운터 값과 하부 임계 카운터 값 중 어느 하나의 값과 같을 때에는, 총 카운터 값이 변치 않는 일부 카운팅 조건을 따른다.9, the output signal, which is either the feedback voltage (V FB ), the sensing voltage (V CS ) or the output voltage from the adder (105i), has a predetermined time (T SET - A) T SET - B) then within the period less than the first reference voltage (V REF), the transformer (T) is the on-off frequency value (f) can be prevented from making a noise when too low. As described above, either the feedback voltage V FB , the sensing voltage V CS or the output voltage of the adder 105i is the detection signal DE. 9 and 10, a pulse signal CLK1 in a transient state is generated when the control signal SQ1 has the frequency value F during a preset time T SET -A, When the signal CLK1 is possibly at a high level with more than one narrow pulse, more than one frequency value F is generated. 9, the time generator 113 includes an oscillator 113a and a frequency divider 113b. The oscillator 113a generates an oscillation signal output to the frequency divider 113b And the frequency divider 113b is adapted to be outputted to the frequency comparator 114 as a reference frequency value which is compared with the frequency F of the pulse signal CLK1 in a transient state triggered by the rising edge of the control signal SQ1 Is adapted to change the frequency value of the oscillating signal to provide an upper frequency threshold (F H ) and a lower frequency threshold (F L ). The counter 115 has an addition calculator and a subtraction counter, and the initial counter value of the counter 115 can be set in advance. The counter 115 is limited to subtract 1 from the initial counter value set when one frequency value F exceeds the upper frequency threshold F H. The addition or subtraction is implemented according to the comparison result of the frequency comparator 114 delivered to the counter 115, and the predefined calculation rule is executed through the counter 115 according to the result. In response to the comparison result between the frequency value F corresponding to the pulse signal CLK1 in the narrow temporal state at the high level and the reference frequency value during the preset time T SET - A, And the counter 115 counts the same number of times (for example, five times) (for five different frequency values) according to the number of frequency values F, and finally the total counter value is counted by the counter 115). Additionally, the counter 115 is configured such that the upper threshold counter value and the lower threshold counter value are limited to the counter 115, and if the total counter value exceeds the upper threshold counter value, Or when the total counter value is less than the lower threshold counter value, the counter value is adjusted to be equal to the lower threshold counter value, but when the total counter value is equal to either the upper threshold counter value or the lower threshold counter value, It follows some counting conditions where the counter value does not change.

하나의 예에서, 본 발명의 실시예로 제한하는 것이 아니라 본 발명을 예시하기 위하여, 미리 설정된 시간(TSET -A) 동안 하이 레벨에서 복수의 좁은 일시적인 상태의 펄스 신호(CLK1)는 대응하여 5개의 상이한 주파수 값을 구비하고, 또는 일시적인 상태의 펄스 신호(CLK1)의 주파수 값(f)의 총 수는 5이다. 이 상황에서, 하부 임계 카운터 값인 카운터(115)의 초기 카운터 값은 2 비트의 바이너리 코드 요소(binary code element)(BIT[00])로 정의되고, 상부 임계 카운터 값은 2 비트의 바이너리 코드 요소(BIT[11])로 정의된다. 일시적인 상태의 펄스 신호(CLK1)의 주파수 값(F)의 총 수가 5일 때, 각 주파수 값은 주파수 비교기(114)를 통해 시퀀스로 상부 임계 주파수 값(FH)과 하부 임계 주파수 값(FL)과 비교되고, 획득된 비교 결과는 하부 임계 주파수 값(FL) 미만의 제1 주파수 값, 상부 임계 주파수 값(FH)을 초과하는 제2 주파수 값, 하부 임계 주파수 값(FL) 미만의 제3 주파수 값, 상부 임계 주파수 값(FH)을 초과하는 제4 주파수 값, 및 하부 임계 주파수 값(FL) 미만의 제5 주파수 값을 포함한다. 전술된 바와 같이, 하이 레벨에서 좁은 일시적인 상태의 펄스 신호(CLK1)는 카운터(115)에 의해 카운팅되고, 초기 카운터 값(BIT[00])에 기초하여, 카운터(115)는 다음과 같이 시퀀스로 다음의 카운터 단계를 포함하는데, 즉: 제1 주파수 값이 하부 임계 주파수 값(FL) 미만일 때, 카운터(115)의 가산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과에 가산되고; 제2 주파수 값이 상부 임계 주파수 값(FH)을 초과할 때, 카운터(115)의 감산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과로부터 감산되고;, 제3 주파수 값이 하부 임계 주파수 값(FL) 미만일 때, 카운터(115)의 가산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과에 가산되고; 제4 주파수 값이 상부 임계 주파수 값(FH)을 초과할 때, 카운터(115)의 감산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과로부터 감산되고; 및 제5 주파수 값이 하부 임계 주파수 값(FL) 미만일 때, 카운터(115)의 가산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과에 가산된다. 그 결과, 1이 초기 카운터 값(BIT[00])에 3회 가산되고 2회 감산되어, 총 카운터 값(BIT[01])이 획득된다. 다른 실시예에서, 전술된 초기 카운터 값(BIT[00]), 하부 임계 카운터 값(BIT[00]), 및 상부 임계 값(BIT[11])은 변치 않고, 5개의 주파수 값의 범위가 변화될 때, 초기 카운터 값(BIT[00])에 기초하여, 카운터(115)는 다음과 같이 시퀀스로 구현된 다음의 카운터 단계들을 포함한다, 즉: 제1 주파수 값이 상부 임계 주파수 값(FH)을 초과할 때, 카운터(115)의 감산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과로부터 감산되고; 제2 주파수 값이 상부 임계 주파수 값(FH)을 초과할 때, 카운터(115)의 감산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과로부터 감산되고; 제3 주파수 값이 상부 임계 주파수 값(FH)을 초과할 때, 카운터(115)의 감산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과로부터 감산되고; 제4 주파수 값이 상부 임계 주파수 값(FH)을 초과할 때, 카운터(115)의 감산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과로부터 감산되고; 및 제5 주파수 값이 상부 임계 주파수 값(FH)을 초과할 때, 카운터(115)의 감산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과로부터 감산된다. 그 결과, 총 카운터 값은 하부 임계 카운터 값(BIT[00]) 미만이어서, 최종 총 카운터 값은 하부 임계 카운터 값(BIT[00])으로 설정된다. 다른 반대 실시예에서, 전술된 초기 카운터 값(BIT[00]), 하부 임계 카운터 값(BIT[00]), 및 상부 임계 값(BIT[11])은 변치 않고, 5개의 주파수 값의 범위가 변경될 때, 초기 카운터 값(BIT[00])에 기초하여, 카운터(115)는 다음과 같이 시퀀스로 구현된 다음의 카운팅 단계를 포함하는데, 즉: 제1 주파수 값이 하부 임계 주파수 값(FL) 미만일 때, 카운터(115)의 가산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과에 가산되고; 제2 주파수 값이 하부 임계 주파수 값(FL) 미만일 때, 카운터(115)의 가산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과에 가산되고; 제3 주파수 값이 하부 임계 주파수 값(FL) 미만일 때, 카운터(115)의 가산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과에 가산되고; 제4 주파수 값이 하부 임계 주파수 값(FL) 미만일 때, 카운터(115)의 가산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과에 가산되고; 제5 주파수 값이 하부 임계 주파수 값(FL) 미만일 때, 카운터(115)의 가산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과에 가산된다. 그 결과, 총 카운터 값은 상부 임계 카운터 값(BIT[11])을 초과하여서, 최종 총 카운터 값은 상부 임계 카운터 값(BIT[11])으로 설정된다.In one example, to exemplify the present invention, the pulse signal CLK1 at a high level during a predetermined time (T SET - A) in a plurality of narrow transient states corresponds to 5 And the total number of frequency values (f) of the pulse signal (CLK1) in the transient state is 5. In this situation, the initial counter value of the counter 115, which is the lower threshold counter value, is defined as a binary code element (BIT [00]) of 2 bits and the upper threshold counter value is defined as a 2-bit binary code element BIT [11]). When the total number of frequency values F of the pulse signal CLK1 in the temporary state is 5, the respective frequency values are sequentially supplied to the upper threshold frequency value F H and the lower threshold frequency value F L ) and compared and, obtaining a result of comparison is a lower threshold frequency value (F L) is less than the first frequency value, the upper threshold frequency value (less than the second frequency value, a lower threshold frequency value (F L) in excess of the F H) A fourth frequency value exceeding the upper critical frequency value F H , and a fifth frequency value less than the lower critical frequency value F L. As described above, the pulse signal CLK1 in the high level and in the narrow transient state is counted by the counter 115, and based on the initial counter value BIT [00], the counter 115 counts in the following sequence The following counter steps are included: when the first frequency value is below the lower threshold frequency value F L , the addition counter of the counter 115 is valid and 1 is added to the comparison result of the frequency comparator 114; When the second frequency value exceeds the upper threshold frequency value F H , the subtraction counter of the counter 115 is valid and 1 is subtracted from the comparison result of the frequency comparator 114; When less than the frequency value F L , the addition counter of the counter 115 is valid and 1 is added to the comparison result of the frequency comparator 114; When the fourth frequency value exceeds the upper threshold frequency value F H , the subtraction counter of the counter 115 is valid and 1 is subtracted from the comparison result of the frequency comparator 114; And the fifth frequency value is less than the lower threshold frequency value F L , the addition counter of the counter 115 is valid and 1 is added to the comparison result of the frequency comparator 114. As a result, 1 is added to the initial counter value BIT [00] three times and subtracted twice to obtain the total counter value BIT [01]. In another embodiment, the above-described initial counter value BIT [00], lower threshold counter value BIT [00], and upper threshold value BIT [11] The counter 115 includes the following counter steps implemented in sequence as follows: if the first frequency value is greater than the upper threshold frequency value F H [00] ), The subtraction counter of the counter 115 is valid and 1 is subtracted from the comparison result of the frequency comparator 114; When the second frequency value exceeds the upper threshold frequency value F H , the subtraction counter of the counter 115 is valid and 1 is subtracted from the comparison result of the frequency comparator 114; When the third frequency value exceeds the upper threshold frequency value F H , the subtraction counter of the counter 115 is valid and 1 is subtracted from the comparison result of the frequency comparator 114; When the fourth frequency value exceeds the upper threshold frequency value F H , the subtraction counter of the counter 115 is valid and 1 is subtracted from the comparison result of the frequency comparator 114; And the fifth frequency value exceeds the upper threshold frequency value F H , the subtraction counter of the counter 115 is valid and 1 is subtracted from the comparison result of the frequency comparator 114. As a result, the total counter value is less than the lower threshold counter value (BIT [00]), so that the final total counter value is set to the lower threshold counter value (BIT [00]). In another contrary embodiment, the aforementioned initial counter value BIT [00], lower threshold counter value BIT [00], and upper threshold value BIT [11] On change, based on the initial counter value (BIT [00]), the counter 115 includes the following counting step implemented in sequence as follows: the first frequency value is equal to the lower threshold frequency value F L ), the addition counter of the counter 115 is valid and 1 is added to the comparison result of the frequency comparator 114; When the second frequency value is less than the lower threshold frequency value F L , the addition counter of the counter 115 is valid and 1 is added to the comparison result of the frequency comparator 114; When the third frequency value is less than the lower threshold frequency value F L , the addition counter of the counter 115 is valid and 1 is added to the comparison result of the frequency comparator 114; When the fourth frequency value is less than the lower threshold frequency value F L , the addition counter of the counter 115 is valid and 1 is added to the comparison result of the frequency comparator 114; When the fifth frequency value is less than the lower threshold frequency value F L , the addition counter of the counter 115 is valid and 1 is added to the comparison result of the frequency comparator 114. As a result, the total counter value exceeds the upper threshold counter value BIT [11], and the final total counter value is set to the upper threshold counter value BIT [11].

도 9 및 도 10에 도시된 바와 같이, 일시적인 상태의 펄스 신호(CLK1)의 주파수 값(F)은 미리 설정된 시간(TSET -A) 동안 구현되고, 카운터(115)로부터 총 카운터 값은 저장을 위해 레지스터(116)에 최종적으로 전달되고 인코딩/버닝된다. 미리 설정된 시간(TSET -B) 동안 온-시간(TON2)은 미리 설정된 시간(TSET -A) 동안 온-시간(TON1)에 대해 조절되고, 카운팅 주파수 값(F)에 대응하는 최종 총 카운터 값은 온-시간(TON2)을 조절하는 기초로서 사용된다. 온-시간(TON2)을 조절하는 것은 도 9에 도시된다. 도 9에 도시된 바와 같이, 온-시간 생성기(105c)는 고정된 전류 소스(110), 2개의 선택적인 보조 전류 소스(111 및 112), 제3 스위치(SW51), 및 커패시터(CT)를 주로 포함하고, 고정된 전류 소스(110)와 2개의 보조 전류 소스(111 및 112)에는 전력 공급 전압(VDD)을 통해 동작 전압이 제공된다. 고정된 전류 소스(110)로부터 출렬된 전류(I0)는 직접 커패시터(CT)의 일 단부에 있는 노드(NT)로 전달되어 커패시터(CT)를 연속적으로 충전하고, 커패시터(CT)의 다른 단부는 접지 단자(GND)와 연결된다. 나아가, 제4 스위치(SW61)는 보조 전류 소스(111)와 커패시터(CT)의 일 단부에 있는 노드(NT) 사이에 연결되고, 여기서 보조 전류 소스(111)로부터 출력된 전류(I1)는 제4 스위치(SW61)의 일 단부를 통해 수신되는 반면, 제4 스위치(SW61)의 제2 단부는 노드(NT)에 연결된다. 제4 스위치(SW61)의 제어 단부가 하이 레벨 신호를 수신할 때, 이 제4 스위치는 턴온되어, 커패시터(CT)는 노드(NT)에 있는 보조 전류 소스(111)로부터 출력되는 전류(I1)를 통해 충전될 수 있다. 유사하게, 제5 스위치(SW62)는 다른 보조 전류 소스(112)와 커패시터(CT)의 일 단부에 있는 노드(NT) 사이에 연결되고, 보조 전류 소스(112)로부터 출력되는 전류(I2)는 제5 스위치(SW62)의 제1 단부에 수신되는 반면, 제2 단부는 노드(NT)와 연결된다. 제5 스위치(SW62)의 제어 단부가 하이 레벨 신호를 수신할 때, 이 제5 스위치는 턴온되어서, 커패시터(CT)는 노드(NT)에 있는 보조 전류 소스(112)로부터 출력된 전류(I2)를 통해 충전될 수 있다. 제3 스위치(SW51)의 제1 단부는 노드(NT)와 연결되고, 제2 단부는 접지 단자(GND)에 연결되어서, 제3 스위치(SW51)는 커패시터(CT)와 병렬로 연결된다. 원숏 트리거(105b)에서 미리 설정된 시간(TSET -A) 동안 제어 신호(SQ1)의 상승 에지에서 생성된 하이 레벨에서 일시적인 상태의 펄스 신호(CLK1)는 제3 스위치(SW51)의 제어 단부에 입력되어서, 제3 스위치(SW51)는 턴온되고, 커패시터(CT)는 제3 스위치(SW51)가 턴온될 때 노드(NT)에서 방전되어서, 로우 레벨의 신호(SON1)가 제3 비교기(A3)의 출력 단부에 의해 생성된다. 제어 신호(SQ1)의 상승 에지 후에, 좁은 펄스를 갖는 하이 레벨의 일시적인 상태의 펄스 신호(CLK1)가 다시 로우 레벨로 터닝하고, 고정된 전류 소스(110)가 노드(NT)에 있는 커패시터(CT)를 충전하기 시작한다. 대안적으로, 만약 제4 스위치(SW61)가 턴온되면, 보조 전류 소스(111)와 고정된 전류 소스(110)는 함께 노드(NT)에 있는 커패시터(CT)를 충전하고, 만약 제5 스위치(SW62)가 턴온되면, 보조 전류 소스(112)와 고정된 전류 소스(110)는 함께 커패시터(CT)를 충전한다. 온-시간 생성기(105c)는 온-시간(TON1)을 타이밍하기 위해 원숏 트리거(105b)에 의해 생성된 일시적인 상태의 펄스 신호(CLK1)에 의해 트리거되고, 마스터 스위치(Q1)가 턴온될 때 온-시간(TON1) 동안 제3 비교기(A3)에 의해 생성된 신호(SON1)는 연속적으로 로우 레벨에 있다. 커패시터(CT)가 온-시간(TON1) 동안 충전되는 동안, 커패시터(CT)의 노드(NT)에서의 전압은 제3 기준 전압(VP)을 초과하고, 온-시간(TON1)이 종료된 후, 제3 비교기(A3)로부터 출력된 신호(SON1)는 오프-시간(TOFF1) 동안 하이 레벨로 변환되고 나서, 신호(SON1)는 RS 트리거(105a)의 리셋 단부(R)에 입력되어 RS 트리거(105a)를 휴지시킨다. 출력 단부(Q)에서 생성된 제어 신호(SQ1)는 오프-시간(TOFF1) 동안 하이 레벨로부터 로우 레벨로 강하할 수 있고, 이후 마스터 스위치(Q1)는 턴오프된다. 검출 전압(DE)이 마스터 스위치(Q1)의 제1 온-오프 기간 후에도 여전히 제1 기준 전압(VREF) 미만인 경우, 제2 온-오프 기간은 마스터 스위치(Q1)에 대해 구현되고, 동작은 미리 설정된 시간(TSET -A)이 종료될 때 검출 전압(DE)이 제1 기준 전압(VREF)을 초과할 때까지 반복된다. 이러한 온-오프 모드에서, 마스터 스위치(Q1)가 온-시간(TON1) 동안 턴온되고, 오프-시간(TOFF1) 동안 턴오프되는 동작은 전체 미리 설정된 시간(TSET -A) 동안 다수회 반복된다. 9 and 10, the frequency value F of the pulse signal CLK1 in the transient state is realized for a predetermined time (T SET - A), and the total counter value from the counter 115 is stored And finally encoded and burned to the register 116. [ The on-time T ON2 during the preset time T SET - B is adjusted for the on-time T ON1 during the preset time T SET - A, The total counter value is used as a basis for adjusting the on-time T ON2 . Adjusting the on-time T ON2 is shown in FIG. 9, the whole as shown in-time generator (105c) is a fixed current source 110, and two optional auxiliary current source (111, 112), a third switch (SW 51), and a capacitor (C T , And the fixed current source 110 and the two auxiliary current sources 111 and 112 are provided with the operating voltage through the power supply voltage V DD . The chulryeol from the constant-current source 110, a current (I 0) is directly capacitor (C T), one is transmitted to the node (N T) on the end portion and charge the capacitor (C T) continuously, the capacitor (C T Is connected to the ground terminal GND. Further, the fourth switch SW 61 is connected between the auxiliary current source 111 and the node N T at one end of the capacitor C T , where the current I (I) output from the auxiliary current source 111 1), while the fourth is received over one end of the switch (SW 61), a second end of the fourth switch (SW 61) is connected to the node (N T). When the control end of the fourth switch SW 61 receives a high level signal, the fourth switch is turned on so that the capacitor C T is turned on by the current output from the auxiliary current source 111 at the node N T Lt; RTI ID = 0.0 > I1. ≪ / RTI > Similarly, the fifth switch SW 62 is connected between the other auxiliary current source 112 and the node N T at one end of the capacitor C T , and the current I 2 ) is received at the first end of the fifth switch (SW 62 ), while the second end is connected to the node (N T ). When the control end of the fifth switch SW 62 receives a high level signal this fifth switch is turned on so that the capacitor C T is connected to the output of the auxiliary current source 112 at the node N T Lt; RTI ID = 0.0 > I2. ≪ / RTI > The first end of the third switch SW 51 is connected to the node N T and the second end is connected to the ground terminal GND so that the third switch SW 51 is connected in parallel with the capacitor C T . Wonsyot trigger (105b) predetermined time in (T SET - A) for the control signal (SQ1) a temporary state of the pulse signal (CLK1) at a high level generated at the rising edge of the control end of the third switch (SW 51) The third switch SW 51 is turned on and the capacitor C T is discharged at the node N T when the third switch SW 51 is turned on so that the low level signal S ON1 3 comparator A3. After the rising edge of the control signal (SQ1), a capacitor in the transient state of the high-level pulse signal (CLK1) is again turning to the low level, a fixed current source 110 to the node (N T) having a narrow pulse ( C T ). Alternatively, if the fourth switch SW 61 is turned on, the auxiliary current source 111 and the fixed current source 110 together charge the capacitor C T at the node N T , 5 switch SW 62 is turned on, the auxiliary current source 112 and the fixed current source 110 together charge the capacitor C T. The on-time generator 105c is triggered by the transient state pulse signal CLK1 generated by the one-shot trigger 105b to timing on-time T ON1 , and when the master switch Q1 is turned on The signal S ON1 generated by the third comparator A3 during the on-time T ON1 is continuously at a low level. A capacitor (C T) is turned on - while charging for a time (T ON1), the capacitor (C T) nodes (N T) the voltage is a third greater than the reference voltage (V P) and, on the in-time (T after the ON1) ends, a third comparator (A3 signal (S ON1) output from) the off-period of time (T OFF1) after being converted to a high level, the signal (S ON1), the reset of the RS trigger (105a) And is input to the end R to stop the RS trigger 105a. The control signal SQ1 generated at the output end Q may drop from the high level to the low level during the off time T OFF1 and then the master switch Q1 is turned off. If the detection voltage DE is still below the first reference voltage V REF after the first on-off period of the master switch Q1, the second on-off period is implemented for the master switch Q1, And is repeated until the detection voltage DE exceeds the first reference voltage V REF when the preset time (T SET - A) is ended. In the off mode, the master switch (Q1) is turned on - - these on and turned on for a time (T ON1), the off-time (T OFF1) turn operation off the entire preset time during the (T SET - A) a number of times during the Is repeated.

미리 설정된 시간(TSET -B) 동안 제어 신호(SQ2)와 제어 신호(SQ2)의 상승 에지에서 좁은 펄스를 갖는 하이 레벨의 신호(CLK2)는 미리 설정된 시간(TSET -A) 동안 카운터(115)의 총 카운터 값에 기초하여 제2 제어기(105)로부터 생성된다. 미리 설정된 시간(TSET -A) 동안 온-오프 주파수 값(f)이 너무 낮고, 변압기(T)가 사운드를 만들 때, 카운터(115)의 최종 총 카운터 값이 레지스터(116)에 저장된 미리 설정된 초기 카운터 값을 초과한다. 레지스터(116)에 의해 기록된 바이너리 코드 요소는 제4 스위치(SW61)와 제5 스위치(SW62)는 턴온 또는 턴오프 제어하고, 온-오프 주파수 값(f)이 너무 낮고 총 카운터 값이 초기 카운터 값을 초과할 때, 예를 들어, 총 카운터 값이 비트(BIT[01]) 또는 비트(BIT[11])일 때, 총 카운터 값은 초기 카운터 값의 코드 요소(BIT[00])를 초과한다.Preset a time counter (115 for - - (A T SET) ( T SET B) for a control signal (SQ2) and is pre-set time signal (CLK2) at a high level with a narrow pulse on the rising edge of the control signal (SQ2) ) From the second controller 105 based on the total counter value. When the on-off frequency value f is too low and the transformer T makes a sound during a preset time T SET - A, the final total counter value of the counter 115 is set to a preset value stored in the register 116 Exceeds the initial counter value. The binary code element written by the register 116 controls the fourth switch SW 61 and the fifth switch SW 62 to be turned on or off so that the on-off frequency value f is too low and the total counter value When the initial counter value is exceeded, for example, when the total counter value is a bit (BIT [01]) or a bit (BIT [11] .

전술된 바와 같이, 총 카운터 값(BIT[01])은 제4 스위치(SW61)와 제5 스위치(SW62)의 제어 신호로 사용되고, 여기서 제4 스위치(SW61)의 온/오프 상태는 상대적으로 하이 비트의 0을 통해 턴온되고, 제5 스위치(SW62)는 상대적으로 로우 비트의 1을 통해 턴온된다. 나아가, 총 카운터 값(BIT[11])은 제4 스위치(SW61)와 제5 스위치(SW62)의 제어 신호로 사용되고, 여기서 제4 스위치(SW61)는 상대적으로 하이 비트의 1을 통해 턴온되고, 제5 스위치(SW62)는 상대적으로 로우 비트의 1을 통해 턴온된다. 온-시간 생성기(105c)의 개략도는 일 예로서 도 9에 예시되지만, 디코더에 의해 미리 디코딩된 레지스터의 제어 신호 데이터에 의해 이후 디코딩 신호의 그룹을 통해 대응하는 스위치를 턴온 또는 턴오프하는 이 기술 분야에 잘 알려진 다른 내용도 또한 구현될 수 있다.As described above, the value of the total counter (BIT [01]) is a fourth switch (SW 61) and used as a control signal of the fifth switch (SW 62), wherein the fourth on / off state of the switch (SW 61) is relatively turned on through zero of the high bit, the fifth switch (SW 62) is relatively turned with the first bit of the row. Further, through the shot counter value (BIT [11]) is a fourth switch (SW 61) and the fifth switch is used as a control signal (SW 62), wherein the fourth switch (SW 61) is a relative one of the high bit to is turned on, the fifth switch (SW 62) is relatively turned with the first bit of the row. The schematic of the on-time generator 105c is illustrated in FIG. 9 by way of example, but the technique of turning on or off the corresponding switch through a group of later decoded signals by the control signal data of the pre- Other content well known in the art may also be implemented.

검출 전압(DE)이 미리 설정된 시간(TSET -B) 동안 제1 기준 전압(VREF) 미만일 때, 및 일시적인 상태의 펄스 신호(CLK2)가 미리 설정된 시간(TSET -B) 동안 제어 신호(SQ2)의 상승 에지에 의해 트리거된 좁은 펄스를 갖는 하이 레벨에 있어서 제3 스위치(SW51)가 턴온될 때, 커패시터(CT)는 제3 스위치(SW51)를 통해 노드(NT)에서 방전되어서, 로우 레벨의 신호(SON2)는 제3 비교기(A3)의 출력 단부에 생성된다. 제어 신호(SQ2)의 상승 에지 후, 좁은 펄스를 갖는 하이 레벨의 일시적인 상태의 펄스 신호(CLK2)는 다시 로우 레벨로 강하하고, 고정된 전류 소스(110)는 노드(NT)에 있는 커패시터(CT)를 충전하기 시작한다. 대안적으로, 제4 스위치(SW61)가 턴온된 경우, 보조 전류 소스(111)와 고정된 전류 소스(110)는 함께 커패시터(CT)를 충전하고, 제5 스위치(SW62)가 턴온된 경우, 보조 전류 소스(112)와 고정된 전류 소스(110)는 함께 커패시터(CT)를 충전한다. 제4 스위치(SW61)는 턴오프되도록 제어되고, 제5 스위치(SW62)는 레지스터(116)의 총 카운터 값(BIT[01])에 의해 턴온되어서, 보조 전류 소스(112)로부터 출력된 전류(I2)와 고정된 전류 소스(110)로부터 출력된 전류(I0)는 커패시터(CT)의 일 단부에서 노드(NT)로 직접 전달되어 커패시터(CT)를 충전한다. 그 결과, 충전 속도는 단일 전류(I0)에서보다 전류(I0 및 I2)의 조합에서 상대적으로 신속하므로, 커패시터(CT)가 미리 설정된 시간(TSET -A)에서보다 미리 설정된 시간(TSET -B)에서 신속히 완전히 충전된다. 유사하게, 제4 스위치(SW61)와 제5 스위치(SW62)는 레지스터(116)의 총 카운터 값(BIT[11])에 의해 턴온되도록 제어되고, 보조 전류 소스(111)로부터 출력되는 전류(I1), 보조 전류 소스(112)로부터 출력되는 전류(I2), 및 고정된 전류 소스(110)로부터 출력되는 전류(I0)는 커패시터(CT)의 일 단부에서 노드(NT)로 직접 전달되어 커패시터(CT)를 충전한다. 그 결과, 충전 속도는 단일 전류(I0)에서보다 전류(I0, I1 및 I2)의 조합에서 상대적으로 신속하여서, 커패시터(CT)가 미리 설정된 시간(TSET -A)에서보다 미리 설정된 시간(TSET -B)에서 신속히 완전히 충전될 수 있다. 온-시간 생성기(105c)는 온-시간(TON2)을 타이밍하기 위해 원숏 트리거(105b)에 의해 생성된 일시적인 상태의 펄스 신호(CLK2)에 의해 트리거되고, 제3 비교기(A3)에 의해 생성된 신호(SON2)는 마스터 스위치(Q1)가 턴온될 때 온-시간(TON2) 동안 연속적으로 로우 레벨에 있다. 커패시터(CT)가 턴온 시간(TON2) 동안 연속적으로 충전되는 동안, 커패시터(CT)의 전압은 제3 기준 전압(VP)을 초과하기 시작한다. 턴온 시간(TON2)이 종료된 후, 신호(SON2)는 턴오프 시간(TOFF2) 동안 하이 레벨로 변환되고, RS 트리거(105a)를 리셋하도록 리셋 단부(R)에 더 입력되어, 출력 단부(Q)에 의해 생성된 제어 신호(SQ2)는 턴오프 시간(TOFF2) 동안 하이 레벨로부터 로우 레벨로 다시 강하하고, 이후 마스터 스위치(Q1)가 턴오프된다. 마스터 스위치(Q1)의 검출 전압(DE)이 제1 온-오프 기간 후에도 여전히 제1 기준 전압(VREF) 미만인 경우, 제2 온-오프 기간은 마스터 스위치(Q1)에 대해 구현되고, 동작은 미리 설정된 시간(TSET -B)이 종료된 후에도 검출 전압(DE)이 제1 기준 전압(VREF)을 초과할 때까지 반복된다. 온-오프 모드에서, 마스터 스위치(Q1)가 온-시간(TON2)에서 턴온되고 오프- 시간(TOFF2)에서 턴오프되는 동작은 전체 미리 설정된 시간(TSET -B)에 다수회 반복될 수 있다.Detecting a voltage time (DE) is a preset control signal for a - - (B T SET) ( (T SET B) during a first reference voltage (V REF) is less than time, and a transient state of the pulse signal (CLK2) is a preset time in the high level with a narrow pulse triggered by the rising edge of the SQ2), a third switch (SW 51 time) is to be turned on, the capacitor (C T) from the node (N T) via a third switch (SW 51) So that the low level signal S ON2 is generated at the output end of the third comparator A3. After the rising edge of the control signal (SQ2), the capacitor in the transient state of the high-level pulse signal (CLK2) is dropped to the low level, and the constant-current source 110 back to the node (N T) having a narrow pulse ( C T ). Alternatively, when the fourth switch SW 61 is turned on, the auxiliary current source 111 and the fixed current source 110 together charge the capacitor C T , and when the fifth switch SW 62 is turned on The auxiliary current source 112 and the fixed current source 110 together charge the capacitor C T. A fourth switch (SW 61) is turned on is controlled to be turned off, the fifth switch (SW 62) is output from the auxiliary current source 112 be turned on by the total counter value (BIT [01]) of the register 116 The current I 2 and the current I 0 output from the fixed current source 110 are directly transferred from one end of the capacitor C T to the node N T to charge the capacitor C T. As a result, since the charge rate is relatively fast in the combination of the currents I 0 and I 2 than in the single current I 0 , the capacitor C T is maintained at a preset time (T SET - (T SET - B). Similarly, the fourth switch (SW 61) and a fifth switch (SW 62) is controlled to be turned on by the total counter value (BIT [11]) of the register 116, the current output from the auxiliary current source (111) (I 1), the node at one end of the auxiliary current source current output from the current (I 2), and a fixed current source 110 is outputted from the (112) (I 0) is a capacitor (C T) (N T To charge the capacitor C T. Than in the - (A T SET) As a result, the charge rate is hayeoseo relatively quickly from the combination of the current (I 0, I 1 and I 2) than in a single current (I 0), the capacitor (C T) is pre-set time, It can be fully charged quickly at a preset time (T SET - B). The on-time generator 105c is triggered by the transient state pulse signal CLK2 generated by the one-shot trigger 105b to timing the on-time T ON2 and is generated by the third comparator A3 The signal S ON2 is continuously low level during the on-time T ON2 when the master switch Q1 is turned on. While the capacitor C T is continuously charged during the turn-on time T ON2 , the voltage of the capacitor C T begins to exceed the third reference voltage V P. After the turn-on time T ON2 is ended, the signal S ON2 is converted to a high level during the turn off time T OFF2 and further input to the reset end R to reset the RS trigger 105a, The control signal SQ2 generated by the end Q drops again from the high level to the low level during the turn off time T OFF2 and then the master switch Q1 is turned off. If the detected voltage DE of the master switch Q1 is still below the first reference voltage V REF after the first on-off period, the second on-off period is implemented for the master switch Q1, Until the detection voltage DE exceeds the first reference voltage V REF even after the preset time (T SET - B) has ended. In the on-off mode, the operation in which the master switch Q1 is turned on at the ON-time TON2 and turned off at the OFF-time T OFF2 is repeated many times at the entire predetermined time T SET - B .

전술된 바와 같이, 전류 소스(111) 및/또는 전류 소스(112)는 미리 설정된 시간(TSET -A)에는 제공되지 않으나, 전류 소스(111) 및/또는 전류 소스(112)는 미리 설정된 시간(TSET -B)에 제공된다. 그 결과, 커패시터(CT)의 충전 속도는 미리 설정된 시간(TSET -B)의 온-시간(TON2) 동안 총 전류가 더 크기 때문에 상대적으로 신속하여, 노드(NT)에서의 전압이 제3 기준 전압(VP)을 초과하는 시간이 더 짧아서 온-시간(TON2)이 온-시간(TON1)보다 더 짧다. 마스터 스위치(Q1)의 온-오프 주파수 값(f)이 온-시간(TON)이 증가할 때 감소되고, 온-시간(TON)이 감소할 때 증가되는 것을 고려한다. 그리하여, 부하(18)가 가벼운 부하 또는 빈 부하일 때, 온-시간(TON1)에서 온-오프 주파수 값(f)은 온-시간(TON2)이 감소될 때 증가되고, 그리하여 변압기(T)는 사운드를 만드는 것이 방지될 수 있다.As described above, the current source 111 and / or the current source 112 are not provided for the predetermined time T SET - A, but the current source 111 and / (T SET - B). As a result, the charging rate of the capacitor C T is relatively fast since the total current is larger during the on-time T ON2 of the preset time T SET - B, so that the voltage at the node N T The ON-time T ON2 is shorter than the ON-time T ON1 because the time exceeding the third reference voltage V P is shorter. It is considered that the on-off frequency value f of the master switch Q1 is reduced when the on-time T ON increases and increases when the on-time T ON decreases. Thus, when the load 18 is a light load or an empty load, the on-off frequency value f at the on-time T ON1 is increased when the on-time T ON2 is decreased, ) Can be prevented from making a sound.

실제로, 온-시간(TON1)과 턴온 시간(TON2)의 상대적인 양은 카운터(115)의 초기 카운터 값과 밀접하게 연관된다. 예를 들어, 미리 설정된 시간(TSET -A)에서 카운터(115)의 초기 카운터 값이 BIT[01] 또는 BIT[10]이고, 제4 스위치(SW61)와 제5 스위치(SW62) 중 하나의 스위치는 턴온되고 다른 스위치는 턴오프되면, 이후 커패시터(CT)는 온-시간(TON1)에서 고정된 전류 소스(110)의 전류(I0)와 함께, 보조 전류 소스(112)로부터 출력된 전류(I2), 또는 보조 전류 소스(111)로부터 출력된 전류(I1)에 의해, 즉, 총 충전 전류는 (I1+I0) 또는 (I2+I0)에 의해 충전된다. 초기 카운터 값, 예를 들어, BIT[01]에 기초하여, 카운터(115)는 다음과 같이 상이한 주파수 값으로 다음의 카운팅 단계에 따라 동작된다, 즉: 제1 주파수 값이 상부 임계 주파수 값(FH)을 초과할 때, 카운터(115)의 감산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과로부터 감산되고; 제2 주파수 값이 하부 임계 주파수 값(FL) 미만일 때, 카운터(115)의 가산 카운터가 유효하고 1이 주파수 비교기(114)의 비교 결과에 가산되고; 제3 주파수 값이 상부 임계 주파수 값(FH)을 초과할 때, 카운터(115)의 감산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과로부터 감산되고; 제4 주파수 값은 하부 임계 주파수 값(FL) 미만일 때, 카운터(115)의 가산 카운터는 유효하고 1이 주파수 비교기(114)의 비교 결과에 가산되고; 및 제5 주파수 값이 상부 임계 주파수 값(FH)을 초과할 때, 카운터(115)의 감산 카운터는 유효하고 1은 주파수 비교기(114)의 비교 결과로부터 감산된다. 최종 카운터 값은 BIT[00]이고 커패시터(CT)의 총 충전 전류가 턴온 시간(TON2)에서 I0일 때, 온-시간(TON2)에서 커패시터(CT)의 총 충전 시간은 온-시간(TON1)에서의 것을 초과하고, 동등하게, 온-시간(TON2)은 온-시간(TON1)을 초과하도록 조절되어서 온-오프 주파수 값(f)은 미리 설정된 시간(TSET -A)에서의 큰 값으로부터 미리 설정된 시간(TSET -B)에서의 작은 값으로 조절될 수 있다.In fact, the relative amount of on-time T ON1 and turn-on time T ON2 is closely related to the initial counter value of the counter 115. For example, a preset time - and (T SET A), the initial counter value of the counter (115) BIT [01] or BIT [10] In a fourth switch (SW 61) and a fifth switch (SW 62) of the When one switch is turned on and the other switch is turned off, the capacitor C T then turns on the auxiliary current source 112 with the current I 0 of the fixed current source 110 at the on-time T ON1 , (I 1 + I 0 ) or (I 2 + I 0 ) by the current I 2 outputted from the auxiliary current source 111 or the current I 1 outputted from the auxiliary current source 111 Is charged. Based on the initial counter value, for example, BIT [01], the counter 115 is operated according to the following counting steps with different frequency values as follows: the first frequency value is the upper threshold frequency value F H ), the subtraction counter of the counter 115 is valid and 1 is subtracted from the comparison result of the frequency comparator 114; When the second frequency value is less than the lower threshold frequency value F L , the addition counter of the counter 115 is valid and 1 is added to the comparison result of the frequency comparator 114; When the third frequency value exceeds the upper threshold frequency value F H , the subtraction counter of the counter 115 is valid and 1 is subtracted from the comparison result of the frequency comparator 114; When the fourth frequency value is less than the lower threshold frequency value F L , the addition counter of the counter 115 is valid and 1 is added to the comparison result of the frequency comparator 114; And the fifth frequency value exceeds the upper threshold frequency value F H , the subtraction counter of the counter 115 is valid and 1 is subtracted from the comparison result of the frequency comparator 114. The final counter value BIT [00] and the capacitor (C T) total charge current turn-on time (T ON2), on when the I0 in the-total charging time of the time (T ON2) the capacitor (C T) in an on- exceeds that of the time (T ON1), and equivalent to, the on-period (T ON2) the on-be adjusted to exceed the time (T ON1) on-off frequency value (f) is a predetermined time (T sET - A) to a small value at a predetermined time (T SET - B).

요약하면, 제2차 권선의 제2 제어기(105)의 제어 신호(SQ1)는 도 10에 도시된 바와 같이 미리 설정된 시간(TSET -A)에서 커플링 소자(106)를 통해 제1차 권선의 제1 제어기(104)로 전달되어서, 제1 제어기(104)에 의해 생성된 제1 펄스 신호(S1)가 온-오프 기간에서 온-시간(TON1) 동안 마스터 스위치(Q1)를 턴온 제어하도록 인에이블된다. 도 10에서 도시된 바와 같이, 제2차 권선의 제2 제어기(105)의 제어 신호(SQ2)는 미리 설정된 시간(TSET -B)에서 커플링 소자(106)를 통해 제1차 권선의 제1 제어기(104)로 전달되어서, 제1 제어기(104)에 의해 생성된 제1 펄스 신호(S1)가 온-오프 기간에서 온-시간(TON2) 동안 마스터 스위치(Q1)를 턴온 제어하도록 인에이블된다. 미리 설정된 시간(TSET -A)에서 카운터(115)에 의해 제어 신호(SQ1)의 상승 에지에 의해 트리거된 CLK1의 주파수 값(f)의 수를 계산하는 것에 의해 획득된 최종 총 카운터 값이 초기 카운터 값을 초과할 때, 미리 설정된 시간(TSET-B) 동안 온-시간(TON2)은 온-시간(TON1) 미만이다. 그 역도 또한 같은데, 즉, 최종 총 카운터 값이 초기 카운터 값 미만일 때, 미리 설정된 시간(TSET -B) 동안 온-시간(TON2)은 온-시간(TON1)을 초과한다. 최종 총 카운터 값이 초기 카운터 값과 같을 때, 미리 설정된 시간(TSET -B) 동안 온-시간(TON2)은 온-시간(TON1)과 같다. 그 이유는 검출 전압(DE)이 제1 기준 전압(VREF) 미만일 때, 총 카운터 값이 한번 업데이트될 수 있고, 스위치(SW61)와 스위치(SW62)가 턴온될지 여부는 총 카운터 값에서 코드 요소에 의해 직접 결정되고, 그리하여, 검출 전압(DE)이 나중 시간에 제1 기준 전압(VREF) 미만일 때, 온-시간은 이전의 시간의 총 카운터 값에 의해 결정된다. 본 발명에서는, 이 코드 요소는 2 비트만을 포함하고, 2개의 여분의 보조 전류 소스(111 및 112)가 예를 들어 제공되는데, 실제 토폴로지에서는, 초기 카운터 값, 상부 임계 카운터 값, 및 하부 임계 카운터 값은 2 비트의 2 비트 코드 요소만으로 제한되지 않고, 보조 전류 소스의 수는 단 2개의 전류로만 제한되지 않는다.In summary, the control signal SQ1 of the second controller 105 of the secondary winding passes through the coupling element 106 at a predetermined time (T SET - A), as shown in Fig. 10, turning on the master switch (Q1) during the time (T ON1) of the be transmitted to the first controller 104, a first pulse signal (S 1) is turned on generated by the first controller (104) from the off period Respectively. 10, the control signal SQ2 of the second controller 105 of the secondary winding is fed through the coupling element 106 at a predetermined time (T SET - B) 1 controller 104 so that the first pulse signal S 1 generated by the first controller 104 turns on the master switch Q1 during the on-time T ON2 in the on- Respectively. Predetermined time - the final total counter value obtained by counting the number of the frequency value (f) of CLK1 is triggered by the rising edge of the control signal (SQ1) by the counter 115 in (T SET A) initial When the counter value is exceeded, the on-time T ON2 during the preset time (T SET -B) is less than the on-time T ON1 . Looks like the reverse addition, i.e., when the final total counter value is less than the initial counter value, a predetermined time is greater than the time (T ON1) - - one for (T SET B) - time (T ON2) is ON. When the final aggregate counter value equal to the initial counter value, a predetermined time equal to the time (T ON1) - (T SET-B) while on-time (T ON2) is ON. The reason is that when the detection voltage DE is less than the first reference voltage V REF , the total counter value can be updated once, and whether the switch SW 61 and the switch SW 62 are turned on is determined from the total counter value The on-time is determined by the total counter value of the previous time when the detection voltage DE is less than the first reference voltage V REF at a later time. In the present invention, this code element includes only two bits and two extra auxiliary current sources 111 and 112 are provided, for example in the actual topology, the initial counter value, the upper threshold counter value, The value is not limited to only two bits of 2-bit code element, and the number of auxiliary current sources is not limited to only two currents.

상기 실시예는 마스터 스위치(Q1)를 스위치온/스위칭오프 구동하는 제1 펄스 신호(S1)를 사용하고 동기 스위치(Q2)를 스위치온/스위칭오프 구동하는 제2 펄스 신호(S2)를 사용하는 전압 컨버터의 구조와 동작 메커니즘을 설명한다. The embodiment uses a first pulse signal S 1 for switching on / off switching the master switch Q 1 and a second pulse signal S 2 for switching on / off switching the synchronous switch Q 2 The structure and operation mechanism of the voltage converter to be used will be described.

본 발명에서, 제1 제어기(104)와 제2 제어기(105) 사이에 데이터 전송 매체, 즉, 커플링 소자(106)는 매우 중요하다. 하나의 예에서, 커플링 소자(106)는 펄스 변압기(PT)를 포함하고, 펄스 변압기(PT)의 구조는 도 11a 내지 도 13c에 설명된다.In the present invention, a data transmission medium, i.e., the coupling element 106, between the first controller 104 and the second controller 105 is very important. In one example, the coupling element 106 comprises a pulse transformer PT, and the structure of the pulse transformer PT is illustrated in Figs. 11A-13C.

도 11a에 도시된 바와 같이, 전체 PCB의 단 일부인 전압 컨버터의 펄스 변압기(PT)는 회로 보드(200)를 포함하고 모든 전자 디바이스들이 이 회로 보드에 표면 실장된다. 회로 보드(200)의 두께를 관통하는 제1 관통 홀(201)과 제2 관통 홀(202)은 드릴링, 에칭 또는 레이저 절단 등에 의해 회로 보드(200)에 나란히 형성된다. 회로 보드(200)의 두께를 통해 관통하는 스트립-형상의 갭(strip-shaped gap)(203)은 제1 관통 홀(201)과 제2 관통 홀(202) 사이 회로 보드(200)의 구역에 선택적으로 형성된다. 선택적으로, 제1 관통 홀(201)과 제2 관통 홀(202)은 갭(203)을 중심 대칭 라인으로 취하는 것에 의해 갭(203)의 2개의 반대쪽 측부(side)에 대칭적으로 배치되고, 제1 관통 홀(201)과 제2 관통 홀(202)은 정사각형일 수 있다. 나선형 코일(202a)이 회로 보드(200)의 표면에 제1 관통 홀(201) 주위에 형성되고 펄스 변압기(PT)의 제1차 권선으로 기능한다. 나선형 코일(202a)은 제1 관통 홀(201)을 둘러싸는 다수의 동심 정사각형 전도성 링(ring)을 포함하고, 각 전도성 링은 회로 보드(200)의 동일한 평면에 배치된다. 나선형 코일(202a)의 중심 위치와 제1 관통 홀(201)의 중심 위치는 대략 오버랩된다. 유사하게, 다른 나선형 코일(202b)이 회로 보드(200)의 동일한 표면에 제2 관통 홀(202) 주위에 형성되어 펄스 변압기(PT)의 제2차 권선으로 기능한다. 나선형 코일(202b)은 제2 관통 홀(202)을 둘러싸는 다수의 동심 정사각형 전도성 링을 포함하고, 각 전도성 링은 회로 보드(200)의 동일한 평면에 배치된다. 나선형 코일(202b)의 중심 위치와 제2 관통 홀(202)의 중심 위치는 대략 오버랩된다. 나선형 코일(202a)은 헤드 단부(head end)와 테일 단부(tail end)를 구비한다. 유사하게, 나선형 코일(202b)은 헤드 단부와 테일 단부를 구비한다. 하나의 실시예에서, 나선형 코일(202a)의 다수의 동심 정사각형 전도성 링은 내부로부터 외부로 복수의 동심 정사각형 그루브(groove)를 포함하는 제1 관통 홀(201)을 둘러싸는 회로 보드(200)의 상부 표면 또는 하부 표면에 나선형의 얕은 트렌치(helical shallow trench)를 형성하고 이에 전도성 물질, 예를 들어, 금속 구리 등을 충전하는 것에 의해 형성될 수 있다. 유사하게, 나선형 코일(202b)의 다수의 동심 정사각형 전도성 링은 제2 관통 홀(202)을 둘러싸는 회로 보드(200)의 상부 표면 또는 하부 표면에 나선형 얕은 트렌치를 형성하고 이에 전도성 물질을 충전하는 것에 의해 형성될 수 있다. 다른 실시예에서, 나선형 코일(202a 또는 202b)은 부착, 증착, 스퍼터링, 전기 도금 등에 의하여 회로 보드(200)의 상부 표면에 다수의 동심 정사각형 금속 코일의 시리지를 직접 장착하는 것에 의해 형성될 수 있고; 예를 들어, 나선형 코일은 회로 보드(200) 위에 금속 배선 또는 와이어 트레이스(wire TRACE)를 도금하는 것에 의해 만들어질 수 있다. 도 11a에 도시된 하나의 실시예에서, 나선형 코일(202a 또는 202b)은 정사각형이다. 그러나, 나선형 코일(202a 또는 202b)의 코일들은 또한 동심 링 또는 여러 다각형 형상 등(미도시)의 시리즈일 수 있다. 도 11a에 도시된 바와 같이, 나선형 코일(202a 또는 202b)은 단일 층만을 포함하지만, 다른 실시예에서, 나선형 코일(202a)은 상이한 층들의 나선형 코일이 제1 관통 홀(201)을 둘러싸는 서로 평행한 별개의 평면에 배치되도록 스택된 다층 나선형 코일(미도시)을 포함한다. 유사하게, 나선형 코일(202b)은 상이한 층들의 나선형 코일이 제2 관통 홀(202)을 둘러싸는 서로 평행한 별개의 평면에 배치되도록 스택된 다층 나선형 코일(미도시)을 포함할 수 있다. 다층 나선형 코일 구조에서, 상이한 층들의 나선형 코일은 2개의 나선형 코일 층들 사이에 라미네이트된 절연 층에 의해 전기적으로 아이솔레이션되지만, 임의의 2개의 인접한 나선형 코일은 다음과 같이 상호 연결될 필요가 있다: 하나의 나선형 코일의 제2 단부(또는 종료 단부)와 그 다음의 인접한 나선형 코일의 제1 단부(또는 시작 단부)는 다층 나선형 코일을 시리즈로 연결하는 상호 연결 와이어를 통해 전기적으로 연결될 필요가 있다. 예를 들어, 다층 나선형 코일에서, 최상부(topmost) 층에 있는 제1 나선형 코일의 제1 단부(또는 시작 단부)는 복수의 나선형 코일의 시리즈 구조의 하나의 단자로 기능하고, 최하부(bottommost) 층에 있는 마지막 나선형 코일의 종료 단부는 복수의 나선형 코일의 시리즈 구조의 다른 단자로 기능한다.As shown in Fig. 11A, a pulse transformer (PT) of a voltage converter that is an integral part of an entire PCB includes a circuit board 200, and all the electronic devices are surface mounted on this circuit board. The first through hole 201 and the second through hole 202 passing through the thickness of the circuit board 200 are formed side by side on the circuit board 200 by drilling, etching, laser cutting or the like. A strip-shaped gap 203 penetrating through the thickness of the circuit board 200 is formed in the area of the circuit board 200 between the first through hole 201 and the second through hole 202 . The first through hole 201 and the second through hole 202 are symmetrically disposed on two opposing sides of the gap 203 by taking the gap 203 as a center symmetrical line, The first through hole 201 and the second through hole 202 may be square. A helical coil 202a is formed around the first through hole 201 on the surface of the circuit board 200 and functions as a primary winding of the pulse transformer PT. The helical coil 202a includes a plurality of concentric square conductive rings surrounding the first through hole 201 and each conductive ring is disposed in the same plane of the circuit board 200. [ The center position of the helical coil 202a and the center position of the first through hole 201 substantially overlap. Similarly, another helical coil 202b is formed around the second through hole 202 on the same surface of the circuit board 200 and functions as a secondary winding of the pulse transformer PT. The helical coil 202b includes a plurality of concentric square conductive rings surrounding the second through hole 202 and each conductive ring is disposed in the same plane of the circuit board 200. [ The center position of the helical coil 202b and the center position of the second through hole 202 substantially overlap. The helical coil 202a has a head end and a tail end. Similarly, helical coil 202b has a head end and a tail end. In one embodiment, the plurality of concentric square conductive rings of the helical coil 202a are disposed on the circuit board 200 surrounding the first through hole 201, which includes a plurality of concentric square grooves from the inside to the outside For example, by forming a helical shallow trench on the upper surface or the lower surface and then filling the conductive material, for example, metal copper, or the like. Similarly, the plurality of concentric square conductive rings of the helical coil 202b form a spiral shallow trench on the upper surface or lower surface of the circuit board 200 surrounding the second through hole 202, As shown in Fig. In another embodiment, the helical coil 202a or 202b may be formed by directly mounting a plurality of concentric square metal coil turns on the top surface of the circuit board 200 by attachment, deposition, sputtering, electroplating, or the like ; For example, the helical coil may be made by plating a metal wire or wire trace on the circuit board 200. [ In one embodiment shown in FIG. 11A, the helical coil 202a or 202b is square. However, the coils of the helical coil 202a or 202b may also be a series of concentric rings or polygonal shapes, etc. (not shown). As shown in FIG. 11A, the helical coil 202a or 202b includes only a single layer, but in other embodiments, the helical coil 202a may have a helical coil of different layers, Layered spiral coil (not shown) stacked to be arranged in parallel, separate planes. Similarly, the helical coil 202b may comprise a multilayer spiral coil (not shown) stacked so that the helical coils of the different layers are arranged in separate planes parallel to each other surrounding the second through holes 202. [ In a multilayer helical coil structure, the helical coils of the different layers are electrically isolated by an insulating layer laminated between the two helical coil layers, but any two adjacent helical coils need to be interconnected as follows: one helical The second end (or termination end) of the coil and the first end (or starting end) of the next adjacent helical coil need to be electrically connected through interconnecting wires that connect the multilayered helical coils in series. For example, in a multi-layer helical coil, the first end (or starting end) of the first helical coil in the topmost layer serves as one terminal of the series structure of the plurality of helical coils, The terminating end of the last helical coil in the second helical coil serves as the other terminal of the series structure of the plurality of helical coils.

도 11a에 도시된 바와 같이, 펄스 변압기(PT)는 U-형상의 자기 코어(210)와 스트라이프-형상의(stripe-shaped) 자기 코어(211)를 포함한다. 자기 코어(210)는 2개의 평행한 평면으로 연장되는 2개의 측부 부분들(side portion)(210a 및 210b), 및 이 측부 부분(210a 및 210b)에 수직인 중간 부분(210c)을 포함하고, 각 측부 부분(210a 및 210b)은 중간 부분(210c)의 각 단부 측면에 각각 연결된다. 사실상, 두 측부 부분(210a 및 210b)과 중간 부분(210c)은 U-형상의 자기 코어(210)를 형성하는 하나의 부재로 통합된다. U-형상의 자기 코어(210)의 측부 부분(210a)은 제1 관통 홀(201)에 삽입되는 반면, U-형상의 자기 코어 골격(skeleton)(210)의 측부 부분(210b)은 제2 관통 홀(202)로 삽입되어, 자기 코어(210)는 회로 보드(200)에 장착된다. 나아가, 폐쇄된 자기 회로 루프를 형성하기 위하여, 자기 코어(211)는 또한 자기 코어(210)에 부착될 필요가 있다. 도 11b에서, 자기 코어(210)는 회로 보드(200)의 정면측으로부터 삽입되는 반면, 자기 코어(210)의 2개의 측부 부분(210a 및 210b)의 각 정면 단부 면(end face)은 회로 보드(200)의 다른 측면에서 자기 코어(211)의 하나의 표면에 타이트하게 부착되어, 자기 회로를 형성한다. 갭(204)은 자기 코어(210)의 하나의 측부 부분(210a)의 측부 면(side face)과 제1 관통 홀(201)의 측벽 사이에 및 자기 코어(210)의 측부 부분(210b)의 측부 면과 제2 관통 홀(202)의 측벽 사이에 예비된다. 도 11b에서, 자기 코어(210)와 자기 코어(211)가 함께 부착되기 때문에. 펄스 변압기(PT)가 내장된 전자 디바이스가 흔들리거나 또는 낙하하는 경우 회로 보드(200)로부터 자기 코어(210 및 211)가 파손될 수 있다. 바람직하게는, 회로 보드(200)에 자기 코어(210 및 211)를 시프트 없이 접착하거나 또는 견고히 유지하기 위해 일부 절연 접착제가 회로 보드(200)에 도포된다. 인쇄 회로 보드(200)는 변압기(T), 제1 제어기(104)와 통합된 칩 패키지, 및 제2 제어기(105)와 통합된 칩 패키지 등을 장착하는데 사용되고, 그리하여 회로 보드(200)에 이들 디바이스를 위한 특정 구역이 제1 관통 홀(201)과 제2 관통 홀(202)을 형성하기 전에 예비된다. 마스터 스위치(Q1)와 동기 스위치(Q2)는 PCB 회로 보드(200)에 외부에서 장착될 수 있고, 또는 마스터 스위치(Q1)와 제1 제어기(104)는 하나의 칩 패키지에 통합되고 나서 PCB 회로 보드(200)에 장착될 수 있고, 및/또는 동기 스위치(Q2)와 제2 제어기(105)는 하나의 칩 패키지에 통합되고 나서 PCB 회로 보드(200)에 장착된다.As shown in FIG. 11A, the pulse transformer PT includes a U-shaped magnetic core 210 and a stripe-shaped magnetic core 211. The magnetic core 210 includes two side portions 210a and 210b extending in two parallel planes and an intermediate portion 210c perpendicular to the side portions 210a and 210b, Each side portion 210a and 210b is connected to each end side of the middle portion 210c. In fact, the two side portions 210a and 210b and the middle portion 210c are integrated into a single member that forms the U-shaped magnetic core 210. The side portion 210a of the U-shaped magnetic core 210 is inserted into the first through hole 201 while the side portion 210b of the U-shaped magnetic core skeleton 210 is inserted into the second through- The magnetic core 210 is inserted into the through hole 202, and the magnetic core 210 is mounted on the circuit board 200. Further, in order to form a closed magnetic circuit loop, the magnetic core 211 also needs to be attached to the magnetic core 210. 11B, the magnetic core 210 is inserted from the front side of the circuit board 200 while each front end face of the two side portions 210a and 210b of the magnetic core 210 is inserted into the circuit board 200. [ Is tightly attached to one surface of the magnetic core 211 on the other side of the magnetic core 200 to form a magnetic circuit. The gap 204 is formed between the side face of one side portion 210a of the magnetic core 210 and the side wall of the first through hole 201 and between the side face of the side portion 210b of the magnetic core 210 And is provided between the side surface and the side wall of the second through hole 202. In Fig. 11B, since the magnetic core 210 and the magnetic core 211 are attached together. The magnetic cores 210 and 211 may be damaged from the circuit board 200 when the electronic device with the pulse transformer PT is shaken or dropped. Preferably, some insulating adhesive is applied to the circuit board 200 to adhesively or firmly hold the magnetic cores 210 and 211 on the circuit board 200 without shifting. The printed circuit board 200 is used to mount a transformer T, a chip package integrated with the first controller 104 and a chip package integrated with the second controller 105, A specific area for the device is reserved before forming the first through hole 201 and the second through hole 202. [ The master switch Q1 and the synchronous switch Q2 may be mounted externally to the PCB circuit board 200 or the master switch Q1 and the first controller 104 may be integrated into a single chip package, And / or the synchronous switch Q2 and the second controller 105 are integrated into one chip package and then mounted on the PCB circuit board 200.

도 12a는 도 11a에 도시된 나선형 코일(202a 및 202b) 대신에 U-형상의 자기 코어(210), 직사각형 또는 정사각형 자기 코어(211), 제1 칩 패키지(301), 및 제2 칩 패키지(302)를 더 포함하는 펄스 변압기(PT)의 다른 구조를 도시한다. 편평한 정사각형 제1 칩 패키지(301)는 중심 위치에 상대적으로 가까운 위치에 제1 칩 패키지(301)의 두께를 관통하는 제1 중심 홀(314)과, 예를 들어, 주석 용접 표면 배치 기술에 의해 회로 보드(200)의 패드(pad)와 맞대기-용접되도록 구성된 적어도 2개의 핀(pin)(312 및 313)을 포함한다. 편평한 정사각형 제2 칩 패키지(302)는 중심 위치에 상대적으로 가까운 위치에 제2 칩 패키지(302)의 두께를 관통하는 제2 중심 홀(324)과, 회로 보드(200)의 패드와 맞대기-용접되도록 구성된 적어도 2개의 핀(322 및 323)을 포함한다. 이 실시예에서, 인접한 제1 관통 홀(201)과 제2 관통 홀(202)은 또한 회로 보드(200)에 형성된다. 제1 칩 패키지(301)와 제2 칩 패키지(302)가 회로 보드(200)에 장착될 때, 제1 중심 홀(314)과 제2 중심 홀(324)은 회로 보드(200)의 제1 관통 홀(201) 및 제2 관통 홀(202)과 각각 정렬된다. 제1 중심 홀(314)과 제2 중심 홀(314)은 제1 관통 홀(201) 및 제2 관통 홀과 각각 오버랩되고, 그리하여 U-형상의 자기 코어(210)의 측부 부분(210a)은 제1 중심 홀(314)과 제1 관통 홀(201)을 통해 용이하게 삽입되고, U-형상의 자기 코어(210)의 측부 부분(210b)은 제2 중심 홀(324)과 제2 관통 홀(202)을 통해 삽입된다. 도 12b에서, 자기 코어(211)와 자기 코어(210)는 함께 부착되고, 여기서 자기 코어(210)는 회로 보드(200)의 정면측으로부터 삽입되는 반면, 자기 코어(210)의 2개의 측부 부분(210a 및 210b)의 각 정면 단부 면은 회로 보드(200)의 다른 측면에서 자기 코어 골격(211)의 하나의 표면과 타이트하게 접합되어서, 자기 회로를 형성한다. 도 12b에 도시된 바와 같이, 갭(204)은 또한 자기 코어(210)의 하나의 측부 부분(210a)의 측부 면과, 제1 관통 홀(201)과 제1 중심 홀(314)의 각 측벽 사이에 예비되고, 갭(204)은 또한 자기 코어(210)의 다른 측부 부분(210b)의 측부 면과, 제2 관통 홀(202)과 제2 중심 홀(324)의 각 측벽 사이에 예비된다. 12A shows a U-shaped magnetic core 210, a rectangular or square magnetic core 211, a first chip package 301, and a second chip package (not shown) in place of the helical coils 202a and 202b shown in FIG. Lt; RTI ID = 0.0 > (PT) < / RTI > The flat square first chip package 301 includes a first center hole 314 that passes through the thickness of the first chip package 301 at a location relatively close to the center position and a second center hole 314, And at least two pins 312 and 313 configured to butt-weld with the pad of the circuit board 200. The flat square second chip package 302 includes a second center hole 324 through the thickness of the second chip package 302 at a location relatively close to the center position and a second center hole 324 through the butt- And at least two pins (322 and 323) configured to be configured. In this embodiment, adjacent first through holes 201 and second through holes 202 are also formed in the circuit board 200. When the first chip package 301 and the second chip package 302 are mounted on the circuit board 200, the first center hole 314 and the second center hole 324 are connected to the first And is aligned with the through hole 201 and the second through hole 202, respectively. The first center hole 314 and the second center hole 314 overlap with the first through hole 201 and the second through hole so that the side portion 210a of the U- The side portion 210b of the U-shaped magnetic core 210 is easily inserted through the first central hole 314 and the first through hole 201 and the second central hole 324 and the second through- (202). 12B, the magnetic core 211 and the magnetic core 210 are attached together, wherein the magnetic core 210 is inserted from the front side of the circuit board 200, while the two side portions of the magnetic core 210 The respective front end surfaces of the magnetic core frames 210a and 210b are tightly bonded to one surface of the magnetic core framework 211 on the other side of the circuit board 200 to form a magnetic circuit. 12B, the gap 204 is also formed between the side surface of one side portion 210a of the magnetic core 210 and the side surfaces of the first through hole 201 and the first center hole 314, And the gap 204 is also reserved between the side surface of the other side portion 210b of the magnetic core 210 and each side wall of the second through hole 202 and the second center hole 324 .

도 12a의 실시예에서, 제1 칩 패키지(301)와 제2 칩 패키지(302)는 독립적인 칩이고, 회로 보드(200)에 별도로 부착된다. 도 12c-1의 실시예에서, 제1 칩 패키지(301)와 제2 칩 패키지(302)는 회로 보드(200)에 장착되는 하나의 부재로 통합된다. 도 12c-2의 상면도에서, 제1 칩 패키지(301)와 제2 칩 패키지(302)는 나란히 배열되고, 여기서 제1 칩 패키지(301)의 하나의 코너 부분(311a)과 제2 칩 패키지(302)의 하나의 코너 부분(321a)은 서로 가까이 있고, 2개의 칩은 연결 부분(331)을 통해 함께 연결된다. 제1 칩 패키지(301)의 다른 코너 부분(311b)과 제2 칩 패키지(302)의 다른 코너 부분(321b)은 서로 가까이 있고, 2개의 칩 패키지는 연결 부분(332)을 통해 함께 연결된다. 대안적으로, 연결 부분(331 및 332)은, 상호 연결된 제1 칩 패키지(301)와 제2 칩 패키지(302)가 실질적으로 공면(coplanar)이고 회로 보드(200)에 동시에 장착될 수 있는 한, 제1 칩 패키지와 제2 칩 패키지 사이의 다른 위치에 있을 수 있다.In the embodiment of Figure 12A, the first chip package 301 and the second chip package 302 are independent chips and are separately attached to the circuit board 200. In the embodiment of FIG. 12C-1, the first chip package 301 and the second chip package 302 are integrated into one member mounted on the circuit board 200. 12C-2, the first chip package 301 and the second chip package 302 are arranged side by side, wherein one corner portion 311a of the first chip package 301 and the second chip package 301 One corner portion 321a of the chip 302 is close to each other, and the two chips are connected together via the connecting portion 331. [ The other corner portion 311b of the first chip package 301 and the other corner portion 321b of the second chip package 302 are close to each other and the two chip packages are connected together via the connecting portion 332. [ Alternatively, the connection portions 331 and 332 may be formed as long as the interconnected first chip package 301 and the second chip package 302 are substantially coplanar and can be mounted on the circuit board 200 at the same time , And may be in a different location between the first chip package and the second chip package.

도 12d는 배선을 갖는 도 12a에 도시된 구조물의 사시도이다. 제1 칩 패키지(301)는 나선형 배선(helical wiring)(315)을 포함하는 반면, 제2 칩 패키지(302)는 나선형 배선(325)을 포함하고, 나선형 배선(315 및 325)의 형상은 예를 들어 도 12e에 도시된다. 도 12e에서, 하나의 베이스 판(317)이 선택적으로 하나의 실리콘 기판(316)을 지지하는데 사용되지만, 이 기판(316)은 또한 단독으로 사용될 수도 있다. 베이스 판(317)과 기판(316)의 각각은 각 중심 위치에 홀을 포함한다. 나선형 배선(315)은 기판(316) 및/또는 베이스 판(317)의 중심홀들을 둘러싸는 기판(316)의 상부 표면에 형성된다. 나선형 배선(315)은 전도체이기 때문에, 나선형 배선(315)은 절연 층에 의해 기판(316)으로부터 전기적으로 절연된다. 유사하게, 다른 기판(326)이 기판(316)과 나란히 배열되고 선택적으로 하나의 베이스 판(327)에 의해 지지되지만, 기판(326)은 단독으로 사용될 수도 있다. 베이스 판(327)과 기판(326)의 각각은 각 중심 위치에 홀을 포함한다. 나선형 배선(325)은 기판(326) 및/또는 베이스 판(327)의 중심홀들을 둘러싸는 기판(326)의 상부 표면에 형성된다. 나선형 배선(325)은 전도체이기 때문에, 나선형 배선(325)은 절연 층을 통해 기판(326)으로부터 전기적으로 절연된다. 베이스 판(317 및 327)은 금속 리드선 프레임(metal lead frame) 등일 수 있다. 도 12e에서, 나선형 배선(315 또는 325)은 단일-층이지만, 다른 실시예에서, 나선형 배선(315 또는 325)은, 상이한 층들의 나선형 배선이 중심 홀(314 또는 324)을 둘러싸는 서로 평행한 평면에 배열된 기판(316 또는 326)에 형성된 스택된 다층 나선형 배선일 수 있다. 다층 나선형 코일에서 상이한 층들의 나선형 코일은 유전체 층(예를 들어, 실리콘 이산화물 등)에 의해 전기적으로 절연되지만, 임의의 2개의 인접한 나선형 코일은 다음과 같이 상호 연결된다: 하나의 나선형 코일의 제2 단부(또는 종료 단부)와 그 다음의 인접한 나선형 코일의 제1 단부(또는 시작 단부)는 상호 연결 와이어를 통해 전기적으로 연결되고, 그리하여 이 다층 나선형 코일은 직렬로 연결된다. 추가적으로, 최상부 층에 있는 제1 나선형 코일의 제1 단부(또는 시작 단부)는 복수의 나선형 코일의 시리즈의 하나의 단자로 기능하고, 최하부 층에 있는 마지막 나선형 코일의 제2 단부(또는 종료 단부)는 복수의 나선형 코일의 시리즈의 다른 단자로 기능한다.12D is a perspective view of the structure shown in FIG. The first chip package 301 includes a helical wiring 315 while the second chip package 302 includes a helical wiring 325 and the shapes of the helical wirings 315 and 325 include Is shown in Fig. 12E. 12E, one base plate 317 is used to selectively support one silicon substrate 316, but the substrate 316 may also be used alone. Each of the base plate 317 and the substrate 316 includes a hole at each center position. The helical wiring 315 is formed on the upper surface of the substrate 316 and / or the substrate 316 surrounding the center holes of the base plate 317. Since the helical wiring 315 is a conductor, the helical wiring 315 is electrically insulated from the substrate 316 by the insulating layer. Similarly, while another substrate 326 is arranged side by side with the substrate 316 and optionally supported by one base plate 327, the substrate 326 may be used alone. Each of the base plate 327 and the substrate 326 includes a hole at each central position. The helical wiring 325 is formed on the upper surface of the substrate 326 and / or the substrate 326 surrounding the center holes of the base plate 327. Because the helical wiring 325 is a conductor, the helical wiring 325 is electrically isolated from the substrate 326 through the insulating layer. The base plates 317 and 327 may be a metal lead frame or the like. In Figure 12E, the helical wiring 315 or 325 is a single-layer, but in other embodiments, the helical wiring 315 or 325 may be formed in such a way that the helical wiring of the different layers is parallel to each other Layer stacked spiral wirings formed on a substrate 316 or 326 arranged in a plane. The helical coils of the different layers in the multilayer helical coils are electrically isolated by a dielectric layer (e.g., silicon dioxide, etc.), but any two adjacent helical coils are interconnected as follows: The end (or end) and the first end (or starting end) of the next adjacent helical coil are electrically connected through interconnecting wires, so that the multilayered helical coil is connected in series. Additionally, the first end (or the starting end) of the first helical coil in the top layer serves as one terminal of the series of helical coils and the second end (or the terminating end) of the last helical coil in the bottom layer, Serves as another terminal of a series of spiral coils.

도 12d에 도시된 바와 같이, 제1 칩 패키지(301)는 플라스틱 패키지 몸체(311)를 구비하고, 제2 칩 패키지(302)는 플라스틱 패키지 몸체(321)를 구비한다. 제1 칩 패키지(301)에서, 플라스틱 패키지 몸체(311)는 기판(316) 및/또는 베이스 판(317), 및 이 기판(316)의 상부 표면에 형성된 나선형 배선(315)을 내부에 캡슐화한다. 예를 들어 와이어 접합에 의해 형성된 리드선(lead)(318)은 기판(316) 상에 형성된 나선형 배선(315)의 일 단부와 핀(312)을 연결하고, 다른 리드선(318)은 기판(316) 상에 형성된 나선형 배선(315)의 다른 단부와 핀(313)을 연결한다. 리드선(318)은 또한 플라스틱 패키지 몸체(311) 내에 캡슐화된다. 리드선(318)에 연결되는 각 핀(312 및 313)의 일부분은 플라스틱 패키지 몸체(311)로 코팅되지만, 각 핀(312 및 313)의 다른 부분은 회로 보드(200)의 패드와 맞대기-용접되기 위해 플라스틱 패키지 몸체(311)로부터 밖으로 연장된다. 유사하게, 제2 칩 패키지(302)에서, 플라스틱 패키지 몸체(321)는 기판(326) 및/또는 베이스 판(327), 및 기판(326)의 상부 표면에 형성된 나선형 배선(325)을 캡슐화한다. 또한 와이어 접합에 의해 형성된 리드선(328)은 나선형 배선(325)의 일 단부와 기판(326) 상에 형성된 핀(322)을 연결하고, 다른 리드선(328)은 나선형 배선(325)의 다른 단부와, 기판(326) 상에 형성된 핀(323)을 연결한다. 유사하게, 리드선(328)은 또한 플라스틱 패키지 몸체(321) 내에 캡슐화된다. 각 리드선(318)에 연결되는 핀(322 및 323)의 일부분은 플라스틱 패키지 몸체(311)에 의해 캡슐화되지만, 각 핀(322 및 323)의 다른 부분은 회로 보드(200) 상에 형성된 패드와 맞대기-용접되기 위해 플라스틱 패키지 몸체(311)로부터 밖으로 각각 연장된다. 플라스틱 패키지 몸체(311 및 321)는 에폭시 수지와 같은 물질로 만들어질 수 있다.12D, the first chip package 301 has a plastic package body 311, and the second chip package 302 has a plastic package body 321. As shown in Fig. In the first chip package 301, the plastic package body 311 encapsulates the substrate 316 and / or the base plate 317 and the helical wiring 315 formed on the upper surface of the substrate 316 . A lead 318 formed by, for example, a wire bond connects pin 312 to one end of a helical line 315 formed on substrate 316 and another lead 318 connects to substrate 316, And the pin 313 is connected to the other end of the helical wiring 315 formed on the wire 315. Lead 318 is also encapsulated within plastic package body 311. A portion of each pin 312 and 313 connected to the lead 318 is coated with a plastic package body 311 while the other portion of each pin 312 and 313 is butted- And extends outwardly from the plastic package body 311. Similarly, in the second chip package 302, the plastic package body 321 encapsulates the spiral wirings 325 formed on the upper surface of the substrate 326 and / or the base plate 327 and the substrate 326 . The lead wire 328 formed by the wire bonding also connects one end of the helical wire 325 to the pin 322 formed on the substrate 326 and the other lead wire 328 is connected to the other end of the helical wire 325 And a pin 323 formed on the substrate 326. [ Likewise, the leads 328 are also encapsulated within the plastic package body 321. Portions of the pins 322 and 323 connected to each lead 318 are encapsulated by the plastic package body 311 while other portions of each pin 322 and 323 are butted with the pad formed on the circuit board 200 - respectively, out of the plastic package body 311 to be welded. The plastic package bodies 311 and 321 may be made of a material such as epoxy resin.

도 12d에 도시된 바와 같이, 제1 칩 패키지(301)에서, 제1 중심 홀(314)은 플라스틱 패키지 몸체(311), 기판(316), 및/또는 베이스 판(317)의 두께를 관통하고, 플라스틱 패키지 몸체(311), 기판(316), 및/또는 베이스 판(317)의 중심 위치들에 실질적으로 위치된다. 제1 중심 홀(314)을 둘러싸는 나선형 배선(315) 또는 동심 정사각형 전도성 링의 시리즈는 펄스 변압기(PT)의 제1차 권선으로 기능한다. 유사하게, 제2 칩 패키지(302)에서, 제2 중심 홀(324)은 플라스틱 패키지 몸체(321), 기판(326), 및/또는 베이스 판(327)의 두께를 관통하고, 플라스틱 패키지 몸체(321), 기판(326), 및/또는 베이스 판(327)의 중심 위치들에 실질적으로 위치된다. 제2 중심 홀(324)을 둘러싸는 나선형 배선(325) 또는 동심 정사각형 전도성 링의 시리즈는 펄스 변압기(PT)의 제2차 권선으로 기능한다. 도 12c-1 및 도 12c-2에 도시된 실시예에 대해, 몰딩 단계에서, 제1 칩 패키지(301)의 플라스틱 패키지 몸체(311)와 제2 칩 패키지(302)의 플라스틱 패키지 몸체(321)는 하나의 전체 부재에 동시에 그리고 일체로 몰딩된다. 플라스틱 패키지 몸체(311)의 하나의 코너 부분(311a)과 플라스틱 패키지 몸체(321)의 하나의 코너 부분(321a)은 서로 인접하고, 연결 부분(331)을 통해 함께 연결된다. 플라스틱 패키지 몸체(311)의 다른 코너 부분(311b)과 플라스틱 패키지 몸체(321)의 하나의 코너 부분(321b)은 서로 인접하고 연결 부분(332)을 통해 함께 연결된다. 도 11b의 실시예에서, 스트립-형상의 갭(203)은 회로 보드(200)에서 제1 관통 홀(201)과 제2 관통 홀(202) 사이에 준비될 수도 있고 이 홀들 사이에 준비되지 않을 수도 있다. 도 12a 내지 도 12e의 실시예에서, 자기 코어(210)와 자기 코어(211)의 중간 부분(210c)은 제1 칩 패키지(301), 제2 칩 패키지(302), 및 회로 보드(200)의 각 평면들과 평행하여, 자기 코어(210)의 측부 부분(210a 및 210b)들은 제1 칩 패키지(301), 제2 칩 패키지(302), 및 회로 보드(200)의 각 평면들과 수직이다. 제1 칩 패키지(301)와 제2 칩 패키지(302)가 회로 보드(200), 기판(316), 및/또는 베이스 판(317)에 장착될 때, 플라스틱 패키지 몸체(311 및 321)들 뿐만 아니라 기판(326) 및/또는 베이스 판(327)은 회로 보드(200)와 모두 평행하다. 12D, in the first chip package 301, the first central hole 314 penetrates the thickness of the plastic package body 311, the substrate 316, and / or the base plate 317 , The plastic package body 311, the substrate 316, and / or the base plate 317. [ The spiral wirings 315 surrounding the first central hole 314 or the series of concentric square conductive rings serve as the primary windings of the pulse transformer PT. Similarly, in the second chip package 302, the second central hole 324 extends through the thickness of the plastic package body 321, the substrate 326, and / or the base plate 327, 321, the substrate 326, and / or the base plate 327. A spiral wire 325 or a series of concentric square conductive rings surrounding the second central hole 324 serves as the secondary winding of the pulse transformer PT. 12C-1 and 12C-2, the plastic package body 311 of the first chip package 301 and the plastic package body 321 of the second chip package 302, Are simultaneously and integrally molded into one entire member. One corner portion 311a of the plastic package body 311 and one corner portion 321a of the plastic package body 321 are adjacent to each other and connected together through the connecting portion 331. [ The other corner portion 311b of the plastic package body 311 and one corner portion 321b of the plastic package body 321 are adjacent to each other and connected together via the connecting portion 332. [ 11B, a strip-shaped gap 203 may be provided between the first through hole 201 and the second through hole 202 in the circuit board 200, It is possible. 12A to 12E, the middle portion 210c of the magnetic core 210 and the magnetic core 211 is connected to the first chip package 301, the second chip package 302, and the circuit board 200, The side portions 210a and 210b of the magnetic core 210 are parallel to the respective planes of the first chip package 301, the second chip package 302, and the circuit board 200, to be. When the first chip package 301 and the second chip package 302 are mounted to the circuit board 200, the substrate 316, and / or the base plate 317, only the plastic package bodies 311 and 321 But the substrate 326 and / or the base plate 327 are all parallel to the circuit board 200.

도 13a는 U-형상의 자기 코어(410)를 구비하는 제1 칩 패키지(401)와 U-형상의 자기 코어(420)를 구비하는 제2 칩 패키지(402)를 포함하는 펄스 변압기(PT)의 다른 구조를 도시한다. 제1 칩 패키지(401)에서, 도 13b에 도시된 바와 같이, 자기 코어(410)는 서로 평행한 측부 부분들(410a 및 410c), 및 이 측부 부분(410a 및 410c)과 수직으로 연결된 중간 부분(410b)을 포함한다. 하나의 제1 코일(415)은 중간 부분(410b) 주위로 감겨 있고, 하나의 단부에서 핀(412)과 직접 전기적으로 연결되고, 다른 단부에서 핀(413)과 직접 전기적으로 연결되고, 여기서 핀(412 및 413)은 자기 코어(410)에 인접해 있다. 플라스틱 패키지 몸체(411)는 자기 코어(410)와 제1 코일(415)을 캡슐화되고, 여기서 제1 코일 권선(415)에 연결되는 핀(412)의 일부는 플라스틱 패키지 몸체(411)에 의해 캡슐화되지만, 핀(412)의 다른 부분은 회로 보드(200)의 패드와 맞대기-용접되기 위해 플라스틱 패키지 몸체(411)로부터 밖으로 연장된다. 유사하게, 제1 코일 권선(415)에 연결되는 핀(413)의 일부는 플라스틱 패키지 몸체(411)에 의해 캡슐화되지만, 핀(413)의 다른 부분은 회로 보드(200)의 패드와 맞대기-용접되기 위해 플라스틱 패키지 몸체(411)로부터 밖으로 연장된다. 제2 칩 패키지(402)에서, 도 13b에 도시된 바와 같이, 자기 코어(420)는 서로 평행한 측부 부분들(420a 및 420c), 및 이 측부 부분(420a 및 420c)에 수직이고 이 측부 부분들을 함께 연결하는 중간 부분(420b)을 포함한다. 하나의 제2 코일(425)은, 제2 코일(425)의 일 단부가 핀(422)과 직접 전기적으로 연결되고, 제2 코일 권선(425)의 다른 단부가 핀(423)과 직접 전기적으로 연결되게 중간 부분(420b) 주위로 감기고, 여기서 핀(422 및 423)은 자기 코어(420)에 인접해 있다. 플라스틱 패키지 몸체(421)는 자기 코어(420)와 제2 코일(425)을 캡슐화한다. 제2 코일 권선(425)에 연결된 핀(422)의 일부는 플라스틱 패키지 몸체(421)에 의해 캡슐화되지만, 핀(422)의 다른 부분은 회로 보드(200)에 패드와 맞대기-용접되기 위해 플라스틱 패키지 몸체(421)로부터 밖으로 연장된다. 유사하게, 제2 코일 권선(425)에 연결된 핀(423)의 일부는 플라스틱 패키지 몸체(421)에 의해 캡슐화되지만, 핀(423)의 다른 부분은 회로 보드(200)의 패드와 맞대기-용접되기 위해 플라스틱 패키지 몸체(421)로부터 밖으로 연장된다. 도 13a 내지 도 13c의 실시예에서, 자기 코어(410)의 중간 부분(410b)과 측부 부분(410a 및 410c)은 공면이고, 제1 칩 패키지(401)의 평면과 평행하고, 자기 코어(420)의 중간 부분(420b)과 측부 부분(420a 및 420c)은 공면이고, 제2 칩 패키지(402)의 평면과 평행하다. 나아가, 제1 칩 패키지(401)와 제2 칩 패키지(402)가 회로 보드(200)에 나란히 장착될 때, 자기 코어(410), 자기 코어(420) 및 대응하는 플라스틱 패키지 몸체(411 및 421)는 회로 보드(200)와 모두 평행하다.13A shows a pulse transformer (PT) including a first chip package 401 having a U-shaped magnetic core 410 and a second chip package 402 having a U- Fig. In the first chip package 401, as shown in FIG. 13B, the magnetic core 410 includes side portions 410a and 410c that are parallel to each other, and a middle portion 410a and 410c vertically connected to the side portions 410a and 410c. Gt; 410b. ≪ / RTI > One first coil 415 is wound around the middle portion 410b and is electrically connected directly to the pin 412 at one end and directly to the pin 413 at the other end, (412 and 413) are adjacent to the magnetic core (410). The plastic package body 411 encapsulates the magnetic core 410 and the first coil 415 wherein a portion of the pin 412 connected to the first coil winding 415 is encapsulated by the plastic package body 411 But other portions of the pins 412 extend out of the plastic package body 411 to butt-weld the pads of the circuit board 200. Similarly, a portion of the pin 413 connected to the first coil winding 415 is encapsulated by the plastic package body 411, while another portion of the pin 413 is connected to the pad of the circuit board 200 by a butt- Gt; 411 < / RTI > In the second chip package 402, as shown in FIG. 13B, the magnetic core 420 includes side portions 420a and 420c that are parallel to each other, and a plurality of side portions 420a and 420c perpendicular to the side portions 420a and 420c, And an intermediate portion 420b connecting the first and second electrodes together. One second coil 425 is electrically connected to one end of the second coil 425 by one end of the second coil 425 and the other end of the second coil winding 425 is directly electrically connected to the pin 423. [ The pin 422 and 423 are adjacent to the magnetic core 420. The pin 422 and the pin 423 are connected to each other. The plastic package body 421 encapsulates the magnetic core 420 and the second coil 425. A portion of the pin 422 connected to the second coil winding 425 is encapsulated by the plastic package body 421 while another portion of the pin 422 is connected to the circuit board 200 by a plastic package And extends outwardly from the body 421. Similarly, a portion of the pin 423 connected to the second coil winding 425 is encapsulated by the plastic package body 421, while another portion of the pin 423 is butt-welded with the pad of the circuit board 200 And extends outwardly from the plastic package body 421. 13A-13C, the middle portion 410b and side portions 410a and 410c of the magnetic core 410 are coplanar and parallel to the plane of the first chip package 401, and the magnetic core 420 And the side portions 420a and 420c are coplanar and parallel to the plane of the second chip package 402. [ Further, when the first chip package 401 and the second chip package 402 are mounted side by side on the circuit board 200, the magnetic core 410, the magnetic core 420 and the corresponding plastic package bodies 411 and 421 Are all parallel to the circuit board 200. [

도 13a에 도시된 바와 같이, 자기 코어(410)의 측부 부분(410a 및 410c)의 정면 단부 면(410a-1 및 410c-1)은 플라스틱 패키지 몸체(411)의 측부 면(411a)으로부터 노출되는 것이 요구된다. 정면 단부 면(410a-1 및 410c-1)은 측부 부분(410a 및 410c)의 실제 절단면이고, 측부 부분(410a 및 410c)의 길이 방향과 각각 수직이다. 유사하게, 자기 코어(420)의 측부 부분(420a 및 420c)의 정면 단부 면(420a-1 및 420c-1)은 플라스틱 패키지 몸체(421)의 측부 면(421a 및 421c)으로부터 노출되는 것이 요구된다. 정면 단부 면(420a-1 및 420c-1)은 측부 부분(420a 및 420c)의 실제 절단면이고, 측부 부분(420a 및 420c)의 길이방향과 수직이다. 펄스 변압기(PT)가 사용될 때, 플라스틱 패키지 몸체(411)의 측부 면(411a)과 플라스틱 패키지 몸체(421)의 측부 면(421a)은 서로를 향하며, 자기 코어(410)의 측부 부분(410a)의 정면 단부 면(410a-1 및 410c-1)이 자기 코어(420)의 측부 부분(420a)의 정면 단부 면(420a-1 및 420c-1)과 각각 정렬되고 접촉되어서, 자기 코어(410)의 측부 부분(410a)을 따라 자기 코어(420)의 측부 부분(420a)으로 이어지고 자기 코어(420)의 측부 부분(420c)을 따라 자기 코어(410)의 측부 부분(410c)으로 이어지는, 2개의 자기 코어(410 및 420)들 사이에 폐쇄된 자기 코어 회로를 형성할 수 있다.The front end surfaces 410a-1 and 410c-1 of the side portions 410a and 410c of the magnetic core 410 are exposed from the side surface 411a of the plastic package body 411 . The front end surfaces 410a-1 and 410c-1 are the actual cut surfaces of the side portions 410a and 410c and are respectively perpendicular to the longitudinal direction of the side portions 410a and 410c. Similarly, the front end surfaces 420a-1 and 420c-1 of the side portions 420a and 420c of the magnetic core 420 are required to be exposed from the side surfaces 421a and 421c of the plastic package body 421 . The front end surfaces 420a-1 and 420c-1 are the actual cut surfaces of the side portions 420a and 420c and are perpendicular to the longitudinal direction of the side portions 420a and 420c. The side surface 411a of the plastic package body 411 and the side surface 421a of the plastic package body 421 face each other when the pulse transformer PT is used and the side portion 410a of the magnetic core 410, 1 and 420c-1 of the side portion 420a of the magnetic core 420 are aligned and contacted with the front end surfaces 410a-1 and 410c-1 of the magnetic core 410, Which extends to the side portion 420a of the magnetic core 420 along the side portion 410a of the magnetic core 420 and to the side portion 410c of the magnetic core 410 along the side portion 420c of the magnetic core 420, It is possible to form a closed magnetic core circuit between the magnetic cores 410 and 420.

도 13b는 도 13a의 펄스 변압기(PT)의 폐쇄된 구조를 도시한다. 제1 칩 패키지(401)와 제2 칩 패키지(402)가 회로 보드(200)에 서로 인접하여, 제1 칩 패키지(401)의 플라스틱 패키지 몸체(411)의 측부 면(411a)이 제2 칩 패키지(402)의 플라스틱 패키지 몸체(421)의 하나의 측부 면(421a)과 접촉하게 장착될 때, 자기 코어(410)의 측부 부분(410a)의 정면 단부 면(410a-1)과, 자기 코어(420)의 측부 부분(420a)의 정면 단부 면(420a-1)이 함께 결합된다. 유사하게, 자기 코어(410)의 측부 부분(410c)의 정면 단부 면(410c-1)과, 자기 코어(420)의 측부 부분(420c)의 정면 단부 면(420c-1)이 함께 접합된다. 그 결과, 자기 코어(410)와 자기 코어(420)는 함께 접합되어, 환형 자기 코어 구조물을 형성한다.Figure 13B shows the closed structure of the pulse transformer (PT) of Figure 13A. The first chip package 401 and the second chip package 402 are adjacent to each other on the circuit board 200 so that the side surface 411a of the plastic package body 411 of the first chip package 401 is connected to the second chip The front end surface 410a-1 of the side portion 410a of the magnetic core 410 and the front end surface 410a-1 of the magnetic core 410 when mounted in contact with one side surface 421a of the plastic package body 421 of the package 402, The front end surface 420a-1 of the side portion 420a of the base plate 420 is joined together. Similarly, the front end surface 410c-1 of the side portion 410c of the magnetic core 410 and the front end surface 420c-1 of the side portion 420c of the magnetic core 420 are joined together. As a result, the magnetic core 410 and the magnetic core 420 are bonded together to form an annular magnetic core structure.

도 13c에서 변압기(PT)의 구조는 도 13b에서의 것과 약간 상이하다. 도 13b에서, 플라스틱 패키지 몸체(411)의 측부 면(411a)과 플라스틱 패키지 몸체(421)의 측부 면(421a)은 완전히 접합된다. 도 13c에서, 제1 칩 패키지(401)와 제2 칩 패키지(402)가 회로 보드(200)에 서로 인접하게 나란히 장착되지만 플라스틱 패키지 몸체(411)의 측부 면(411a)과 플라스틱 패키지 몸체(421)의 측부 면(421a) 사이에 형성된 갭(430)이 형성된다. 도 13b의 구조와 유사하게, 제1 칩 패키지(401)의 플라스틱 패키지 몸체(411)의 측부 면(411a)과 제2 칩 패키지(402)의 플라스틱 패키지 몸체(421)의 측부 면(421a)은 서로 정렬되고 서로를 향해 있는데, 그리하여 자기 코어(410)의 측부 부분(410a)의 정면 단부 면(410a-1)과 자기 코어(420)의 측부 부분(420a)의 정면 단부 면(420a-1)이 서로 정렬되고 서로를 향해 있고, 자기 코어(410)의 측부 부분(410c)의 정면 단부 면(410c-1)과 자기 코어(420)의 측부 부분(420c)의 정면 단부 면(420c-1)이 서로 정렬되고 서로를 향해 있다. 자기 코어(410)의 측부 부분(410a)과 자기 코어(420)의 측부 부분(420a)이 갭이 사이에 존재하게 정렬되고, 자기 코어(410)의 측부 부분(410c)과 자기 코어(420)의 측부 부분(420c)도 갭이 사이에 존재하게 정렬된 상태로 자기 코어(410)와 자기 코어(420)가 접합되어 환형 자기 코어 구조물을 형성한다. 이 실시예에서, 자기 코어(410)의 측부 부분(410a 및 410c)과 자기 코어(420)의 측부 부분(420a 및 420c)은 자기 포화를 방지하기 위해 공기 갭이 사이에 형성되게 분리된다. 공기의 투자율(permeability)이, 예를 들어, 철심 코어의 투자율의 단지 수 천 분의 1이므로, 공기 갭을 갖는 자기 코어의 평균 투자율이 상당히 감소하여서, 공기 갭을 갖는 자기 코어에서는 모든 자기 선속이 매우 강하한다. 이 경우에, 잔류 자기 선속 밀도가 감소될 뿐만 아니라, 최대 자기 선속 밀도도 포화 레벨에 도달할 수 있어서, 자기 선속 증분이 증가되어서, 변압기의 자기 코어에 자기 포화가 일어나지 않는다. 이 실시예에서, 플라스틱 패키지 몸체(411)의 측부 면(411a)과 플라스틱 패키지 몸체(421)의 측부 면(421a) 사이의 갭(430)에 절연 물질(450)이 선택적으로 충전된다. 절연 물질(450)은 전기적 아이솔레이션을 달성할 뿐만 아니라, 회로 보드(200)에 제1 칩 패키지(401)와 제2 칩 패키지(402)를 견고히 부착하는 접합 강도를 효과적으로 향상시킬 수 있다. The structure of the transformer PT in Fig. 13C is slightly different from that in Fig. 13B. In Fig. 13B, the side surface 411a of the plastic package body 411 and the side surface 421a of the plastic package body 421 are fully bonded. The first chip package 401 and the second chip package 402 are mounted adjacent to each other on the circuit board 200 but the side surface 411a of the plastic package body 411 and the side surface 411a of the plastic package body 421 A gap 430 is formed between the side surface 421a of the first electrode 421 and the side surface 421a. The side surface 411a of the plastic package body 411 of the first chip package 401 and the side surface 421a of the plastic package body 421 of the second chip package 402 are similar to the structure of Fig. 1 of the side portion 410a-1 of the magnetic core 410 and the front end surface 420a-1 of the side portion 420a of the magnetic core 420 are aligned with each other and facing each other, 1 of the side portions 420c-1 of the magnetic core 420 and the front end surface 410c-1 of the side portion 410c of the magnetic core 410 and the front end surface 420c- Are aligned with each other and facing each other. The side portion 410a of the magnetic core 410 and the side portion 420a of the magnetic core 420 are aligned so as to be in a gap between the side portion 410c of the magnetic core 410 and the magnetic core 420, The magnetic core 410 and the magnetic core 420 are joined to form the annular magnetic core structure with the side portion 420c of the magnetic core 410 aligned with the gap. In this embodiment, the side portions 410a and 410c of the magnetic core 410 and the side portions 420a and 420c of the magnetic core 420 are separated so that the air gap is formed between them to prevent magnetic saturation. Since the permeability of air is, for example, only a few thousandths of the magnetic permeability of an iron core, the average permeability of the magnetic core with air gaps is significantly reduced, so that in a magnetic core with air gaps, It is very strong. In this case, not only the residual magnetic flux density is reduced, but also the maximum magnetic flux density can reach saturation level, so that the magnetic flux increment is increased, so that magnetic saturation does not occur in the magnetic core of the transformer. The insulating material 450 is selectively filled in the gap 430 between the side surface 411a of the plastic package body 411 and the side surface 421a of the plastic package body 421 in this embodiment. The insulating material 450 can achieve not only electrical isolation but also effectively improve the bonding strength of the first chip package 401 and the second chip package 402 firmly attaching to the circuit board 200. [

본 상세한 설명의 특정 구조의 대표적인 실시예가 상기 설명과 도면을 통해 제시되고, 본 발명은 본 바람직한 실시예를 제안하지만, 이들 내용은 본 발명을 제한하는 것으로 의도된 것이 아니다. 이 기술 분야에 통상의 지식을 가진 자라면 상기 설명을 판독한 후 여러 변형과 변경을 할 수 있을 것이다. 그러므로, 첨부된 청구범위는 본 발명의 실제 의도와 범위의 모든 변형과 변경을 커버하는 것으로 고려되어야 한다. 본 발명의 청구범위와 임의의 균등범위는 모두 본 발명의 의도와 범위 내에 있는 것이다.Exemplary embodiments of specific structures of the present specification are presented in the foregoing description and drawings, and the present invention suggests the present preferred embodiment, but these contents are not intended to limit the present invention. Those skilled in the art will appreciate that various modifications and changes may be made thereto after reading the foregoing description. It is, therefore, to be understood that the appended claims are intended to cover all such modifications and changes as fall within the true spirit and scope of the invention. The claims and any equivalents of the invention are intended to be within the spirit and scope of the invention.

Claims (23)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 평행하게-연장된 측부 부분들을 구비하는 U-형상의 제1 자기 코어;
스트립-형상의 제2 자기 코어; 및
제1 중심 홀을 포함하는 제1 칩 패키지와 제2 중심 홀을 포함하는 제2 칩 패키지;
를 포함하는 펄스 변압기로서,
상기 제1 칩 패키지는,
하나의 표면에 형성된 제1 나선형 배선(helical wiring)을 구비하는 제1 기판;
상기 제1 기판 부근에 배치된 2개의 핀(pin)으로서, 상기 제1 나선형 배선의 2개의 단부는 리드선(lead)을 통해 상기 2개의 핀에 각각 대응하여 연결된, 상기 2개의 핀; 및
상기 제1 기판, 상기 제1 나선형 배선, 및 상기 리드선을 캡슐화하는 제1 플라스틱 패키지 몸체;
를 포함하고,
상기 펄스 변압기는 인쇄 회로 보드에 설치되고, 상기 인쇄 회로 보드는 상기 인쇄 회로 보드의 두께를 관통하는 제1 관통 홀과 제2 관통 홀을 포함하고;
상기 제1 칩 패키지와 제2 칩 패키지는 상기 인쇄 회로 보드에 설치되고, 상기 제1 중심 홀은 상기 제1 관통 홀과 오버랩하도록 정렬되고, 상기 제2 중심 홀은 상기 제2 관통 홀과 오버랩하도록 정렬되고;
상기 제1 자기 코어의 측부 부분들 중 하나의 측부 부분은 상기 인쇄 회로 보드의 제1 측부로부터 상기 제1 중심 홀과 상기 제1 관통 홀에 삽입되고, 상기 제1 자기 코어의 다른 측부 부분은 상기 제2 중심 홀과 상기 제2 관통 홀로 삽입되고, 상기 측부 부분들의 각 정면 단부 표면은 상기 인쇄 회로 보드의 제2 측부에 위치된 상기 제2 자기 코어의 하나의 표면에 직접 부착되고;
상기 리드선에 연결되는 각 핀의 일부는 상기 제1 플라스틱 패키지 몸체에 의해 커버되는 반면, 상기 핀의 다른 부분은 상기 인쇄 회로 보드의 패드와 용접되기 위해 상기 제1 플라스틱 패키지 몸체로부터 밖으로 연장되고;
상기 제1 중심 홀은 상기 제1 플라스틱 패키지 몸체와 상기 제1 기판을 관통하고, 상기 제1 나선형 배선은 상기 제1 중심 홀을 둘러싸는 동심 나선형 배선의 시리즈를 포함하는 것을 특징으로 하는 펄스 변압기.
A first U-shaped magnetic core having parallel side portions;
A strip-shaped second magnetic core; And
A second chip package including a first chip package including a first center hole and a second center hole;
The pulse transformer comprising:
Wherein the first chip package comprises:
A first substrate having a first helical wiring formed on one surface thereof;
Two pins disposed in the vicinity of the first substrate, wherein the two ends of the first helical wiring are correspondingly connected to the two pins via leads; And
A first plastic package body encapsulating the first substrate, the first helical wire, and the lead wire;
Lt; / RTI >
Wherein the pulse transformer is mounted on a printed circuit board, the printed circuit board includes a first through hole and a second through hole penetrating the thickness of the printed circuit board;
Wherein the first chip package and the second chip package are installed on the printed circuit board, the first center hole is aligned to overlap with the first through hole, and the second center hole overlaps with the second through hole Aligned;
Wherein one side portion of the side portions of the first magnetic core is inserted into the first center hole and the first through hole from the first side of the printed circuit board and the other side portion of the first magnetic core Each front end surface of the side portions is directly attached to one surface of the second magnetic core located on a second side of the printed circuit board;
A portion of each pin connected to the lead wire is covered by the first plastic package body while another portion of the pin extends out from the first plastic package body to be welded to the pad of the printed circuit board;
Wherein the first center hole passes through the first plastic package body and the first substrate and the first spiral wiring comprises a series of concentric spiral wirings surrounding the first center hole.
제10항에 있어서, 복수의 제1 나선형 배선은 상기 제1 중심 홀을 둘러싸며 상기 제1 기판에 스택되고, 상기 스택에서 2개의 인접한 동심 나선형 배선들 사이에는 절연된 유전체 층이 배치되고;
각 제1 나선형 배선의 일 단부 및 인접한 제1 나선형 배선의 일 단부는 모든 제1 나선형 배선을 직렬로 연결하도록 상호 연결되고, 상기 제1 나선형 배선의 시리즈의 하나의 최외각 단부는 하나의 단자로 사용되고, 상기 제1 나선형 배선의 시리즈의 다른 최외각 단부는 상기 제1 나선형 배선의 시리즈의 다른 단자로 사용되는 것을 특징으로 하는 펄스 변압기.
11. The method of claim 10, wherein a plurality of first helical wires surround the first center hole and are stacked on the first substrate, wherein an insulated dielectric layer is disposed between two adjacent concentric helical wires in the stack;
Wherein one end of each first helical line and one end of an adjacent first helical line are interconnected to connect all first helical lines in series and one outermost end of the series of first helical lines is connected to one terminal And the other outermost end of the series of first helical wirings is used as the other terminal of the series of first helical wirings.
제10항에 있어서, 상기 제2 칩 패키지는,
하나의 표면에 형성된 제2 나선형 배선을 구비하는 제2 기판;
상기 제2 기판 부근에 배치된 2개의 핀으로서, 상기 제2 나선형 배선의 2개의 단부는 리드선을 통해 상기 2개의 핀에 각각 대응하여 연결된, 상기 2개의 핀; 및
상기 제2 기판, 상기 제2 나선형 배선, 및 상기 리드선을 캡슐화하는 제2 플라스틱 패키지 몸체;
를 포함하고,
상기 리드선과 연결되도록 구성된 상기 핀의 하나의 부분은 상기 제2 플라스틱 패키지 몸체에 의해 커버되는 반면, 상기 핀의 다른 부분은 상기 인쇄 회로 보드의 패드와 용접되기 위해 상기 제2 플라스틱 패키지 몸체로부터 밖으로 연장되고;
상기 제2 중심 홀은 상기 제2 플라스틱 패키지 몸체와 상기 제2 기판을 관통하고, 상기 제2 나선형 배선은 상기 제2 중심 홀을 둘러싸는 동심 나선형 배선의 시리즈를 포함하는 것을 특징으로 하는 펄스 변압기.
11. The chip package of claim 10,
A second substrate having a second helical wiring formed on one surface thereof;
Two pins disposed in the vicinity of the second substrate, wherein the two ends of the second helical wiring are correspondingly connected to the two pins via a lead wire; And
A second plastic package body encapsulating the second substrate, the second helical wire, and the lead wire;
Lt; / RTI >
One portion of the pin configured to be connected to the lead wire is covered by the second plastic package body while the other portion of the pin extends out from the second plastic package body to be welded to the pad of the printed circuit board Being;
Wherein the second center hole passes through the second plastic package body and the second substrate and the second spiral wiring includes a series of concentric spiral wirings surrounding the second center hole.
제12항에 있어서, 복수의 제2 나선형 배선은 상기 제2 중심 홀을 둘러싸며 상기 제2 기판에 스택되고, 상기 스택에서 2개의 인접한 제2 나선형 배선들 사이에는 절연된 유전체 층이 배치되고;
각 제2 나선형 배선의 일 단부 및 인접한 제2 동심 나선형 배선의 일 단부는 모든 제2 나선형 링(helical ring)을 직렬로 연결하도록 상호 연결되고, 상기 제2 나선형 배선의 시리즈의 일 단부는 하나의 단자로 사용되고, 상기 제2 나선형 배선의 시리즈의 다른 단부는 상기 제2 나선형 배선의 시리즈의 다른 단부로 사용되는 것을 특징으로 하는 펄스 변압기.
13. The method of claim 12, wherein a plurality of second helical wirings surround the second central hole and are stacked on the second substrate, wherein an insulated dielectric layer is disposed between two adjacent second helical wirings;
One end of each second helical line and one end of the adjacent second concentric helical line are interconnected to connect all second helical rings in series and one end of the series of second helical lines is connected to one Terminal, and the other end of the series of second helical wirings is used as the other end of the series of second helical wirings.
제10항에 있어서, 상기 제1 자기 코어와 제2 자기 코어는 절연 접착제에 의해 상기 인쇄 회로 보드에 부착되는 것을 특징으로 하는 펄스 변압기.
11. The pulse transformer of claim 10, wherein the first magnetic core and the second magnetic core are attached to the printed circuit board by an insulating adhesive.
제10항에 있어서, 상기 제1 칩 패키지와 상기 제2 칩 패키지는 상기 제1 칩 패키지와 상기 제2 칩 패키지를 상기 인쇄 회로 보드에 설치하기 위해 공면 통합된 구조(coplanar integrated structure)를 형성하는 하나 이상의 연결 부분을 통해 연결된 것을 특징으로 하는 펄스 변압기.
11. The method of claim 10, wherein the first chip package and the second chip package form a coplanar integrated structure for mounting the first chip package and the second chip package on the printed circuit board And is connected through one or more connection portions.
제10항에 있어서, 상기 인쇄 회로 보드는,
제1차 권선과 제2차 권선을 포함하는 전력 레벨 주 변압기로서, 상기 주 변압기의 제1차 권선은 입력 전압을 수신하고, 상기 제2차 권선에서 부하를 위한 출력 전압을 제공하고, 상기 주 변압기의 제1차 권선은 마스터 스위치와 직렬로 연결된, 상기 전력 레벨 주 변압기;
상기 마스터 스위치를 턴온 또는 턴오프 구동하는 제1 펄스 신호를 생성하는 제1 제어기를 구비하는 제1 반도체 칩; 및
출력 전압 값 또는 부하 전류 값을 나타내는 검출 전압을 제1 기준 전압과 비교하여, 비교 결과에 따라 생성된 제어 신호의 논리 상태를 결정하는 제2 제어기를 구비하는 제2 반도체 칩;
을 포함하고;
상기 펄스 변압기는 상기 제2 제어기로부터 상기 제1 제어기로 상기 제어 신호의 논리 상태를 전달하여서, 상기 제1 제어기가 상기 제어 신호의 논리 상태에 따라 상기 제1 펄스 신호의 논리 상태를 결정하여, 상기 마스터 스위치를 턴온 또는 턴오프하는 것을 결정하는 것을 특징으로 하는 펄스 변압기.
The printed circuit board according to claim 10,
1. A power level main transformer comprising a primary winding and a secondary winding, the primary winding of the main transformer receiving an input voltage, providing an output voltage for the load in the secondary winding, The primary winding of the transformer is connected in series with the master switch, the power level main transformer;
A first semiconductor chip having a first controller for generating a first pulse signal for turning on or off the master switch; And
A second semiconductor chip having a second controller for comparing a detection voltage indicating an output voltage value or a load current value with a first reference voltage and determining a logic state of a control signal generated according to a comparison result;
/ RTI >
Wherein the pulse transformer transfers the logic state of the control signal from the second controller to the first controller such that the first controller determines the logic state of the first pulse signal according to the logic state of the control signal, And determines to turn on or off the master switch.
제1 칩 패키지와 제2 칩 패키지를 포함하고, 상기 제1 칩 패키지는 U-형상의 제1 자기 코어와 상기 제1 자기 코어를 캡슐화하는 제1 플라스틱 패키지 몸체를 포함하고, 상기 제2 칩 패키지는 U-형상의 제2 자기 코어와 상기 제2 자기 코어를 캡슐화하는 제2 플라스틱 패키지 몸체를 포함하는 펄스 변압기로서;
상기 제1 자기 코어와 상기 제2 자기 코어 각각은 평행하게-연장된 측부 부분들을 포함하고, 상기 제1 자기 코어의 측부 부분들의 각 정면 단부 표면은 상기 제1 플라스틱 패키지 몸체의 하나의 측부 표면으로부터 노출되고, 상기 제2 자기 코어의 측부 부분들의 각 정면 단부 표면은 상기 제2 플라스틱 패키지 몸체의 하나의 측부 표면으로부터 노출되어, 상기 제1 자기 코어의 측부 부분의 정면 단부 표면이 상기 제2 자기 코어의 측부 부분의 정면 단부 표면을 향하여 정렬되는 것을 특징으로 하는 펄스 변압기.
The first chip package comprising a first plastic package body encapsulating a U-shaped first magnetic core and the first magnetic core, the second chip package comprising a first chip package and a second chip package, Shaped second magnetic core and a second plastic package body for encapsulating the second magnetic core, the pulse transformer comprising:
Wherein each of the first magnetic core and the second magnetic core includes parallel-extending side portions, wherein each front end surface surface of the side portions of the first magnetic core extends from one side surface of the first plastic package body And each front end surface of the side portions of the second magnetic core is exposed from one side surface of the second plastic package body such that a front end surface of the side portion of the first magnetic core Is directed toward a front end surface of a side portion of the pulse transformer.
제17항에 있어서, 상기 제1 자기 코어는 상기 제1 자기 코어의 측부 부분들 사이에 연결된 중간 구획 부분과, 상기 제1 자기 코어의 중간 구획 부분에 제1 코일 권선을 더 포함하고, 상기 제1 코일의 2개의 단부는 상기 제1 칩 패키지에 형성된 2개의 핀에 각각 대응하여 연결되고, 상기 제1 코일과 연결하도록 구성된 상기 핀의 하나의 부분은 상기 제1 플라스틱 패키지 몸체에 의해 커버되는 반면, 상기 핀의 다른 부분은 인쇄 회로 보드의 패드와 용접되기 위해 상기 제1 플라스틱 패키지 몸체로부터 밖으로 연장되는 것을 특징으로 하는 펄스 변압기.
18. The magnetic circuit of claim 17, wherein the first magnetic core further comprises: an intermediate partition portion connected between side portions of the first magnetic core; and a first coil winding at an intermediate partition portion of the first magnetic core, One end of the one coil is connected correspondingly to two fins formed in the first chip package and one part of the pin configured to connect with the first coil is covered by the first plastic package body And another portion of the pin extends outwardly from the first plastic package body for welding with a pad on the printed circuit board.
제18항에 있어서, 상기 제2 자기 코어는 상기 제2 자기 코어의 측부 부분들 사이에 연결된 중간 구획 부분과, 상기 제2 자기 코어의 중간 구획 부분에 제2 코일 권선을 더 포함하고, 상기 제2 코일의 2개의 단부는 상기 제2 칩 패키지에 형성된 2개의 핀에 각각 대응하여 연결되고, 상기 제2 코일에 연결되도록 구성된 상기 핀의 하나의 부분은 상기 제2 플라스틱 패키지 몸체에 의해 커버되는 반면, 상기 핀의 다른 부분은 상기 인쇄 회로 보드의 패드와 용접되기 위해 상기 제2 플라스틱 패키지 몸체로부터 밖으로 연장되는 것을 특징으로 하는 펄스 변압기.
19. The magnetic circuit of claim 18, wherein the second magnetic core further comprises an intermediate partition portion connected between side portions of the second magnetic core, and a second coil winding at an intermediate partition portion of the second magnetic core, Two ends of the two coils are correspondingly connected to two fins formed in the second chip package and one portion of the pin configured to be connected to the second coil is covered by the second plastic package body And another portion of the pin extends outwardly from the second plastic package body for welding with a pad of the printed circuit board.
제19항에 있어서, 상기 제1 칩 패키지와 제2 칩 패키지가 상기 인쇄 회로 보드에 나란히 설치될 때, 상기 제1 플라스틱 패키지 몸체와 상기 제2 플라스틱 패키지 몸체는 상기 제1 자기 코어의 측부 부분의 정면 단부 표면이 상기 제2 자기 코어의 측부 부분의 정면 단부 표면과 대응하여 정렬되도록 위치된 것을 특징으로 하는 펄스 변압기.
20. The method of claim 19, wherein when the first chip package and the second chip package are installed side by side on the printed circuit board, the first plastic package body and the second plastic package body are disposed on the side of the first magnetic core And the front end surface is positioned to correspond to the front end surface of the side portion of the second magnetic core.
제20항에 있어서, 상기 제1 플라스틱 패키지 몸체의 측부 표면과 상기 제2 플라스틱 패키지 몸체의 측부 표면은 상기 제1 칩 패키지와 제2 칩 패키지가 상기 인쇄 회로 보드에 나란히 설치될 때 타이트하게 접합되어, 상기 제1 자기 코어의 측부 부분의 정면 단부 표면은 상기 제2 자기 코어의 측부 부분의 정면 단부 표면과 정렬되어 접촉되는 것을 특징으로 하는 펄스 변압기.
21. The package of claim 20, wherein a side surface of the first plastic package body and a side surface of the second plastic package body are tightly joined when the first chip package and the second chip package are installed side by side on the printed circuit board Wherein the front end surface of the side portion of the first magnetic core is aligned and in contact with the front end surface of the side portion of the second magnetic core.
제20항에 있어서, 상기 제1 칩 패키지와 제2 칩 패키지는 상기 인쇄 회로 보드에 나란히 설치될 때, 상기 제1 플라스틱 패키지 몸체와 상기 제2 플라스틱 패키지 몸체는 절연 물질로 충전된 갭만큼 이격되고, 상기 제1 자기 코어의 측부 부분의 정면 단부 표면과, 상기 제2 자기 코어의 측부 부분의 정면 단부 표면은 상기 절연 물질에 의해 이격되어 정렬되는 것을 특징으로 하는 펄스 변압기.
21. The method of claim 20, wherein when the first chip package and the second chip package are installed side by side on the printed circuit board, the first plastic package body and the second plastic package body are spaced apart by a gap filled with an insulating material The front end surface of the side portion of the first magnetic core and the front end surface of the side portion of the second magnetic core are spaced apart and aligned by the insulating material.
제19항에 있어서, 상기 인쇄 회로 보드는,
제1차 권선과 제2차 권선을 구비하는 전력 레벨 주 변압기로서, 상기 제1차 권선은 입력 전압을 수신하고, 상기 제2차 권선에서 부하를 위한 출력 전압을 제공하고, 상기 주 변압기의 제1차 권선은 마스터 스위치와 직렬로 연결된, 상기 전력 레벨 주 변압기;
상기 마스터 스위치를 턴온 또는 턴오프 구동하는 제1 펄스 신호를 생성하는 제1 제어기를 포함하는 제1 반도체 칩; 및
출력 전압 값 또는 부하 전류 값을 나타내는 검출 전압을 제1 기준 전압과 비교하여, 비교 결과에 따라 생성된 제어 신호의 논리 상태를 결정하는 제2 제어기를 포함하는 제2 반도체 칩;
을 더 포함하고;
상기 펄스 변압기는 상기 제2 제어기로부터 상기 제1 제어기로 상기 제어 신호의 논리 상태를 전달하여, 상기 제1 제어기가 상기 제어 신호의 논리 상태에 따라 상기 제1 펄스 신호의 논리 상태를 결정하여, 상기 마스터 스위치를 턴온 또는 턴오프하는 것을 결정하는 것을 특징으로 하는 펄스 변압기. 20. The printed circuit board according to claim 19,
A power level main transformer comprising a primary winding and a secondary winding, the primary winding receiving an input voltage, providing an output voltage for the load in the secondary winding, The primary winding is connected to the master switch in series, the power level main transformer;
A first semiconductor chip including a first controller for generating a first pulse signal for turning on or off the master switch; And
A second semiconductor chip including a second controller for comparing a detection voltage indicating an output voltage value or a load current value with a first reference voltage and determining a logic state of a control signal generated according to a comparison result;
Further comprising:
Wherein the pulse transformer transfers a logic state of the control signal from the second controller to the first controller so that the first controller determines a logic state of the first pulse signal according to a logic state of the control signal, And determines to turn on or off the master switch.
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