KR101876250B1 - 컨택트 저항 완화 - Google Patents

컨택트 저항 완화 Download PDF

Info

Publication number
KR101876250B1
KR101876250B1 KR1020187007736A KR20187007736A KR101876250B1 KR 101876250 B1 KR101876250 B1 KR 101876250B1 KR 1020187007736 A KR1020187007736 A KR 1020187007736A KR 20187007736 A KR20187007736 A KR 20187007736A KR 101876250 B1 KR101876250 B1 KR 101876250B1
Authority
KR
South Korea
Prior art keywords
contacts
selectively marked
transistors
contact resistance
selectively
Prior art date
Application number
KR1020187007736A
Other languages
English (en)
Other versions
KR20180034673A (ko
Inventor
그레고리 먼손 예릭
Original Assignee
암, 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 암, 리미티드 filed Critical 암, 리미티드
Publication of KR20180034673A publication Critical patent/KR20180034673A/ko
Application granted granted Critical
Publication of KR101876250B1 publication Critical patent/KR101876250B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G06F17/5036—
    • G06F17/5031—
    • G06F17/5081—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/3312—Timing analysis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06—Power analysis or power optimisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/12—Timing analysis or timing optimisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability
    • G06F2217/12—
    • G06F2217/78—
    • G06F2217/84—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
    • Y02P90/265—

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본원에서 설명되는 다양한 구현예들은 컨택트 저항을 완화시키는 시스템들 및 방법들에 관한 것이다. 일 구현예에서, 방법은 집적 회로의 셀들에 대해 동작 조건을 분석하는 것을 포함할 수 있다. 이 방법은 집적 회로의 임계 경로를 따라 타이밍 열화를 갖는 셀들의 인스턴스들을 선택적으로 마킹하는 것을 포함할 수 있다. 이 방법은 타이밍 열화를 갖는 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트 저항을 감소시키는 것을 포함할 수 있다.

Description

컨택트 저항 완화
본 기술은 일반적으로 회로들에서 컨택트 저항을 완화시키는 방법들에 관한 것이다.
일반적으로, 전자 설계자들은 물리적 칩들 및/또는 물리적 층들 등의 집적 회로들을 디자인하기 위해 다양한 기술들을 채용한다. 일부 상황에서, 디자인 프로세스들 중에, 설계자들은 개선이 필요할 수 있는, 성능 부족을 나타내는 영역들을 식별할 수도 있다. 때때로, 설계자들은 성능 부족을 극복하기 위해 표준 셀들을 변경하는 수동의 기술들을 사용하려고 시도할 수 있다. 그러나, 종래의 기술들은 수동으로 접근하기 때문에 비효율적이고 번거로울 수 있다. 또한, 이 종래의 기술들은 분석 데이터에 의거하지 않아 효과적이지 않을 수 있다.
이 기술들은 첨부 도면에서 예시적으로 도시되어 있다.
본원에 기술되는 다양한 구현예들은 집적 회로 디자인의 물리적 디자인 단계에서 컨택트 저항 완화를 말하며 또한 그에 관한 것이다. 예를 들면, 다양한 유형의 회로 컴포넌트들(예를 들면, 셀들, 표준 셀들, 트랜지스터들 등)의 컨택트 저항은, 제조 설비에서 구현될 수 있는 물리적 디자인에서 회로 성능을 향상시키기 위해 변경 및/또는 감소될 수 있다. 이 경우, 물리적 디자인에서 컨택트 저항 완화는 낮은 저항으로 제조하기 위한 셀들을 선택적으로 마킹하고, 이에 따라 누설 증가가 일어날 수 있지만 높은 속도를 제공할 수 있음을 의미한다. 일부 경우들에서, 넓은 소스/드레인(S/D) 컨택트들을 갖는 셀들은 누설이 증가함에 따라 더 높은 속도를 제공할 수 있으며, 이에 따라 컨택트 저항을 감소시키는 하나의 기술은 컨택트의 면적을 증가시키는 것일 수 있다. 이 예에서, 측 방향으로 컨택트를 성장시키는 것은 저항을 감소시키고 셀들의 속도를 증가시킬 수 있다. 다른 경우들에서, 넓은 비아들을 갖는 셀들은 누설이 증가함에 따라 더 높은 속도를 제공할 수 있고, 이에 따라 컨택트 저항을 감소시키는 하나의 다른 기술은 비아의 면적을 증가시키는 것일 수 있다. 이 예에서, 비아의 면적을 증가시키는 것은 저항을 감소시키고 셀들의 속도를 증가시킬 수 있다. 이 기술들은 집적 회로에서의 구현 시에, 회로 컴포넌트들(예를 들면, 셀들, 표준 셀들, 트랜지스터들 등)의 성능을 향상시킬 수 있다.
도 1은 물리적 디자인에서 컨택트 저항을 완화하기 위한 마킹 셀들의 도면.
도 2 내지 도 9는 물리적 디자인에서 컨택트 저항을 완화시키는 방법들의 도면.
도 10은 물리적 디자인에서 컨택트 저항을 완화시키는 방법의 프로세스 플로우.
도 11은 물리적 디자인에서 컨택트 저항을 완화시키는 시스템의 도면.
따라서, 물리적 디자인에서 컨택트 저항을 완화시키는 시스템 및 방법들의 다양한 구현예들이 이하 도 1 내지 도 11을 참조해서 본원에서 보다 상세하게 기술될 것이다.
도 1은 여기에 설명되는 다양한 구현예들에 따라 물리적 디자인에서 컨택트 저항을 완화시키기 위한 셀을 마킹하는 도면을 나타낸다.
도 1을 참조하면, 집적 회로의 표준 셀 레이아웃(100)이 제1 셀(102)의 인스턴스 및 제2 셀(104)의 인스턴스로 나타나 있다. 표준 레이아웃(100)은, 셀들(102, 104)의 인스턴스들을 집적 회로의 다른 회로에 전기적으로 연결하는데 사용될 수 있는 금속 상호 접속부들(112)을 포함한다. 표준 레이아웃(100)은 제1 및 제2 셀들(112, 114)의 인스턴스 각각에 대해 P-도핑된 Si 영역들(114) 및 N-도핑된 Si 영역들(116)을 포함할 수 있다. 표준 레이아웃(100)은, 제1 및 제2 셀들(112, 114)의 인스턴스 각각에 인접한 게이트 영역들(118)을 더 포함할 수 있다. 제1 및 제2 셀들(102, 104)은 디바이스들, 트랜지스터들, 또는 액티브 또는 비액티브인 일부 다른 관련 회로 컴포넌트를 의미할 수 있다.
물리적 디자인에서, 집적 회로의 제1 및 제2 셀들(102, 104)의 인스턴스들에 대한 동작 조건이 분석될 수 있다. 일부 경우들에서, 제1 및 제2 셀들(102, 104)의 인스턴스들 중의 하나 이상은, 집적 회로의 하나 이상의 경로들(예를 들면, 임계 경로들을 포함함)을 따라 타이밍 열화를 가질 수 있다. 이 경우, 도 1에 나타난 바와 같이, 예를 들면, 제1 셀(102)의 인스턴스는 타이밍 열화를 가질 수 있고 선택적 마커(110)로 선택적으로 마킹될 수 있다. 따라서, 타이밍 열화를 갖는 선택적으로 마킹된 제1 셀(102)의 인스턴스에 대해 컨택트 저항이 감소될 수 있다. 이하, 선택적으로 마킹된 셀의 컨택트 저항의 감소와 관련된 다양한 기술들이 본원에서 보다 상세하게 설명된다.
파운드리는, 개선된 실리사이드, 페르미 레벨 디피닝(Fermi level de-pinning), 및 쇼트키(Schottky) 배리어 높이 감소 등의 프로세스 개선을 통해 컨택트 저항을 감소시킬 수 있다. 이 유형들의 프로세스 개선들은 일반적으로 물리적 디자인을 수반하지 않는다. 따라서, 컨택트 저항을 줄이도록 이 프로세스 개선에 추가될 수 있는 물리적 디자인에서의 옵션들이 있다. 일부 경우들에서, 이 옵션들은, 예를 들면 높은 구동 전류에 대해 사용될 수 있는 저VT(low VT) 셀들(저전압 임계 셀들)과 유사한 특별한 저저항 물리적 셀들의 생성으로 마련될 수 있다. 다수의 VT를 수반하는 시나리오에서, 저VT 드로잉층이 셀에 부가될 수 있고, 임플란트(implant)가 높은 구동 전류 디바이스가 마련되도록 변경될 수 있으며, 높은 누설 전류의 가능성이 있다. 즉, 높은 구동 전류를 제공하면 누설 전류가 증가할 수 있다. 도 1에서, 디바이스 옵션 마킹층 또는 선택적 마커(110)는, 상이한 VT 임플란트, 게이트 CD 상의 상이한 리소그래피 바이어스, 상이한 S/D(소스/드레인) 임플란트, 및/또는 상이한 실리사이드 증착을 지정하는데 사용될 수 있다. 일부 구현예들에서, 이들 프로세스 변형예들 중 하나 이상은 전류-온/전류-오프 비(Ion/Ioff 비)의 열화를 댓가로 컨택트 저항을 감소시키도록 사용될 수 있다. 또한, 임계 경로들 등에서의 선택된 디바이스들에서, 이 트레이드오프는, 예를 들면 선택적으로 마킹된 셀들의 인스턴스들의 타이밍을 개선하는 데 유익할 수 있다.
일부 경우들에서, 컨택트 저항을 감소시키는 것과 관련된 또 다른 시나리오가 존재할 수 있고, 이에 따라 회로 설계자에게 다른 디바이스 옵션들이 제공될 수 있다. 이 경우, 드로잉층은 블랭킷 VT층이 아닌, 특별한 처리를 위한 특정 트랜지스터들을 선택적으로 마킹하는 블랭킷의 저RC 드로잉층일 수 있다. 예를 들면, 특별한 처리는, 선택된 셀들(트랜지스터들)에 대한 누설의 증가를 댓가로 선택적으로 마킹된 셀들(트랜지스터들)의 인스턴스들에 대한 컨택트 저항을 낮출 수 있는 보다 강한 임플란트 및/또는 변경된 실리사이드 증착을 의미할 수 있다. 본원에서 설명된 다양한 구현예들에 따라, 특별한 처리를 위한 셀들 또는 트랜지스터들을 선택적으로 마킹하는 것은, 선택된 디바이스들에서만 일어나도록 지시되는 특별한 컨택트 저항 처리를 통해 성능을 향상시킬 수 있다. 이 특별한 처리 기술들은 하기에서 보다 상세히 기술된다.
도 2 내지 도 9는 본원에서 설명되는 다양한 구현예들에 따른 물리적 디자인에서 컨택트 저항을 완화시키는 방법의 도면들을 나타낸다.
도 2를 참조하면, 집적 회로의 표준 셀 레이아웃(100)에는, 제1 및 제2 셀들(102, 104)의 인스턴스들이 마련된다. 도시된 바와 같이, 표준 셀 레이아웃(100)은, 제1 및 제2 셀들(102, 104)의 인스턴스들 위에 경로(예를 들면, 임계 경로)를 정의하는 다른 금속 상호 접속부(112A) 및 금속 상호 접속부(112)를 포함할 수 있다. 제1 및 제2 셀들(102, 104)의 인스턴스들의 P-도핑된 영역들(114) 및 N-도핑된 영역들(116)의 하나 이상의 S/D 컨택트들(120)에 금속 상호 접속부(112A)를 연결하는 하나 이상의 비아들(130)(예를 들면, 비아 0)이 마련될 수 있다.
일부 구현예들에서, 도 2는 불완전한 표준 셀 부분을 나타낼 수 있다. 일부 다른 구현예들에서, 레이아웃(100)은 현대의 레이아웃(예를 들면, ≤16/14㎚)을 나타낼 수 있으며, 여기에서 게이트에 대한 컨택트 및 확산에 대한 컨택트는 별개의 드로잉층들이고, 확산에 대한 컨택트들은 전체 확산폭(즉, P-도핑된 Si 영역들(114) 및 N-도핑된 Si 영역들(116))에 걸쳐 있다. N 및 P 확산 영역들(114, 116)은, (도 2에 나타난 바와 같이) 실제 평면 FET 디바이스 폭일 수 있거나, (도 3에 나타난 바와 같이) 이들은 트랜지스터들의 형성을 위해 유지될 수 있는 하나 이상의 액티브 핀들(140) 또는 나노와이어들로 구성될 수 있다.
또는, 상술한 바와 같이 블랭킷 및/또는 목표된 프로세스 조정들 외에, 컨택트 저항을 감소시키는 또 다른 기술은, 컨택트(예를 들면, S/D 컨택트(120))의 면적을 증가시키는 것을 포함할 수 있다. S/D 컨택트(120)의 면적은, 게이트 길이, 게이트 피치, 및 S/D-컨택트 게이트 스페이싱 규칙 중 하나 이상에 의해 미리 결정될 수 있다. 일부 구현예들에서, S/D-컨택트 게이트 스페이싱 규칙은, 예를 들면 크기 또는 오버레이 변동이 존재할 경우 인접 게이트로의 S/D 컨택트(120)의 단락을 방지하거나 적어도 억제하는데 사용될 수 있다.
컨택트 저항을 증가시키는데 사용될 수 있는 또 다른 기술은, S/D 컨택트(120)의 일 측에서 S/D-컨택트 게이트 스페이싱 규칙의 사용을 무효화하기 위해 적어도 하나의 게이트를 희생(또는 제거)하는 것일 수 있다. 예를 들면, 이 시나리오에 대한 하나의 레이아웃 옵션은 도 4 내지 도 6을 참조해서 설명된다.
예를 들면, 도 4를 참조해서 나타난 바와 같이, S/D 컨택트들(120A, 120B)은 액티브 트랜지스터(104)로부터 멀어지게 연장될 수 있고 게이트(118A)를 액티브 트랜지스터(104)의 좌측부에 중첩(단락)시킬 수 있다. 이 시나리오에서, 좌측 게이트(118A)는, 액티브 트랜지스터(104)와 연관된 S/D 컨택트들(120A, 120B)의 컨택트 저항을 감소시키도록 컨택트 면적의 증가를 허용하기 위한 희생 게이트(또는 제거 가능한 게이트)가 될 수 있다. 이러한 셀 면적의 증가는 디바이스 성능을 향상시킬 수 있고 이중-폴딩(double-folding) 트랜지스터들과 다소 유사한 것으로 간주될 수 있다. 게이트가 희생(또는 제거)되고 있는 한, 예를 들면 도 5에 나타난 바와 같이, S/D 컨택트들(120A, 120B)을 훨씬 더 연장시킴으로써 컨택트 저항이 더 감소될 수 있음을 유의해야 한다.
일부 경우들에서, 희생 게이트(118A)는 필요하다고 간주될 경우에 잔존할 수도 있고; 단, (희생 게이트의 다른 측에서도) S/D 컨택트들(120A, 120B)의 부가된 S/D 확산 컨택트 영역은 희생 게이트(118A) 하에서 전도될 수 있고 전체 컨택트 저항을 낮출 수 있다. 도 3에 나타난 레이아웃은 희생 게이트(118A)의 피치에 대해 더 낮은 전체 컨택트 저항을 제공할 수 있다. 또한, 일부 구현예들에서, 희생 게이트(118A)는 도 6에 나타난 바와 같이 제거될 수 있다.
많은 공정 기술들은, 게이트 형상을 전혀 드로잉하지 않거나, 절단 층으로 게이트 형상을 커버링해 게이트가 처리 중에 제거될 수 있음을 파운드리에 확인시킴으로써 선택된 게이트들의 제거를 지원할 수 있다. 또한, 도 6의 시나리오는 주어진 희생 게이트 피치에 대해 가능한 가장 낮은 컨택트 저항을 제공할 수 있다. 이러한 구현예에서, 도 4 내지 도 6을 참조해서 기술된 하나 이상의 개념을 둘 이상의 희생 가능한 게이트 피치로 확장하는 것이 가능할 수 있다. 그러나, 추가 희생 게이트들의 이점들을 분석하고 주어진 기술에 대해 셀 면적 증가에 대한 임의의 단점과 비교해야 할 수 있다. 희생 게이트 제거의 일부 경우들에서, 다른 성능 이점들을 실현할 수 있다. 그러나, 일부 경우들에서는, 게이트들은, 이동성을 높이기 위해 사용될 수 있는 S/D 변형 효과를 제한할 수 있다. 일부 경우들에는, 인접 게이트를 제거하면 이용 가능한 S/D 변형 체적이 증가될 수 있으며 이동성이 향상될 수 있다.
도 6을 참조하면, 큰 컨택트들(120A, 120B)이 S/D 영역의 중간 또는 중간 부근에 도시되어 있고; 단, 큰 컨택트들(120A, 120B)은 S/D 영역의 단부에 배치되거나 위치 결정될 수 있다. 일부 경우들에서, 이 배치 또는 위치 결정은 표준 셀의 왼쪽 또는 오른쪽 경계에 있거나, 다른 경우들에서는, 이 배치 또는 위치 결정이 표준 셀 내의 내부 확산 브레이크의 에지에 있을 수 있다.
일부 구현예들에서, 예를 들면 도 4 내지 도 6에 나타난 S/D 컨택트들(120A, 120B)은 컨택트 저항 문제를 해결하기 위해 트랜지스터 폭 전체에 걸쳐 형성될 수 있다. 다양한 프로세스 기술들의 지원으로, 저항(R)과 커패시턴스(C) 사이의 트레이드오프를 검토하는 것이 가능할 수 있다. 예를 들면, 컨택트 폭의 증가가 지원된다면, 최적 결과는, 최상의 성능에 도달하도록, S/D 컨택트들(120A, 120B)을 측 방향으로 성장시킨 후 이들을 수직 방향으로 수축시키는 혼합을 포함할 수 있으며, 이는 R*C와 관련된다. 이 경우, S/D 컨택트들(120A, 120B)은 도 7에 나타난 바와 같이 드로잉될 수 있다.
컨택트 저항 문제들이 다소 심각한 약 20㎚ 아래의 기술에서, 컨택트층들은 전형적으로 다중 패터닝으로 프린트될 수 있다. 다수의 마스크들이 컨택트 형상들을 형성하는데 사용될 수 있기 때문에, 여기에 설명된 다양한 방법들 및 기술들을 용이하게 할 수 있다. 즉, 예를 들면, 크게 연장된 저저항 컨택트들이 하나 이상의 마스크들로 프린트될 수 있고, (도 7에 나타난 바와 같이) 규칙적인 슬림 컨택트들이 하나 이상의 개별 마스크(들)를 사용해서 프린트될 수 있다. 이것은, 동일한 마스크 상에 상이한 크기의 컨택트 홀들을 프린트하려고 시도하는 것이 어려울 수 있기 때문에, 이점을 제공할 수 있다. 또한, 일부 경우들에서는, 도 7을 참조하면, 예를 들면, 우측의 S/D 컨택트(120C)는 하나의 컨택트 마스크로 분해되고, 좌측의 다른 2개의 연장 컨택트들(120A, 120B)은 추가 마스크로 분해될 수 있다.
대안으로, 리소그래피 솔루션은 표준 슬롯 및 넓은 컨택트들을 지원하지 않을 수도 있다. 이 경우들에서, 다중 마스크 컬러들로부터의 다수의 슬롯 컨택트들이 웨이퍼 상에 최종의 넓은 컨택트가 형성되도록 중첩될 수 있다(CD 및 오버레이 변동을 고려한 오프셋을 갖고 겹침).
또한, 예를 들면, 핀-FET 또는 나노와이어 FET들의 경우에, 주어진 액티브 영역의 일부 게이트들에 대해 추가적인 이익이 실현될 수 있다. 이 3차원 FET들에서, 컨택트 형상을 핀/나노와이어의 단부와 중첩시키면 핀/나노와이어의 단부 수직면을 포함시켜 컨택트 면적을 증가시킬 수 있다. 이것은 도 8a 및 도 8b에 나타나 있다. 도 8a를 참조하면, 표준 컨택트(120)는 핀(140)의 단부를 넘어 연장되지 않고, 도 8b를 참조하면, 큰 컨택트(120A, 120B)는 핀(140)의 단부와 중첩되어, 컨택트 표면적의 증가를 일으킨다.
약 20㎚ 이하의 기술들에서, 프로세스는 추가 로컬 상호 접속부 또는 MOL(middle of line) 프로세스층들을 수반할 수 있다. 하나의 이러한 층이 도 2 내지 도 7에 비아(130)로 레이블링되어 나타나 있고, 이는 비아 0이라 할 수 있다. 비아(130)는 S/D 컨택트들(120)을 S/D 확산부들(114, 116) 및 게이트들(118)에 연결하는데 사용될 수 있고, 이 비아 0층은 제1 금속층(즉, 금속 상호 접속부들(112))과 트랜지스터들(즉, 셀들(102, 104)) 사이에 부가적인 저항을 부가하는데 사용될 수 있다. 여기에 기술된 다양한 기술들은 비아 0층에 적용될 수 있다. 예를 들면, 도 9에서, 표준 사각 비아 0(130)이 도시되고, 수직으로 연장된 비아 0(130A)가 나타나고, 확대된 사각 비아 0(130B)이 나타나 있다. 일부 경우들에서, 컨택트 저항을 감소시키는 것은 선택적으로 마킹된 트랜지스터들에 대해 비아 0를 물리적으로 넓힘으로써(예를 들면, 연장 또는 확대시킴으로써) 선택적으로 마킹된 트랜지스터들에 대해 비아들의 면적을 증가시키는 것을 포함할 수 있다(예를 들면, 도 9의 비아들(130A, 130B)). 또한, 일부 다른 경우들에서, 다수의 패터닝이 비아 0층에 대해 사용될 수 있으므로, 이 다양한 비아 0 형상들은 기존 기술을 고려할 경우 지원될 수 있다. 확대된 비아 0 형상들(즉, 130A, 130B)은 기술적으로 셀 면적 그 자체를 추가하지 않을 수 있지만(예를 들면, 그들이 제1 금속 상호 접속부층(112)에 직접 연결되기 때문임), 제1 금속 형상들이 배치될 수 있는 경계를 제공할 수 있어, 핀 크기들 및 라우팅 옵션들을 감소시킬 수 있다. 따라서, 일부 경우들에서, 확대된 비아 0 형상들(130A, 130B)은 구현되는 회로 블록 면적들을 증가시키지 않을 수 있다.
또한, 도 9와 관련해서, 파선 사각형(132)은 이 영역에서 게이트를 드로잉하지 않거나 지원 시 게이트 절단 드로잉층을 추가함으로써, 게이트(118A)의 게이트 형상의 가능한 브레이크를 나타낼 수 있다. 게이트(118A)의 이 브레이크(132)는, 컨택트 저항 감소를 위해 바닥의 N-MOSFET이 희생될 경우에, 상부에 P-MOSFET을 사용할 수 있게 한다. 브로큰 게이트 형상(132)을 갖는 이 비대칭 P/N 드로잉 경우는, 회로 면적 전체를 더 감소시킬 수 있다.
다양한 구현예들에서, 물리적 디자인은 입력/출력(I/O), 표준 셀들, 및/또는 메모리 인스턴스들에서의 사용을 의미할 수 있다. 물리적 디자인은 또한, 특정 프로세스 노드에 한정될 수 있다. 레이아웃 디자인의 변경들이, 집적 회로 또는 칩의 선택된 영역들에서 감소된 컨택트 저항 트랜지스터들(또는 고성능 트랜지스터들)을 제공하기 위해 제안된 프로세스 변경들과 공동으로 사용될 수 있다. 이 변경들은 본 개시에 기재된 다양한 기술들을 사용해서 구현될 수 있다. 예를 들면, 본원에 설명된 하나의 기술은, 특정 셀들을 선택적으로 변경시킴으로써 물리적 디자인에서 컨택트 저항을 완화시키기 위한 셀들을 드로잉/마킹하는 것을 의미한다. 본원에서 설명된 다른 기술은, 물리적 디자인에서 컨택트 저항을 완화시키기 위한 특정 컨택트들의 면적을 선택적으로 증가시키는 것을 의미한다.
도 10은 본원에 설명된 다양한 구현예들에 따라 물리적 디자인에서 컨택트 저항을 완화시키는 방법의 프로세스 플로우를 나타낸다. 방법(1000)이 동작들의 특정 실행 순서를 지시한다고 할지라도, 일부 경우들에서는, 동작들의 특정 부분들이 상이한 순서로 및 상이한 시스템들 상에서 실행될 수 있음을 이해해야 한다. 다른 예들에서, 추가적인 동작들 또는 단계들이 방법(1000)에 대해 추가되거나 및/또는 생략될 수 있다. 또한, 도 10의 컴퓨팅 디바이스(1000)는 방법(1000)을 수행하도록 구성될 수 있다. 일부 구현예들에서, 방법(1000)은, 성능을 향상시키도록 물리적 디자인에서 컨택트 저항을 완화하도록 구성된 프로그램 또는 소프트웨어 명령 프로세스로서 구현될 수 있다.
블록(1010)에서, 방법(1000)은 집적 회로의 셀들에 대해 동작 조건을 분석할 수 있다. 블록(1020)에서, 방법(1000)은 집적 회로의 임계 경로를 따라 타이밍 열화를 갖는 셀들의 인스턴스들을 선택적으로 마킹할 수 있다. 블록(1030)에서, 방법(1000)은 타이밍 열화를 갖는 선택적으로 마킹된 셀들의 인스턴스들에 대한 컨택트 저항을 감소시킬 수 있다.
일부 구현예들에서, 컨택트 저항을 감소시키는 것은 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하며, 이는 선택적으로 마킹된 트랜지스터들에 높은 구동 전류를 제공하는 것을 포함할 수 있다. 다른 구현예들에서, 컨택트 저항을 감소시키는 것은 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하며, 이는 선택적으로 마킹된 트랜지스터들에 대해 상이한 전압 임계 임플란트들을 제공하는 것을 포함할 수 있다. 일부 다른 구현예들에서, 컨택트 저항을 감소시키는 것은 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하며, 이는 선택적으로 마킹된 트랜지스터들에 대해 게이트 컨택트 증착에 상이한 리소그래피 바이어스를 제공하는 것을 포함할 수 있다.
일부 구현예들에서, 컨택트 저항을 감소시키는 것은 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하며, 이는 선택적으로 마킹된 트랜지스터들에 대해 상이한 소스/드레인 임플란트를 제공하는 것을 포함할 수 있다. 다른 구현예들에서, 컨택트 저항을 감소시키는 것은 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하며, 이는 선택적으로 마킹된 트랜지스터들에 대해 상이한 실리사이드 증착을 제공하는 것을 포함할 수 있다.
일부 구현예들에서, 컨택트 저항을 감소시키는 것은 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하며, 이는 선택적으로 마킹된 트랜지스터들에 대해 컨택트들의 면적을 증가시키는 것을 포함할 수 있다. 일부 경우들에서, 선택적으로 마킹된 트랜지스터들에 대해 컨택트들의 면적을 증가시키는 것은 선택적으로 마킹된 트랜지스터들에 대해 컨택트들을 물리적으로 넓히는 것을 포함할 수 있다. 다른 경우들에, 선택적으로 마킹된 트랜지스터들에 대해 컨택트들의 면적을 증가시키는 것은 선택적으로 마킹된 트랜지스터들에 대해 물리적으로 넓은 컨택트들의 수직 길이를 감소시키는 것을 포함할 수 있다. 또한, 일부 구현예들에서, 컨택트 저항을 감소시키는 것은 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하며, 이는 선택적으로 마킹된 트랜지스터들에 대해 컨택트들과 연관된 비아들의 면적을 증가시키는 것을 포함할 수 있다.
따라서, 도 10을 참조하면, 방법(1000)은, 컨택트들 및/또는 비아들의 컨택트 저항을 감소시킴으로써, 타이밍 열화를 갖는 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트들의 구동 전류를 증가시킬 수 있다. 즉, 방법(1000)은, 컨택트들 및/또는 비아들에 대해 구동 전류를 증가시킴으로써 타이밍 열화를 나타내는 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트들의 컨택트 저항을 감소시킬 수 있다.
도 11은 본원에 기술된 다양한 구현예들에 따라 물리적 디자인에서 컨택트 저항을 완화시키는 시스템(1100)의 블록도를 나타낸다. 또한, 시스템(1100)은, 본원에 기술된 다양한 구현예들에 따라, 물리적 디자인에서 컨택트 저항 완화를 위해 셀들의 인스턴스들을 선택적으로 마킹하도록 구성될 수도 있다.
도 11을 참조하면, 시스템(1100)은 물리적 디자인에서 컨택트 저항을 완화하도록 구성된 컴퓨터 기반 시스템을 포함할 수 있다. 시스템(1100)은 본원에 기술된 바와 같이, 물리적 디자인에서 컨택트 저항을 완화하도록 구성된 특수 목적용 머신으로서 구현되는 적어도 하나의 컴퓨팅 디바이스(1104)와 연관될 수 있다. 일부 구현예들에서, 컴퓨팅 디바이스(1104)는, 적어도 하나의 프로세서(들)(1110), 메모리(1112)(예를 들면, 비일시적인 컴퓨터 판독 가능한 저장 매체), 하나 이상의 데이터베이스(들)(1140), 파워, 주변기기, 및 도 11에 구체적으로 나타나 있지 않은 다양한 다른 컴퓨팅 요소들 및/또는 컴포넌트들을 포함하는 임의의 표준 요소(들) 및/또는 컴포넌트(들)를 포함할 수 있다. 컴퓨팅 디바이스(1104)는, 적어도 하나의 프로세서(1110)에 의해 실행 가능한 비일시적인 컴퓨터 판독 가능한 매체(1112) 상에 저장된 명령어들을 포함할 수 있다. 컴퓨팅 디바이스(1104)는, 예를 들면, 그래픽 사용자 인터페이스(GUI) 등의 사용자 인터페이스(UI)(1152)를 제공하는데 사용될 수 있는 디스플레이 디바이스(1150)(예를 들면, 모니터 또는 다른 디스플레이)와 연관될 수 있다. 일부 예들에서, UI(1152)는, 컴퓨팅 디바이스(1104)를 관리, 동작, 및/또는 사용하기 위해 사용자로부터 다양한 파라미터들 및/또는 우선순위들을 접수하는데 사용될 수 있다. 이와 같이, 컴퓨팅 디바이스(1104)는 사용자에게 출력을 제공하기 위한 디스플레이 디바이스(1150)를 포함할 수 있고, 디스플레이 디바이스(1150)는 사용자로부터 입력을 접수하기 위한 UI(1152)를 포함할 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(1104)는 물리적 디자인에서 컨택트 저항을 완화하기 위한 다양한 방법론을 구현하도록 구성될 수 있다. 예를 들면, 컴퓨팅 디바이스(1104)는 집적 회로의 셀들에 대해 동작 조건을 분석할 수 있다. 컴퓨팅 디바이스(1104)는 집적 회로의 임계 경로를 따라 타이밍 열화를 갖는 셀들의 인스턴스들을 선택적으로 마킹할 수 있다. 컴퓨팅 디바이스(1104)는 타이밍 열화를 갖는 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트 저항을 감소시킬 수 있다.
도 11을 참조하면, 컴퓨팅 디바이스(1104)는 적어도 하나의 프로세서(1110)로 하여금, 도 1 내지 도 7을 참조해서 기술된 하나 이상의 기술 또는 모든 기술들(도 1의 물리적 디자인에서 컨택트 저항 완화를 위해 셀들을 선택적으로 마킹하는 것과 관련된 기술들을 포함함)을 구현하게 하도록 구성된 컨택트 저항 완화부 모듈(1120)을 포함할 수 있다. 컨택트 저항 완화부 모듈(1120)은 하드웨어 또는 소프트웨어로 구현될 수 있다. 소프트웨어로 구현될 경우, 컨택트 저항 완화부 모듈(1120)은 메모리(1112) 또는 데이터베이스(1140)에 저장될 수 있다. 하드웨어로 구현될 경우, 컨택트 저항 완화부 모듈(1120)은 프로세서(1110)와 인터페이스하도록 구성된 별개의 처리 컴포넌트일 수 있다.
다양한 구현예들에서, 컨택트 저항 완화부 모듈(1120)은, 본원에서 도 1 내지 도 7을 참조해서 설명된 바와 같이, 적어도 하나의 프로세서(1110)가 다양한 기술들을 수행하게 하도록 구성될 수 있다. 예를 들면, 컨택트 저항 완화부 모듈(1120)은, 적어도 하나의 프로세서(1110)가 집적 회로의 셀들에 대해 동작 조건을 분석하게 구성될 수 있다. 컨택트 저항 완화부 모듈(1120)은, 적어도 하나의 프로세서(1110)가 집적 회로의 임계 경로를 따라 타이밍 열화를 갖는 셀들의 인스턴스들을 선택적으로 마킹하게 구성될 수 있다. 또한, 컨택트 저항 완화부 모듈(1120)은, 적어도 하나의 프로세서(1110)가 타이밍 열화를 갖는 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트 저항을 감소시키게 구성될 수 있다.
일부 구현예들에서, 컨택트 저항 완화부 모듈(1120)은, 적어도 하나의 프로세서(1110)가 선택적으로 마킹된 트랜지스터들에 높은 구동 전류를 제공하거나, 선택적으로 마킹된 트랜지스터들에 대해 상이한 전압 임계 임플란트를 제공하거나, 및/또는 선택적으로 마킹된 트랜지스터들에 대해 게이트 컨택트 증착에 상이한 리소그래피 바이어스를 제공하도록 구성될 수 있다.
일부 구현예들에서, 컨택트 저항 완화부 모듈(1120)은, 적어도 하나의 프로세서(1110)가 선택적으로 마킹된 트랜지스터들에 대해 상이한 소스/드레인 임플란트를 제공하거나, 및/또는 선택적으로 마킹된 트랜지스터들에 대해 상이한 실리사이드 증착을 제공하게 구성될 수 있다.
일부 구현예들에서, 컨택트 저항 완화부 모듈(1120)은, 적어도 하나의 프로세서(1110)가 선택적으로 마킹된 트랜지스터들에 대해 컨택트들의 면적을 증가시키게 구성될 수 있다. 일부 경우들에서, 선택적으로 마킹된 트랜지스터들에 대해 컨택트들의 면적을 증가시키는 것은, 선택적으로 마킹된 트랜지스터들에 대해 컨택트들을 물리적으로 넓히는 것을 포함할 수 있다. 일부 다른 경우들에서, 선택적으로 마킹된 트랜지스터들에 대해 컨택트들의 면적을 증가시키는 것은, 선택적으로 마킹된 트랜지스터들에 대해 물리적으로 넓은 컨택트들의 수직 길이를 감소시키는 것을 포함할 수 있다.
일부 구현예들에서, 컨택트 저항 완화부 모듈(1120)은, 적어도 하나의 프로세서(1110)가 선택적으로 마킹된 트랜지스터들에 대해 컨택트들과 연관된 비아들의 면적을 증가시키게 구성될 수 있다.
따라서, 본원에 설명된 바와 같이, 타이밍 열화를 갖는 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트들의 구동 전류는 컨택트들의 컨택트 저항을 감소시킴으로써 증가될 수 있다. 즉, 타이밍 열화를 나타내는 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트들의 컨택트 저항은, 컨택트들에 대해 구동 전류를 증가시킴으로써 감소될 수 있다.
또한, 도 11을 참조하면, 컴퓨팅 디바이스(1104)는, 적어도 하나의 프로세서(110)가 집적 회로의 하나 이상의 시뮬레이션을 생성하게 구성된 시뮬레이터 모듈(1122)을 포함할 수 있다. 시뮬레이터 모듈(1122)은 시뮬레이션 컴포넌트라 할 수 있고 하드웨어 또는 소프트웨어로 구현될 수 있다. 소프트웨어로 구현될 경우, 시뮬레이터 모듈(1122)은 메모리(1112) 또는 데이터베이스(1140)에 저장될 수 있다. 하드웨어로 구현될 경우, 시뮬레이터 모듈(1120)은, 프로세서(1110)와 인터페이스하도록 구성된 별개의 처리 컴포넌트일 수 있다. 일부 예들에서, 시뮬레이터 모듈(1122)은 집적 회로의 SPICE 시뮬레이션을 생성하도록 구성된 SPICE 시뮬레이터를 포함할 수 있다. 일반적으로, SPICE는, 오픈 소스 아날로그 전자 회로 시뮬레이터인 Integrated Circuit Emphasis를 갖는 Simulation Program에 대한 약자이다. 또한, SPICE는, 반도체 산업에서 집적 회로 디자인들의 무결성을 검사하고 집적 회로 디자인들의 거동을 예측하는데 사용되는 범용 소프트웨어 프로그램이다. 따라서, 일부 예들에서, 컨택트 저항 완화부 모듈(1120)은, 타이밍 열화의 인스턴스들을 식별하도록 집적 회로의 타이밍 데이터를 분석하는데 사용될 수 있는 집적 회로의 하나 이상의 시뮬레이션(예를 들면, SPICE 시뮬레이션을 포함함)에 의거하여, 타이밍 데이터를 생성하도록 시뮬레이터 모듈(1122)과 인터페이스하도록 구성될 수 있다. 또한, 컨택트 저항 완화부 모듈(1120)은, 본원에서 설명된 바와 같이, 타이밍 열화를 갖는 경로들을 따라 셀들의 인스턴스들에 대한 변경들을 권고하기 위해 집적 회로의 하나 이상의 시뮬레이션들(예를 들면, SPICE 시뮬레이션을 포함함)을 사용하도록 구성될 수 있다.
일부 구현예들에서, 컴퓨팅 디바이스(1104)는, 물리적 디자인에서 컨택트 저항을 완화시키는 것과 관련된 다양한 정보를 저장 및/또는 기록하도록 구성된 하나 이상의 데이터베이스(1140)를 포함할 수 있다. 다양한 예들에서, 데이터베이스(들)(1140)는 집적 회로, 동작 조건, 및/또는 타이밍 데이터와 관련된 정보를 저장 및/또는 기록하도록 구성될 수 있다. 또한, 데이터베이스(들)(1140)는, 시뮬레이션 데이터(예를 들면, SPICE 시뮬레이션 데이터를 포함함)를 참조해서 집적 회로 및 타이밍 데이터와 관련된 정보를 저장 및/또는 기록하도록 구성될 수 있다.
본원에 설명된 다양한 기술들의 구현예들은 다수의 범용 또는 특수 목적용 컴퓨팅 시스템 환경들 또는 구성들을 갖고 동작할 수 있다. 본원에 설명된 다양한 기술들과 함께 사용하기에 적합할 수 있는 컴퓨팅 시스템들, 환경들, 및/또는 구성들의 예들은, 제한이 아닌 예시로서, 퍼스널 컴퓨터들, 서버 컴퓨터들, 핸드헬드 또는 랩톱 디바이스들, 멀티프로세서 시스템들, 마이크로프로세서 기반 시스템들, 셋톱 박스들, 프로그래머블 컨슈머 전자 장치, 네트워크 PC들, 마이크로컴퓨터들, 메인프레임 컴퓨터들, 스마트 폰들, 태블릿들, 웨어러블 컴퓨터들, 클라우드 컴퓨팅 시스템들, 가상 컴퓨터들, 해양 전자 장치 디바이스들 등을 포함한다.
본원에 설명된 다양한 기술들은 컴퓨터에 의해 실행되는 프로그램 모듈들 등의 컴퓨터 실행 가능한 명령어들의 일반적인 맥락에서 구현될 수 있다. 프로그램 모듈들은, 특정 작업들을 수행하거나 특정 추상 데이터 유형들을 구현하는 루틴들, 프로그램들, 객체들, 컴포넌트들, 데이터 구조들 등을 포함한다. 또한, 각 프로그램 모듈은 그 자체의 방식으로 구현될 수 있으며, 모두 동일한 방식으로 구현될 필요는 없다. 프로그램 모듈들은 단일 컴퓨팅 시스템 상에서 실행될 수 있지만, 일부 구현예들에서, 프로그램 모듈들은 서로 통신하도록 구성된 별개의 컴퓨팅 시스템들 또는 디바이스들 상에서 구현될 수 있음을 이해해야 한다. 프로그램 모듈은 또한 하드웨어와 소프트웨어의 일부 조합일 수 있고, 하드웨어, 소프트웨어, 또는 이들의 일부 조합을 통해 프로그램 모듈에 의해 수행되는 특정 작업들이 행해질 수 있다.
본원에서 설명된 다양한 기술들은, 예를 들면, 유선 링크들, 무선 링크들, 또는 그 다양한 조합들에 의해 통신 네트워크를 통해 링크되는 원격 처리 디바이스들에 의해 작업이 수행되는 분산 컴퓨팅 환경들에서 구현될 수 있다. 분산 컴퓨팅 환경에서, 프로그램 모듈들은 예를 들면, 메모리 저장 디바이스들 및 유사한 것을 포함하는 로컬 및 원격 컴퓨터 저장 매체 모두에 위치될 수 있다.
또한, 본원에서 제공된 논의는 일부 특정 구현예들에 관한 것으로 간주될 수 있다. 본원에서 제공된 논의는, 통상의 기술자가 특허청구범위의 내용에 의해 본원에서 정의되는 임의의 내용을 마련하고 사용하게 할 수 있을 목적으로 제공되는 것으로 이해해야 한다.
본원에서는, 컨택트 저항을 완화시키는 방법들의 다양한 구현예들이 설명된다. 일 구현예에서, 방법은 집적 회로의 셀들에 대해 동작 조건을 분석하는 것을 포함할 수 있다. 이 방법은 집적 회로의 임계 경로를 따라 타이밍 열화를 갖는 셀들의 인스턴스들을 선택적으로 마킹하는 것을 포함할 수 있다. 이 방법은, 타이밍 열화를 갖는 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트 저항을 감소시키는 것을 포함할 수 있다.
컴퓨터에 의한 실행 시에, 컴퓨터가 집적 회로의 셀들과 연관된 타이밍 데이터를 분석하게 하고, 집적 회로의 하나 이상의 경로들을 따라 타이밍 열화를 갖는 셀들의 인스턴스 트랜지스터들을 선택적으로 마킹하고, 컨택트들의 컨택트 저항을 감소시킴으로써 타이밍 열화를 갖는 선택적으로 마킹된 셀들의 인스턴스 트랜지스터들에 대한 컨택트들의 구동 전류를 증가시키게 하는 복수의 컴퓨터 실행 가능한 명령어들이 저장된 비일시적 컴퓨터 판독 가능한 매체의 다양한 구현예들이, 본원에 설명되어 있다.
컨택트 저항을 완화시키기 위한 시스템의 다양한 구현예들이 본원에 설명된다. 시스템은, 프로세서에 의한 실행 시에, 프로세서가 집적 회로의 하나 이상의 경로들을 따라 셀들의 동작 조건과 연관된 타이밍 데이터를 분석하고, 타이밍 열화를 나타내는 셀들의 인스턴스들을 선택적으로 마킹하고, 컨택트들의 구동 전류를 증가시킴으로써 타이밍 열화를 나타내는 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트들의 컨택트 저항을 감소시키게 하는 명령어들이 저장된 메모리 및 프로세서를 포함할 수 있다.
특허청구범위의 내용은 본원에서 제공되는 구현예들 및 예시들에 제한되지 않지만, 특허청구범위에 따라 구현예들의 부분들 및 상이한 구현예들의 요소들의 조합들을 포함하는 해당 구현예들의 변경된 형태들을 포함하는 것으로 의도되어 있다. 임의의 엔지니어링 또는 디자인 프로젝트에서와 같이 임의의 이러한 구현의 개발 시에, 구현예마다 다양할 수 있는 시스템 관련 및 비즈니스 관련 제약 조건들을 준수하는 등 개발자의 특정 목표들을 달성하기 위해 다수의 구현-특정의 결정들이 이루어질 수 있음을 이해해야 한다. 또한, 이러한 개발 노력은 복잡하고 시간 소비적일 수 있지만, 그럼에도 불구하고 본 개시의 이점을 갖는 통상의 기술자에게는 디자인, 제조, 및 제조의 일상적인 착수일 수 있음을 이해해야 한다.
첨부된 도면 및 도형에서 예가 도시된 다양한 구현예들이 상세하게 참조되었다. 다음의 상세한 설명에서, 본원에서 제공된 개시의 완전한 이해를 제공하기 위해 다수의 특정 세부 사항들이 제시된다. 그러나, 여기에 제공되는 개시는 이 특정 세부 사항들 없이도 실시될 수 있다. 일부 다른 예들에서, 잘 알려진 방법들, 절차들, 컴포넌트들, 회로들 및 네트워크들은 실시예들의 세부 사항을 불필요하게 불명료하게 하지 않도록 상세하게 설명되지는 않았다.
또한, 제1, 제2 등의 용어들은 본원에서 다양한 요소들을 설명하는데 사용될 수 있지만, 이 요소들이 이들 용어들에 의해 한정되는 것은 아님을 이해해야 한다. 이 용어들은 하나의 요소를 다른 요소와 구별하기 위해서만 사용된다. 예를 들면, 제1 요소는 제2 요소로 지칭될 수 있고, 마찬가지로, 제2 요소는 제1 요소로 지칭될 수 있다. 제1 요소 및 제2 요소는 각각 둘다 요소들이지만, 동일한 요소로 간주해서는 안 된다.
본원에서 제공되는 개시의 설명에서 사용되는 용어는 특정 구현예들을 설명하기 위한 것이지 여기에서 제공되는 개시를 제한하고자 하는 의도는 아니다. 본원에서 및 첨부된 특허청구범위에 기재된 설명에서 사용된 바와 같이, 단수 형태("a", "an") 및 상기("the")는 문맥상 명백히 달리 지시되지 않는 한 복수 형태들을 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 하나 이상의 연관된 열거 항목들의 임의의 및 모든 가능한 조합들을 의미하며 또한 포함한다. 본 명세서에서 사용 시, 용어 "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"은 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 지시하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들 및/또는 그 그룹들의 존재 또는 추가를 배제하지 않는다.
본원에서 사용되는 바와 같이, "~다면"이라는 용어는 문맥에 따라 "때" 또는 "시" 또는 "판정에 응해서" 또는 "검출에 응해서"를 의미하는 것으로 해석될 수 있다. 마찬가지로, 문구 "판정된 경우" 또는 "[명시된 조건 또는 사건]이 검출된 경우"는 문맥에 따라 "판정 시" 또는 "판정에 응해서" 또는 "[명시된 조건 또는 사건]의 검출 시" 또는 "[명시된 조건 또는 사건]의 검출에 응해서"를 의미하는 것으로 해석될 수 있다. 용어 "위에" 및 "아래에"; "상" 및 "하"; "상향" 및 "하향"; "아래로"와 "위로"; 및 주어진 지점 또는 요소 위 또는 아래의 상대적인 위치들을 나타내는 다른 유사한 용어들이 본원에 기재된 다양한 기술들의 일부 구현예들과 관련해서 사용될 수 있다.
상술한 내용은 본원에서 설명되는 다양한 기술들의 구현예들에 관한 것이지만, 다른 및 추가의 구현예들이 본원에서의 개시에 따라 고안될 수 있으며, 이는 다음의 특허청구범위에 의해 판정될 수 있다.
내용이 구조적 특징들 및/또는 방법론적 기술들에 특정된 언어로 설명되었지만, 첨부된 특허청구범위에서 정의된 내용이 반드시 상술한 특정 특징들 또는 동작들에 반드시 제한되는 것은 아니라는 것을 이해해야 한다. 오히려, 상술한 특정 특징들 및 동작들은 특허청구범위를 구현하는 예시적인 형태로서 개시된다.

Claims (20)

  1. 집적 회로의 셀들에 대해 동작 조건(operating conditions)을 분석하는 단계;
    상기 집적 회로의 임계 경로(critical path)를 따라 타이밍 열화를 갖는 셀들의 인스턴스들을 선택적으로 마킹하는 단계; 및
    상기 타이밍 열화를 갖는 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트 저항을 감소시키는 단계를 포함하고,
    상기 선택적으로 마킹된 셀들의 인스턴스들은 선택적으로 마킹된 트랜지스터들을 포함하고,
    상기 컨택트 저항을 감소시키는 단계는,
    상기 선택적으로 마킹된 트랜지스터들에 대해 컨택트들의 면적을 증가시킴으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 단계 ―상기 면적을 증가시키는 것은 상기 선택적으로 마킹된 트랜지스터에 인접한 게이트와 중첩되도록 상기 선택적으로 마킹된 트랜지스터의 컨택트의 면적을 증가시키는 것을 포함함 ―; 및
    상기 집적 회로의 셀들의 인스턴스들에 의거하여 마스크를 제조하는 단계를 포함하는
    방법.
  2. 제1항에 있어서,
    상기 컨택트 저항을 감소시키는 단계는, 상기 선택적으로 마킹된 트랜지스터들에 높은 구동 전류를 제공함으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 단계를 포함하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 컨택트 저항을 감소시키는 단계는, 상기 선택적으로 마킹된 트랜지스터들의 컨택트들에 대해 임플란트(implants)를 변경함으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 단계를 포함하는 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 컨택트 저항을 감소시키는 단계는, 상기 선택적으로 마킹된 트랜지스터들에 대해 게이트 컨택트 증착(depositions)에 상이한 리소그래피 바이어스를 제공함으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 단계를 포함하는 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 컨택트 저항을 감소시키는 단계는, 상기 선택적으로 마킹된 트랜지스터들에 대해 상이한 소스/드레인 임플란트를 제공함으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 단계를 포함하는 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 컨택트 저항을 감소시키는 단계는, 상기 선택적으로 마킹된 트랜지스터들에 대해 상이한 실리사이드 증착을 제공함으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 단계를 포함하는 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 컨택트 저항을 감소시키는 단계는, 상기 선택적으로 마킹된 트랜지스터들 중 적어도 하나에 인접한 적어도 하나의 게이트를 제거함으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 단계를 포함하는 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 컨택트 저항을 감소시키는 단계는, 상기 선택적으로 마킹된 트랜지스터들에 대해 상기 컨택트들을 물리적으로 넓힘으로써 상기 선택적으로 마킹된 트랜지스터들에 대해 상기 컨택트들의 면적을 증가시키는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    상기 선택적으로 마킹된 트랜지스터들에 대해 상기 컨택트들의 면적을 증가시키는 단계는, 상기 선택적으로 마킹된 트랜지스터들에 대해 물리적으로 넓은 컨택트들의 수직 길이를 감소시키는 단계를 포함하는 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 컨택트 저항을 감소시키는 단계는, 상기 선택적으로 마킹된 트랜지스터들에 대해 비아들을 물리적으로 넓힘으로써 상기 선택적으로 마킹된 트랜지스터들에 대해 상기 비아들의 면적을 증가시키는 단계를 포함하는 방법.
  11. 컴퓨터에 의한 실행 시에,
    집적 회로의 셀들과 연관된 타이밍 데이터를 분석하는 것;
    상기 집적 회로의 하나 이상의 경로들을 따라 타이밍 열화를 갖는 셀들의 트랜지스터들을 선택적으로 마킹하는 것; 및
    컨택트들의 컨택트 저항을 감소시킴으로써 상기 타이밍 열화를 갖는 선택적으로 마킹된 셀들의 트랜지스터들에 대해 컨택트들의 구동 전류를 증가시키는 것 ― 상기 컨택트들의 컨택트 저항을 감소시키는 것은 상기 선택적으로 마킹된 트랜지스터들에 대해 컨택트들의 면적을 증가시키는 것을 포함하고, 상기 면적을 증가시키는 것은 상기 선택적으로 마킹된 트랜지스터에 인접한 게이트와 중첩되도록 상기 선택적으로 마킹된 트랜지스터의 컨택트의 면적을 증가시키는 것을 포함함 ― 을
    상기 컴퓨터에 실행시키는 복수의 컴퓨터 실행 가능한 명령어들이 저장된 비일시적인 컴퓨터 판독 가능한 매체.
  12. 제11항에 있어서,
    상기 컨택트 저항을 감소시키는 것은, 상기 선택적으로 마킹된 트랜지스터들에 대해 상이한 전압 임계 임플란트를 제공함으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하는 컴퓨터 판독 가능한 매체.
  13. 제11항 또는 제12항에 있어서,
    상기 컨택트 저항을 감소시키는 것은, 상기 선택적으로 마킹된 트랜지스터들에 대해 게이트 컨택트 증착에 상이한 리소그래피 바이어스를 제공함으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하는 컴퓨터 판독 가능한 매체.
  14. 제11항 또는 제12항에 있어서,
    상기 컨택트 저항을 감소시키는 것은, 상기 선택적으로 마킹된 트랜지스터들에 대해 상이한 소스/드레인 임플란트를 제공함으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하는 컴퓨터 판독 가능한 매체.
  15. 제11항 또는 제12항에 있어서,
    상기 컨택트 저항을 감소시키는 것은, 상기 선택적으로 마킹된 트랜지스터들에 대해 상이한 실리사이드 증착을 제공함으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하는 컴퓨터 판독 가능한 매체.
  16. 제11항 또는 제12항에 있어서,
    상기 선택적으로 마킹된 트랜지스터들에 대해 상기 컨택트들의 면적을 증가시키는 것은, 상기 선택적으로 마킹된 트랜지스터들에 대해 상기 컨택트들을 물리적으로 넓히는 것을 포함하는 컴퓨터 판독 가능한 매체.
  17. 제16항에 있어서,
    상기 선택적으로 마킹된 트랜지스터들에 대해 상기 컨택트들의 면적을 증가시키는 것은, 상기 선택적으로 마킹된 트랜지스터들에 대해 물리적으로 넓은 컨택트들의 수직 길이를 감소시키는 것을 포함하는 컴퓨터 판독 가능한 매체.
  18. 제11항 또는 제12항에 있어서,
    상기 컨택트 저항을 감소시키는 것은, 상기 선택적으로 마킹된 트랜지스터들에 대해 상기 컨택트들과 연관된 비아들의 면적을 증가시킴으로써 상기 선택적으로 마킹된 트랜지스터들의 컨택트들을 변경하는 것을 포함하는 컴퓨터 판독 가능한 매체.
  19. 프로세서; 및
    명령어들이 저장된 메모리를 포함하고,
    상기 명령어들은 프로세서에 의한 실행 시에,
    집적 회로의 하나 이상의 경로들을 따라 셀들의 동작 조건과 연관된 타이밍 데이터를 분석하는 것;
    타이밍 열화를 나타내는 셀들의 인스턴스들을 선택적으로 마킹하는 것; 및
    상기 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트들의 면적을 증가시킴으로써 타이밍 열화를 나타내는 선택적으로 마킹된 셀들의 인스턴스들에 대해 컨택트들의 컨택트 저항을 감소시키는 것 ― 상기 면적을 증가시키는 것은 상기 선택적으로 마킹된 셀들의 인스턴스에 인접한 게이트 인스턴스와 중첩되도록 상기 선택적으로 마킹된 셀들의 인스턴스의 컨택트의 면적을 증가시키는 것을 포함함 ― 을
    상기 프로세서에 실행시키는 시스템.
  20. 삭제
KR1020187007736A 2015-09-11 2016-09-08 컨택트 저항 완화 KR101876250B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/851,644 2015-09-11
US14/851,644 US9875332B2 (en) 2015-09-11 2015-09-11 Contact resistance mitigation
PCT/GB2016/052775 WO2017042565A1 (en) 2015-09-11 2016-09-08 Contact resistance mitigation

Publications (2)

Publication Number Publication Date
KR20180034673A KR20180034673A (ko) 2018-04-04
KR101876250B1 true KR101876250B1 (ko) 2018-07-09

Family

ID=56940091

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187007736A KR101876250B1 (ko) 2015-09-11 2016-09-08 컨택트 저항 완화

Country Status (5)

Country Link
US (1) US9875332B2 (ko)
KR (1) KR101876250B1 (ko)
CN (1) CN108027844B (ko)
TW (1) TWI716420B (ko)
WO (1) WO2017042565A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903239B2 (en) * 2017-07-28 2021-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device with improved layout
US11074150B2 (en) * 2019-04-19 2021-07-27 Nxp B.V. Chip health monitor
CN110690215A (zh) * 2019-11-13 2020-01-14 上海华力微电子有限公司 基于FinFET小面积标准单元的版图结构
KR20210129795A (ko) 2020-04-20 2021-10-29 삼성전자주식회사 반도체 소자
US11004940B1 (en) 2020-07-31 2021-05-11 Genesic Semiconductor Inc. Manufacture of power devices having increased cross over current
TW202226592A (zh) 2020-08-31 2022-07-01 美商ＧｅｎｅＳｉＣ 半導體股份有限公司 經改良之功率器件之設計及製法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050026380A1 (en) * 2003-07-31 2005-02-03 Thorsten Kammler Technique for forming recessed sidewall spacers for a polysilicon line
US20070277137A1 (en) * 2006-05-24 2007-11-29 Texas Instruments Incorporated Contact resistance and capacitance for semiconductor devices
US20130015497A1 (en) * 2010-04-21 2013-01-17 Institute of Microelectronics, Chinese Academy of Sciences Source/drain region, contact hole and method for forming the same
US20150014776A1 (en) * 2013-07-09 2015-01-15 GlobalFoundries, Inc. Finfet integrated circuits and methods for their fabrication

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6209123B1 (en) * 1996-11-01 2001-03-27 Motorola, Inc. Methods of placing transistors in a circuit layout and semiconductor device with automatically placed transistors
KR20060019099A (ko) * 2004-08-26 2006-03-03 삼성전자주식회사 유기 발광 표시 장치 및 이의 제조 방법
JP5410974B2 (ja) * 2006-08-08 2014-02-05 ナンテロ，インク． 不揮発性ナノチューブダイオード及び不揮発性ナノチューブブロック、並びにそれらを用いるシステム及びその製造方法
JP2008218960A (ja) * 2007-02-08 2008-09-18 Mitsubishi Electric Corp 薄膜トランジスタ装置、その製造方法、及び表示装置
CN101266948A (zh) * 2008-04-16 2008-09-17 苏州硅能半导体科技股份有限公司 增加源极金属接触面积的功率mos场效应管制造方法
JP5202473B2 (ja) * 2009-08-18 2013-06-05 シャープ株式会社 半導体装置の製造方法
TW202315050A (zh) * 2010-02-16 2023-04-01 凡 歐貝克 製造３ｄ半導體晶圓的方法
CN102487015A (zh) 2010-12-03 2012-06-06 中国科学院微电子研究所 一种半导体结构及其制造方法
TWI611419B (zh) * 2012-12-24 2018-01-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050026380A1 (en) * 2003-07-31 2005-02-03 Thorsten Kammler Technique for forming recessed sidewall spacers for a polysilicon line
US20070277137A1 (en) * 2006-05-24 2007-11-29 Texas Instruments Incorporated Contact resistance and capacitance for semiconductor devices
US20130015497A1 (en) * 2010-04-21 2013-01-17 Institute of Microelectronics, Chinese Academy of Sciences Source/drain region, contact hole and method for forming the same
US20150014776A1 (en) * 2013-07-09 2015-01-15 GlobalFoundries, Inc. Finfet integrated circuits and methods for their fabrication

Also Published As

Publication number Publication date
TWI716420B (zh) 2021-01-21
WO2017042565A1 (en) 2017-03-16
US9875332B2 (en) 2018-01-23
CN108027844B (zh) 2019-01-15
US20170076032A1 (en) 2017-03-16
CN108027844A (zh) 2018-05-11
TW201712577A (zh) 2017-04-01
KR20180034673A (ko) 2018-04-04

Similar Documents

Publication Publication Date Title
KR101876250B1 (ko) 컨택트 저항 완화
US11126774B2 (en) Layout optimization of a main pattern and a cut pattern
US8225239B2 (en) Methods for defining and utilizing sub-resolution features in linear topology
US10290582B2 (en) Method, apparatus, and system for offset metal power rail for cell design
US20160336183A1 (en) Methods, apparatus and system for fabricating finfet devices using continuous active area design
US9551923B2 (en) Cut mask design layers to provide compact cell height
KR102495912B1 (ko) 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
US9082873B2 (en) Method and structure for finFET with finely controlled device width
US10599130B2 (en) Method and system for manufacturing an integrated circuit in consideration of a local layout effect
US9754064B2 (en) Integrated circuit design method
US10846452B2 (en) Method, apparatus and system for wide metal line for SADP routing
US9059020B1 (en) Implementing buried FET below and beside FinFET on bulk substrate
US8719759B1 (en) Area optimized series gate layout structure for FINFET array
US8898600B2 (en) Layout optimization for integrated design
KR101687458B1 (ko) 최적화된 패턴 밀도 균일성을 위한 패턴 밀도-이상치-처리에 의한 집적 회로의 제조 방법
US9245087B1 (en) Methods, apparatus and system for reduction of power consumption in a semiconductor device
US9235676B2 (en) Method and apparatus for optical proximity correction
US9003336B2 (en) Mask assignment optimization
US20220327277A1 (en) Routing structure of semiconductor device and forming method thereof
US9391056B2 (en) Mask optimization for multi-layer contacts

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant