KR101869383B1 - 재구성가능 인덕턴스를 갖는 스위칭 레귤레이터 회로들 및 방법들 - Google Patents

재구성가능 인덕턴스를 갖는 스위칭 레귤레이터 회로들 및 방법들 Download PDF

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Abstract

본 개시내용은 재구성가능 인덕턴스를 갖는 스위칭 레귤레이터 회로들 및 방법들을 포함한다. 일 실시예에서, 회로는, 스위칭 레귤레이터 ― 스위칭 레귤레이터는 스위칭 주파수를 갖는 스위칭 신호를 수신함 ―, 스위칭 주파수를 모니터링하기 위한 모니터 회로, 및 스위칭 레귤레이터의 출력에서의 재구성가능 인덕턴스를 포함하며, 여기서, 모니터 회로는 스위칭 주파수에 기초하여 복수의 인덕턴스 값들 사이에서 재구성가능 인덕턴스를 변경한다. 포락선 추적 애플리케이션들에서, 스위칭 스테이지 인덕턴스를 조정하기 위해 포락선 추적 신호 주파수 및 스위칭 주파수가 모니터링된다.

Description

재구성가능 인덕턴스를 갖는 스위칭 레귤레이터 회로들 및 방법들
[0001] 본 출원은, 2015년 3월 31일자로 출원된 미국 출원 제 14/675,354호를 우선권으로 주장하며, 상기 출원의 내용은 모든 목적들을 위해 그 전체가 인용에 의해 본원에 포함된다.
[0002] 본 개시내용은 전자 회로들 및 방법들에 관한 것으로, 특히, 재구성가능 인덕턴스를 갖는 스위칭 레귤레이터(regulator) 회로들 및 방법들에 관한 것이다.
[0003] 스위칭 레귤레이터들은 수동 엘리먼트들을 상이한 전기적 구성들로 스위칭 인(switching in)하고 상이한 전기적 구성들로부터 스위칭 아웃(switching out)함으로써 레귤레이팅된 전압들 또는 전류들을 생성하는 회로들이다. 도 1은 일 스위칭 레귤레이터 토폴로지(topology)의 예를 예시한다. 이러한 예시적인 스위칭 레귤레이터에서, 입력 전압 Vdd가 인덕터(L)(103)를 충전시키도록, 스위치들(101 및 102)이 턴 온(turn on) 및 턴 오프(turn off)된다. 스위치(101)가 폐쇄되고 스위치(102)가 개방되는 경우, 에너지는 Vdd로부터 인덕터(103)로 제공되어 인덕터 전류 IL을 생성한다. 스위치(102)는 주기적으로 폐쇄되고 스위치(101)는 개방되며, 인덕터 전류 IL은, 인덕터의 에너지가 소산(dissipate)됨에 따라, 출력 "out"으로 계속 흐른다. 스위치들(101 및 102)은 스위치 제어 회로(104)에 의해 제어되고, 각각의 스위치의 온/오프 시간은 다수의 상이한 애플리케이션 요건들에 따라 변할 수 있다. 스위칭 레귤레이터들은 전압들 및 전류들을 제공하는데 매우 효율적인 회로들이지만, 특정 애플리케이션들에서 여러 문제들을 겪는다.
[0004] 예를 들어, 스위칭 레귤레이터들에 대한 하나의 난제는, 스위치들이 턴 온 및 턴 오프됨에 따라 스위치들에 의해 생성되는 노이즈(noise)이다. 이것은 스위칭 노이즈로 지칭된다. 스위칭 노이즈는 더 큰 인덕터의 사용으로 효과적으로 억제될 수 있다. 그러나, 더 큰 인덕터를 사용하는 것은, 특히 출력 상의 전압이 변하는 경우, 효율을 저하시키는 단점을 갖는다. 예를 들어, 넓은 대역폭 범위에 걸쳐 노이즈와 효율 성능 간의 최상의 트레이드 오프(trade off)를 달성하는 단일 인덕터를 선택하는 것은 매우 어렵다.
[0005] 스위칭 레귤레이터들이 이용되는 일 특정 애플리케이션은 전력 증폭기 애플리케이션에서의 포락선 추적(envelope tracking)이다. 선형 전력 증폭기에서 높은 효율을 달성하는 것은, 특히, 변조 방식들이 더 복잡하게 되고 그리고 그들의 피크(peak) 대 평균 전력비가 증가하는 무선 애플리케이션들에서 난제이다. 포락선 추적(ET)은 송신 동안 효율을 개선하기 위하여 PA의 전원 전압을 연속으로 조정함으로써 PA의 효율을 부스팅(boost)하기 위한 접근법이다.
[0006] 도 2는 일 타입의 포락선 추적 시스템에 대한 예시적인 구성을 도시한다. 이러한 예에서, 입력 신호 Vin은 전력 증폭기(PA)(203)의 입력에 제공되어 전력 증폭된 신호 Vout를 생성한다. PA(203)는 선형 증폭기(201) 및 스위칭 스테이지(202)의 구성으로부터 전원 전압 Vdd 및 전원 전류 Idd를 수신한다. 선형 스테이지 및 스위칭 스테이지는 전력 증폭기 입력 신호 Vin의 포락선에 기반하여 Vdd의 레벨을 조정하도록 함께 작동함으로써, 전력 증폭기(203)의 효율을 개선한다. 이러한 예에서, 선형 증폭기(201)는, 예를 들어, Vin의 포락선을 나타내는 포락선 추적 신호들(ET)을 수신한다. 선형 증폭기(201)는 전압 Vdd 및 전류 Iamp를 생성할 수 있다. 스위칭 스테이지(202)는 포락선 신호에 기초하는 스위칭 신호 SW를 수신한다. 이러한 예에서, SW는 Iamp를 감지함으로써 생성된다. 스위칭 스테이지(202)는 전압 Vdd 및 전류 Isw를 생성한다. 전류들 Iamp 및 Isw의 합은 PA(203)에 의해 드로잉(draw)되는 전원 전류 Idd이다. 스위칭 레귤레이터 스테이지(202)는 ET의 효율을 부스팅하지만 노이즈가 있다. 선형 레귤레이터 스테이지(201)는 속도가 더 높으며, PA의 피크 효율을 달성하기 위한 최적의 전원 전압을 보장하지만, (전력) 손실이 있다. 불운하게도, 노이즈 및 효율은 모순되는 성능 요건들이다.
[0007] 포락선 추적은 RF 송신기 경로에서 PA의 효율을 효과적으로 개선하지만 필연적으로 스위칭 노이즈를 유발하며, 이는 RF 수신기 대역으로 유입(fall into)됨으로써 수신기 감도를 저하시킨다. 스위칭 노이즈의 주파수 성분은 때때로 송신기 대역 프로파일과 코히어런트(coherent)하기 때문에, 노이즈를 효과적으로 제거하기 위한 필터를 구현하는 것을 어렵게 한다. 위에 언급된 바와 같이, 스위칭 노이즈는 더 큰 인덕터의 사용으로 효과적으로 억제될 수 있지만 효율이 감소된다.
[0008] 많은 기존의 포락선 추적 시스템들에 대해, 인덕터의 선택은 노이즈와 효율 성능의 균형을 맞추도록 이루어진다. 그러나, 인덕터의 특정 선택은 넓은 범위의 포락선 대역폭 요건을 충족시킬 수 없다.
[0009] 본 개시내용은 재구성가능 인덕턴스를 갖는 스위칭 레귤레이터 회로들 및 방법들을 포함한다. 일 실시예에서, 회로는, 스위칭 레귤레이터 ― 스위칭 레귤레이터는 스위칭 주파수를 갖는 스위칭 신호를 수신함 ―, 스위칭 주파수를 모니터링하기 위한 모니터 회로, 및 스위칭 레귤레이터의 출력에서의 재구성가능 인덕턴스를 포함하며, 여기서, 모니터 회로는 스위칭 주파수에 기초하여 복수의 인덕턴스 값들 사이에서 재구성가능 인덕턴스를 변경한다. 포락선 추적 애플리케이션들에서, 스위칭 스테이지 인덕턴스를 조정하기 위해 포락선 추적 신호 주파수 및 스위칭 주파수가 모니터링된다.
[0010] 다음의 상세한 설명 및 첨부된 도면들은, 본 개시내용의 속성 및 이점들에 대한 더 완전한 이해를 제공한다.
[0011] 도 1은 일 스위칭 레귤레이터 토폴로지의 예를 예시한다.
[0012] 도 2는 일 타입의 포락선 추적 시스템에 대한 예시적인 구성을 도시한다.
[0013] 도 3a는 일 실시예에 따른 스위칭 레귤레이터 회로를 예시한다.
[0014] 도 3b는 실시예에 따른 방법을 예시한다.
[0015] 도 4a는 다른 실시예에 따른, 포락선 추적을 위한 재구성가능 인덕턴스를 갖는 예시적인 회로를 예시한다.
[0016] 도 4b는, 전력 증폭기에 대한 포락선 추적 전원을 생성하기 위한 예시적인 회로를 예시한다.
[0017] 도 5a는 일 실시예에 따른, 제 1 상태에 있는 예시적인 재구성가능 인덕턴스를 도시한다.
[0018] 도 5b는 일 실시예에 따른, 제 2 상태에 있는 예시적인 재구성가능 인덕턴스를 도시한다.
[0019] 도 6은 일 실시예에 따른 예시적인 추정기 회로를 예시한다.
[0020] 도 7a는 일 실시예에 따른, 스위칭 주파수 아래의 포락선 추적 신호 주파수에 대한 예시적인 파형들을 예시한다.
[0021] 도 7b는 일 실시예에 따른, 고주파수 포락선 추적 신호에 대한 예시적인 파형들을 예시한다.
[0022] 도 8a는 일 실시예에 따른 예시적인 피크/밸리(valley) 검출기를 예시한다.
[0023] 도 8b는 일 실시예에 따른 예시적인 엣지(edge) 검출기를 예시한다.
[0024] 본 개시내용은 재구성가능 인덕턴스를 갖는 스위칭 레귤레이터 회로들 및 방법들에 관련된다. 다음의 설명에서, 설명의 목적들을 위해, 본 개시내용의 철저한 이해를 제공하기 위한 다수의 예들 및 특정한 세부사항들이 기재된다. 그러나, 청구항들에서 표현된 바와 같은 본 개시내용은, 이들 예들에서의 특성들 중 일부 또는 그 전부만을 또는 아래에서 설명되는 다른 특성들과 결합하여 포함할 수 있고, 본원에 설명된 특성들 및 개념들의 변형들 및 등가물들을 더 포함할 수도 있음이 당업자에게 명백할 것이다.
[0025] 도 3a는 일 실시예에 따른 스위칭 레귤레이터 회로를 예시한다. 일 실시예에서, 스위칭 레귤레이터는, 스위치 제어 회로(304)에 의해 턴 온 및 턴 오프되는 제 1 스위치(301) 및 제 2 스위치(302)를 포함한다. 스위칭 레귤레이터는, 스위치들(301 및 302)을 (예컨대, 특정 듀티 사이클(duty cycle)로) 턴 온 및 턴 오프하기 위한 스위칭 주파수를 갖는 스위칭 신호를 포함한다. 이러한 예에서, 스위치들(301 및 302)은 MOS 트랜지스터들이다. 그러나, 다양한 다른 적절한 스위치 기술들이 사용될 수 있음이 이해되어야 한다. 본 개시내용의 특성들 및 이점들은, 스위칭 레귤레이터의 스위칭 주파수를 모니터링하기 위한 모니터 회로(305)를 포함한다. 회로는, 스위칭 레귤레이터의 출력에서 재구성가능 인덕턴스(303)를 더 포함한다. 모니터 회로(305)는 재구성가능 인덕턴스(303)에 커플링되고, 시스템의 성능을 최적화하기 위해, 스위칭 주파수에 기초하여 복수의 인덕턴스 값들 사이에서 재구성가능 인덕턴스(303)를 변경하기 위한 신호들(예컨대, 로직 신호들)을 생성한다. 예를 들어, 몇몇 실시예들에서, 인덕턴스는 스위칭 주파수가 증가함에 따라 감소된다. 특정 예에서, 재구성가능 인덕턴스(303)는 복수의 인덕터들 및 복수의 스위치들을 포함할 수 있다. 스위치들은, 스위칭 레귤레이터의 출력에서의 인덕터들의 구성을 변경하여 시스템의 성능을 개선하도록 개방 및 폐쇄될 수 있다. 예를 들어, 몇몇 애플리케이션들에서, 낮은 주파수들에서 더 큰 인덕턴스를 갖고 더 높은 주파수들에서 더 작은 인덕턴스를 갖는 것이 바람직할 수 있다. 따라서, 일 실시예에서, 스위칭 주파수가 제 1 주파수인 경우, 재구성가능 인덕턴스는 제 1 인덕턴스 값을 갖고, 그리고 스위칭 주파수가 제 1 주파수보다 큰 제 2 주파수인 경우, 재구성가능 인덕턴스는 제 1 인덕턴스 값 미만의 제 2 인덕턴스 값을 갖는다. 다른 예로서, 인덕턴스는, 인덕터들을 상이한 구성들로 배열함으로써 변경될 수 있다. 예를 들어, 제 1 구성에서, 재구성가능 인덕턴스(303)는 복수의 인덕터들을 병렬로 포함할 수 있고, 그리고 제 2 구성에서, 재구성가능 인덕턴스(303)는 복수의 인덕터들을 직렬로 포함할 수 있다. 본 개시내용의 추가적인 예들 및 이점들이 아래에서 더 상세히 설명된다.
[0026] 도 3b는 실시예에 따른 방법을 예시한다. 310에서, 시스템은 스위칭 레귤레이터의 스위칭 주파수를 모니터링할 수 있다. 311에서, 스위칭 레귤레이터의 출력에서의 인덕턴스는 스위칭 주파수에 기초하여 복수의 인덕턴스 값들 사이에서 재구성된다. 일 실시예에서, 인덕턴스를 재구성하는 것은, 평균 인덕턴스를 생성하기 위해, 복수의 개별 인덕턴스 값들 사이에서 인덕턴스를 교번적으로 변경하는 것을 포함한다. 추가적인 예시적 인덕터 어레인지먼트(arrangement)들 및 제어 기술들이 아래에서 더 상세히 설명된다.
[0027] 도 4a는 다른 실시예에 따른, 포락선 추적을 위한 재구성가능 인덕턴스를 갖는 예시적인 회로를 예시한다. 전력 증폭기(450)는 입력 신호 Vin을 수신하여 전력 증폭된 출력 신호 Vout을 생성한다. PA(450)는 선형 증폭기 및 스위칭 레귤레이터로부터 전원 전압 Vamp 및 공급 전류 Idd를 수신한다. 선형 증폭기(401)는, 예를 들어, Vin의 포락선에 기초한 포락선 추적 신호 ET를 수신하고, 전압 Vamp 및 전류 Iamp를 생성한다. 센서(490)는 Iamp를 감지하고, 스위칭 생성기(402)는 스위칭 주파수를 갖는 스위칭 신호 DRV를 생성한다. DRV는, 스위치들(404 및 405)을 턴 온 및 턴 오프하기 위한 드라이브 회로(403)에 제공된다. 스위치들(404 및 405) 간의 스위칭 노드는 재구성가능 인덕터(407)의 입력 단자에 커플링된다. 재구성가능 인덕터(407)의 출력 단자는, 스위칭 스테이지로부터 전류 Isw를 제공하기 위해 선형 증폭기(401)의 출력에 커플링된다. 전류들 Isw 및 Iamp는 Idd를 제공하도록 결합된다. 설명의 목적들을 위해, 선형 증폭기 및 스위칭 스테이지의 동작은 Vdd 및 Idd가 일정하다고 가정함으로써 이해될 수 있다. PA(450)로의 Iamp는 처음에 포지티브(positive)일 수 있다. 센서(490)는 포지티브 Iamp 전류를 검출하고, 스위칭 생성기(402)는 스위칭 신호 DRV가 하이(high)가 되게 할 수 있다. DRV 하이는 드라이버(403)를 통과하여 스위치(404)를 턴 온하고 스위치(405)를 턴 오프한다. 따라서, 재구성가능 인덕턴스(407)의 입력 단자에 Vdd가 인가되고, 이는 Isw가 증가되게 한다. Isw가 Idd를 초과하여 증가하는 경우, Iamp는 네거티브가 될 것이며, 이는 490에서 감지되고, 402에서, 로우(low)가 되는 DRV로 변활될 수 있다. DRV 로우는 스위치(404)를 턴 오프하고 스위치(405)를 턴 온하여, Isw가 램프 다운(ramp down)되게 한다. 그 다음, 스위칭 사이클은 반복된다. 포락선 신호 ET 및 PA(450)에 의해 드로잉되는 전류에서의 변경들은, 예를 들어, 스위칭 신호 DRV의 스위칭 주파수가 변경되게 할 것이다.
[0028] 일 실시예에서, 스위칭 신호 DRV는 모니터 회로(406)에 의해 수신된다. 모니터 회로(406)는 포락선 신호 ET의 주파수에 관한 정보를 추가로 수신할 수 있다. 이러한 예에서, 모니터 회로(406)는 포락선 추적 주파수로 전압 신호 Vamp를 수신한다. 포락선 추적 신호 주파수가 증가함에 따라, 스위칭 신호 DRV의 스위칭 주파수는 증가할 것이다. 그러나, DRV의 스위칭 주파수 및 스위칭 스테이지의 속도는, 포락선 추적 주파수가 스위칭 신호 DRV의 스위칭 주파수를 충족시키거나 심지어 초과하는 더 높은 주파수들에서, 포락선 추적 신호 주파수를 추적할 수 없을 수 있다.
[0029] 유리하게, 이러한 예에서, 모니터 회로(406)는 (예컨대, Vamp에서의) 포락선 추적 신호 ET의 주파수를 스위칭 신호 DRV의 스위칭 주파수와 비교할 수 있고, 이 비교에 따라, 재구성가능 인덕턴스를 변경할 수 있다. 예를 들어, 모니터 회로(406)는, 스위칭 스테이지의 출력에서 인덕턴스를 변경하기 위한 신호(예컨대, 로직 신호)를 전송하기 위해, 재구성가능 인덕터(407)에 커플링되는 출력을 가질 수 있다. 예를 들어, 낮은 ET 주파수들에서, 스위칭 신호 DRV의 스위칭 주파수는 Vamp의 주파수보다 클 수 있다. 따라서, 이러한 상황에서는 더 큰 인덕턴스를 갖는 것이 바람직할 수 있고, 모니터 회로(406)는 더 높은 인덕턴스 값을 가질 것을 재구성가능 인덕턴스(407)에 시그널링할 수 있다. 그러나, Vamp의 주파수가 DRV의 주파수까지 증가하는 경우, 더 낮은 인덕턴스 값을 갖는 것이 바람직할 수 있다. 따라서, 더 높은 Vamp 주파수들에서, 모니터 회로(406)는, 더 낮은 인덕턴스 값을 갖도록 인덕턴스를 변경할 것을 재구성가능 인덕턴스(407)에 시그널링할 수 있다. 몇몇 실시예들에서, 모니터 회로(406)는, (예컨대, 포락선 추적 신호의 주파수가 스위칭 신호의 스위칭 주파수 미만인 경우) 평균 인덕턴스를 생성하도록 복수의 개별 인덕턴스 값들 사이에서 교번적으로 변경할 것을 재구성가능 인덕턴스(407)에 시그널링할 수 있다. 따라서, 평균 인덕턴스는, 예를 들어, 포락선 추적 신호의 주파수가 증가함에 따라 감소될 수 있다. 이러한 접근법은 아래에서 예시적인 구현에 의해 예시된다.
예
[0030] 다음은, 위에 설명된 기술들의 일 예시적인 구현의 설명이다. 도 4b는, 전력 증폭기에 대한 포락선 추적 전원을 생성하기 위한 예시적인 회로를 예시한다. 이러한 예에서, 선형 증폭기(LinAmp)(410)는, 예를 들어, 디지털-아날로그(digital-to-analog) 변환기의 출력들일 수 있는 차동 입력들 DACP 및 DACN 상에서 포락선 추적 신호를 수신한다. LinAmp(410)는 출력 전압 VAMP 및 출력 전류 Iamp를 생성한다. Iamp는 감지되어 히스테리시스(hysteresis)를 갖는 비교기(411)의 일 입력에 제공된다. 감지는, 예를 들어, 직렬 감지 저항기 또는 다른 전류 감지 기술을 사용하여 구현될 수 있다. 따라서, Iamp가 포지티브이고 제 1 히스테리시스 레벨보다 큰 크기를 갖는 경우, 비교기 출력, 즉 스위칭 신호 ETDRV는 하이로 스위칭한다. Iamp가 네거티브이고 제 2 히스테리시스 레벨 미만의 크기를 갖는 경우, 비교기 출력, 즉 스위칭 신호 ETDRV는 로우로 스위칭한다. 스위칭 신호 ETDRV는, 인버터들(412 및 414)을 통해, 하이 사이드(high side) 스위치로서 동작하는 PMOS 트랜지스터 Mp의 게이트에 커플링된다. 유사하게, 스위칭 신호 ETDRV는, 인버터(412) 및 버퍼(413)를 통해, 로우 사이드(low side) 스위치로서 동작하는 NMOS 트랜지스터 Mn의 게이트에 커플링된다. 하이 사이드 스위치는, 예컨대 배터리일 수 있는 전원 단자 VBATT에 커플링되는 소스 단자를 가질 수 있고, 로우 사이드 스위치는 접지에 커플링되는 소스 단자를 가질 수 있다. Mp 및 Mn의 드레인들은 함께 커플링되어, 전압 VSW를 갖는 스위칭 노드를 형성한다. 스위칭 노드는 재구성가능 인덕턴스(491)의 입력 단자에 커플링된다. 재구성가능 인덕턴스(491)의 출력 단자는, 선형 증폭기(410)의 출력 및 전력 증폭기(450)의 전원 단자에 커플링된다.
[0031] 이러한 예에서, 모니터 회로는 추정기 회로(415)이고, 이는, 포락선 추적 신호 VAMP의 주파수를 스위칭 신호 ETDRV의 스위칭 주파수와 비교하고, 이 비교에 따라, 스위칭 스테이지의 출력에서 평균 인덕턴스를 제공하도록 인덕턴스 구성들을 교번시킴으로써 재구성가능 인덕턴스(491)를 변경한다. 따라서, VAMP 및 ETDRV는 추정기 회로(415)의 입력들에 커플링된다. 추정기 회로의 예시적인 구현은 아래에 예시된다.
[0032] 이러한 예에서, 재구성가능 인덕턴스(491)는 2개의 인덕터들(417 및 418) 및 3개의 스위치들(430-432)을 포함한다. 인덕터(418)는, 재구성가능 인덕턴스(491)의 입력 단자에 커플링되는 제 1 단자, 및 스위치(431)의 단자 및 스위치(432)의 단자에 커플링되는 제 2 단자를 갖는다. 유사하게, 인덕터(417)는, 재구성가능 인덕턴스(491)의 출력 단자에 커플링되는 제 1 단자, 및 스위치(430)의 단자 및 스위치(431)의 다른 단자에 커플링되는 제 2 단자를 갖는다. 도 4b에 도시된 바와 같이, 스위치(430)는, 재구성가능 인덕턴스(491)의 입력에 커플링되는 제 1 단자, 인덕터(417)의 제 2 단자에 커플링되는 제 2 단자, 및 추정기 회로(415)로부터의 로직 신호 NDRV에 커플링되는 제어 단자를 갖는다. 스위치(431)는, 인덕터(418)의 제 2 단자에 커플링되는 제 1 단자, 인덕터(417)의 제 2 단자에 커플링되는 제 2 단자, 및 추정기 회로(415)로부터의 로직 신호 NDRVB에 커플링되는 제어 단자를 갖는다. 마지막으로, 스위치(432)는, 재구성가능 인덕턴스(491)의 출력에 커플링되는 제 1 단자, 인덕터(418)의 제 2 단자에 커플링되는 제 2 단자, 및 추정기 회로(415)로부터의 로직 신호 NDRV에 커플링되는 제어 단자를 갖는다.
[0033] 재구성가능 인덕턴스(491)는 도 5a 및 도 5b에 도시된 바와 같이 구성될 수 있다. 도 5a에서, NDRV는 하이이고 스위치들(510 및 512)은 폐쇄되고, NDRVB(NDRV 바(bar), 또는 NDRV의 역)는 로우이고 스위치(511)는 개방이다. 따라서, 이러한 구성에서, 인덕터들(501 및 502)은 병렬로 있다. 도 5b에서, NDRVB는 하이이고 스위치(511)는 폐쇄되고, NDRV는 로우이고 스위치들(510 및 512)은 개방이다. 따라서, 이러한 구성에서, 인덕터들(501 및 502)은 직렬로 있다. 이것은 단지, 인덕턴스를 재구성하기 위한 일 예시적인 수단인 복수의 스위치들 및 복수의 인덕터들을 사용하여 복수의 개별 인덕턴스 값들 사이에서 재구성가능 인덕턴스를 변경하는 것의 일 예이다.
[0034] 도 6은 일 실시예에 따른 예시적인 추정기 회로를 예시한다. 도 6의 회로는, 인덕턴스를 변경하기 위해 포락선 추적 신호의 주파수를 스위칭 신호의 스위칭 주파수에 비교하기 위한 일 예시적인 메커니즘이다. 이러한 예에서, 포락선 추적 신호의 주파수를 포함하는 VAMP의 주파수는, 파형에서의 피크들 및 밸리들을 검출함으로써 결정된다. 따라서, VAMP는 피크/밸리 검출기(601)에 의해 수신된다. 이러한 예에서, 피크/밸리 검출기(601)는, 피크/밸리 검출기(601)에 의해 검출되는 각각의 피크 또는 밸리에서 펄스를 포함하는 클록 clk1을 생성한다. 스위칭 신호의 각각의 트랜지션(transition)에서 펄스를 포함하는 클록 clk2를 생성하기 위해, 스위칭 신호 ETDRV가 엣지 검출기(602)에 의해 수신된다. D 플립 플롭들(603 및 604)은 주파수 비교 회로를 형성하며, 여기서, 플립 플롭(604)은, clk2에서 하이로 트랜지션하고 clk1에서 로우로 트랜지션하는 클록 clk3을 생성한다. 따라서, clk3은, clk1과 clk2 간의 시간 차이의 예시적인 측정이다. NDRV 및 NDRVB는, D 입력에서 딜레이(delay) 회로(606)에 의해 딜레이된 버전의 clk3을 그리고 클록 입력에서 clk2(스위칭 주파수)를 수신하는 다른 D 플립 플롭(607)에 의해 생성된다.
[0035] 도 7a는 일 실시예에 따른, 스위칭 주파수 아래의 포락선 추적 신호 주파수에 대한 예시적인 파형들을 예시한다. 이 도면에서, VAMP로 구현된 포락선 추적 신호의 주파수는 인덕터 전류 IL로 구현된 스위칭 주파수보다 낮다는 것을 알 수 있다. 클록 clk1은 포락선 추적 신호의 피크들 및 밸리들에 대응하며, 이에 따라, 그 신호의 주파수에 대응한다. 클록 clk2는 ETDRV에, 즉 스위칭 주파수에 대응한다. 도 7a는, 포락선 추적 신호의 주파수가 스위칭 신호의 스위칭 주파수 미만인 경우 NDRV/NDRVB가 교번(예컨대, 턴 온 및 턴 오프)하는 것을 도시한다. NDRV가 포지티브인 시간 및 NDRVB가 포지티브인 시간은 재구성가능 인덕턴스가 상이한 상태들에 있는 시간에 대응한다. NDRV 및 NDRVB가 교번하기 때문에, 스위칭 레귤레이터의 출력에서 평균 인덕턴스가 생성된다. 또한, 평균 인덕턴스는, 포락선 추적 신호의 주파수가 증가함에 따라 감소될 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 도 6의 회로는 이를 달성하기 위한 일 예시적인 메커니즘이다.
[0036] 인덕터 구성들 사이에서의 스위칭의 이점들은, 트랜지션들 동안 에너지를 보존하기 위한 플럭스 리사이클링(flux recycling)을 포함할 수 있다. 예를 들어, 도 5a 및 도 5b를 참조하면, 인덕터들(510 및 511)이 직렬로 있는 경우(도 5b, 큰 인덕턴스 상태), 전류 IL이 각각의 인덕터를 통해 흐른다. 그러나, 인덕터들이 병렬로 구성된 경우(도 5a, 작은 인덕턴스 상태), 각각의 인덕터에서의 순간 전류는 변하지 않고 유지되며, 인덕터들(510 및 511) 둘 모두는 각각의 인덕터에서의 플럭스로 인해 전류 IL을 계속 생성한다. 이것은, 증가된 출력 전류 2IL을 초래한다. 입력 전류가 IL이므로, 각각의 인덕터에서의 전류는 IL/2로 램프 다운할 것이다. 유사하게, 인덕터들이 병렬로부터 직렬로 재구성되는 경우, 각각의 인덕터에서의 순간 전류는 변하지 않고 유지되며, 인덕터들(510 및 511) 둘 모두는 각각의 인덕터에서의 플럭스로 인해 전류 IL/2를 계속 생성하고, 이는 감소된 출력 전류 IL/2를 초래한다. 입력 전류가 IL이므로, 각각의 인덕터에서의 전류는 IL로 램프 업(ramp up)할 것이다.
[0037] 위에 언급된 바와 같이, clk3은 clk1(포락선 주파수)과 clk2(스위칭 주파수) 간의 주파수 차이의 측정이다. 또한, 도 6을 참조하면, clk3으로 NDRV/NDRVB를 셋팅하는 플립 플롭(607)의 클록 입력은 clk2이다. 따라서, clk1(포락선 주파수)이 clk2(스위칭 주파수)보다 훨씬 낮은 경우, NDRV가 하이인 시간은 NDRVB가 하이인 시간보다 훨씬 적을 것이고, 평균 인덕턴스는 더 커질 것이다. 그러나, clk1의 주파수(포락선 주파수)가 clk2의 주파수(스위칭 주파수)를 향해 증가함에 따라, NDRV가 하이인 시간은 증가할 것이고, NDRVB가 하이인 시간은 감소할 것이다. 따라서, clk1의 주파수(스위칭 주파수)가 증가함에 따라 평균 인덕턴스는 감소한다.
[0038] 도 7b는 일 실시예에 따른 고주파수 포락선 추적 신호에 대한 예시적인 파형들을 예시한다. 이러한 경우에서, 포락선 신호 주파수는 스위칭 주파수로 증가하고, clk1과 clk2 간의 위상 차이와 동일한 시간 기간 동안 clk3은 하이이다. 그러나, clk3은 이제 clk2의 엣지들에서 항상 로우일 것이다. 따라서, clk3=0이 D 플립 플롭(607)에 클로킹될 것이고, NDRVB는 로우로 유지되고 NDRV는 하이로 유지된다. 이러한 경우에서, 재구성가능 인덕턴스는 낮은 인덕턴스 구성으로 유지된다(예컨대, 인덕터들(417 및 418)이 병렬로 유지됨).
[0039] 도 8a는 일 실시예에 따른 예시적인 피크/밸리 검출기를 예시한다. 이러한 예에서, 피크/밸리 검출기는 2차 고역 통과 필터(810), 증폭기(811), 히스테리시스 비교기(812), 및 엣지 검출기(813)를 포함한다. 고역 통과 필터(810)는 AC 커플링 커패시터들 C1/C1 및 접지 저항(resistor to ground) R1을 포함한다. 증폭기(811)는, 트랜지스터들 M1-M8 및 전류 소스들(801 및 802)에 의해 예시되는 바와 같은 공통 게이트 입력 스테이지 및 전류 미러(mirror)들을 포함하는 클래스 AB 전압-전류 증폭기(class AB voltage to current amplifier)이다. 히스테리시스 비교기(812)는, 버퍼(예컨대, 직렬 커플링된 인버터들), 및 히스테리시스를 설정하기 위한 피드백 저항기 Rhys를 포함한다. 엣지 검출기(813)는, 딜레이(804)(예컨대, 직렬 커플링된 인버터들) 및 예컨대 clk1을 생성하기 위한 XOR 게이트를 포함한다.
[0040] 도 8b는 일 실시예에 따른 예시적인 엣지(edge) 검출기를 예시한다. 엣지 검출기(850)는 스위칭 신호 ETDRV를 수신하고, 딜레이(851) 및 예컨대 clk2를 생성하기 위한 XOR 게이트를 포함할 수 있다.
[0041] 위의 설명은, 본 개시내용의 다양한 실시예들과 함께 특정한 실시예들의 양상들이 어떻게 구현될 수 있는지의 예들을 예시한다. 위의 예들은, 유일한 실시예들인 것으로 간주되어서는 안되며, 다음의 청구항들에 의해 정의되는 바와 같은 특정한 실시예들의 유연성 및 이점들을 예시하도록 제시된다. 위의 개시내용 및 다음의 청구항들에 기초하여, 다른 어레인지먼트들, 실시예들, 구현들, 및 등가물들이, 청구항들에 의해 정의되는 바와 같은 본 개시내용의 범위를 벗어남이 없이 이용될 수 있다.

Claims (17)

  1. 회로로서,
    스위칭 레귤레이터(switching regulator) ― 상기 스위칭 레귤레이터는 스위칭 주파수를 갖는 스위칭 신호를 수신함 ―;
    상기 스위칭 주파수를 모니터링하도록 구성되는 모니터 회로;
    상기 스위칭 레귤레이터의 출력에 커플링되는 재구성가능 인덕턴스 ― 상기 모니터 회로는, 적어도 상기 스위칭 주파수에 기초하여, 복수의 인덕턴스 값들 사이에서 상기 재구성가능 인덕턴스를 변경하도록 구성됨 ―;
    포락선(envelope) 추적 신호를 수신하도록 구성되는 증폭기 ― 상기 증폭기의 출력은 전원 전압을 제공하기 위해 상기 스위칭 레귤레이터의 출력에 커플링됨 ―; 및
    상기 포락선 추적 신호에 기초하여 상기 스위칭 신호를 생성하도록 구성되는 스위칭 생성기 회로를 포함하고,
    상기 모니터 회로는 추가로, 상기 포락선 추적 신호의 주파수를 상기 스위칭 신호의 스위칭 주파수와 비교하고, 그리고 상기 비교에 따라 상기 재구성가능 인덕턴스를 변경하도록 구성되는, 회로.
  2. 제 1 항에 있어서,
    상기 재구성가능 인덕턴스는 복수의 인덕터들 및 복수의 스위치들을 포함하는, 회로.
  3. 제 1 항에 있어서,
    상기 스위칭 주파수가 제 1 주파수인 경우, 상기 재구성가능 인덕턴스는 제 1 인덕턴스 값을 갖고, 그리고
    상기 스위칭 주파수가 상기 제 1 주파수보다 큰 제 2 주파수인 경우, 상기 재구성가능 인덕턴스는 상기 제 1 인덕턴스 값 미만의 제 2 인덕턴스 값을 갖는, 회로.
  4. 제 1 항에 있어서,
    제 1 구성에서, 상기 재구성가능 인덕턴스는 복수의 인덕터들이 병렬로 연결되는 것에 기초하는 인덕턴스 값을 갖고, 그리고
    제 2 구성에서, 상기 재구성가능 인덕턴스는 상기 복수의 인덕터들이 직렬로 연결되는 것에 기초하는 인덕턴스 값을 갖는, 회로.
  5. 제 4 항에 있어서,
    상기 제 1 구성에서, 상기 재구성가능 인덕턴스는 2개의 인덕터들이 병렬로 연결되는 것에 기초하는 인덕턴스 값을 갖고, 그리고
    상기 제 2 구성에서, 상기 재구성가능 인덕턴스는 상기 2개의 인덕터들이 직렬로 연결되는 것에 기초하는 인덕턴스 값을 갖는, 회로.
  6. 제 1 항에 있어서,
    상기 포락선 추적 신호의 주파수가 상기 스위칭 신호의 스위칭 주파수 미만인 경우, 평균 인덕턴스를 생성하기 위해, 추정기 회로가, 복수의 개별 인덕턴스 값들 사이에서 상기 재구성가능 인덕턴스를 교번적으로(alternately) 변경하고, 그리고
    상기 평균 인덕턴스는 상기 포락선 추적 신호의 주파수가 증가함에 따라 감소되는, 회로.
  7. 제 6 항에 있어서
    상기 추정기 회로는:
    상기 포락선 추적 신호의 피크(peak)들과 상기 포락선 추적 신호의 밸리(valley)들 간의 시간 차이에 기초하여 제 1 클록 신호를 생성하기 위한 제 1 검출기 회로;
    상기 스위칭 신호의 엣지(edge)들에 기초하여 제 2 클록 신호를 생성하기 위한 제 2 검출기 회로; 및
    상기 제 1 클록 신호의 주파수를 상기 제 2 클록 신호의 주파수와 비교하고, 그리고 상기 비교에 따라 상기 재구성가능 인덕턴스를 변경하기 위한 로직 신호를 생성하기 위한 주파수 비교 회로
    를 포함하는, 회로.
  8. 방법으로서,
    스위칭 레귤레이터에 의해, 스위칭 주파수를 갖는 스위칭 신호를 수신하는 단계;
    상기 스위칭 주파수를 모니터링하는 단계;
    적어도 상기 스위칭 주파수에 기초하여, 복수의 인덕턴스 값들 사이에서 상기 스위칭 레귤레이터의 출력에 커플링되는 인덕턴스를 재구성하는 단계;
    증폭기의 입력에서 포락선 추적 신호를 수신하는 단계 ― 상기 증폭기의 출력은 전원 전압을 제공하기 위해 상기 스위칭 레귤레이터의 출력에 커플링됨 ―;
    상기 포락선 추적 신호에 기초하여 상기 스위칭 신호를 생성하는 단계; 및
    상기 포락선 추적 신호의 주파수를 상기 스위칭 신호의 스위칭 주파수와 비교하고, 그리고 상기 비교에 따라 상기 인덕턴스를 변경하는 단계를 포함하는, 방법.
  9. 제 8 항에 있어서,
    상기 인덕턴스는 상기 스위칭 주파수가 증가함에 따라 감소되는, 방법.
  10. 제 8 항에 있어서,
    상기 인덕턴스를 재구성하는 단계는, 평균 인덕턴스를 생성하기 위해, 복수의 개별 인덕턴스 값들 사이에서 상기 인덕턴스를 교번적으로 변경하는 단계를 포함하는, 방법.
  11. 제 8 항에 있어서,
    상기 인덕턴스는 복수의 스위치들에 의해 함께 커플링되는 복수의 인덕터들을 포함하고, 그리고
    상기 인덕턴스를 재구성하는 단계는, 하나 또는 그 초과의 스위치들을 턴 온(turn on)하고 그리고 하나 또는 그 초과의 다른 스위치들을 턴 오프(turn off)하는 단계를 포함하는, 방법.
  12. 제 8 항에 있어서,
    제 1 구성에서, 상기 인덕턴스는 복수의 인덕터들이 병렬로 연결되는 것에 기초하는 인덕턴스 값을 갖고, 그리고
    제 2 구성에서, 상기 인덕턴스는 상기 복수의 인덕터들이 직렬로 연결되는 것에 기초하는 인덕턴스 값을 갖는, 방법.
  13. 제 12 항에 있어서,
    상기 제 1 구성에서, 재구성가능 인덕턴스는 2개의 인덕터들이 병렬로 연결되는 것에 기초하는 인덕턴스 값을 갖고, 그리고
    상기 제 2 구성에서, 상기 재구성가능 인덕턴스는 상기 2개의 인덕터들이 직렬로 연결되는 것에 기초하는 인덕턴스 값을 갖는, 방법.
  14. 제 8 항에 있어서,
    제 1 클록 신호를 생성하기 위해 상기 포락선 추적 신호의 피크들과 상기 포락선 추적 신호의 밸리들 간의 시간 차이를 검출하는 단계;
    제 2 클록 신호를 생성하기 위해 상기 스위칭 신호의 엣지들을 검출하는 단계; 및
    상기 제 1 클록 신호의 주파수를 상기 제 2 클록 신호의 주파수와 비교하고, 그리고 상기 비교에 따라 상기 인덕턴스를 재구성하기 위한 신호를 생성하는 단계를 더 포함하는, 방법.
  15. 회로로서,
    스위칭 레귤레이터 ― 상기 스위칭 레귤레이터는 스위칭 주파수를 갖는 스위칭 신호를 수신함 ―;
    상기 스위칭 레귤레이터의 출력에 커플링되는 재구성가능 인덕턴스;
    상기 스위칭 주파수를 모니터링하고, 그리고 적어도 상기 스위칭 주파수에 기초하여, 복수의 인덕턴스 값들 사이에서 상기 재구성가능 인덕턴스를 변경하기 위한 수단;
    포락선 추적 신호를 수신하기 위한 증폭기 ― 상기 증폭기의 출력은 전원 전압을 제공하기 위해 상기 스위칭 레귤레이터의 출력에 커플링됨 ―;
    상기 포락선 추적 신호에 기초하여 상기 스위칭 신호를 생성하기 위한 수단; 및
    상기 포락선 추적 신호의 주파수를 상기 스위칭 신호의 스위칭 주파수와 비교하고, 그리고 상기 비교에 따라 상기 재구성가능 인덕턴스를 변경하기 위한 수단을 포함하는, 회로.
  16. 제 15 항에 있어서,
    상기 인덕턴스는 상기 스위칭 주파수가 증가함에 따라 감소되는, 회로.
  17. 제 15 항에 있어서,
    제 1 구성에서, 재구성가능 인덕턴스 수단은 복수의 인덕터들이 병렬로 연결되는 것에 기초하는 인덕턴스 값을 갖고, 그리고
    제 2 구성에서, 상기 재구성가능 인덕턴스 수단은 상기 복수의 인덕터들이 직렬로 연결되는 것에 기초하는 인덕턴스 값을 갖는, 회로.
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