KR101859194B1 - 발광다이오드 - Google Patents

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Abstract

본 발명이 제공하는 발광다이오드 어레이는, 제1 발광다이오드 및 제2 발광다이오드를 포함하고, 제1 발광다이오드는 제1 영역; 제2 영역; 상기 제1 영역과 상기 제2 영역 사이에 위치하고 전극 절연층을 포함하는 제1 차단통로; 및 제1 영역을 덮는 전극 연결층을 포함하고, 제2 발광다이오드는, 반도체 적층; 상기 반도체 적층 상에 위치하는 제2 전기적 본딩 패드; 및 상기 제1 발광다이오드와 상기 제2 발광다이오드의 사이에 위치하고, 상기 제1 발광다이오드와 상기 제2 발광다이오드를 전기적으로 연결하는 전기적 연결구조를 포함하는 제2 차단통로를 포함한다.

Description

발광다이오드{LIGHT-EMITTING DIODE}
본 발명은 발광다이오드 어레이 구조 및 그 제조방법에 관한 것으로, 특히 전극 절연층을 이용하여 누전 현상을 개선하는 구조 및 그 제조방법에 관한 것이다.
발광다이오드는 반도체 소자 중에서 광범위하게 사용되는 광원이다. 종래의 백열등 또는 형광램프와 비교해보면, 발광다이오드는 전기를 절약하고 사용 수명이 비교적 긴 특성이 있으므로, 종래의 광원을 점차적으로 대체하여 예를 들면 교통 신호등, 백라이트 모듈, 가로등 조명, 의료 설비 등의 산업에 응용되고 있다.
발광다이오드 광원의 응용과 발전에 따라 휘도에 대한 요구가 갈수록 높아지고 있으며, 발광 효율을 향상시켜 휘도를 높이는 것은 업계에서 공동으로 노력하는 방향이 되었다.
도 14는 종래 기술에서 반도체 발광소자에 사용되는 LED 패키지(300)를 나타내고 있으며, 패키징 구조(1)에 의해 패키징된 반도체 LED 칩(2)을 포함하고, 반도체 LED 칩(2)은 p-n 접합면(3)을 구비하고, 패키징 구조(1)는 일반적으로, 에폭시 수지 또는 열가소성 플라스틱 재료와 같은 열경화성 재료로 형성된다. 반도체 LED 칩(2)은 용접 와이어(4)를 통해 2개의 도전 프레임(5, 6)에 연결된다. 에폭시 수지는 고온에서 열화(degrading) 현상이 일어날 수 있으므로, 저온 환경에서 경화시켜야만 한다. 그밖에, 에폭시 수지는 매우 높은 열저항성(thermal resistance)을 가지므로, 도 14의 구조는 반도체 LED 칩(2)의 고저항 방열 경로만을 제공하여, 저전력 소모를 위한 LED 패키지(1)의 응용을 제한한다.
본 발명은 전술한 문제점을 해결하기 위한 발광다이오드 어레이 구조를 제공한다.
본 발명이 제공하는 발광다이오드 어레이는, 제1 발광다이오드 및 제2 발광다이오드를 포함하고, 제1 발광다이오드는 제1 영역; 제2 영역; 제1 영역과 제2 영역 사이에 위치하고 전극 절연층(electrode isolation layer)을 포함하는 제1 차단통로(first isolation path) 및 제1 영역을 덮는 전극 연결층(electrode connecting layer)을 포함하고, 제2 발광다이오드는, 반도체 적층(semiconductor stack layer); 반도체 적층 상에 위치하는 제2 전기적 본딩 패드(second electrical bonding pad); 및 제1 발광다이오드와 제2 발광다이오드의 사이에 위치하고, 제1 발광다이오드와 제2 발광다이오드를 전기적으로 연결하는 전기적 연결구조(electrical connecting structure)를 포함하는 제2 차단통로를 포함한다.
본 발명의 다른 발광다이오드 어레이는 제1 표면을 구비하는 기판; 제1 표면 상에 위치하는 복수개의 발광다이오드; 상기 제1 표면상에 배치되고, 상기 복수개의 발광다이오드를 전기적으로 연결하는 복수개의 도전 배선 구조; 제1 표면상에 위치하는 2개의 전기적 본딩 패드; 및 임의의 전기적 본딩 패드와 임의의 발광다이오드 사이에 위치하는 차단통로를 포함하고, 상기 전기적 본딩 패드와 상기 발광다이오드의 거리는 25㎛보다 작지 않다.
도 1 ~ 도 12는 본 발명의 제1 실시예에 따른 발광다이오드 어레이의 구조 단면 개략도이다.
도 13은 본 발명의 제2 실시예에 따른 발광다이오드 어레이의 평면도이다.
도 14는 종래의 발광소자 구조도이다.
본 발명을 더욱 상세하고 완벽하게 하기 설명하기 위하여, 도 1 ~ 도 13을 결합하여 설명한다. 본 발명의 제1 실시예에 따른 발광다이오드 어레이(1000)의 구조 및 제조단계는 다음과 같다. 도 1에 도시한 바와 같이, 갈륨비소 기판과 같은 성장 기판(10)을 제공하고; 복수개의 발광다이오드를 직접 상기 기판에 에피택셜 성장시킨다. 본 실시예에서 발광다이오드 유닛(100, 200)은 2개이나, 이에 한정되지 않는다. 도 2에 도시한 바와 같이, 각 발광다이오드는 제1 도전형 접촉층(11), 제1 도전형 반도체층(12), 활성층(13) 및 제2 도전형 반도체층(14)을 포함한다. 여기서, 제1 도전형 접촉층(11)은 n형 갈륨비소(n-GaAs)일 수 있으며, 제1 도전형 반도체층(12), 활성층(13) 및 제2 도전형 반도체층(14)의 재료는 갈륨(Ga), 알루미늄(Al), 인듐(In), 비소(As), 인(P), 질소(N) 및 규소(Si)로 이루어진 군에서 선택되는 하나 또는 하나 이상의 원소를 포함한다. 예를 들면 갈륨인(GaP), 알루미늄갈륨인듐인(AlGaInP)일 수 있다.
증착 방법을 이용하여 제2 도전형 반도체층(14) 상의 선택 영역에 적어도 하나의 제2 전기적 전극(15b) 및 복수개의 제2 전기적 연장전극(15c)과 같은 하나 이상의 전극 구조를 각각 형성한다. 도 3, 도 4에 도시한 바와 같이, 이들 전극 상에 임시 기판(16)을 접합한 후, 성장 기판(10)을 제거한다. 여기서 임시 기판(16)은 유리일 수 있다. 도 5에 도시한 바와 같이, 마이크로 리소그래피 식각 공정을 이용하여 제2 도전형 접촉층(11)을 부분적으로 제거하여 복수개의 점상(點狀) 구조를 형성하고 제1 도전형 반도체층(12)의 하부 표면(12a)을 일부 노출시킨 다음, 일부 하부 표면(12a) 및 복수개의 제1 도전형 접촉층(11) 점상 구조 하측에 전기적 연결층(17)을 각각 형성한다. 상기 제2 전기적 전극(15b) 및 복수개의 제2 전기적 연장전극(15c)의 재료는 크롬(Cr), 티타늄(Ti), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 알루미늄(Al), 텅스텐(W), 주석(Sn) 또는 은(Ag) 등과 같은 금속재료에서 선택될 수 있다. 전기적 연결층(17)의 재료는 게르마늄/금일 수 있다.
도 6에 도시한 바와 같이, 습식 식각법을 이용하여 제1 도전형 반도체층(12)의 하부 표면(12a)을 거친 평면으로 식각한다. 또한 산화알루미늄 기판과 같은 영구 기판(18)을 제공하고, 이 기판상에 접합층(19)을 형성함으로써 도 7의 구조를 형성하거나 또는 도 8에 도시한 바와 같이, 제1 도전형 반도체층(12)의 하부 표면(12a)에 접합층(19)(미도시)을 형성한 다음, 접합층(19)을 통해 영구 기판(18)을 제1 도전형 반도체층(12)의 하부 표면(12a)의 하측에 접합시킴으로써, 도 6, 도 7의 구조를 일체로 접합시켜, 복수개의 제1 도전형 접촉층(11) 점상 구조 및 전기적 연결층(17)이 제1 도전형 반도체층(12)의 하부 표면(12a)과 접합층(19)의 사이에 개재되도록 한다. 도 9에 도시한 바와 같이, 임시 기판(16)을 제거함으로써 제2 전기적 전극(15b), 복수개의 제2 전기적 연장전극(15c) 및 제2 도전형 반도체층(14)의 상부 표면(14a)의 일부를 노출시킨다. 유도 결합 플라즈마 반응 이온 에칭 시스템(Inductively Coupled Plasma Reactive Ion Etching System)을 통해 제2 도전형 반도체층(14), 활성층(13)을 제1 도전형 반도체층(12)의 일부 표면이 노출될 때까지 위에서부터 아래로 건식 식각하여 제1 차단통로(20) 및 제2 차단통로(21)를 형성한다. 제1 차단통로(20)는 제1 발광다이오드(100)를 제1 영역(50A) 및 제2 영역(50B)으로 갈라놓고, 이 두 영역의 거리는 25㎛보다 작지 않다. 제2 차단통로(21)는 제1 발광다이오드(100)와 제2 발광다이오드(200) 사이에 위치한다. 도 10에 도시한 바와 같이, 다시 건식 식각 또는 습식 식각 방법을 이용하여 제2 도전형 반도체층(14)의 상부 표면(14a)을 거친 표면으로 식각한다. 도 11에 도시한 바와 같이, 다시 유도 결합 플라즈마 식각 시스템을 통해 제2 차단통로(21) 중의 일부 제1 도전형 반도체층(12)을 식각하여 제거한다. 전후 2차 건식 식각 속도가 다르므로, 제2 차단통로(21) 중의 제2 도전형 반도체층(14), 활성층(13) 및 제1 도전형 반도체층(12)의 측벽은 계단 모양을 형성한다.
제1 차단통로(20)에서, 제2 영역(50B)의 측벽을 따라 증착 방법으로 전극 절연층(22)을 형성하고, 이 전극 절연층(22)의 높이는 제2 영역(50B)의 측벽 높이보다 높다. 제2 차단통로(21)에서, 제2 영역(50B)의 일부 상부 표면 및 측벽을 따라 증착 방법으로 절연 구조(23)를 형성하고, 제2 발광다이오드(200)의 일부 상부 표면 및 측벽을 따라 증착 방법으로 다른 절연 구조(23)를 형성한다. 여기서, 전극 절연층(22)과 절연 구조(23)의 재료는 산화규소, 질화규소, 산화 알루미늄, 산화지르코늄 또는 산화 티타늄 등 유전 재료일 수 있다. 그 다음 전극 연결층(26)을 형성하여 제1 영역(50A)의 측벽 및 상부 표면을 덮고, 여기서 전극 연결층(26) 재료는 티타늄-금일 수 있다. 전극 연결층(26)과 제1 발광다이오드(100)의 제1 도전형 반도체층(12), 활성층(13) 및 제2 도전형 반도체층(14) 사이에 전기 오옴 접촉을 형성할 수 없으므로, 전기적 연결층(17)을 통해서 제1 도전형 반도체층(12)과 전기 오옴 접촉을 형성하는 것이 필요하다. 제2 차단통로(21)에서, 제2 영역(50B)의 절연 구조(23)의 상부, 측벽 및 제2 차단통로(21) 하부에 전기적 연결구조(24)를 형성한다. 여기서 제1 발광다이오드(100)의 제2 도전형 반도체층(14)은 상기 전기적 연결구조(24) 및 전기적 연결층(17)에 의해 제2 발광다이오드(200)의 제1 도전형 반도체층(12)과 직렬 방식으로 전기적으로 연결된다. 또 제2 전기적 전극(15b) 상에 제2 전기적 본딩 패드(25)를 형성한다. 그밖에, 전극 연결층(26)은 제1 전기적 본딩 패드로 이용될 수 있으며, 전극 연결층(26)과 제2 전기적 본딩 패드(25)가 외부 전원과 전기적으로 연결(미도시)되면, 외부 전원이 제공하는 전류는 전극 연결층(26)에서 전기적 연결층(17)을 거쳐 발광다이오드(100)의 제1 도전형 반도체층(12), 활성층(13), 제2 도전형 반도체층(14)을 흘러지나, 전기적 연결구조(24)를 통해 발광다이오드(200)로 흘러간다. 전극 연결층(26) 및 전기적 연결구조(24)는 제2 전기적 본딩 패드(25)와 함께 증착 방법으로 형성될 수 있으며, 또한 구성 재료가 같을 수 있다. 상기 공정 단계를 통해 2개의 발광다이오드(100, 200)가 직렬 연결된 발광다이오드 어레이(1000)를 형성한다. 발광다이오드(100)는 제1 차단통로(20)에 의해 제1 영역(50A) 및 제2 영역(50B)으로 나뉜다. 제1 영역(50A)은 전극 연결층(26)에 의해 덮여진다. 제2 전기적 본딩 패드(25)는 제2 발광다이오드(200)의 일부 상부 표면(14a) 상에 위치하고, 전극 연결층(26)의 상부 표면과 제2 전기적 본딩 패드(25)의 상부 표면은 같은 수평 높이에 위치한다.
도 13은 본 발명의 제2 실시예에 따른 발광다이오드 어레이(2000)의 평면도이며, 제1 발광다이오드(100) 및 제2 발광다이오드(200) 등 모두 10개의 발광다이오드를 포함하며, 서로 전기적으로 직렬 연결된 발광다이오드 어레이다. 도 13에 도시한 바와 같이, 발광다이오드 어레이(2000)는 제1 표면(30a)을 구비하는 기판(30); 제1 표면 상에 위치하고, 제1 발광다이오드(100) 및 제2 발광다이오드(200)를 포함하는 10개의 발광다이오드; 제1 표면상에 배치되고, 복수개의 발광다이오드에 전기적으로 연결된 복수개의 도전 배선구조(40); 제1 표면상에 위치하고, 외부 연결 전원과 전기적으로 연결되는(미도시) 2개의 전기적 본딩 패드(50, 60); 및 임의의 전기적 본딩 패드(예를 들면 본딩 패드(50))와 임의의 발광다이오드(예를 들면 발광다이오드(100)) 사이에 위치하는 차단통로(70)를 포함하고; 전기적 본딩 패드와 발광다이오드의 거리는 25㎛보다 작지 않다. 여기서 전기적 본딩 패드와 발광다이오드의 거리가 매우 짧을 경우, 발광다이오드의 식각 단계에서 반도체 물질이 상기 발광다이오드 측벽 상에 잔류하기 쉬워, 누전 현상이 발생한다. 이때 차단통로(70)에 있는 발광다이오드의 측벽에 전극 절연층(80)을 형성하면, 이 현상을 개선할 수 있다. 여기서 기판(30)은 담지(擔持) 기초이며 도전 기판 또는 비도전 기판, 투명 기판 또는 불투명 기판을 포함할 수 있다.
상기 제1 도전형 반도체층(12) 및 제2 도전형 반도체층(14)은 적어도 2개 부분의 전기적 특성, 극성 또는 도핑물이 서로 상이하거나 또는 각각 전자와 정공(electron hole)을 제공하는 단일 또는 다중("다중"이라 함은 이중 또는 이중 이상을 가리키며, 이하 동일하다) 반도체 재료이며, 그 전기적 특성은 p형, n형 및 i형 중 임의의 2개의 조합에서 선택할 수 있다. 활성층(13)은 제1 도전형 반도체층(12) 및 제2 도전형 반도체층(14) 사이에 위치하며, 전기에너지와 빛에너지가 상호 변환이 발생 또는 유도될 수 있는 영역이다.
본 발명의 실시예에 따른 상기 발광다이오드의 발광 스펙트럼은 단일 반도체 또는 다중 반도체층의 물리적 또는 화학적 요소를 변화시켜 조절할 수 있다. 일반적으로 사용되는 재료는 인화알루미늄갈륨인듐(AlGaInP) 계열, 질화알루미늄갈륨인듐(AlGaInN) 계열, 산화아연(ZnO）계열 등이다. 활성층(미도시)의 구조는 싱글 헤테로구조(single heterostructure；SH), 더블 헤테로구조(double heterostructure；DH), 더블사이드 헤테로구조(double-side double heterostructure；DDH) 또는 다중 양자우물구조(multi-quantum well；MQW) 등이다. 그리고, 양자우물의 로그(log)를 조절하여 발광 파장을 변화시킬 수 있다.
본 발명의 일 실시예에서, 제1 도전형 접촉층(11)과 성장 기판(10) 사이에 완충층(미도시)을 더 포함한다. 상기 완충층은 2가지 재료 시스템 사이에 개재되어 기판의 재료 시스템을 반도체 시스템으로 “과도”시키는 재료 시스템이다. 발광다이오드의 구조에 있어서, 완충층은 두 재료 사이의 격자 부정합을 감소시키는 재료층이다. 다른 한편으로 완충층은 두 가지 재료 또는 2개로 분리된 구조를 결합시키기 위한 단일 또는 다중 구조로서 완충층의 재료는 유기재료, 무기재료, 금속 또는 반도체 등에서 선택될 수 있으며, 그 구조는 반사층, 열전도층, 도전층, 저항 접촉(ohmic contact)층, 응력 완화(stress realease)층, 응력 조절(stress adjustment)층, 본딩(bonding)층, 파장 변환층 및 기계적 고정 구조 등에서 선택될 수 있다. 일 실시예에서, 상기 완충층의 재료는 AlN, GaN, GaInP, InP, GaAs, AlAs일 수 있으며, 형성 방법은 스퍼터(Sputter) 또는 원자층 증착(Atomic Layer Deposition, ALD)일 수 있다.
제2 도전형 반도체층(14)은 선택적으로 제2 도전형 접촉층(미도시)을 더 형성할 수 있다. 접촉층은 활성층(13)에서 멀리 떨어진 제2 도전형 반도체층의 일측에 형성된다. 구체적으로, 제2 도전형 접촉층은 광학층, 전기층 또는 이들의 조합일 수 있다. 광학층은 활성층(미도시)으로부터 방출되거나 또는 활성층(미도시)으로 진입하는 전자기 복사 또는 광선을 변화시킬 수 있다. 여기서 “변화”는 전자기 복사 또는 빛 중 적어도 어느 하나의 광학적 특성을 변화시키는 것을 가리키며, 상기 특성은 주파수, 파장, 강도, 플럭스량, 효율, 색온, 연색 지수(rendering index), 라이트 필드(light field) 및 가시 각도(angle of view)를 포함하나 이에 한정되지 않는다. 전기층은 제2 도전형 접촉층의 임의의 상대측 간의 전압, 저항, 전류, 전기용량 중 적어도 하나의 수치, 밀도, 분포 등의 변화가 발생하거나 변화가 발생할 추세를 가지도록 할 수 있다. 제2 도전형 접촉층의 구성재료는 산화물, 도전 산화물, 투명 산화물, 50% 또는 그 이상의 투과율을 가진 산화물, 금속, 상대적으로 투광하는 금속, 50% 또는 그 이상의 투과율을 가진 금속, 유기질, 무기질, 형광체, 인광체, 도자기, 반도체, 도핑 반도체 및 무도핑 반도체 중 적어도 하나를 포함한다. 일부 응용에서 접촉층의 재료는 산화인듐주석, 산화카드뮴주석, 산화안티몬주석, 산화인듐아연, 산화아연알루미늄, 및 산화아연주석 중 적어도 하나이다. 상대적 투광 금속일 경우, 그 두께는 대략 0.005㎛ ~ 0.6㎛이다.
이상 각 도면과 설명은 각각 특정 실시예에 대응되나, 각 실시예에서 설명 또는 개시된 소자, 실시방식, 설계원칙 및 기술원리는 서로 명백하게 충돌, 모순 또는 공동으로 실시하기 어려운 것을 제외하고 필요에 따라 임의로 참고, 교체, 조합, 조율 또는 병합하여 실시할 수 있다.
본 발명은 위에서 설명한 바와 같으나 본 발명의 범위, 실시 순서 또는 사용되는 재료와 제조 공정은 이에 한정되지 않는다. 본 발명에 대한 각종 수정과 변경은 본 발명의 정신과 범위를 벗어나지 않는다.
1: 패키징 구조
2: 발광다이오드 칩
3: p-n 접합면
4: 용접 와이어
5, 6: 도전 프레임
10: 성장 기판
11: 제1 도전형 접촉층
12: 제1 도전형 반도체층
12a: 거친 평면
13: 활성층
14: 제2 도전형 반도체층
14a: 거친 평면
15b: 제2 전기적 전극
15c: 제2 전기적 연장전극
16: 임시 기판
17: 전기적 연결층
18: 영구 기판
19: 접합층
20: 제1 차단통로
21: 제2 차단통로
22: 전극 절연층
23: 절연 구조
24: 전기적 연결구조
25: 제2 전기적 본딩 패드
26: 전극 연결층
30: 기판
40: 도전 배선구조
50, 60: 전기 연결 패드
50A: 제1 영역
50B: 제2 영역
70: 차단 통로
80: 전극 절연층
100: 제1 발광다이오드
200: 제2 발광다이오드
300: 발광다이오드 패키지
1000, 2000: 발광다이오드 어레이

Claims (10)

  1. 발광다이오드에 있어서,
    제1 발광다이오드; 전극 연결층; 및 전기적 연결구조를 포함하고,
    상기 제1 발광다이오드는,
    측벽을 포함하는 제1 영역;
    제2 영역; 및
    상기 제1 영역 및 상기 제2 영역 사이에 위치하는 전극 절연층을 포함하는 제1 차단통로를 포함하고;
    상기 제1 영역 및 상기 제2 영역은 각각 차례대로 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고;
    상기 전극 연결층은 상기 제1 영역의 측벽을 덮고;
    상기 전기적 연결구조는 상기 제2 영역을 덮고, 또한 상기 제2 영역의 제2 도전형 반도체층과 전기적으로 연결되고;
    상기 전기적 연결구조의 아래에 전기적 연결층이 위치하고, 상기 전기적 연결층은 상기 전극 연결층에 직접 접촉되며 또한 상기 제1 영역의 상기 제1 도전형 반도체층과 전기적으로 연결되고, 상기 전기적 연결층은 상기 전기적 연결구조와 전기적으로 연결되는,
    발광다이오드.
  2. 제1항에 있어서,
    제2 발광다이오드를 더 포함하고, 상기 제2 발광다이오드는 반도체 적층 및 상기 반도체 적층 상에 위치하는 본딩 패드를 포함하고,
    상기 반도체 적층은 차례대로 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는, 발광다이오드.
  3. 제2항에 있어서,
    상기 제1 발광 다이오드 및 상기 제2 발광다이오드 사이에 위치하는 제2 차단통로를 더 포함하고, 상기 전기적 연결구조는 연신되어 상기 제2 차단통로 내에 위치하고 또한 상기 제1 발광다이오드 및 상기 제2 발광다이오드를 전기적으로 연결하는, 발광다이오드.
  4. 제3항에 있어서,
    상기 제2 차단통로 내에 위치하는 제1 절연 구조 및 제2 절연 구조를 더 포함하는 발광다이오드.
  5. 제4항에 있어서,
    상기 발광다이오드 단면도에서, 상기 전기적 연결구조는 상기 제1 절연 구조 및 상기 제2 절연 구조를 분리시키는, 발광다이오드.
  6. 제4항에 있어서,
    상기 전기적 연결구조는 상기 제1 절연 구조를 덮는, 발광다이오드.
  7. 제3항에 있어서,
    상기 제2 차단통로는 상기 제2 영역의 상기 제2 도전형 반도체층과 상기 제2 발광다이오드의 상기 제2 도전형 반도체층을 분리시키고, 상기 제2 영역의 상기 활성층과 상기 제2 발광다이오드의 상기 활성층을 분리시키고; 및 상기 제2 영역의 상기 제1 도전형 반도체층과 상기 제2 발광다이오드의 상기 제1 도전형 반도체층을 분리시키는, 발광다이오드.
  8. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역의 거리는 25㎛보다 작지 않은, 발광다이오드.
  9. 제1항에 있어서,
    상기 제1 영역의 상기 제1 도전형 반도체층은 상기 제2 영역의 제1 도전형 반도체층과 연결되는, 발광다이오드.
  10. 제1항에 있어서,
    상기 제1 영역의 상기 제2 도전형 반도체층은 상부 표면 및 상기 제1 차단통로에 위치하는 측벽을 구비하고, 상기 제1 영역의 상기 활성층은 상기 제1 차단통로에 위치하는 측벽을 구비하고, 상기 전극 연결층은 상기 제2 도전형 반도체층의 상기 상부 표면을 덮고 또한 연신되어 상기 제1 차단통로 내에 위치하여 상기 제2 도전형 반도체층의 상기 측벽 및 상기 제1 영역의 상기 활성층의 상기 측벽을 덮는, 발광다이오드.
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