KR101844300B1 - 입력 신호에 응답하여 동적으로 제어 가능한 포락선 검파 장치 및 방법 - Google Patents

입력 신호에 응답하여 동적으로 제어 가능한 포락선 검파 장치 및 방법 Download PDF

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Abstract

동적으로 제어 가능한 포락선 검파 장치는 입력 신호에 응답하여 상기 입력 신호의 포락선을 출력하는 포락선 검파기; 상기 입력 신호에 응답하여 원하는(desired) 검파 대역을 판단하는 검파 대역 판단부; 및 상기 판단된 검파 대역을 기초로 상기 포락선 검파기의 검파 대역을 제어하기 위하여 상기 포락선 검파기로 제공되는 제어 신호를 생성하는 검파 대역 제어기를 포함한다.

Description

입력 신호에 응답하여 동적으로 제어 가능한 포락선 검파 장치 및 방법{DYNAMICALLY CONTROLLED ENVELOPE DETECTION APPARATUS IN RESPONSE TO INPUT SIGNAL AND METHOD ENABLING THE APPARATUS}
아래의 실시예들은 입력 신호의 포락선을 검출하는 기술에 관한 것이다.
포락선 검파기는 입력 신호의 포락선을 검출하기 위하여 사용된다. 특히, 그것은 앰플리튜드 변조된(amplitude modulated) 입력 신호의 포락선을 검출하기 위하여 사용된다.
포락선 검파기는 고유의 검파 대역을 갖는다. 즉, 입력 신호가 포락선 검파기를 통과하는 경우, 포락선 검파기는 주파수 필터링(특히, 로우 패스 필터링)을 수행하여 고유의 검파 대역에서 포락선을 출력한다.
본 발명의 일실시예에 따른 동적으로 제어 가능한 포락선 검파 장치는 입력 신호에 응답하여 상기 입력 신호의 포락선을 출력하는 포락선 검파기; 상기 입력 신호에 응답하여 원하는(desired) 검파 대역을 판단하는 검파 대역 판단부; 및 상기 판단된 검파 대역을 기초로 상기 포락선 검파기의 검파 대역을 제어하기 위하여 상기 포락선 검파기로 제공되는 제어 신호를 생성하는 검파 대역 제어기를 포함한다.
상기 검파 대역 제어기는 상기 포락선 검파기에 포함된 전류 소스 또는 커패시터를 제어하기 위한 상기 제어 신호를 생성한다.
상기 포락선 검파기는 상기 입력 신호를 수신하는 트랜지스터; 및 상기 입력 신호의 포락선을 출력하기 위하여 상기 트랜지스터의 적어도 한 노드와 전기적으로 연결된 전류 소스 및 커패시터를 포함하고, 상기 전류 소스 및 상기 커패시터는 병렬로 연결된다.
상기 커패시터는 서로 병렬로 연결된 복수의 서브 커패시터들을 포함하고, 상기 검파 대역 제어기는 상기 판단된 검파 대역에 기초하여 상기 복수의 서브 커패시터들 중 적어도 하나의 서브 커패시터를 선택하기 위하여 상기 제어 신호를 생성한다.
상기 선택된 적어도 하나의 서브 커패시터는 스위치-온되고, 선택되지 않은 서브 커패시터는 스위치-오프된다.
상기 전류 소스는 서로 병렬로 연결된 복수의 서브 전류 소스들을 포함하고, 상기 검파 대역 제어기는 상기 판단된 검파 대역에 기초하여 상기 복수의 서브 전류 소스들 중 적어도 하나의 서브 전류 소스를 선택하기 위하여 상기 제어 신호를 생성한다.
상기 선택된 적어도 하나의 서브 전류 소스는 스위치-온되고, 선택되지 않은 서브 전류 소스는 스위치-오프된다.
상기 검파 대역 판단부는 상기 입력 신호의 반송 주파수, 데이터 전송률 또는 크기 중 적어도 하나에 기초하여 상기 원하는(desired) 검파 대역을 판단한다.
상기 검파 대역 제어기는 상기 판단된 검파 대역의 대역폭이 감소되는 경우, 상기 커패시터의 유효 커패시턴스가 증가하도록 상기 제어 신호를 생성하거나, 상기 전류 소스의 유효 전류가 작아지도록 상기 제어 신호를 생성한다.
본 발명의 일실시예에 따른 동적으로 제어 가능한 포락선 검파 장치는 입력 신호를 수신하는 트랜지스터; 및 상기 입력 신호의 포락선을 출력하기 위하여 상기 트랜지스터의 적어도 한 노드와 전기적으로 연결된 전류 소스 및 커패시터를 포함하는 포락선 검파기; 상기 입력 신호의 특성에 기초하여 원하는(desired) 검파 대역을 판단하는 검파 대역 판단부; 및 상기 판단된 검파 대역을 기초로 상기 포락선 검파기의 검파 대역을 제어하기 위하여 상기 전류 소스 또는 상기 커패시터로 제어 신호를 생성하는 검파 대역 제어기를 포함한다.
상기 트랜지스터가 NMOS 트랜지스터인 경우, 상기 전류 소스 또는 상기 커패시터는 상기 트랜지스터의 소스 노드와 연결되고, 상기 입력 신호의 포락선은 상기 소스 노드의 전압에 의하여 검출된다.
상기 전류 소스는 서로 병렬로 연결된 복수의 서브 전류 소스들 및 스위치들-상기 스위치들 각각은 상기 복수의 서브 전류 소스들 각각과 직렬로 연결됨-을 포함하고, 상기 검파 대역 제어기는 상기 판단된 검파 대역에 기초하여 상기 스위치들 중 적어도 하나의 스위치를 선택적으로 스위치-온하기 위하여 상기 제어 신호를 생성한다.
상기 커패시터는 서로 병렬로 연결된 복수의 서브 커패시터들 및 스위치들-상기 스위치들 각각은 상기 복수의 서브 커패시터들 각각과 직렬로 연결됨-을 포함하고, 상기 검파 대역 제어기는 상기 판단된 검파 대역에 기초하여 상기 스위치들 중 적어도 하나의 스위치를 선택적으로 스위치-온하기 위하여 상기 제어 신호를 생성한다.
상기 검파 대역 판단부는 상기 입력 신호의 반송 주파수, 데이터 전송률 또는 크기 중 적어도 하나에 기초하여 상기 원하는(desired) 검파 대역을 판단한다.
본 발명의 실시예들은 포락선 검파기의 검파 대역을 동적으로 조절함으로써, 입력 신호에 적합하게 포락선 검파기를 설정할 수 있다.
도 1은 반송 주파수, 포락선 검파기의 검파 대역, 데이터 전송 속도에 주파수를 개념적으로 나타낸 도면이다.
도 2는 NMOS 트랜지스터, 전류 소스 및 커패시터를 포함하는 포락선 검파기를 나타낸 도면이다.
도 3은 도 2에 도시된 포락선 검파기의 입력 파형 및 출력 파형을 예시적으로 나타낸 그래프이다.
도 4는 본 발명의 일실시예에 따라 동적으로 포락선 검파기의 커패시터를 제어하는 포락선 검파 장치를 나타낸 블록도이다.
도 5는 본 발명의 일실시예에 따른 복수의 서브 커패시터들 및 스위치들을 포함하는 포락선 검파기를 포함하는 포락선 검파 장치를 나타낸 블록도이다.
도 6은 본 발명의 일실시예에 따라 동적으로 포락선 검파기의 전류 소스를 제어하는 포락선 검파 장치를 나타낸 블록도이다.
도 7은 본 발명의 일실시예에 따른 복수의 서브 전류 소스들 및 스위치들을 포함하는 포락선 검파기를 포함하는 포락선 검파 장치를 나타낸 블록도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 일실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 반송 주파수, 포락선 검파기의 검파 대역, 데이터 전송 속도에 주파수를 개념적으로 나타낸 도면이다.
도 1을 참조하면, 반송 주파수(110)는 포락선 검파기의 검파 대역(120), 데이터 전송 속도의 주파수(130)보다 높음을 알 수 있다.
일반적인 통신 시스템을 포함하는 전자 시스템에서, 데이터 전송 속도에 대응하는 주파수는 반송 주파수보다 낮다. 예를 들어, 반송 주파수(11)는 검파 대역(120)보다 약 5-10배 이상 높을 수 있고, 데이터 전송 속도의 주파수(130)보다 100배 이상 높을 수 있다.
그러나, 데이터 전송 속도의 주파수(130)가 높아지는 경우, 데이터 전송 속도의 주파수(130)와 포락선 검파기의 검파 대역(120) 사이의 차이는 작아질 수 있다. 이러한 것은 포락선 검파기를 사용하는 것을 어렵게 할 수 있다.
데이터 전송 속도의 주파수(130)와 포락선 검파기의 검파 대역(120) 사이의 차이는 작아짐으로써 발생하는 데이터의 왜곡을 줄이기 위하여 포락선 검파기의 검파 대역폭을 증가시킨다면, 반송 주파수(110)와 포락선 검파기의 검파 대역(120) 사이의 차이가 충분히 크지 않을 수 있다. 이러한 경우, 작은 크기의 입력 신호가 포락선 검파기에 입력된다면, 포락선 검파기의 출력 노드에 남아 있는 반송 주파수 성분은 데이터를 결정하는 과정에서 잡음으로서 영향을 미칠 수 있다.
또한, 남아 있는 반송 주파수 성분을 줄이기 위하여 포락선 검파기의 대역폭을 줄이면, 큰 크기의 입력 신호가 포락선 검파기에 입력되는 경우, 부족한 슬루 레이트(slew rate)로 인하여 포락선 검파기의 출력은 왜곡될 수 있다.
따라서, 포락선 검파기의 검파 대역, 검파 대역폭, 슬루 레이트 등을 적응적으로 조절하는 것이 필요할 수 있다. 여기서, 포락선 검파기의 검파 대역을 변경하는 것은 검파 대역폭, 슬루 레이트에 영향을 미칠 수 있다. 따라서, 아래에서는 포락선 검파기의 검파 대역을 판단하는 것 및 제어하는 것은 검파 대역폭, 슬루 레이트를 판단하는 것 및 제어하는 것을 포함하는 것으로 이해될 것이다.
도 2는 NMOS 트랜지스터, 전류 소스 및 커패시터를 포함하는 포락선 검파기를 나타낸 도면이다.
도 2를 참조하면, 포락선 검파기(200)는 NMOS 트랜지스터(210), 커패시터(220) 및 전류 소스를 포함한다. 이 때, NMOS 트랜지스터(210)는 PMOS 트랜지스터와 같이 다른 종류의 트랜지스터로 대체될 수 있다.
포락선 검파기(200)의 검파 대역 및 검파 대역폭은 NMOS 트랜지스터(210)의 트랜스컨덕턴스와 커패시터(220)에 의해 결정된다. 입력 신호(VIN)가 NMOS 트랜지스터(210)의 게이트에 인가되면, 입력 신호(VIN)는 포락선 검파기(200)를 통하여 로우 패스 필터링됨으로써, NMOS 트랜지스터(210)의 소스 노드인 출력 노드에서 입력 신호(VIN)의 포락선이 검출된다.
도 3은 도 2에 도시된 포락선 검파기의 입력 파형 및 출력 파형을 예시적으로 나타낸 그래프이다.
도 3을 참조하면, 입력 신호(VIN)의 파형(310)은 도 2에 도시된 포락선 검파기를 통과하면, 출력 노드에서는 출력 신호(VO +)의 파형이 나타난다.
도 4는 본 발명의 일실시예에 따라 동적으로 포락선 검파기의 커패시터를 제어하는 포락선 검파 장치를 나타낸 블록도이다.
도 4에 대한 설명을 기술하기에 앞서, 본 발명의 실시예는 입력 신호에 응답하여 포락선 검파기를 제어한다. 즉, 본 발명의 실시예는 입력 신호의 특성에 기초하여 포락선 검파기의 검파 대역을 적절히 제어함으로써, 원하는 출력 신호(입력 신호의 포락선)를 얻을 수 있다. 여기서, 포락선 검파기의 검파 대역을 적절히 제어하는 것은 포락선 검파기의 검파 대역폭, 슬루 레이트를 제어하는 것을 포함한다.
도 4를 참조하면, 본 발명의 일실시예에 따라 동적으로 포락선 검파기의 커패시터를 제어하는 포락선 검파 장치는 포락선 검파기(410), 검파 대역 판단부(420) 및 검파 대역 제어기(430)를 포함한다.
포락선 검파기(410)는 입력 신호에 응답하여 상기 입력 신호의 포락선을 출력한다. 상기 포락선 검파기(410)는 상기 입력 신호를 수신하는 트랜지스터, 상기 입력 신호의 포락선을 출력하기 위하여 상기 트랜지스터의 소스 노드와 전기적으로 연결된 전류 소스 및 커패시터를 포함한다. 여기서, 상기 전류 소스 및 상기 커패시터는 병렬로 연결된다. 물론, 도 4는 트랜지스터가 NMOS 트랜지스터인 것으로 가정하고 있지만, 트랜지스터는 다른 종류의 트랜지스터로 대체될 수 있다. 포락선 검출기에 다른 종류의 트랜지스터가 사용된다고 하더라도, 그 포락선 검출기의 등가 회로는 도 4에 도시된 포락선 검출기(410)로 표현될 수 있다.
검파 대역 판단부(420)는 상기 입력 신호에 응답하여 원하는(desired) 검파 대역을 판단한다. 상술한 바와 같이, 검파 대역 판단부(420)가 검파 대역을 판단하는 것은 검파 대역폭, 슬루 레이트를 판단하는 것을 포함할 수 있다.
이 때, 검파 대역 판단부(420)는 상기 입력 신호의 반송 주파수, 데이터 전송률 또는 크기 중 적어도 하나에 기초하여 상기 원하는(desired) 검파 대역을 판단할 수 있다. 상기 검파 대역 판단부(420)는 입력 신호의 특성에 따라 검파 대역을 동적으로 증가 또는 감소할 수 있다.
검파 대역 제어기(430)는 상기 판단된 검파 대역을 기초로 상기 포락선 검파기의 검파 대역을 제어하기 위하여 상기 포락선 검파기로 제공되는 제어 신호를 생성한다. 상기 검파 대역 제어기(430)는 상기 포락선 검파기에 포함된 전류 소스 또는 커패시터를 제어할 수 있으나, 도 4와 관련하여서는 커패시터를 제어하는 것을 설명한다.
상기 판단된 검파 대역의 대역폭이 감소되는 경우, 검파 대역 제어기(430)는 상기 커패시터의 유효 커패시턴스가 증가하도록 상기 제어 신호를 생성할 수 있고, 상기 판단된 검파 대역의 대역폭이 증가하는 경우, 검파 대역 제어기(430)는 상기 커패시터의 유효 커패시턴스가 감소하도록 상기 제어 신호를 생성할 수 있다.
커패시터의 유효 커패시턴스를 동적으로 조절하기 위한 여러 가지 기법들이 존재할 수 있다. 도 5와 관련하여서는 복수의 서브 커패시터들 중 일부를 동적으로 스위치-온함으로써 커패시터의 유효 커패시턴스를 동적으로 조절하는 기법을 설명하지만, 본 발명의 범위가 이러한 실시예에 의해 제한되지 않는다.
보다 구체적으로, 입력 신호의 크기가 작은 경우, 반송 주파수 성분이 잡음으로서 출력 노드에 영향을 미칠 수 있다. 이 때, 검파 대역 판단부(420)는 검파 대역(또는 검파 대역폭)을 낮출 수 있다. 이 때, 검파 대역 제어기(430)는 검파 대역(또는 검파 대역폭)을 낮추기 위하여 커패시터의 유효 커패시턴스를 증가하도록 제어 신호를 생성할 수 있다. 이러함으로써, 반송 주파수 성분이 출력 노드에서 억제되며, 데이터가 정확하게 복조될 수 있다.
반대로, 입력 신호의 크기가 큰 경우, 슬루 레이트로 인하여 출력 신호가 왜곡될 수 있다. 이러한 경우, 검파 대역 판단부(420)는 검파 대역(또는 검파 대역폭)을 증가시킬 수 있다. 이 때, 검파 대역 제어기(430)는 검파 대역(또는 검파 대역폭)을 증가시키기 위하여 커패시터의 유효 커패시턴스를 감소하도록 제어 신호를 생성할 수 있다. 이러함으로써, 슬루 레이트가 증가함으로써 데이터가 정확하게 복조될 수 있다.
도 5는 본 발명의 일실시예에 따른 복수의 서브 커패시터들 및 스위치들을 포함하는 포락선 검파기를 포함하는 포락선 검파 장치를 나타낸 블록도이다.
도 5를 참조하면, 포락선 검파 장치는 포락선 검파기(510), 검파 대역 판단부(520) 및 검파 대역 제어기(530)를 포함한다. 이 때, 포락선 검파기(510)는 복수의 서브 커패시터들과 복수의 스위치들을 포함할 수 있다. 여기서, 복수의 서브 커패시터들 각각과 복수의 스위치들 각각은 서로 직렬로 연결되며, 서브 커패시터-스위치 페어들을 서로 병렬로 연결된다.
검파 대역 제어기(530)는 상기 판단된 검파 대역에 기초하여 상기 복수의 서브 커패시터들 중 적어도 하나의 서브 커패시터를 선택하기 위하여 상기 제어 신호를 생성할 수 있다. 상기 선택된 적어도 하나의 서브 커패시터는 스위치-온되고, 선택되지 않은 서브 커패시터는 스위치-오프된다.
즉, 검파 대역 제어기(530)는 상기 판단된 검파 대역에 기초하여 상기 스위치들 중 적어도 하나의 스위치를 선택적으로 스위치-온하기 위하여 상기 제어 신호를 생성할 수 있다. 예를 들어, 검파 대역(검파 대역폭)을 증가시키기 위하여 큰 서브 커패시터에 대응하는 스위치가 스위치-온될 수 있고, 슬루 레이트를 증가시키기 위하여 작은 서브 커패시터에 대응하는 스위치가 스위치-온될 수 있다. 뿐만 아니라, 둘 이상의 스위치들이 선택적으로 스위치-온될 수 있고, 유효 커패시턴스는 다양하게 설정될 수 있다.
도 6은 본 발명의 일실시예에 따라 동적으로 포락선 검파기의 전류 소스를 제어하는 포락선 검파 장치를 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 일실시예에 따라 동적으로 포락선 검파기의 커패시터를 제어하는 포락선 검파 장치는 포락선 검파기(610), 검파 대역 판단부(620) 및 검파 대역 제어기(630)를 포함한다.
포락선 검파기(610)는 입력 신호에 응답하여 상기 입력 신호의 포락선을 출력한다. 상기 포락선 검파기(610)는 상기 입력 신호를 수신하는 트랜지스터, 상기 입력 신호의 포락선을 출력하기 위하여 상기 트랜지스터의 소스 노드와 전기적으로 연결된 전류 소스 및 커패시터를 포함한다. 여기서, 상기 전류 소스 및 상기 커패시터는 병렬로 연결된다.
검파 대역 판단부(620)는 상기 입력 신호에 응답하여 원하는(desired) 검파 대역을 판단한다. 상술한 바와 같이, 검파 대역 판단부(620)가 검파 대역을 판단하는 것은 검파 대역폭, 슬루 레이트를 판단하는 것을 포함할 수 있다.
검파 대역 제어기(630)는 상기 판단된 검파 대역을 기초로 상기 포락선 검파기의 검파 대역을 제어하기 위하여 상기 포락선 검파기로 제공되는 제어 신호를 생성한다. 상기 검파 대역 제어기(630)는 상기 포락선 검파기에 포함된 전류 소스 또는 커패시터를 제어할 수 있으나, 도 6과 관련하여서는 전류 소스를 제어하는 것을 설명한다.
검파 대역 제어기(630)는 상기 판단된 검파 대역의 대역폭이 감소되는 경우, 상기 전류 소스의 유효 전류가 작아지도록 상기 제어 신호를 생성할 수 있다. 반대로, 검파 대역 제어기(630)는 상기 판단된 검파 대역의 대역폭이 증가하는 경우, 상기 전류 소스의 유효 전류가 증가하도록 상기 제어 신호를 생성할 수 있다.
또한, 검파 대역 제어기(630)는 슬루 레이트를 증가하기를 원하는 경우, 상기 전류 소스의 유효 전류가 증가하도록 상기 제어 신호를 생성할 수 있다. 반대로, 검파 대역 제어기(630)는 슬루 레이트를 감소하기를 원하는 경우, 상기 전류 소스의 유효 전류가 감소하도록 상기 제어 신호를 생성할 수 있다.
도 7은 본 발명의 일실시예에 따른 복수의 서브 전류 소스들 및 스위치들을 포함하는 포락선 검파기를 포함하는 포락선 검파 장치를 나타낸 블록도이다.
도 7를 참조하면, 포락선 검파 장치는 포락선 검파기(710), 검파 대역 판단부(720) 및 검파 대역 제어기(730)를 포함한다. 이 때, 포락선 검파기(710)는 복수의 서브 전류 소스들과 복수의 스위치들을 포함할 수 있다. 여기서, 복수의 서브 전류 소스들 각각과 복수의 스위치들 각각은 서로 직렬로 연결되며, 서브 전류 소스-스위치 페어들을 서로 병렬로 연결된다.
검파 대역 제어기(730)는 상기 판단된 검파 대역에 기초하여 상기 복수의 서브 전류 소스들 중 적어도 하나의 서브 전류 소스를 선택하기 위하여 상기 제어 신호를 생성할 수 있다. 상기 선택된 적어도 하나의 서브 전류 소스는 스위치-온되고, 선택되지 않은 서브 전류 소스는 스위치-오프된다.
즉, 검파 대역 제어기(730)는 상기 판단된 검파 대역에 기초하여 상기 스위치들 중 적어도 하나의 스위치를 선택적으로 스위치-온하기 위하여 상기 제어 신호를 생성할 수 있다. 예를 들어, 검파 대역(검파 대역폭)을 감소시키기 위하여 작은 서브 전류 소스에 대응하는 스위치가 스위치-온될 수 있고, 슬루 레이트를 증가시키기 위하여 큰 서브 전류 소스에 대응하는 스위치가 스위치-온될 수 있다. 뿐만 아니라, 둘 이상의 스위치들이 선택적으로 스위치-온될 수 있고, 유효 전류를 다양하게 설정될 수 있다.
상술한 본 발명의 포락선 검출 장치의 동작들은 방법적으로 구현될 수 있다. 뿐만 아니라, 도 1 내지 도 7에 도시된 포락선 검출 장치의 설계 방법 또한 본 발명의 범위 내에 포함된다.
본 발명의 포락선 검출 장치의 동작 방법, 포락선 검출 장치의 설계 방법 등은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (14)

  1. 동적으로 제어 가능한 포락선 검파 장치에 있어서,
    입력 신호에 응답하여 상기 입력 신호의 포락선을 출력하는 포락선 검파기;
    상기 입력 신호에 응답하여 원하는(desired) 검파 대역을 판단하는 검파 대역 판단부; 및
    상기 입력 신호의 상기 판단된 검파 대역을 기초로 상기 포락선 검파기의 검파 대역을 선택적으로 제어하기 위하여, 커패시터의 유효 커패시턴스 또는 전류 소스의 유효 전류를 조정하는 검파 대역 제어기
    를 포함하는 동적으로 제어 가능한 포락선 검파 장치.
  2. 제1항에 있어서,
    상기 검파 대역 제어기는
    상기 포락선 검파기에 포함된 전류 소스 또는 커패시터를 제어하기 위해, 상기 포락선 검파기로 제공되는 제어 신호를 생성하는,
    동적으로 제어 가능한 포락선 검파 장치.
  3. 제1항에 있어서,
    상기 포락선 검파기는
    상기 입력 신호를 수신하는 트랜지스터; 및
    상기 입력 신호의 포락선을 출력하기 위하여 상기 트랜지스터의 적어도 한 노드와 전기적으로 연결된 전류 소스 및 커패시터
    를 포함하고,
    상기 전류 소스 및 상기 커패시터는 병렬로 연결되는 동적으로 제어 가능한 포락선 검파 장치.
  4. 제3항에 있어서,
    상기 커패시터는,
    서로 병렬로 연결된 복수의 서브 커패시터들을 포함하고,
    상기 검파 대역 제어기는
    상기 판단된 검파 대역에 기초하여 상기 복수의 서브 커패시터들 중 적어도 하나의 서브 커패시터를 선택하기 위하여 제어 신호를 생성하는 동적으로 제어 가능한 포락선 검파 장치.
  5. 제4항에 있어서,
    상기 선택된 적어도 하나의 서브 커패시터는 스위치-온되고, 선택되지 않은 서브 커패시터는 스위치-오프되는 동적으로 제어 가능한 포락선 검파 장치.
  6. 제3항에 있어서,
    상기 전류 소스는
    서로 병렬로 연결된 복수의 서브 전류 소스들을 포함하고,
    상기 검파 대역 제어기는
    상기 판단된 검파 대역에 기초하여 상기 복수의 서브 전류 소스들 중 적어도 하나의 서브 전류 소스를 선택하기 위하여 제어 신호를 생성하는 동적으로 제어 가능한 포락선 검파 장치.
  7. 제6항에 있어서,
    상기 선택된 적어도 하나의 서브 전류 소스는 스위치-온되고, 선택되지 않은 서브 전류 소스는 스위치-오프되는 동적으로 제어 가능한 포락선 검파 장치.
  8. 제1항에 있어서,
    상기 검파 대역 판단부는
    상기 입력 신호의 반송 주파수, 데이터 전송률 또는 크기 중 적어도 하나에 기초하여 상기 원하는(desired) 검파 대역을 판단하는 동적으로 제어 가능한 포락선 검파 장치.
  9. 제3항에 있어서,
    상기 검파 대역 제어기는
    상기 판단된 검파 대역의 대역폭이 감소되는 경우, 상기 커패시터의 유효 커패시턴스가 증가하도록 제어 신호를 생성하거나, 상기 전류 소스의 유효 전류가 작아지도록 상기 제어 신호를 생성하는 동적으로 제어 가능한 포락선 검파 장치.
  10. 동적으로 제어 가능한 포락선 검파 장치에 있어서,
    입력 신호를 수신하는 트랜지스터; 및 상기 입력 신호의 포락선을 출력하기 위하여 상기 트랜지스터의 적어도 한 노드와 전기적으로 연결된 전류 소스 및 커패시터를 포함하는 포락선 검파기;
    상기 입력 신호의 특성에 기초하여 원하는(desired) 검파 대역을 판단하는 검파 대역 판단부; 및
    상기 입력 신호의 상기 판단된 검파 대역을 기초로 상기 포락선 검파기의 검파 대역을 선택적으로 제어하기 위하여, 상기 전류 소스의 유효 전류 또는 상기 커패시터의 유효 커패시턴스를 조정하는 제어 신호를 생성하는 검파 대역 제어기
    를 포함하는 동적으로 제어 가능한 포락선 검파 장치.

  11. 제10항에 있어서,
    상기 트랜지스터가 NMOS 트랜지스터인 경우, 상기 전류 소스 또는 상기 커패시터는 상기 트랜지스터의 소스 노드와 연결되고, 상기 입력 신호의 포락선은 상기 소스 노드의 전압에 의하여 검출되는 동적으로 제어 가능한 포락선 검파 장치.
  12. 제10항에 있어서,
    상기 전류 소스는
    서로 병렬로 연결된 복수의 서브 전류 소스들 및 스위치들-상기 스위치들 각각은 상기 복수의 서브 전류 소스들 각각과 직렬로 연결됨-
    을 포함하고,
    상기 검파 대역 제어기는
    상기 판단된 검파 대역에 기초하여 상기 스위치들 중 적어도 하나의 스위치를 선택적으로 스위치-온하기 위하여 상기 제어 신호를 생성하는 동적으로 제어 가능한 포락선 검파 장치.
  13. 제10항에 있어서,
    상기 커패시터는,
    서로 병렬로 연결된 복수의 서브 커패시터들 및 스위치들-상기 스위치들 각각은 상기 복수의 서브 커패시터들 각각과 직렬로 연결됨-
    을 포함하고,
    상기 검파 대역 제어기는
    상기 판단된 검파 대역에 기초하여 상기 스위치들 중 적어도 하나의 스위치를 선택적으로 스위치-온하기 위하여 상기 제어 신호를 생성하는 동적으로 제어 가능한 포락선 검파 장치.
  14. 제10항에 있어서,
    상기 검파 대역 판단부는
    상기 입력 신호의 반송 주파수, 데이터 전송률 또는 크기 중 적어도 하나에 기초하여 상기 원하는(desired) 검파 대역을 판단하는 동적으로 제어 가능한 포락선 검파 장치.
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