KR101078843B1 - 초소형 저전력 ask 복조 장치 - Google Patents
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Abstract
본 발명은 초소형 수동형 무선 마이크로시스템을 위한 저전력 ASK 복조기에 관한 것이다. 이와 같은 본 발명은 ASK 변조된 신호를 입력 받아 정류된 반파 응답 신호로 변형하여 출력하는 반파 정류기; 상기 반파 정류기에 의해 반파 정류된 신호를 복조하되, 상기 반파 정류된 신호의 DC 전압 레벨을 이용하여 공급 전압에 독립된 바이어싱 회로 구조의 트랜지스터들을 스위칭하여 복조함으로써 커패시터, 필터, 증폭기가 제거된 회로 구조를 갖는 포락선 검파기; 상기 포락선 검파기에 의해 복조된 신호를 펄스로서 출력하되, 히스테리시스 구간을 제어하는 다수의 트랜지스터 스위치 저항을 구비하는 슈미트 트리거; 및 상기 슈미트 트리거로부터 출력되는 펄스를 기저대역 수신신호로 변환하여 처리하는 기저대역 처리부를 포함하여 이루어짐으로써, 수동형 무선 전송 시스템에 ASK 변조기와 함께 사용될 수 있으며, 커패시터 및 저항 등의 큰 면적을 차지하는 소자들을 최소화함으로써 내장형 시스템을 위한 초소형칩 제작을 가능하도록 한다.
ASK 복조기, 수동형 무선 시스템, 수신기, Schmitt trigger, CMOS 회로
Description
본 발명은 저전력 ASK(Amplitude Shift Keying) 복조기에 관한 것으로서, 특히 초소형 수동형 무선 마이크로시스템을 위한 초소형 저전력 ASK 복조 장치에 관한 것이다.
MP3나 PMP와 같은 휴대형 전자기기, 이동통신 단말기, 및 바이오 관련 기기 등의 첨단 산업에 광범위하게 적용되는 초소형 무선 시스템은 집적도의 소형화가 매우 중요하다. 이와 같은 초소형 무선 시스템에서 많이 사용된 종래의 ASK(Amplitude Shift Keying: 진폭 편이 변조) 복조기의 경우, 비교적 구조가 간단하고 회로의 구성이 단순하다는 장점으로 인해 채택되어 왔다. 그러나 더 작은 칩 사이즈가 요구되는 현재 시점에서, 종래 ASK 복조기는 포락선 검파기에 포함된 커패시터로 인해 전체 크기 면에 있어서 이점을 가지기 어렵고, 변조된 신호를 복조하기 위해 사용되는 증폭기, 필터 등으로 인해 전력 소비 및 회로의 복잡도 면에서도 이점을 가지기 어렵다는 구조적인 한계가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 초소형 수동형 무선 마이크로시스템을 위해 큰 면적을 차지하는 소자들을 최소화한 간단한 컴포넌트 구성으로 칩 면적을 줄일 수 있는 저전력 ASK 복조 장치를 제공하는데 있다.
본 발명의 다른 목적은 다양한 크기의 ASK 변조된 입력 신호의 처리가 가능한 저전력 ASK 복조 장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 ASK 복조 장치는, ASK 변조된 신호를 입력 받아 정류된 반파 응답 신호로 변형하여 출력하는 반파 정류기; 상기 반파 정류기에 의해 반파 정류된 신호를 복조하되, 상기 반파 정류된 신호의 DC 전압 레벨을 이용하여 공급 전압에 독립된 바이어싱 회로 구조의 트랜지스터들을 스위칭하여 복조함으로써 커패시터, 필터, 증폭기가 제거된 회로 구조를 갖는 포락선 검파기; 상기 포락선 검파기에 의해 복조된 신호를 펄스로서 출력하되, 히스테리시스 구간을 제어하는 다수의 트랜지스터 스위치 저항을 구비하는 슈미트 트리거; 및 상기 슈미트 트리거로부터 출력되는 펄스를 기저대역 수신신호로 변환하여 처리하는 기저대역 처리부를 포함하여 이루어질 수 있다.
바람직하게, 상기 포락선 검파기는 소스가 입력단에 연결되고, 게이트는 출력단에 연결되며, 드레인은 전압(VX)이 인가되는 제1 노드에 연결되는 제1 PMOS FET(P1); 소스가 상기 입력단에 연결되고, 게이트 및 드레인은 상기 출력단에 연결되는 제2 PMOS FET(P2); 소스가 상기 출력단에 연결되고, 게이트 및 드레인은 상기 제1 노드(230)에 연결되는 제3 PMOS FET(P3); 드레인과 게이트가 상기 제1 노드에 연결되고, 소스는 접지노드에 연결되어 게이트 및 드레인 각각에 동일하게 인가되는 전압값(VX)에 의해 제어되는 제1 NMOS FET(N1); 및 드레인은 상기 출력단에 연결되고, 게이트는 상기 제1 노드에, 소스는 저항(RS)을 통해 상기 접지노드와 연결되는 제2 NMOS FET(N2)를 포함하는 것을 특징으로 한다. 상기 포락선 검파기는 상기 제2 NMOS FET(N2)의 소스와 상기 접지노드 사이에서 상기 저항(RS)과 병렬로 연결되어, 다양한 크기의 ASK 변조된 입력 신호를 처리하도록 신호 전압의 복조 범위를 조정하는 스위칭 저항(RM)을 더 포함할 수 있다.
바람직하게, 상기 슈미트트리거는, PMOS FET로 구현되며, 게이트가 상기 슈미트트리거의 입력단에 연결되어 입력신호에 응답하여 소스에 연결된 전원(VDD)과 드레인에 연결된 제2 노드 사이를 스위칭하는 제1 스위치(MP1); PMOS FET로 구현되며, 게이트가 상기 입력단과 연결되어 입력신호에 응답하여 소스에 연결된 상기 제2 노드와 드레인에 연결된 출력단 사이를 스위칭하는 제2 스위치(MP2); NMOS FET로 구현되며, 게이트가 상기 입력단과 연결되어 입력신호에 응답하여, 드레인에 연결 된 상기 출력단과 소스에 연결된 제3 노드 사이를 스위칭하는 제3 스위치(MN2); NMOS FET로 구현되며, 게이트가 상기 입력단과 연결되어 입력신호에 응답하여, 드레인에 연결된 상기 제3 노드와 소스에 연결된 접지노드 사이를 스위칭하는 제4 스위치(MN1); PMOS FET로 구현되며, 게이트에 연결된 출력단의 신호에 응답하여 소스에 연결된 상기 제2 노드와 드레인에 연결된 접지노드 사이를 스위칭하는 제5 스위치(MP3); 상기 제5 스위치(MP3)의 소스단과 드레인단에 사이에 서로 병렬로 연결되는 다수의 트랜지스터 스위치 저항(DP0~DPn); NMOS FET로 구현되며, 게이트에 연결된 출력단의 신호에 응답하여 소스에 연결된 상기 제3 노드와 드레인에 연결된 제2 전원(VDD2) 사이를 스위칭하는 제6 스위치(MN3); 및 상기 제6 스위치(MN3)의 소스단과 드레인단 사이에 서로 병렬로 연결되는 다수의 트랜지스터 스위치 저항(DN0~DNn)을 포함하는 것을 특징으로 한다. 상기 슈미트트리거는 상기 출력단에서 출력되는 신호를 반전시키기 위한 인버터 역할을 하도록 상기 출력단과 게이트 연결구조를 갖는 트랜지스터들(MP4, MN4)을 더 포함할 수 있다.
본 발명에 따르면, 수동형 무선 전송 시스템에 ASK 변조기와 함께 사용될 수 있으며, 커패시터 및 저항 등의 큰 면적을 차지하는 소자들을 최소화함으로써 내장형 시스템을 위한 초소형칩 제작을 가능하도록 하고, 회로의 복잡도를 낮추어 동작이 간단한 저전력 구조를 갖는 효과가 있다.
또한 본 발명은 ASK 포락선 검파회로에 스위칭 트랜지스터와 저항을 이용해서 전압레벨을 제어하고 슈미트트리거의 히스테리시스 구간을 제어하는 구조를 제안함으로써 다양한 크기의 ASK 변조된 입력 신호의 처리가 가능하다는 효과가 있다.
이하, 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다. 도면들 중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
도 1은 본 발명의 실시 예에 따른 ASK 복조 장치의 구성 및 그 신호 흐름을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 ASK 복조 장치(100)는 반파 정류기(110), 포락선 검파기(120), 슈미트트리거(130), 및 기저대역 처리부(140)를 포함할 수 있다.
상기 반파 정류기(110)는 ASK 변조된 신호를 입력 받아 정류된 반파 응답 신호로 변형하여 출력한다. 상기 반파 정류기(110)에 의해 반파 정류된 신호는 상기 포락선 검파기(120)에 의해 신호가 복조된다. 상기 포락선 검파기(120)에 의해 복조된 신호는 상기 슈미트 트리거(130)에 의해 펄스로서 출력된다. 상기 기저대역 처리부(140)는 상기 슈미트 트리거(130)로부터 출력되는 펄스를 기저대역 수신신호로 변환하여 처리한다.
상기 포락선 검파기(120)는 도 2와 같이 커패시터를 포함하지 않는 구조로 설계될 수 있다. 도 2는 본 발명의 실시 예에 따른 포락선 검파기의 구조를 나타낸 회로도이고, 도 3은 신호의 전파와 반파 정류된 파형을 비교하여 나타낸 도면이다.
도 2를 참조하면, 상기 포락선 검파기(120)는 두 개의 NMOS FET(N1, N2)와 세 개의 PMOS FET(P1, P2, P3), 그리고 상기 NMOS FET(N1, N2)들의 게이트 전압(VX)을 조정하기 위한 저항(RS)과 스위칭 저항(RM)을 포함하여 구성될 수 있다.
제1 PMOS FET(P1)의 소스는 입력단인 입력노드(210)에 연결되고, 게이트는 출력단인 출력노드(220)에 연결되며, 드레인은 전압(VX)이 인가되는 제1 노드(230)에 연결된다.
제2 PMOS FET(P2)의 소스는 상기 입력노드(210)에 연결되고, 게이트 및 드레인은 상기 출력노드(220)에 연결된다.
상기 제1 PMOS FET(P1)와 제2 PMOS FET(P2)는 서로 게이트가 연결되어 대칭적인 미러 구조를 갖는다.
제3 PMOS FET(P3)는 소스는 상기 출력노드(220)에 연결되고, 게이트 및 드레인은 상기 제1 노드(230)에 연결된다.
제1 NMOS FET(N1)의 드레인과 게이트는 상기 제1 노드(230)에 연결되고, 소스는 접지노드(240)에 연결된다. 상기 제1 NMOS FET(N1)는 게이트 및 드레인 각각에 동일하게 인가되는 전압값(VX)에 의해 제어될 수 있다.
제2 NMOS FET(N2)의 드레인은 상기 출력노드(220)에 연결되고, 게이트는 상기 제1 노드(210)에, 소스는 상기 저항(RS)과 스위칭 저항(RM)을 통해 상기 접지노드(240)와 연결된다.
상기 제1 NMOS FET(N1) 및 제2 NMOS FET(N2)는 서로 게이트가 연결되어 대칭적인 미러 구조를 갖는다.
상기 저항(RS)과 스위칭 저항(RM)은 상기 제2 NMOS FET(N2)의 소스와 상기 접지노드(240) 사이에 병렬로 연결된다.
상기 포락선 검파기(120)는 정류된 공급 전압에 독립적인 바이어스 회로 구조이고, 상기 제1 NMOS FET(N1)와 제2 PMOS FET(P2)가 다이오드 커넥션으로 연결되어 있어, 정류된 반파 신호의 DC 전압의 차이에 의해 제1 NMOS FET(N1)와 제2 NMOS FET(N2)를 스위칭함으로써 출력신호의 하이레벨(High Level) 데이터와 로우레벨(Low Level) 데이터에 DC 전압 차이를 발생시킨다. 전파와 반파의 차이는 도 3에 도시된 바와 같으며, 변조된 반파 신호의 DC 전압은 하기 수학식 1에 의해 계산될 수 있다.
도 4는 도 2의 포락선 검파기의 동작 원리를 나타낸 도면이다.
도 2 및 도 4를 참조하면, 반파된 응답신호 데이터의 하이 성분이 인가되면 제1 NMOS FET(N1)와 제2 NMOS FET(N2)를 스위칭하게 되어 출력노드(220)에서 신호에 어느 정도의 DC 전압이 추가되고, 반파된 응답신호 데이터의 로우 성분이 인가되면 제1 NMOS FET(N1)와 제2 NMOS FET(N2)를 꺼지게 되어 출력노드(220)에서 신호의 출력 DC 전압이 0에 가깝도록 동작을 한다. 제1 NMOS FET(N1)와 제2 NMOS FET(N2)의 스위칭 여부는 제1 노드(230)에 인가되는 전압의 값에 의해서 결정된다. 즉, 입력 신호의 DC 전압 레벨이 제2 노드(230)에서 결정되어진 제1 NMOS FET(N1)와 제2 NMOS FET(N2)를 스위칭할 수 있는 기준 전압 레벨값보다 높으면 온(ON)이 되고, 낮으면 오프(OFF)가 된다. 상기 제1 노드(230)에 제1 NMOS FET(N1)와 제2 NMOS FET(N2)를 스위칭할 수 있는 기준 전압 레벨(VX)은 하기 수학식2에 의해 결정될 수 있다.
상기 수학식2에서와 같이, 입력으로 들어오는 반파된 신호를 처리할 수 있는 전압 레벨 범위는 상기 저항(RS)과 스위칭 저항(RM)을 이용하여 상기 제1 노드(230) 에 제1 NMOS FET(N1)와 제2 NMOS FET(N2)를 스위칭할 수 있는 기준 전압 레벨(VX)을 결정함으로써 제어 가능하다.
전술된 바와 같은 회로 구조를 갖는 포락선 검파기(120)에서 출력된 신호의 반송 주파수는 완전히 제거되지는 않고 그 크기만 줄어든 채로 존재한다. 따라서 본 발명에서는 상기 포락선 검파기(120)의 출력 신호의 반송 주파수 성분을 무시하고 데이터를 복원할 수 있는 구조인 히스테리시스를 포함하는 슈미트 트리거로 펄스를 출력한다. 슈미트 트리거는 히스테리시스가 존재하는 인버터이기 때문에, 디지털 회로에서 디지털 입력 신호의 상승 시간과 하강 시간을 줄여주고 노이즈를 제거해줄 수 있다. 이 히스테리리스를 이용해서 여전히 살아있는 반송파 성분을 무시하고 펄스 데이터를 복원한다.
다양한 크기의 변조된 입력 신호는 반파로 정류되면 그 DC 전압 레벨의 크기도 변화한다. 본 발명에서는 다양한 크기의 ASK 변조된 입력 신호를 처리해주기 위해, ASK 검파 회로에서는 전술한 바와 같이 스위칭 저항(RM)의 스위칭을 이용해서 신호 전압의 복조 범위를 조정할 수 있도록 하였고, 슈미트 트리거에는 히스테리시스의 범위를 변화할 수 있는 도 5와 같은 구조로 제안하여 다양한 크기의 신호를 디지털화할 수 있도록 하였다.
도 5는 본 발명의 실시 예에 따른 히스테리시스 범위 가변형 슈미트 트리거의 구조를 나타낸 회로도이다.
도 5에 도시된 바와 같이, 상기 슈미트 트리거(130)는 다수의 트랜지스터 스 위치 회로들(MP1, MP2, MP3, MN1, MN2, MN3)을 구비한다.
제1 스위치(MP1)는 PMOS FET로 구현되며, 게이트가 입력단인 노드A(510)에 연결되어 상기 노드A(510)로 입력되는 입력신호에 응답하여 소스와 연결된 전원(VDD)과 드레인과 연결된 노드B(520) 사이를 스위칭한다.
제2 스위치(MP2)는 PMOS FET로 구현되며, 게이트가 상기 노드A(510)와 연결되어 상기 노드A(510)로 입력되는 입력신호에 응답하여, 소스에 연결된 상기 노드B(520)와 드레인에 연결된 출력단(530) 사이를 스위칭한다.
제3 스위치(MN2)는 NMOS FET로 구현되며, 게이트가 상기 노드A(510)와 연결되어 상기 노드A(510)로 입력되는 입력신호에 응답하여, 드레인에 연결된 상기 출력단(530)과 소스에 연결된 노드C(540) 사이를 스위칭한다.
제4 스위치(MN1)는 NMOS FET로 구현되며, 게이트가 상기 노드A(510)와 연결되어 상기 노드A(510)로 입력되는 입력신호에 응답하여, 드레인에 연결된 상기 노드C(540)와 소스에 연결된 접지노드(550) 사이를 스위칭한다.
제5 스위치(MP3)는 PMOS FET로 구현되며, 게이트에 연결된 출력단(530)의 신호에 응답하여 소스에 연결된 상기 노드B(520)와 드레인에 연결된 접지노드(560) 사이를 스위칭한다. 상기 제5 스위치(MP3)의 소스단과 드레인단에는 다수의 트랜지스터 스위치 저항(DP0~DPn)이 병렬로 연결된다.
제6 스위치(MN3)는 NMOS FET로 구현되며, 게이트에 연결된 출력단(530)의 신호에 응답하여 상기 노드C(540)와 제2 전원(VDD2) 사이를 스위칭한다. 상기 제6 스위치(MN3)의 소스단과 드레인단에는 다수의 트랜지스터 스위치 저항(DN0~DNn)이 병렬로 연결된다.
상기 출력단에 게이트가 연결된 트랜지스터(MP4, MN4)는 상기 출력단(530)에서 출력되는 신호를 반전시키기 위한 인버터 역할을 한다.
상기와 같이 구성되는 슈미트 트리거는 제5 및 제6 스위치(MP3, MN3)에 병렬로 연결된 트랜지스터 스위치 저항(DP0~DPn, DN0~DNn)을 이용해서 상위 트립(upper trip) 전압(VT+)과 하위 트립(lower trip) 전압(VT-)을 결정할 수 있다. 하기 수학식3은 스위치 저항(rON)을 포함했을 때의 VT+, VT-에 대한 식이다.
이상에서는 본 발명에서 특정의 바람직한 실시 예에 대하여 도시하고 또한 설명하였다. 그러나, 본 발명은 상술한 실시 예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.
도 1은 본 발명의 실시 예에 따른 ASK 복조 장치의 구성 및 그 신호 흐름을 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 포락선 검파기의 구조를 나타낸 회로도이다.
도 3은 신호의 전파와 반파 정류된 파형을 비교하여 나타낸 도면이다.
도 4는 도 2의 포락선 검파기의 동작 원리를 나타낸 도면이다.
도 5는 본 발명의 실시 예에 따른 히스테리시스 범위 가변형 슈미트 트리거의 구조를 나타낸 회로도이다.
Claims (5)
- ASK 변조된 신호를 복조하기 위한 ASK 복조기에 있어서,ASK 변조된 신호를 입력 받아 정류된 반파 응답 신호로 변형하여 출력하는 반파 정류기;상기 반파 정류기에 의해 반파 정류된 신호를 복조하되, 상기 반파 정류된 신호의 DC 전압 레벨을 이용하여 공급 전압에 독립된 바이어싱 회로 구조의 트랜지스터들을 스위칭하여 복조함으로써 커패시터, 필터, 증폭기가 제거된 회로 구조를 갖는 포락선 검파기;상기 포락선 검파기에 의해 복조된 신호를 펄스로서 출력하되, 히스테리시스 구간을 제어하는 다수의 트랜지스터 스위치 저항을 구비하는 슈미트 트리거; 및상기 슈미트 트리거로부터 출력되는 펄스를 기저대역 수신신호로 변환하여 처리하는 기저대역 처리부를 포함하되,상기 포락선 검파기는소스가 입력단에 연결되고, 게이트는 출력단에 연결되며, 드레인은 전압(VX)이 인가되는 제1 노드에 연결되는 제1 PMOS FET(P1);소스가 상기 입력단에 연결되고, 게이트 및 드레인은 상기 출력단에 연결되는 제2 PMOS FET(P2);소스가 상기 출력단에 연결되고, 게이트 및 드레인은 상기 제1 노드(230)에 연결되는 제3 PMOS FET(P3);드레인과 게이트가 상기 제1 노드에 연결되고, 소스는 접지노드에 연결되어 게이트 및 드레인 각각에 동일하게 인가되는 전압값(VX)에 의해 제어되는 제1 NMOS FET(N1);드레인은 상기 출력단에 연결되고, 게이트는 상기 제1 노드에, 소스는 저항(RS)을 통해 상기 접지노드와 연결되는 제2 NMOS FET(N2); 및상기 제2 NMOS FET(N2)의 소스와 상기 접지노드 사이에서 상기 저항(RS)과 병렬로 연결되어, 다양한 크기의 ASK 변조된 입력 신호를 처리하도록 신호 전압의 복조 범위를 조정하는 스위칭 저항(RM)을 포함하는 것을 특징으로 하는 저전력 ASK 복조 장치.
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- 제1항에 있어서, 상기 슈미트트리거는PMOS FET로 구현되며, 게이트가 상기 슈미트트리거의 입력단에 연결되어 입력신호에 응답하여 소스에 연결된 제1 전원(VDD1)과 드레인에 연결된 제2 노드 사이를 스위칭하는 제1 스위치(MP1);PMOS FET로 구현되며, 게이트가 상기 입력단과 연결되어 입력신호에 응답하여 소스에 연결된 상기 제2 노드와 드레인에 연결된 출력단 사이를 스위칭하는 제2 스위치(MP2);NMOS FET로 구현되며, 게이트가 상기 입력단과 연결되어 입력신호에 응답하여, 드레인에 연결된 상기 출력단과 소스에 연결된 제3 노드 사이를 스위칭하는 제3 스위치(MN2);NMOS FET로 구현되며, 게이트가 상기 입력단과 연결되어 입력신호에 응답하여, 드레인에 연결된 상기 제3 노드와 소스에 연결된 접지노드 사이를 스위칭하는 제4 스위치(MN1);PMOS FET로 구현되며, 게이트에 연결된 출력단의 신호에 응답하여 소스에 연결된 상기 제2 노드와 드레인에 연결된 접지노드 사이를 스위칭하는 제5 스위치(MP3);상기 제5 스위치(MP3)의 소스단과 드레인단 사이에 서로 병렬로 연결되는 다수의 트랜지스터 스위치 저항(DP0~DPn);NMOS FET로 구현되며, 게이트에 연결된 출력단의 신호에 응답하여 소스에 연결된 상기 제3 노드와 드레인에 연결된 제2 전원(VDD2) 사이를 스위칭하는 제6 스위치(MN3); 및상기 제6 스위치(MN3)의 소스단과 드레인단 사이에 서로 병렬로 연결되는 다수의 트랜지스터 스위치 저항(DN0~DNn)을 포함하는 것을 특징으로 하는 저전력 ASK 복조 장치.
- 제4항에 있어서, 상기 슈미트트리거는상기 출력단에서 출력되는 신호를 반전시키기 위한 인버터 역할을 하도록 상기 출력단과 게이트 연결구조를 갖는 트랜지스터들(MP4, MN4)을 더 포함하는 것을 특징으로 하는 저전력 ASK 복조 장치.
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