KR101837077B1 - 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터 - Google Patents

마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터 Download PDF

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Abstract

본 발명은 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터를 제공한다. 백 게이트 전계 효과 트랜지스터는 도전성 기판(10); 도전성 기판(10)의 정면에 형성된 절연층(20); 채널층(31), 드레인(32), 소스(33) 및 게이트(34)를 포함하는 전계 효과 트랜지스터 어셈블리(30); 및 게이트(34)의 하면에 형성된 정지 마찰층(41), 정지 마찰층(41)과 대향되게 설치된 가동 마찰층(42), 가동 마찰층(42)의 외측에 형성되고, 소스(33)에 전기적으로 연결된 제2 도전층(44)을 포함하는 마찰 발전 어셈블리(40);를 포함하고, 여기서, 정지 마찰층(41) 및 가동 마찰층(42)은 마찰전기 시리즈에서 다른 위치에 있으며, 외력의 작용하에서, 정지 마찰층(41) 및 가동 마찰층(42)은 분리 상태와 접촉 상태를 반복해서 전환할 수 있다. 본 발명은 마찰식 발전기가 생성하는 정전위를 백 게이트 전계 효과 트랜지스터의 게이트 신호로 사용하여, 반도체의 캐리어 전송 특성을 조절 및 제어할 수 있다.

Description

마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터{BACK GATE FIELD-EFFECT TRANSISTOR BASED ON FRICTION AND CONTACT ELECTRIFICATION EFFECTS}
본 발명은 나노 전자 공학 및 전자 부품 기술 분야에 관한 것으로, 특히 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터에 관한 것이다.
전계 효과 트랜지스터는 게이트 전압을 이용하여 소자의 전류 전송 과정을 제어하는 트랜지스터 디바이스 이다. 백 게이트 SOI 구조를 기반으로 하는 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)는 구조가 간단하고, 전계가 낮으며, 트랜스 컨덕턴스가 높고, 쇼트 채널 특성이 양호한 이점들을 가질 뿐만 아니라, 배면 기판은 백 게이트로 사용될 수 있고, 백 게이트 전압을 이용하여 상단 실리콘의 도전 채널 폭을 조절 및 제어 할 수 있다. 전계 효과 트랜지스터 기술은 충분히 성장했으나, 디바이스 유닛의 3단자 구조에서 보면, 특별히 게이트 전원을 제공해야 하므로, 집적이 비교적 복잡하다. 또한, 이러한 유형의 전계 효과 트랜지스터를 기반으로 제조된 압력 감지 디바이스는 외부 환경과 디바이스 사이에서 직접적으로 작용하는 상호작용 메커니즘이 부족하다.
압전 효과는 압전 재료가 응력의 작용 하에 변형이 발생했을 때 나타나는 일종의 내부 전위 현상이다. 산화아연, 질화갈륨, 황화카드뮴 등 압전 반도체 재료에 있어서, 압전 효과는 금속-반도체 사이의 계면 에너지 장벽 및 p-n 접합의 전송 특정을 변화시킬 수 있는데, 이것이 바로 압전 전자 효과이다. 상기 압전 전자 효과는 실질적으로 압전 효과와 반도체 효과의 결합이라고 할 수 있다. 압전 전자 효과는, 디바이스가 받은 기계적 작용을 국부적인 전기 제어 신호로 전환하며, 압전 전위를 게이트 전압의 조절 및 제어에 이용하고, 변형, 응력 또는 압력의 세기에 의해 전자 부품, 마이크로-나노 전자 기계 및 센서를 구동하고 제어하는 새로운 방법을 실현한다.
압전 전자 트랜지스터 및 종래의 전계 효과 트랜지스터는 상이한 동작 원리 및 구조를 가진다. 동작 원리를 살펴보면, 종래의 전계 효과 트랜지스터는 외부에서 인가되는 전압을 제어신호로 이용하지만, 압전 전자 트랜지스터는 기계적 변형을 이용하여 전기 제어 신호를 생성한다. 구조를 살펴보면, 종래의 전계 효과 트랜지스터는 3단자 디바이스 이지만, 압전 전자 트랜지스터는 2단자 디바이스로서, 가상의 제3단은 외부로부터의 압력에 의해 대체되어 전송 특성 제어를 실현한다. 압전 전자 트랜지스터의 이러한 특징은, 종래 트랜지스터의 게이트 제조 공정을 감소시킬 수 있으며, 기계적 압력과 전자 부품 사이의 직접적인 상호작용을 실현하여 인공지능, 인간과 컴퓨터 상호작용, 바이오 의료 및 통신 등의 분야에 응용될 수 있다. 그러나 압전 전자 트랜지스터는 반드시 압전 재료로 제조되어야 하고, 압전 전위가 조절 및 제어 가능하며, 재료의 선택과 응용 방면에서 여러 가지 제한을 받고 있다.
최근, 중국 과학원 북경 나노 에너지 및 시스템 연구소와 미국 조지아 공대의 왕중린 교수는 마찰식 나노발전기의 개념을 제시하였다. 마찰식 나노발전기는, 접촉 대전 및 정전기 유도 원리를 이용하여, 두 개의 금속 전극이 증착된 고분자 폴리머 박막을 접합하여 디바이스를 구성한 것으로, 외력의 작용 하에 디바이스는 기계적 변형을 발생하여 두 층의 폴리머 박막 사이에 상호적인 마찰이 일어나게 함으로써 전하를 분리시켜 전위차를 형성한다. 상기 전위차는 에너지를 스스로 공급하는 능동식 압력 센서로 사용될 수 있고, 반도체 디바이스의 제어 신호로 사용될 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명은 마찰 대전 효과 및 금속-산화물-반도체 전계 효과 트랜지스터를 결합하여, 마찰식 발전기가 생성하는 정전위를 전계 효과 트랜지스터의 게이트 신호로 이용하여, 반도체의 캐리어 전송 특성을 조절 및 제어하는 백 게이트 전게 효과 트랜지스터를 제공한다.
본 발명의 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터는, 도전성 기판(10); 도전성 기판(10)의 정면에 형성된 절연층(20); 절연층(20)의 상측에 형성된 채널층(31); 채널층(31)의 상측에 형성된 드레인(32) 및 소스(33); 도전성 기판(10)의 배면에 형성된 게이트(34);를 포함하는 전계 효과 트랜지스터 어셈블리(30); 및 게이트(34)의 하면에 형성된 정지 마찰층(41); 정지 마찰층(41)과 대향되게 설치된 가동 마찰층(42); 및 가동 마찰층(42)의 외측에 형성되고, 소스(33)에 전기적으로 연결된 제2 도전층(44);을 포함하는 마찰 발전 어셈블리(40);를 포함하고, 정지 마찰층(41) 및 가동 마찰층(42)은 마찰전기 시리즈에서 다른 위치의 재료로 제조되고, 외력의 작용 하에서, 정지 마찰층(41) 및 가동 마찰층(42)은 분리 상태와 접촉 상태를 반복해서 전환할 수 있다.
상술한 기술적 과제 해결로부터 알 수 있듯이, 본 발명의 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터는 이하의 유익한 효과를 갖는다.
(1) 마찰 대전 효과 및 백 게이트 전계 효과 트랜지스터를 결합하여, 마찰식 발전기가 생성하는 정전위를 게이트 신호로 사용하여, 반도체의 캐리어 전송 특성을 조절 및 제어하여, 양호한 조절 및 제어 특성을 가질 수 있다.
(2) 마찰식 발전기가 생성하는 정전위를 게이트 신호로 사용하여, 종래 트랜지스터의 게이트 전극에 제공하는 전압을 대체하여, 기계적 압력 및 전자 부품 사이의 직접적인 상호 작용을 실현하고, 압전 전자 트랜지스터에 비하여 반도체 재료를 광범위하게 선택할 수 있다.
(3) SOI 실리콘 웨이퍼 및 마찰식 발전기를 기반으로 하여 제조되는 모든 전계 효과 트랜지스터는, 구조가 간단하고, 집적하기 용이하며, 디바이스의 소형화 및 어레이화를 용이하게 실현할 수 있다.
(4) 마찰식 발전기의 가동 마찰층은 압력을 견디는 부분으로 사용되고, SOI 기판과 게이트, 소스 등은 압력을 직접적으로 받지 않으므로, 가동 마찰층과 SOI 기판 사이를 탄성 부재에 의해 연결할 수 있어, 백 게이트 전계 효과 트랜지스터는 전체적으로 비교적 큰 기계적 변형에 견딜 수 있으므로, 압전 전자 트랜지스터와 비교 시에 외력을 감지할 수 있는 정도가 더 크다.
도 1은 본 발명의 제1 실시 예에 따른 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터의 구조도이다.
도 2는 도 1에 도시된 백 게이트 전계 효과 트랜지스터의 동작 원리를 나타내는 도면이다.
도 3은 도 1에 도시된 백 게이트 전계 효과 트랜지스터에서, 소스-드레인 전압(VD)이 5V일 때, 소스-드레인 전류(ID)가 가동 마찰층 및 게이트 사이의 간격(d1)에 따라 변환하는 그래프이다.
도 4는 본 발명의 제2 실시 예에 따른 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터의 구조도이다.
도 5는 본 발명의 제3 실시 예에 따른 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터의 구조도이다.
도 6은 도 5에 도시된 백 게이트 전계 효과 트랜지스터의 동작 원리를 나타내는 도면이다.
도 7은 도 5에 도시된 백 게이트 전계 효과 트랜지스터에서, 소스-드레인 전압(VD)이 5V일 때, 소스-드레인 전류(ID)가 가동 마찰층 및 게이트 사이의 간격(d1)에 따라 변환하는 그래프이다.
도 8은 본 발명의 제4 실시 예에 따른 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터의 구조도이다.
본 발명은 마찰식 발전기 및 백 게이트 전계 효과 트랜지스터를 결합하여, 마찰식 발전기의 일 마찰층 및 백 게이트 전계 효과 트랜지스터의 게이트를 고정하거나 양자를 하나의 부재로 결합시켜, 외력의 작용하에 다른 하나의 마찰층 및 상기 일 마찰층을 접촉시켜 대전하도록 하여 게이트 전위를 생성시킴으로써, 반도체의 캐리어 전송 특성을 조절 및 제어한다.
이해를 돕기 위하여, 우선 본 발명과 관련된 주요 소자들에 부호를 부여하여 설명하기로 한다. 도면 또는 명세서에 있어서, 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용하는바, 그 상세한 내용은 아래와 같다.
10-도전성 기판
20-절연층
30-전계 효과 트랜지스터 어셈블리
31-채널층 32-드레인
33-소스 34-게이트
40-마찰 발전 어셈블리
41-정지 마찰층 42-가동 마찰층
43-탄성 부재 44-제2 도전층
본 발명의 목적, 기술 방안 및 이점들을 더욱 명확하게 이해할 수 있도록 구체적인 실시 예를 결합하여 도면을 참조하면서 본 발명을 상세하게 설명하기로 한다.
여기서, 도면에 도시되지 않았거나 설명되지 않은 실시 예는, 통상의 기술자들이 보유하고 있는 기술에 속한다. 또한, 본 명세서에서는 특정값을 가지는 파라미터의 예시적인 예들을 제공할 수 있으나, 파라미터는 예시적인 값과 정확하게 일치할 필요가 없는 바, 허용 가능한 오차 범위 또는 설계상의 제약 범위 내에서 예시적인 값에 근사하면 된다. 실시 예에서 사용되는, 예를 들면, “상”, “하”, “전”, “후”, “좌”, “우” 등 방향을 나타내는 용어들은 다만 도면에서의 방향 만을 참고한 것이다. 따라서, 본 명세서에서 사용되는 방향을 나타내는 용어들은 설명을 위한 것이지 본 발명을 한정하기 위한 것은 아니다.
1. 제1 실시 예
본 발명의 첫 번째 예시적인 실시 예에 있어서, 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터를 제공한다. 도 1은 본 발명의 제1 실시 예에 따른 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터의 구조도이다. 도 1을 참조하면, 본 실시 예의 마찰 접촉의 대전 효과에 의한 백 게이트 트랜지스터는 도전성 기판(10); 도전성 기판(10)의 정면에 형성된 절연층(20); 절연층(20)의 상측에 형성된 채널층(31); 채널층(31)의 상측에 형성된 드레인(32) 및 소스(33); 도전성 기판(10)의 배면에 형성된 게이트(34);를 포함하는 전계 효과 트랜지스터 어셈블리(30); 및 도정성 기판(10)과 상대적인 정지 상태를 유지하는 정지 마찰층(41); 정지 마찰층(41)과 대향되게 설치된 가동 마찰층(42); 및 가동 마찰층(42)의 외측에 형성되고, 정지 마찰층(41)과 전기적으로 절연되며 소스(33)에 전기적으로 연결되는 제2 도전층(44)을 포함하는 마찰 발전 어셈블리(40);를 포함한다. 여기서 정지 마찰층(41) 및 가동 마찰층(42)은 마찰전기 시리즈에서 다른 위치의 재료로 제조되고, 외력의 작용하에서, 정지 마찰층(41) 및 가동 마찰층(42)은 분리 상태와 접촉 상태를 반복해서 전환할 수 있다.
이하 본 실시 예의 접촉 대전에 의한 백 게이트 전계 효과 트랜지스터의 각 구성 부분을 상세히 설명하기로 한다.
본 실시 예에서는 SOI 기판을 사용하고, 상기 SOI 기판 중의 Si 기판에 고농도 p형으로 도핑하여 도전성 기판(10)으로 한다. Si 기판 상측에 SiO2 층을 형성하여 절연층(20)으로 한다. 여기서, Si 기판의 두께(h1)은 500㎛이고, 고농도 p형으로 도핑하면 전기저항률은 0.1Ωcm보다 작다. SiO2 층의 두께(h2)는 150㎚이다. 일반적인 SOI 기판을 사용하면, 백 게이트 전계 효과 트랜지스터의 제조 공정을 단순화 하고, 생산율을 향상시킬 수 있다.
본 발명은 SOI 기판 이외에, 기타 유형의 재료를 이용하여 도전성 기판(10) 및 절연층(20)을 제조할 수 있다. 여기서 도전성 기판(10)은 예를 들어 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 백금(Pt)과 같은 금속 도체 재료로 제조될 수 있고, 또는 고농도 n형으로 도핑된 Si 재료로 제조될 수 있으며, 전기저항률이 0.1Ωcm보다 작다는 요구를 만족하기만 하면 된다. 도전성 기판(10) 두께(h1)의 선택 가능 범위는 300㎛≤h1≤1mm이다. 또한 절연층(20)의 재료는 예를 들면 SiN, Al2O3 등과 같은 기타 절연재료일 수 있다. 상기 절연층(20) 두께(h2)의 선택 가능 범위는 은 2㎚≤h2≤200㎚이다.
본 실시 예에 있어서, 채널층(31)은 p형으로 도핑된 Si 층이고, 상층 실리콘이라 약칭한다. 상기 상층 실리콘(31)은 Si 박막에 p형으로 도핑을 진행하여 형성된다. p형 도핑을 통하여, 상기 상층 실리콘(31)의 전기저항률 ρ는 1Ωcm≤ρ≤100Ωcm를 만족하며, 그 두께(h3)는 2㎛이다. 또한, 상기 채널층(31)은 예를 들어, 게르마늄(Ge)등의 기타 p형 도핑 반도체 재료일 수 있으며, 두께(h3)의 선택 가능 범위는 1㎛≤h3≤100㎛이다.
채널층(31)의 상측에는 금속 재료 알루미늄(Al)으로 드레인(32) 및 소스(33)를 형성한다. 상기 드레인(32)과 소스(33) 및 채널층(31)의 접촉은 오믹 접촉 또는 쇼트키 접촉일 수 있다. 소스(33)는 접지되고, 드레인(32)의 전압은 소스(33)의 전압보다 5V 높다. 또한, 본 업계의 당업자라면 소스(33) 및 드레인(32) 사이의 전위차 V를 적절하게 조절할 수 있으며, 일반적으로 상기 전위차 V는 1V≤V≤10V를 만족한다.
본 실시 예에 있어서, 소스(33) 및 드레인(32) 사이의 간격(L1)은 200㎛이고, 소스(33) 및 게이트(34)의 수직 방향에서 중첩 면적(S1)은 200㎛×300㎛이다. 본 발명의 기타 실시 예에서, 소스(33) 및 드레인(32) 사이의 간격(L1) 선택 가능 범위는 100㎚≤L1≤1㎝를 만족하고, 양자의 수직 방향에서의 중첩 면적(S1)은 게이트(34) 면적의 25%-50% 사이에 있으며, 일반적으로 중첩 면적(S1)은 100㎚×100㎚≤S1≤1㎝×1㎝를 만족한다.
SOI 기판의 배면에는, 금속 재료 알루미늄(Al)으로 게이트(34)가 형성된다. 상기 게이트(34) 및 SOI 기판이 고농도 p형으로 도핑된 Si 기판 사이에는 오믹 접촉이 형성된다.
본 업계의 당업자들은 드레인(32), 소스(33) 및 게이트(34)를 알루미늄(Al) 재료 이외에도, 예를 들어, 알루미늄(Al), 금(Au), 백금(Pt), 구리(Cu) 등과 같은 금속 재료로 형성할 수 있다는 것을 이해할 수 있을 것이다. 또한, 예를 들어, ITO(indium tin oxide), AZO(aluminum doped zinc oxide) 등과 같은 금속 재료 특성을 가지는 비금속 재료로 소스(33) 및 드레인(32)을 제조할 수 있다.
본 실시 예에 있어서, 마찰 발전 어셈블리(40)는, 정지 마찰층(41); 탄성 부재(43)를 통하여 정지 마찰층(41)과 대향되게 또는 전기적으로 절연되게 설치된 가동 마찰층(42); 가동 마찰층(42)의 외측에 형성되고 소스(33)에 전기적으로 연결된 제2 도전층(44)을 포함한다.
본 실시 예에 있어서, 전계 효과 트랜지스터의 계이트가 정지 마찰층(41)으로 겸용되므로, 가동 마찰층(42)은 폴리이미드(Kapton) 유기 고분자 재료로 제조될 수 있다.
본 실시 예에 있어서, 정지 마찰층(41) 및 가동 마찰층(42) 사이에는 고무 재료로 형성된 탄성 부재(43)를 설치하고, 정지 마찰층(41) 및 가동 마찰층(42) 사이는 소정 거리로 이격되어 있으며, 외력의 작용 하에 분리 상태와 접촉 상태를 반복하여 절환하도록 구성된다.
예를 들어, (1) 탄성 부재(43)는 스프링 또는 MEMS 공정으로 제조된 단순 빔 구조를 사용할 수 있고,
(2) 정지 마찰층(41) 및 가동 마찰층(42)은 탄성 또는 비탄성 부재를 통하여 소정의 거리만큼 이격되어 분리 상태와 접촉 상태를 반복하여 절환하거나, 또는
(3) 정지 마찰층(41) 및 가동 마찰층(42)은 연결되어 있지 않고, 양자 사이가 소정의 거리만큼 이격됨과 동시에 외력의 작용 하에서 분리 상태와 접촉 상태를 반복적으로 절환할 수 있도록 연결 부재를 설치할 수 있으며, 이러한 구조의 트랜지스터 디바이스는 기타 디바이스와 협동하여 사용될 수 있다.
본 실시 예에 있어서, 제2 도전층(44)은 알루미늄(Al) 재료로 제조된다. 본 업계의 당업자는 예를 들어, Au, Ag, Pt, ITO, AZO 등과 같은 기타 금속 또는 금속과 유사한 도체 재료를 이용하여 제2 도전층(44)을 제조할 수 있다는 것을 이해할 수 있을 것이며, 본 발명은 이에 대하여 한정하지 않는다.
본 실시 예에서는 Al층 및 폴리이미드 유기 고분자 재료를 사용하여 정지 마찰층(41) 및 가동 마찰층(42)을 제조하였다. 그러나 정지 마찰층(41) 및 가동 마찰층(42)은 마찰전기 시리즈가 다른 위치에 놓인 임의의 두 가지 재료를 이용하여 제조될 수 있다.
여기서, "마찰전기 시리즈"는 재료의 순서를 전하에 대한 흡인 정도에 따라 배열한 것으로, 두 재료가 서로 접촉하는 순간, 접촉하는 면에서 정전하가 마찰전기 시리즈에서 극성이 비교적 "-"를 띠는 재료의 표면으로부터 마찰전기 시리즈에서 극성이 비교적 "+"를 띠는 재료의 표면으로 이동하는 것을 말한다. 현재까지, 전하 이동의 메커니즘을 완벽하게 해석할 수 있는 통일된 이론은 없다. 일반적으로, 이러한 전하의 이동은 재료의 표면 일 함수와 서로 관련이 있고, 전자 또는 이온이 접촉면에서 이동에 의하여 전하의 이동을 실현하는 것으로 간주된다. 여기서, 전하의 이동은 두 재료 사이의 상대적인 마찰을 필요로 하지 않으므로, 단지 상호적인 접촉이 있기만 하면 된다. 여기서 상술한 "접촉 전하"는 마찰전기 시리즈에 있어서 극성에 차이가 있는 두 재료가 접촉 마찰하여 분리된 후 그 표면이 가지는 전하를 말하는데, 일반적으로 상기 전하는 단지 재료의 표면에만 분포되며, 분포되는 최대 깊이는 약 10㎚를 초과하지 않는다. 접촉 전하의 부호는, 순전하의 부호이다. 즉, "+" 접촉 전하를 가지는 재료는, 표면의 일부 영역에 음전하가 집중된 영역이 존재할 수 있으나 표면 전체의 순전하의 부호는 "+"이다.
본 실시 예에 있어서, 정지 마찰층(41)은 동시에 게이트(34)로도 작용하므로, 상기 정지 마찰층(41)은 도체 재료로 제조되어야 한다. 모든 도체는 절연체에 대하여 전자를 쉽게 잃는 마찰 대전 특성을 가지므로, 마찰전기 시리즈의 리스트 상에서 항상 말미에 위치한다.
일반적으로 사용되는 도체는 금속, 도전성 산화물 또는 도전성 고분자를 포함한다. 여기서 금속은 금, 은, 백금, 알루미늄, 니켈, 구리, 티타늄, 크롬 또는 셀렌 및 상술한 금속으로 형성된 합금을 포함하고, 일반적으로 사용하는 도전성 산화물은 AZO, ITO 등이 있다. 도전성 재료 자체가 도전성 소자로 사용될 수 있으므로, 정지 마찰층(41)에 도전성 재료를 사용할 경우, 도전성 소자 및 정지 마찰층(41)을 하나로 결합하여 사용할 수 있다.
본 실시 예에 있어서, 가동 마찰층(42)은 폴리이미드(Kapton) 유기 고분자 재료를 사용하여 제조될 수 있을 뿐만 아니라, 기타 도체 또는 절연 재료 등과 같은 제1 마찰 재료와 접촉 대전 후 음전하를 띠는 재료로도 가동 마찰층(42)을 제조할 수 있다. 상기 도체는 정지 마찰층(41)을 형성하는 재료와 상이한 도체 재료이기만 하면 된다. 절연 재료로 가동 마찰층(42)을 제조하는 경우, 일반적으로 사용되는 절연 재료를 마찰전기 시리즈에서 "+"극성을 띠는 재료에서 "-" 극성을 띠는 재료까지 이르는 순서로 열거하면, 아닐린포름알데히드 수지, 폴리포름알데히드, 에틸셀룰로오스, 폴리아미드11, 폴리아미드6-6, 양모 및 그 편직물, 잠사 및 그 직물, 종이, 폴리에틸렌글리콜석시네이트(polyethylene glycol succinate), 셀룰로오스, 셀룰로오스아세테이트, 폴리에틸렌글리콜아디페이트, 폴리프탈산디아릴(polydiallylphthalate), 재생섬유 스펀지, 면 및 그 직물, 폴리우레탄일래스터머, 스티렌아크릴로니트릴 공중합체, 스티렌부타디엔공중합체, 목재, 경질고무, 아세테이트, 인조섬유, 폴리메틸메타크릴레이트(polymethylmethacrylate), 폴리비닐알코올, 폴리에스테르(테릴렌), 폴리이소부틸렌, 폴리우레탄일래스틱 스펀지, 폴리에틸렌테레프탈레이트, 폴리비닐 부티랄(polyvinyl butyral), 부타디엔-아크릴로니트릴 공중합체, 클로로프렌고무, 천연고무, 폴리아크릴로니트릴, 폴리(염화 비닐 리덴co-아크릴로니트릴)(poly(vinyldene chloride-co-acrylonitrile), 폴리 비스페놀A카보네이트, 염화폴리에테르(polyetherchloride), 폴리염화비닐리덴, 폴리(2, 6 - 디메틸 페닐렌 옥사이드), 폴리스티렌, 폴리에틸렌, 폴리프로필렌, 폴리디페닐프로판카보네이트, 폴리에틸렌테레프탈레이트, 폴리이미드, 폴리염화비닐, 폴리디메틸실록산, 폴리클로로트리플루오르에틸렌, 폴리테트라플루오로에틸렌, 패럴린(Parylene) 중의 하나 또는 복수이며, 상기 패럴린은, 패럴린C, 패럴린N, 패럴린D, 패럴린 HT, 패럴린 AF4를 포함한다.
이외에, 반도체 재료는 금속과 상이한 마찰 대전 특성을 가지므로, 반도체 재료가 가동 마찰층(42)을 제조하는 재료로 사용될 수 있다. 일반적으로 사용되는 반도체는 규소, 게르마늄, 제Ⅲ족 및 제V족 화합물, 제Ⅱ족 및 제Ⅵ족 화합물, Ⅲ-V족 화합물 및 Ⅱ-Ⅵ족 화합물로 이루어지는 고용체를 포함한다. 상술한 결정질 반도체 이외에도, 비정질 유리 반도체, 유기 반도체 등이 있다. 예를 들어, 망간, 크롬, 철, 구리의 산화물, 산화규소, 산화망간, 산화크롬, 산화철, 산화구리, 산화아연, BiO2 및 Y2O3 등과 같은 비전도성 산화물, 반도체 산화물 및 복잡한 산화물도 마찰 대전 특성을 가지며, 마찰하는 과정에서 표면 전하를 형성할 수 있으므로 본 발명의 가동 마찰층(42)으로 사용할 수 있다.
지면의 제한으로, 사용 가능한 모든 재료를 예시할 수 없으므로, 여기서는 참고로 몇 가지 구체적인 재료만을 예시한다. 이러한 구체적인 재료는, 본 발명의 보호 범위를 한정할 수 있는 요소가 아니다. 본 업계의 당업자는 발명의 시사 하에, 이러한 재료가 가지는 마찰 대전 특성을 기반으로 유사한 기타 재료들을 용이하게 선택할 수 있을 것이다.
도 2는 도 1에 도시된 백 게이트 전계 효과 트랜지스터의 동작 원리는 나타내는 도면이다. 이하 도 2를 참조하여 본 실시 예의 전계 효과 트랜지스터의 동작 원리를 설명한다.
1. 도 2(a)를 참조하면, 게이트(34) 및 가동 마찰층(42)은 한 쌍의 마찰면을 형성하고, 초기 상태에서 그 사이 간격은 d0이며, 드레인(32) 및 소스(33)에는 외부 전원이 연결되고, 채널층(31)에서 전류 ID를 형성한다.
2. 도 2(b)를 참조하면, 외력(F)의 작용 하에, 가동 마찰층(42) 및 게이트(34)는 접촉하여 마찰을 발생하고, 전자에 대한 속박 능력이 상이하므로, 가동 마찰층(42)는 음전하를 띠고, 게이트(34)는 양전하를 띤다.
3. 도 2(c)를 참조하면, 외력(F)이 점차적으로 제거되면, 게이트(34) 및 가동 마찰층(42)은 점차적으로 분리되고, 그 사이의 간격은 d1(d1＜d0)이다. 이 과정에서 전자는 제2 도전층(44)으로부터 소스(33)로 이동하여 전기적 평형을 이룬다. 소스(33)는 음전하를 띠고, 게이트(34)와 수직 방향으로 내부 전계를 형성한다.
4. 도 2(d)를 참조하면, 외력(F)이 완전히 제거되면, 가동 마찰층(42) 및 게이트(34)는 완전히 분리되고, 그 사이 간격은 d0로 돌아간다. 이때 소스(33)는 게이트(34)와 거의 동등한 양의 음전하를 띠어, 전기적 평형을 이루고, 수직 방향에서 내부 전계는 최대에 달하게 된다. 이 과정에서, 채널층(31)은 내부 전계의 작용으로 전하 분극을 발생시키며, 채널층(31)의 하면은 전자를 끌어당기고 정공을 밀어내고, 공핍층을 생성하여, 채널층(31)의 도전 채널 폭이 감소하게 된다. 따라서 채널층(31)의 전류(ID)는 감소되고, 반도체 캐리어 전송을 조절 및 제어하는 작용을 하게 된다.
5. 도 2(e)를 참조하면, 외력(F)이 다시 작용하면, 가동 마찰층(42) 및 게이트(34)는 점차적으로 접근하고, 그 사이의 간격은 d1(d1＜d0)이다. 이 과정에서 전자는 소스(33)로부터 제2 도전층(44)으로 이동하여 전기적 평형을 이룬다. 소스(33)가 띠는 음전하는 점차적으로 감소되고, 게이트(34)와 형성하는 수직 방향의 내부 전계도 점차적으로 감소되며, 이 과정에서 채널층(31)의 도전 채널 폭이 증가하고, 전류(ID)는 증가한다.
다음 사이클에서, 외력(F)이 작용하면, 가동 마찰층(42) 및 게이트(34)는 또 다시 접촉하고, 소스(33)가 띠는 음전하 거의 대부분이 제2 도전층(44)으로 이동하여, 전기적 평형을 이루며, 전류(ID)의 방향에 수직이 되는 내부 전계는 최소에 달하여, 도 2(b)의 상태로 돌아간다.
상술한 원리에 대한 설명으로부터 알 수 있듯이, 본 실시 예의 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터에서, 외력(F)은 반도체의 전류 방향에 수직이 되는 정전계의 크기를 조절 및 제어할 수 있으며, 게이트 전압으로 작용하여, 반도체 전류의 크기를 조절 및 제어할 수 있다.
본 실시 예에 있어서, 절연층(20)의 두께는 상층 실리콘(31)의 두께보다 훨씬 작고, SOI 기판(10)은 아주 적은 저항률을 가지므로, 게이트 전압은 가동 마찰층(42) 및 게이트(34) 사이의 간격 증가에 따라 커지며, 게이트 전압의 최대값은 아래와 같이 대략적으로 표현될 수 있다.
Figure 112017023283471-pct00001
여기서, Q0 및 d0는 각각 가동 마찰층(42) 및 게이트(34)가 접촉 및 마찰을 통하여 생성한 전하량 및 분리 간격을 나타내고, S1은 소스(33) 및 게이트(34)의 수직 방향에서의 중첩 면적을 나타내며, dK 및 εK는 각각 가동 마찰층(42)의 두께 및 유전상수를 나타내고, dSi 및 εSi는 각각 상층 실리콘(31)의 두께 및 유전상수를 나타내며, ε0는 공기의 유전상수를 나타낸다.
도 3은 도 1에 도시된 백 게이트 전계 효과 트랜지스터에서, 소스-드레인 전압(VD)이 5V일 때, 소스-드레인 전류(ID)가 가동 마찰층 및 게이트 사이의 간격(d1)에 따라 변환하는 그래프이다. 도 3에서 가로 좌표는 마찰하는 두 층이 서로 이격된 거리를 나타내고, 세로 좌표는 채널층으로 흐르는 전류를 나타내며, 정지 마찰층(41) 및 게이트(34) 사이의 간격(d1)이 증가 할수록, 채널층(31)으로 흐르는 전류는 점차적으로 작아지고, 마찰하는 두 층 사이의 왕복 운동을 통하여, 소스(33)와 게이트(34) 사이에 전위차가 생성되어, 채널층(31)의 채널 폭을 변화시킴으로써, 소스-드레인 사이의 전류(ID)의 크기를 조절 및 제어하는 작용을 한다.
본 발명에 있어서, 정지 마찰층(41) 및 가동 마찰층(42)이 이격되는 소정의 거리(L)의 바람직한 범위는 O≤L≤800㎛이고, 더욱 바람직하게는 O≤L≤80㎛이다.
또한 상술한 정지 마찰층(41) 및 가동 마찰층(42)은 모두 상대적인 것으로, 마찰하는 두 층에서 하나를 정지 마찰층(41)으로 하고, 다른 하나를 가동 마찰층(42)으로 하면 되는 바, 통상적인 의미에서의 "정지" 및 "가동"의 의미를 나타내는 것은 아니다.
상술한 실시 예에 대한 설명으로부터 알 수 있듯이, 본 실시 예의 백 게이트 전계 효과 트랜지스터는 마찰식 발전기가 생성하는 정전위를 게이트 신호로 사용하여, 종래 트랜지스터의 게이트 전극에 제공하는 전압으로 대체함으로써, 기계적 압력과 전자 부품 사이의 직접적인 상호작용을 실현할 수 있다. 또한, 그 구조가 간단하고, 제조 및 집적이 용이하며, 디바이스의 소형화 및 어레이화를 용이하게 실현할 수 있고, 재료의 선택 범위가 넓어 종래 기술의 압전 전자 트랜지스터와 비교할 수 없는 많은 이점들을 가진다.
2. 제2 실시 예
본 발명의 두 번째 예시적인 실시 예에 있어서, 또 다른 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터를 제공한다. 도 4는 본 발명의 제2 실시 예에 따른 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터의 구조도이다. 도 4를 참조하면, 본 실시 예는 제1 실시 예와 그 구조가 유사하며, 구별되는 점은, 채널층(31)이 n형으로 도핑된 Si 재료로 제조된다는 것이다.
본 업계의 당업자는, 본 실시 예의 백 게이트 전계 효과 트랜지스터의 전류 변화 추세가 도 3에 도시된 그래프와 상반된다는 것을 이해할 수 있을 것이다. 즉, 가동 마찰층(42) 및 정지 마찰층(41) 사이의 거리가 증가함에 따라, 채널층(31)에 흐르는 전류가 점차적으로 증가한다는 것을 이해할 수 있을 것이다.
본 실시 예와 제1 실시 예는 이하와 같은 공통점을 가진다. 마찰식 발전기의 가동 마찰층(42)이 압력을 받는 부재이고, SOI 기판(10) 및 게이트(34), 소스(33) 등은 압력을 직접 받지 않으며, 가동 마찰층(42) 및 SOI 기판(10)은 탄성 부재(43)를 통하여 연결될 수 있다. 따라서 백 게이트 전계 효과 트랜지스터는 전체적으로 비교적 큰 기계적 변형에 견딜 수 있어, 압전 전자 트랜지스터에 비하여 더욱 넓은 범위에서 외력을 감지할 수 있으며, 더욱 넓은 범위에서 반도체 재료를 선택할 수 있다.
3. 제3 실시 예
본 발명의 세 번째 예시적인 실시 예에 있어서, 또 다른 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터를 제공한다. 도 5는 본 발명의 제3 실시 예에 따른 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터의 구조도이다. 도 5를 참조하면, 본 실시 예의 백 게이트 전계 효과 트랜지스터는 제1 실시 예와 구조가 유사하며, 구별되는 점은, 정지 마찰층(41)이 폴리이미드 고분자 재료로 제조되어 게이트(34) 상에 고정되며, 가동 마찰층(42)은 알루미늄 판이며, 정지 마찰층(41)과의 사이가 절연 재료로 형성된 스프링에 의해 격리되고, 또한 상기 알루미늄 판이 도선을 통하여 직접 소스(33)에 전기적으로 연결된다는 것이다.
도 6은 도 5에 도시된 백 게이트 전계 효과 트랜지스터의 동작 원리를 나타내는 도면이다. 이하 도 6을 참조하여 본 실시 예의 전계 효과 트랜지스터의 동작 원리를 설명한다.
1. 도 6(a)를 참조하면, 가동 마찰층(42) 및 폴리이미드 고분자 폴리머 박막(41)은 한 쌍의 마찰면을 형성하고, 초기 상태에서 그 사이 간격은 d0이다. 드레인(32) 및 소스(33)에는 외부 전원이 연결되고, 채널층(31)에서 전류(ID)를 형성한다.
2. 도 6(b)를 참조하면, 외력(F)의 작용 하에, 가동 마찰층(42) 및 정지 마찰층(41)은 접촉하여 마찰을 발생하는데, 전자에 대한 속박 능력이 상이하므로, 정지 마찰층(41)은 음전하를 띠고, 가동 마찰층(42)은 양전하를 띤다.
3. 도 6(c)를 참조하면, 외력(F)이 점차적으로 없어지면, 가동 마찰층(42) 및 정지 마찰층(41)은 점차적으로 분리되고, 그 사이 간격은 d1(d1＜d0)이다. 이 과정에서 전자는 소스(33)로부터 가동 마찰층(42)으로 이동하여 전기적 평형을 이룬다. 소스(33)는 음전하를 띠고, 정지 마찰층(41)과 수직 방향으로 내부 전계를 형성한다.
4. 도 6(d)를 참조하면, 외력(F)이 완전히 없어지면, 정지 마찰층(41) 및 가동 마찰층(42)은 완전히 분리되고, 그 사이의 간격은 d0로 돌아간다. 이때, 소스(33)는 가동 마찰층(42)과 거의 동등한 양의 음전하를 띠어, 전기적 평형을 이루고, 수직 방향에서 내부 전계는 최대에 도달하게 된다. 이 과정에서, 채널층(31)은 내부 전계의 작용으로 전자 분극을 발생시키며, 채널층(31)의 하면은 전자를 끌어당기고 정공을 밀어내어 보강층을 생성하는데, 채널층(31)의 캐리어 농도를 증가시킴으로써, 채널층(31)의 전류(ID)의 크기를 증가시켜, 반도체의 캐리어 전송을 조절 및 제어하는 작용을 하게 된다.
5. 도 6(e)를 참조하면, 외력(F)이 다시 작용하면, 가동 마찰층(42) 및 정지 마찰층(41)은 점차적으로 접근하고, 그 사이의 간격은 d1(d1＜d0)이다. 이 과정에서 전자는 가동 마찰층(42)으로부터 소스(33)로 이동하여 전기적 평형을 이룬다. 소스(33)가 띠는 양전하는 점차적으로 감소되고, 정지 마찰층(41)과 형성하는 수직 방향의 내부 전계도 점차적으로 감소되며, 이 과정에서 채널층(31)의 캐리어 농도가 감소되어 전류(ID)가 작아진다.
6. 외력(F)이 완전히 작용하게 되면, 가동 마찰층(42) 및 정지 마찰층(41)은 다시 접촉하고, 소스(33)가 띠는 양전하 거의 대부분이 가동 마찰층(42)으로 이동하여, 전기적 평형을 이루며, 전류(ID)의 방향과 수직되는 내부 전계는 최소에 도달하게 되어, 도 6(b)의 상태로 돌아간다. 따라서 외력(F)은 반도체의 전류 방향에 수직이 되는 정전계의 크기를 조절 및 제어할 수 있으며, 게이트 전압으로 작용하여 반도체 전류의 크기를 조절 및 제어할 수 있다.
본 실시 예의 백 게이트 전계 효과 트랜지스터에서, 이산화규소 절연층(20)의 두께는 채널층(31)의 두께보다 훨씬 작고, SOI 기판(10)은 아주 작은 전기저항률을 가지므로, 보강모드에서 외력(F)에 의해 형성되는 게이트 전압의 최대값은 아래와 같이 대략적으로 표현할 수 있다.
Figure 112017023283471-pct00002
여기서, Q0 및 d0는 각각 정지 마찰층(41) 및 가동 마찰층(42)가 접촉 및 마찰을 통하여 생성한 전하량 및 분리 간격을 나타내고, S1은 소스(33)와 게이트(34)의 수직 방향에서의 중첩 면적을 나타내며, dK 및 εK는 각각 정지 마찰층(41)의 두께 및 유전상수를 나타내고, dSi 및 εSi는 각각 채널층(31)의 두께 및 유전상수를 나타내며, ε0는 공기의 유전상수를 나타낸다.
도 7은 도 5에 도시된 백 게이트 전계 효과 트랜지스터에서, 소스-드레인 전압(VD)이 5V일 때, 소스-드레인 전류(ID)가 가동 마찰층(42) 및 정지 마찰층(41) 사이의 간격(d1)에 따라 변화하는 그래프이다. 도 7에서 알 수 있듯이, 정지 마찰층(41) 및 가동 마찰층(42) 사이의 간격(d1)이 증가할수록, 채널층(31)으로 흐르는 전류는 점차적으로 증가하고, 마찰하는 두 층 사이의 왕복 운동을 통하여, 소스(33) 및 게이트(34) 사이에 전위차가 생성되어, 채널층(31)의 채널 폭을 변화시킴으로써, 소스-드레인 사이의 전류(ID) 크기를 제어하는 작용을 한다.
본 실시 예에 있어서, 정지 마찰층(41) 및 가동 마찰층(42)이 이격되는 소정의 거리(L)의 바람직한 범위는 0-800㎛이고, 더욱 바람직하게는 0-80㎛이다.
4. 제4 실시 예
본 발명의 네 번째 예시적인 실시 예에 있어서, 또 다른 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터를 제공한다. 도 8은 본 발명의 제4 실시 예에 따른 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터의 구조도 이다. 도 8을 참조하면, 본 실시 예의 백 게이트 전계 효과 트랜지스터는 제3 실시 예와 구조가 유사하며, 구별되는 점은, 채널층(31)이 n형으로 도핑된 Si 재료로 제조된다는 것이다.
본 업계의 당업자는, 본 실시 예의 백 게이트 전계 효과 트랜지스터의 전류 변화 추세가 도 7에 도시된 그래프와 상반된다는 것을 이해할 수 있을 것이다. 즉, 가동 마찰층(42) 및 정지 마찰층(41) 사이의 거리가 증가함에 따라, 채널층(31)에 흐르는 전류가 점차적으로 증가한다는 것을 이해할 수 있을 것이다.
이로써, 도면을 참조하여 본 발명에 따른 네 개의 실시 예를 상세히 설명하였다. 상술한 설명에 의하여, 본 업계의 당업자는 본 발명의 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터를 명확하게 이해할 수 있을 것이다.
또한, 상술한 각 소자 및 방법에 대한 정의는 실시 예에서 설명한 여러 가지 구체적인 구조, 형상 또는 방식에 한정되지 않으며, 본 업계의 당업자는 이에 대하여 용이하게 변경 또는 치환할 수 있을 것이다.
이상, 본 발명의 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터는, 마찰식 발전기 및 금속-산화물-반도체 전계 효과 트랜지스터를 서로 결합하여, 마찰식 발전기의 일 마찰층 및 백 게이트 전계 효과 트랜지스터의 게이트를 고정하거나 또는 이 양자를 하나의 부재로 결합시켜, 외력의 작용하에서 다른 하나의 마찰층 및 상기 마찰층을 접촉 및 대전하도록 하여 게이트 전위를 생성하여 게이트 신호로 함으로써, 반도체의 캐리어 전송 특성에 대한 조절 및 제어를 실현할 수 있다. 또한, 조절 및 제어 특성이 양호하고, 감지 범위가 크며, 제작 및 집적이 용이한 등의 이점들을 갖고 있어, 센서, 인간과 컴퓨터 상호 작용, 초소형 정밀 전기기계, 나노 로봇 및 플렉시블 전자학 등의 분야에서 널리 응용될 수 있어 뛰어난 응용 가치를 가진다.
상술한 구체적인 실시 예들은, 본 발명의 목적, 기술 방안 및 효과를 상세하게 설명하는 것으로, 상술한 설명은 다만 본 발명의 구체적인 실시 예일 뿐, 본 발명을 한정하기 위한 것이 아니며, 본 발명의 사상 및 취지 내에서의 수정, 균등한 변경, 개선 등은 모두 본 발명이 보호하고자 하는 범위 내에 포함된다는 것을 이해하여야 한다.

Claims (15)

  1. 도전성 기판(10);
    상기 도전성 기판(10)의 정면에 형성된 절연층(20);
    상기 절연층(20)의 상측에 형성된 채널층(31); 상기 채널층(31)의 상측에 형성된 드레인(32) 및 소스(33); 상기 도전성 기판(10)의 배면에 형성된 게이트(34);를 포함하는 전계 효과 트랜지스터 어셈블리(30); 및
    상기 게이트(34)의 하면에 형성된 정지 마찰층(41); 상기 정지 마찰층(41)과 대향되게 설치된 가동 마찰층(42); 및 상기 가동 마찰층(42)의 외측에 형성되고, 상기 소스(33)에 전기적으로 연결된 제2 도전층(44);을 포함하는 마찰 발전 어셈블리(40);를 포함하고,
    상기 정지 마찰층(41) 및 가동 마찰층(42)은 마찰전기 시리즈에서 다른 위치의 재료로 제조되고, 외력의 작용하에서, 상기 정지 마찰층(41) 및 가동 마찰층(42)은 분리 상태와 접촉 상태를 반복해서 전환할 수 있는 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  2. 제 1항에 있어서,
    상기 드레인(32) 및 소스(33) 사이는 소정의 거리로 이격되고, 양자 사이는 소정의 전위차를 유지하며:
    접촉상태에서, 상기 정지 마찰층(41) 및 가동 마찰층(42)은 서로 접촉하여 마찰 전하를 생성하고;
    분리 상태에서, 상기 정지 마찰층(41) 및 가동 마찰층(42)은 분리되며, 상기 마찰 전하로 인해 상기 제2 도전층(44) 및 소스(33) 사이에 전위차가 생성되어, 상기 제2 도전층(44) 및 상기 소스(33) 사이에 전자의 이동이 발생하도록 하며, 상기 소스(33) 및 게이트(34) 사이에 전위차가 생성되어, 상기 채널층(31)의 채널 폭을 변화시킴으로써, 상기 소스(33) 및 드레인(32) 사이의 전류 크기를 조절하는 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  3. 제 1항에 있어서,
    상기 정지 마찰층(41) 및 가동 마찰층(42) 중의 하나는 금속 재료, 금속 합금 재료 또는 도전성 산화물 재료인 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  4. 제 3항에 있어서,
    상기 게이트(34)의 재료는 금속 재료, 금속 합금 재료 또는 도전성 산화물 재료이고, 상기 정지 마찰층(41)에도 겸용되며;
    상기 가동 마찰층(42)의 재료는 금속 재료, 금속 합금 재료 또는 도전성 산화물 재료이고, 상기 제2 도전층(44)에도 겸용되는 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  5. 제 3항에 있어서,
    상기 정지 마찰층(41) 및 가동 마찰층(42) 중 다른 하나의 재료는 절연 재료 또는 반도체 재료인 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  6. 제 1항에 있어서,
    상기 정지 마찰층(41) 및 가동 마찰층(42) 사이에 탄성 부재(43)를 설치하거나;
    상기 정지 마찰층(41) 및 가동 마찰층(42) 사이에 탄성 또는 비탄성 부재를 설치하거나, 또는
    상기 가동 마찰층(42) 및 제2 도전층(44) 상에 연결 부재를 설치하여,
    상기 가동 마찰층(42) 및 상기 정지 마찰층(41) 사이는 소정의 거리로 이격되는 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  7. 제 6항에 있어서,
    상기 탄성 부재는 탄성 고무 부재, 스프링 또는 단순 빔 구조인 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 절연층(20)은 SOI 기판 상층의 SiO2로 형성되고,
    상기 도전성 기판(10)은 상기 SOI 기판 하층의 Si 재료가 n형 또는 p형으로 도핑되어 형성되는 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  9. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 채널층(31)은 p형 도핑 또는 n형 도핑된 반도체 재료로 형성되고,
    상기 p형 도핑 또는 n형 도핑된 반도체 재료의 전기저항률 ρ는 1Ωcm≤ρ≤100Ωcm를 만족하는 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  10. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 드레인(32) 및 소스(33)의 재료는 금속 또는 비금속 도체 재료인 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  11. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 소스(33)와 드레인(32) 및 채널층(31)의 접촉은 오믹 접촉 또는 쇼트키 접촉이고, 상기 소스(33)는 접지되며, 상기 드레인 전압 V는 1V≤V≤10V를 만족하는 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  12. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 정지 마찰층(41) 및 가동 마찰층(42) 사이의 이격 거리 L은 O≤L≤800㎛를 만족하는 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  13. 제 12항에 있어서,
    상기 거리 L은 O≤L≤80㎛를 만족하는 것을 특징으로 하는 마찰 접촉의 대전 효과에 의한 백 게이트 전계 효과 트랜지스터.
  14. 삭제
  15. 삭제
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