KR101831029B1 - 공통 전도 층에 의해 복수의 반도체 디바이스 층을 전기적으로 결합하는 방법 및 디바이스 - Google Patents

공통 전도 층에 의해 복수의 반도체 디바이스 층을 전기적으로 결합하는 방법 및 디바이스 Download PDF

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Abstract

어셈블리는 제 1 적층 전자 컴포넌트 및 제 2 적층 전자 컴포넌트를 포함한다. 제 1 적층 전자 컴포넌트는 제 1 유전체층과, 제 1 유전체층에 매립되는 적어도 하나의 제 1 반도체 다이와, 제 1 전도성 비아를 포함하는 적어도 하나의 제 1 접촉 패드를 포함한다. 제 2 적층 전자 컴포넌트는 제 2 유전체층과, 제 2 유전체층에 매립되는 적어도 하나의 제 2 반도체 다이와, 제 2 전도성 비아를 포함하는 적어도 하나의 제 2 접촉 패드를 포함한다. 제 1 전도성 비아는 공통 전도층에 의해 제 2 전도성 비아에 전기적으로 결합된다.

Description

공통 전도 층에 의해 복수의 반도체 디바이스 층을 전기적으로 결합하는 방법 및 디바이스{METHOD AND DEVICE FOR ELECTRICALLY COUPLING A PLURALITY OF SEMICONDUCTOR DEVICE LAYERS BY A COMMON CONDUCTIVE LAYER}
전자 컴포넌트는 패키지에 하나 이상의 반도체 디바이스를 포함할 수 있다. 패키지는 반도체 디바이스로부터 외부 접점을 포함하는 기판 또는 리드프레임에 이르기까지 내부의 전기 접속부를 포함할 수 있다. 외부 접점은 인쇄회로 기판과 같은 재분배 기판상에 전자 컴포넌트를 장착하는데 사용된다. 패키지는 반도체 디바이스 및 내부 전기 접속부를 커버하는 하우징을 포함할 수 있다.
일 실시예에서, 어셈블리는 제 1 적층 전자 컴포넌트 및 제 2 적층 전자 컴포넌트를 포함한다. 제 1 적층 전자 컴포넌트는 제 1 유전체층, 제 1 유전체층에 매립되는 적어도 하나의 반도체 다이 및 제 1 전도성 비아를 포함하는 적어도 하나의 제 1 접촉 패드를 포함한다. 제 2 적층 전자 컴포넌트는 제 2 유전체층, 제 2 유전체층에 매립되는 적어도 하나의 제 2 반도체 다이, 및 제 2 전도성 비아를 포함하는 적어도 하나의 제 2 접촉 패드를 포함한다. 제 1 전도성 비아는 공통 전도층을 통해 제 2 전도성 비아에 전기적으로 결합된다.
일 실시예에서, 방법은 제 1 유전체층 및 제 1 유전체층에 매립되는 적어도 하나의 제 1 반도체 다이를 포함하는 제 1 적층 전자 컴포넌트 상에, 제 2 유전체층 및 제 2 유전체층에 매립되는 적어도 하나의 제 2 반도체 다이를 포함하는 제 2 적층 전자 컴포넌트를 장착하는 단계를 포함한다. 제 2 적층 전자 컴포넌트의 접촉 패드는 전도성 물질을 제 2 적층 전자 컴포넌트의 접촉 패드에 배열되는 적어도 하나의 제 2 비아에 그리고 제 1 적층 전자 컴포넌트의 접촉 패드에 있는 적어도 하나의 제 1 비아에 도입함으로써 제 1 적층 전자 컴포넌트의 접촉 패드와 전기적으로 결합된다.
일 실시예에서, 어셈블리는 제 1 전도성 비아를 포함하는 적어도 하나의 제 1 접촉 패드를 포함하는 제 1 유전체층에 매립되는 적어도 하나의 제 1 반도체 다이, 제 2 전도성 비아를 포함하는 적어도 하나의 제 2 접촉 패드를 포함하는 제 2 유전체층에 매립되는 적어도 하나의 제 2 반도체 다이, 및 제 1 전도성 비아를 제 2 전도성 비아에 전기적으로 결합하는 수단을 포함한다.
도면의 요소는 반드시 서로에 대해 상대적인 축척할 필요는 없다. 유사한 참조 부호는 대응하는 유사한 부분을 나타낸다. 다양하게 예시된 실시예의 특징은 서로 배제하지 않는 한 결합될 수 있다. 실시예는 도면에 도시되고 아래의 설명에서 상세히 기술된다.
도 1은 제 1 실시예에 따른 어셈블리를 도시한다.
도 2a는 제 2 실시예에 따른 어셈블리의 평면 사시도를 도시한다.
도 2b는 제 2 실시예에 따른 어셈블리의 저면 사시도를 도시한다.
도 3a는 제 2 실시예에 따른 어셈블리 및 인덕터에 대한 분해도를 도시한다.
도 3b는 제 2 실시예에 따른 어셈블리 및 인덕터에 대한 사시도를 도시한다.
도 4는 제 3 실시예에 따른 제 1 적층 전자 컴포넌트의 유전체층을 도시한다.
도 5는 일 실시예에 따른, 개구를 구비하는 유전체층을 도시한다.
도 6은 일 실시예에 따른, 유전체층 위에 위치하는 구조화된 금속 포일을 도시한다.
도 7은 일 실시예에 따른, 유전체층에 위치하는 반도체 다이를 도시한다.
도 8은 일 실시예에 따른, 유전체층 위에 배열되는 추가의 유전체층을 도시한다.
도 9는 일 실시예에 따른, 반도체 다이에 도포되는 전도층을 도시한다.
도 10은 일 실시예에 따른, 반도체 다이 및 구조화된 금속 포일에 도포되는 추가의 전도층을 도시한다.
도 11은 일 실시예에 따른, 구조화된 금속 포일에 도포되는 추가의 유전체층을 도시한다.
도 12는 일 실시예에 따른, 제 2 적층 전자 컴포넌트용 유전체층을 도시한다.
도 13은 일 실시예에 따른, 제 2 적층 전자 컴포넌트용 유전체층에 배열되는 반도체 다이를 도시한다.
도 14는 일 실시예에 따른, 반도체 다이 및 유전체층 위에 배열되는 유전체층을 도시한다.
도 15는 일 실시예에 따른, 반도체 다이 및 유전체층 위에 배열되는 전도층을 도시한다.
도 16은 일 실시예에 따른, 전도층 위에 배열되는 제 2 유전체층을 도시한다.
도 17은 일 실시예에 따른, 제 1 적층 전자 컴포넌트 위에 적층되는 제 2 적층 전자 컴포넌트를 도시한다.
도 18은 일 실시예에 따른, 제 2 적층 전자 컴포넌트 및 제 1 적층 전자 컴포넌트에 도입되는 쓰루-홀을 도시한다.
도 19는 일 실시예에 따른, 쓰루-홀에 배열되는 전도성 물질을 도시한다.
도 20a는 일 실시예에 따른, 제 2 실시예에 따른 어셈블리의 평면 분해 사시도를 도시한다.
도 20b는 제 2 실시예에 따른 어셈블리의 저면 분해 사시도를 도시한다.
도 21은 제 1 적층 전자 컴포넌트 위에 장착되는 제 2 적층 전자 컴포넌트를 구비하는 제 2 실시예에 따른 어셈블리를 도시한다.
도 22a는 제 2 실시예에 따른 어셈블리의 제 1 적층 전자 컴포넌트 및 제 2 적층 전자 컴포넌트의 접촉 패드에 위치하는 쓰루-홀을 도시한다.
도 22b는 제 2 실시예에 따른 어셈블리의 제 1 적층 전자 컴포넌트 및 제 2 적층 전자 컴포넌트의 쓰루-홀을 배치한 접촉 패드에 대한 저면도를 도시한다.
도 23a는 일 실시예에 따른, 쓰루-홀에 전도성 물질을 도입한 어셈블리에 대한 평면 사시도를 도시한다.
도 23b는 제 2 실시예에 따른 어셈블리를 형성하기 위해 쓰루-홀에 배치되는 전도성 물질을 구비하는 제 1 적층 전자 컴포넌트에 대한 저면 사시도를 도시한다.
도 24는 실시예 중 하나에 따른 어셈블리 및 인덕터를 포함하는 전압 조절기의 회로도를 도시한다.
다음의 상세한 설명에서, 명세서의 일부를 형성하고, 본 발명이 실시될 수 있는 예시적인 특정한 실시예로서 도시되는, 첨부 도면을 참조한다. 이러한 관점에서, "평면(top)", "저면(bottom)", "정면(front)" "배면(back)" "선두(leading)", "후미(trailing)" 등과 같은, 방향성 용어가 설명되는 도면의 방향을 참조하여 사용된다. 실시예의 컴포넌트가 복수의 상이한 방향으로 배치될 수 있기 때문에, 방향성 용어는 결코 제한이 아닌, 설명을 목적으로 사용된다. 다른 실시예가 이용될 수 있거나 구조적 또는 논리적 변경이 본 발명의 범위에서 벗어나지 않고서 이루어질 수 있음을 이해해야 한다. 다음의 상세한 설명은 제한적인 의미로 고려되지 않으며, 본 발명의 범위는 첨부된 특허청구범위에 의해 정의된다.
복수의 실시예가 아래에서 설명될 것이다. 이 경우, 동일한 구조적 특징은 도면에서 동일한 또는 유사한 도면 부호로 식별된다. 본 명세서의 문맥에서, "측면의(lateral)" 또는 "측면 방향(lateral direction)"은 보통 반도체 물질 또는 반도체 캐리어의 측면 범위와 평행하게 이어지는 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서, 측면 방향은 보통 이들 표면 또는 측면에 평행하게 연장된다. 이와 대조적으로, "수직의(vertical)" 또는 "수직 방향(vertical direction)"이라는 용어는 보통 이들 표면 또는 측면에 대해 수직인 그래서 측면 방향에 대해 수직인 방향을 의미하는 것으로 이해된다. 수직 방향은 따라서 반도체 물질 또는 반도체 캐리어의 두께 방향이다.
본 명세서에서 사용되는 바와 같이, "결합되는(coupled)" 및/또는 "전기적으로 결합되는(electrically coupled)"이라는 용어는 요소가 직접적으로 함께 결합되어야 한다는 것 - 사이에 끼이는 요소는 "결합되는(coupled)" 또는 "전기적으로 결합되는(electrically coupled)" 요소 사이에 제공될 수 있다 - 을 의미하려는 것은 아니다.
본 명세서에서 사용되는 바와 같이, 층, 영역 또는 기판과 같은 요소가 다른 요소 "위에(on)"에 있거나 "위로(onto)" 연장하는 것으로 언급될 때, 이것은 다른 요소 바로 위에 있거나 바로 위로 연장할 수 있거나 또는 사이에 끼는 요소가 또한 존재할 수도 있다. 이와 대조적으로, 요소가 다른 요소 "바로 위에(directly on)" 있거나 "바로 위로(directly onto)" 연장되는 것으로 언급될 때, 사이에 끼는 요소는 존재하지 않는다. 본 명세서에서 사용되는 바와 같이, 요소가 다른 요소에 "접속되는(connected)" 또는 "결합되는(coupled)" 것으로 언급될 때, 이것은 다른 요소에 직접 접속되거나 결합될 수 있거나 사이에 끼는 요소가 존재할 수 있다. 이와 대조적으로, 요소가 다른 요소에 "직접 접속되는(directly connected)" 또는 "직접 결합되는(directly coupled)" 것으로 언급될 때, 사이에 끼는 요소는 존재하지 않는다.
본 명세서에서 사용되는 바와 같이, 고전압 공핍-모드 트랜지스터와 같은 "고전압 디바이스(high-voltage device)"는 고전압 스위칭 어플리케이션용으로 최적화되는 전자 디바이스이다. 즉, 트랜지스터가 오프 될 때, 이것은 약 300 V 이상, 약 600 V 이상, 또는 약 1200 V 이상과 같은 고전압을 차단할 수 있고, 트랜지스터가 온 될 때, 이것은 사용되는 어플리케이션용의 충분 낮은 온-저항(on-resistance (RON))을 갖는다. 즉, 이것은 실질 전류가 디바이스를 통과할 때 충분히 낮은 전도 손실을 경험한다. 고전압 디바이스는 적어도 고전압 전원 또는 이것이 사용되는 회로에서의 최대 전압과 동일한 전압을 차단할 수 있다. 고전압 디바이스는 300 V, 600 V, 1200 V, 또는 어플리케이션에 의해 요구되는 다른 적절한 차단 전압을 차단할 수 있다.
본 출원에서 사용되는 바와 같이, 저전압 인핸스먼트-모드 트랜지스터와 같은 "저전압 디바이스(low-voltage device)"는 0 V와 Vlow 사이와 같은 저전압을 차단할 수 있는 전자 디바이스이지만, Vlow를 초과하는 전압을 차단할 수 없다. Vlow는 약 10 V, 약 20 V, 약 30 V, 약 40 V, 또는 약 10 V와 약 30 V 사이와 같은 약 5 V와 약 50 V 사이일 수 있다.
도 1은 제 1 실시예에 따른 어셈블리(30)를 도시한다. 어셈블리(30)는 제 1 적층 전자 컴포넌트(31) 및 제 2 적층 전자 컴포넌트(32)를 포함한다.
제 1 적층 전자 컴포넌트(31)는 제 1 유전체층(33), 제 1 유전체층(33)에 매립되는 적어도 하나의 반도체 다이(34), 및 제 1 비아(36)를 포함하는 적어도 하나의 제 1 접촉 패드(35)를 포함한다.
제 2 적층 전자 컴포넌트(32)는 제 2 유전체층(37), 제 2 유전체층(37)에 매립되는 적어도 하나의 반도체 다이(38) 및 제 2 비아(40)를 포함하는 적어도 하나의 접촉 패드(39)를 포함한다.
제 2 적층 전자 컴포넌트(32)는 제 1 적층 전자 컴포넌트(31)의 제 1 주 표면(42) 위에 스택으로 배열되어 어셈블리(30)를 생성할 수 있다.
제 1 적층 전자 컴포넌트(31)의 제 1 접촉 패드(35)는 제 1 비아(36)가 제 2 비아(40)와 수직으로 정렬되도록 제 2 적층 컴포넌트의 제 2 접촉 패드(39) 위에 설치된다. 제 1 비아(36)는 제 1 전도성 비아(36)와 제 2 전도성 비아(40) 모두에서 연장되는 공통 전도층(41)에 의해 제 2 비아(40)에 전기적으로 결합된다. 공통 전도층(41)을 형성하는 전도성 물질은 무전 증착, 전기 도금 및 물리적 삽입을 포함하는 다양한 방법에 의해 비아(36, 40)에 도입될 수 있다.
접촉 패드(39)는 제 2 적층 전자 컴포넌트(31)의 하부 표면(43) 위에 배열되고 제 1 접촉 패드(35)는 제 1 적층 전기 컴포넌트(30)의 상부 표면인 제 1 적층 전자 컴포넌트(30)의 제 1 주 표면(42) 위에 배열된다.
제 1 비아(36)는 제 1 접촉 패드(35)를 통해 그리고 제 1 유전체층(33)의 두께를 통해 연장될 수 있다. 유사하게, 제 2 비아(40)는 제 2 유전체층(37)의 두께를 통해 그리고 제 2 접촉 패드(39)의 두께를 통해 연장될 수 있다. 제 2 접촉 패드(39)는 제 2 비아(40)가 제 1 비아(36)와 정렬되도록 그리고 공통 전도층(41)이 제 1 전도성 비아(36)와 제 2 전도성 비아(40)를 통해 연장되도록 제 1 접촉 패드(35) 바로 위에 장착될 수 있다.
공통 전도층(41)은 제 1 접촉 패드(35)와 제 2 접촉 패드(39) 사이에 전기 접속부를 제공하고 제 1 적층 전자 컴포넌트(31)와 제 2 적층 전자 컴포넌트(32) 사이에 전기 접속부를 제공한다. 어셈블리(30)는 두 개 이상의 그러한 전기 접속부를 포함할 수 있고, 각 전기 접속부는 제 1 적층 전자 컴포넌트(31)의 접촉 패드와 제 2 적층 전자 컴포넌트(32)의 접촉 패드를 통해 연장하는 비아와, 두 접촉 패드에 있는 비아에서 연장하여 공통 전기 전도층 및 공통 전기 접속부를 제공하는 전기 전도층을 포함한다.
제 1 접촉 패드(35) 및 제 2 접촉 패드(39)는 직접 접촉할 수 있다. 몇몇 실시예에서, 예를 들면 전기 절연 접착제와 같은 전기 절연층은 제 1 접촉 패드(35)와 제 2 접촉 패드(39) 사이에 배열될 수 있다. 제 1 접촉 패드(35)의 주 표면과 제 2 접촉 패드의 주 표면 사이의 인터페이스는 땜납이 없을 수 있다.
제 1 비아(36)는 제 1 접촉 패드(35)를 통해 그리고 제 1 유전체층(33)의 두께를 통해 유전체층의 대향 주 표면에 배열되는 외부 접촉 패드(45)까지 연장할 수 있다. 본 실시예에서, 공통 전도층(41)은 제 1 접촉 패드(35)를 외부 접촉 패드(45)와 전기적으로 결합한다.
유사하게, 제 2 비아(40)는 제 2 접촉 패드(39)의 두께를 통해, 제 2 유전체층(37)의 두께를 통해, 그리고 제 2 유전체층(37)의 대향 주 표면 위에 배열되는 추가 접촉 패드의 두께를 통해 연장할 수 있다. 공통 전도층(41)은 제 2 접촉 패드(39)를 추가 접촉 패드와 전기적으로 결합할 수 있다.
제 1 적층 전자 컴포넌트의 제 1 접촉 패드(35)는 공통 전도층(41)에 의해 제 2 적층 전자 컴포넌트(32)의 제 2 접촉 패드(39)에 전기적으로 결합되고, 제 2 적층 전자 컴포넌트(32)는 전기 절연 접착제에 의해 제 1 적층 전자 컴포넌트(31)에 부착될 수 있다. 전기 절연 접착제는 제 2 적층 전자 컴포넌트(32)의 하부 표면(43)의 영역에 그리고 접촉 패드(35, 39)에 의해 점유되지 않는 제 1 적층 전자 컴포넌트(31)의 제 1 주 표면(42)의 영역 사이에 배열될 수 있다.
제 1 비아(36) 및 제 2 비아(40)는 각각 실질적으로 원통형 쓰루-홀을 포함할 수 있다. 공통 전도층(41)은 유전체층을 포함하는 측벽 위에 또는 쓰루-홀을 정의하는 측벽에 배열되는 하나 이상의 추가 금속층 바로 위에 배치될 수 있다.
제 1 적층 전자 컴포넌트(31)는 반도체 다이(34) 및 제 1 접촉 패드(35) 위로 연장하여 이들과 전기적으로 결합되는 유전체층(33)의 표면 위에 배열되는 전기 전도층(46)을 포함한다. 전기 전도층(49)은 제 1 적층 전자 컴포넌트(31)의 하부 표면에 배열된다. 전기 전도층(46, 49)은 제 1 적층 전자 컴포넌트(31)용 측면 재분배 구조체를 제공한다.
제 2 적층 전자 컴포넌트(32)는 제 2 유전체층(37)의 상부 표면 위의 반도체 다이(38)로부터 비아(40)로 확장되는 전기 전도층(47)과, 제 2 유전체층(37)의 하부 표면(43) 위에 배열되는 전기 전도층(48)을 포함한다. 전기 전도층(47, 48)은 제 2 적층 전자 컴포넌트(32)용 측면 재분배 구조체를 제공한다.
제 1 적층 전자 컴포넌트(31)의 하부 표면(44)은 어셈블리(30)의 외부 접촉 패드(45)를 제공하는 적어도 하나의 접촉 패드를 포함한다. 도 1에 도시되는 일 실시예에서, 접촉 패드(45)는 전기 전도층(46, 47) 및 공통 전도층(41)에 의해 제 1 반도체 다이(34) 및 제 2 반도체 다이(38)에 모두 전기적으로 결합된다. 그러나, 제 1 반도체 다이(34)에만 또는 제 2 반도체 다이(38)에만 전기적으로 결합되는 외부 접촉 패드(45)가 제공될 수 있다. 하나 이상의 외부 접촉 패드(45)는 어떤 반도체 다이에도 결합되지 않을 수 있다.
도 1에 도시되는 일 실시예에서, 제 1 적층 전자 컴포넌트(31) 및 제 2 적층 전자 컴포넌트(32)는 실질적으로 동일한 폭을 가질 수 있다. 제 1 적층 전자 컴포넌트(31) 및 제 2 적층 전자 컴포넌트(32)는 실질적으로 동일한 측면 면적을 가질 수 있거나 상이한 측면 면적을 가질 수 있다.
제 1 유전체층(33)에 매립되는 반도체 다이(34) 및 제 2 유전체층(37)에 매립되는 반도체 다이(38)는 상이한 디바이스 또는 회로를 포함할 수 있다. 예를 들면, 제 1 반도체 다이(34)는 트랜지스터 디바이스를 포함할 수 있고, 제 2 반도체 다이(38)는 트랜지스터 디바이스를 제어하기 위한 제어 디바이스를 포함할 수 있다.
제 1 적층 전자 컴포넌트(31)는 스위칭 회로를 제공하기 위해 트랜지스터 디바이스 또는 다이오드와 같은 스위칭 디바이스를 포함할 수 있거나 두 개 이상의 반도체 다이스(dice)를 포함할 수 있다. 몇몇 실시예에서, 제 1 적층 전자 컴포넌트(31)는 제 1 유전체층(33)에 매립되고 하프 브릿지 회로를 제공하도록 구성되는 두 개의 트랜지스터를 포함한다. 제 2 적층 전자 컴포넌트(32)는 제 1 적층 전자 컴포넌트(31)에 매립되는 하나 이상의 반도체 다이스를 제어하도록 구성되는 적어도 하나의 반도체 다이를 포함할 수 있다. 예를 들면, 제 2 적층 전자 컴포넌트(32)에 매립되는 반도체 다이는 게이트 드라이버 및/또는 제어 회로를 제공하도록 구성될 수 있다. 제 1 적층 전자 컴포넌트(31) 및 제 2 적층 전자 컴포넌트(32)는 전압 조절기의 적어도 일부를 제공하도록 구성될 수 있다.
제 1 적층 전자 컴포넌트(31)는 제 1 적층 전자 컴포넌트(31)의 상부 측에 배치되는 제 1 접촉 패드 및 제 2 접촉 패드를 포함할 수 있다. 제 2 적층 전자 컴포넌트(32)는 제 1 접촉 패드와 제 2 접촉 패드 사이에 수용되도록 제 1 적층 전자 컴포넌트(31)의 상부 측에 배열될 수 있다. 제 1 접촉 패드 및 제 2 접촉 패드는 제 2 적층 전자 컴포넌트에 의해 덮이지 않는다. 이러한 배열은 추가 컴포넌트가 제 1 접촉 패드 및 제 2 접촉 패드 위에 장착되는 경우 사용될 수 있다.
추가 컴포넌트는 예를 들면 별개의 인덕터일 수 있다. 별개의 인덕터는 제 1 접점 및 제 2 접점을 포함할 수 있고, 각 접점은 제 2 적층 전자 컴포넌트(32)의 두께를 수용하도록 선택된 두께를 갖는다. 제 2 적층 전자 컴포넌트(32)는 별개의 인덕터의 제 1 접촉 패드와 제 2 접촉 패드 사이에 설치될 수 있다. 몇몇 실시예에서, 별개의 인덕터는 제 1 접점과 제 2 접점 사이의 하부 측에 있는 리세스를 더 포함한다. 제 2 적층 전자 컴포넌트(32)는 리세스에 수용될 수 있다.
제 1 비아(36)는 제 1 적층 전자 컴포넌트(31)의 제 1 주 표면(42)의 즉, 상부 측의 두 개의 대향하는 에지 부분과 하부 측(44)의 두 개의 대향하는 에지 영역에 배열되는 복수의 제 1 신호 패드 중 하나의 패드에 배열될 수 있다. 제 1 적층 전자 컴포넌트(31)가 더 큰 면적의 제 1 접촉 패드 및 더 큰 면적의 제 2 접촉 패드를 포함하는 실시예에서, 복수의 제 1 신호 접촉 패드는 제 1 접촉 패드 및 제 2 접촉 패드가 제 1 적층 전자 컴포넌트의 제 1 주 표면(42)의 두 개의 대향하는 에지 영역에 배열되는 복수의 신호 패드 사이에 배열되도록 배열된다.
제 2 비아(40)는 제 2 적층 전자 컴포넌트(32)의 상부 측의 적어도 두 개의 대향 에지 영역과 하부 측(43)의 적어도 두 개의 대향 에지 영역에 배열되는 복수의 제 2 신호 패드 중 하나의 패드에 배열될 수 있다. 제 2 적층 전자 컴포넌트(32)가 제 1 적층 전자 컴포넌트(31) 위에 배열될 때, 제 1 신호 패드 중 두 개 이상이 제 2 신호 패드 중 두 개 이상과 접촉하도록, 2 신호 패드 및 제 1 신호 패드의 배열이 실질적으로 동일할 수 있거나, 또는 복수의 제 2 신호 패드의 일부가 복수의 제 1 신호 패드의 일부와 실질적으로 동일한 배열을 가질 수 있다.
반도체 다이(34, 38)가 매립되는 유전체층(33, 37)은 섬유-강화 매트릭스를 포함할 수 있는 선조립식 보드를 포함할 수 있다. 예를 들면, 유전체 코어 층은 FR4와 같은 유리 섬유-강화 에폭시 수지를 포함할 수 있다. 유전체 코어층은 예를 들면 PTFE(Polytetrafluoroethylene), PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate), BT 적층(Bismaleimide-Triazine) 또는 폴리이미드를 포함할 수 있다. 유전체층(34, 38)은 25㎛와 500㎛ 사이의 두께를 가질 수 있다.
공통 전도층(41)은 금속, 합금 또는 전도성 접착제를 포함할 수 있다. 공통 전도층(41)은 또한 두 개 이상의 서브 층 예를 들면, 복수의 금속층 또는 금속층 및 땜납 또는 금속층 및 전기 전도성 접착제를 포함할 수 있다.
어셈블리(30)를 생성하기 위해 사용될 수 있는 방법은 제 1 유전체층(33)과 제 1 유전체층(33)에 매립되는 적어도 하나의 제 1 반도체 다이(34)를 포함하는 제 1 적층 전자 컴포넌트(31) 위에, 제 2 유전체층(37)에 매립되는 적어도 하나의 반도체 다이(38)를 포함하는 제 2 적층 전자 컴포넌트(32)를 장착하는 단계를 포함한다. 제 2 적층 전자 컴포넌트(32)의 제 2 접촉 패드(39)는 전도성 물질을 제 2 적층 전자 컴포넌트(32)의 접촉 패드(39)에 배열되는 제 2 비아(40)와 제 1 적층 전자 컴포넌트(31)의 제 1 접촉 패드(35)에 배열되는 제 1 비아(36)에 도입함으로써 제 1 적층 전자 컴포넌트(31)의 제 1 접촉 패드(35)와 전기적으로 결합되어 공통 전도층(41)을 형성한다.
제 1 적층 전자 컴포넌트(31) 및/또는 제 2 적층 전자 컴포넌트(32)의 둘 이상의 접촉 패드가 비아를 포함하는 실시예에서, 전도성 물질은 동일 프로세스를 사용하는 모든 비아 및 비아 중 둘 이상의 비아에서 실질적으로 동시에 도입될 수 있다.
방법은 제 1 전자 컴포넌트(31)의 제 1 접촉 패드(35) 위에 제 2 적층 전자 컴포넌트(32)의 제 2 접촉 패드(39)를 배열하는 단계와 제 2 접촉 패드(39)가 제 1 접촉 패드(35) 위에 배열되는 동안 제 2 적층 전자 컴포넌트(32)의 제 2 접촉 패드(39)와 제 1 적층 전자 컴포넌트(31)의 제 1 접촉 패드(35)에 쓰루-홀을 삽입하는 단계를 더 포함한다. 쓰루-홀은 또한 제 2 적층 전자 컴포넌트(32)가 제 1 적층 전자 컴포넌트(31) 위에 장착되는 동안 제 2 접촉 패드(39) 및 제 1 접촉 패드(35)에 삽입될 수 있다.
쓰루-홀 또는 쓰루-홀들은 기계 드릴링 및 레이저 어블레이션(laser ablation)을 포함하는 다양한 방법에 의해 삽입될 수 있다. 쓰루-홀은 또한 제 2 적층 전자 컴포넌트(32)의 두께를 통해 그리고 적어도 제 1 접촉 패드(35)의 두께를 통해 삽입될 수 있다. 몇몇 실시예에서, 적어도 하나의 쓰루-홀은 제 2 적층 전자 컴포넌트(32)의 두께를 통해 그리고 제 1 적층 전자 컴포넌트(31)의 두께를 통해서 삽입된다. 예를 들면 다른 적층 전자 컴포넌트에 의해 덮이지 않는 접촉 패드에서, 적층 전자 컴포넌트 중 오직 하나의 컴포넌트만을 통해 연장하는 하나 이상의 쓰루-홀이 또한 제공될 수 있다.
방법은 제 1 적층 전자 컴포넌트(31)의 제 1 주 표면(42) 위에 배치되는 제 1 접촉 패드 위와 제 2 접촉 패드 위에 별개의 인덕터를 배열하는 단계를 더 포함할 수 있다. 제 1 접촉 패드 및 제 2 접촉 패드는 제 2 적층 전자 컴포넌트의 인접 대향 측면에 배열될 수 있다. 별개의 인덕터는 제 2 적층 전자 컴포넌트(32) 위로 연장할 수 있다.
몇몇 예에서, 비아(36, 40)는 제 1 유전체층(33)과 제 2 유전체층(37)에 각각 매립되는 반도체 다이스(34, 38)에 인접 배열된다. 반도체 다이(34)로부터 비아(36)가 위치하는 제 1 접촉 패드(35)로 연장하는 전도층(46)은 팬 아웃 구성을 갖춘 재분배 구조체를 제공한다.
도 1에서, 제 1 접촉 패드(35)는 전도층(46) 위에 배열된다. 그러나, 접촉 패드의 다른 배열이 제공될 수 있다. 예를 들면, 전도층(46)의 일부는 제 1 접촉 패드(35)를 제공할 수 있다.
몇몇 예에서, 비아는 하나의 적층 전자 컴포넌트의 두께를 통해 연장할 수 있고, 제 2 적층 전자 컴포넌트의 접촉 패드의 두께를 통해 부분적으로만 연장하거나 제 2 적층 전자 컴포넌트의 두께를 통해 부분적으로만 연장하는 비아와 수직으로 정렬될 수 있다. 이러한 실시예에서, 반도체 다이는 제 2 적층 전자 컴포넌트에서 접촉 패드 바로 아래에 배열될 수 있다.
도 2a는 제 2 실시예에 따른 어셈블리(50)의 평면 사시도를 도시하고 도 2b는 어셈블리(50)의 저면 사시도를 도시한다.
어셈블리(50)는 제 1 적층 전자 컴포넌트(51) 및 제 1 적층 전자 컴포넌트(51)의 상부 표면(53) 위에 배열되는 제 2 적층 전자 컴포넌트(52)를 포함한다. 제 1 적층 전자 컴포넌트(51)는 유리 섬유-강화 에폭시 수지와 같은 조립식 보드를 포함할 수 있는 제 1 유전체층(54)을 포함한다. 제 1 적층 전자 컴포넌트(51)는 도 2a 및 도 2b에 도시되는 도면에 보이지 않고 제 1 유전체층(54)에 매립되는 적어도 하나의 제 1 반도체 다이 및 제 1 전도성 비아(56)를 포함하는 적어도 하나의 제 1 접촉 패드(55)를 포함한다. 제 1 적층 전자 컴포넌트(51)는 하프 브릿지 회로를 제공하도록 구성되는 예를 들면, 두 개의 트랜지스터 디바이스와 같은 둘 이상의 반도체 다이스를 포함할 수 있다.
제 1 적층 전자 컴포넌트(51)는 상부 표면(53)의 두 개의 대향 에지 영역(59, 60)에 배열되는 두 개의 대형 접촉 패드(57, 58)를 더 포함한다. 제 1 적층 전자 컴포넌트(51)는 더 큰 면적의 접촉 패드(57, 58)가 더 작은 면적의 접촉 패드(55)의 두 개의 행(61, 62) 사이에 배열되도록, 두 개의 대향 에지 영역(63, 64)에서 상부 표면(53) 위에 배열되는 더 작은 면적의 접촉 패드(55)의 두 개의 행(61, 62)을 포함한다. 접촉 패드의 최외각 행(61)은 내부 행(62)보다 더 많은 수의 접촉 패드를 포함한다. 접촉 패드(55)의 제 1 행(61) 및 제 2 행(62)의 중심부는 제 2 적층 전자 컴포넌트(52)에 의해 덮인다. 더 작은 면적의 접촉 패드(55)는 신호 접촉 패드, 게이트 접촉 패드, 감지 접촉 패드, 로직 접촉 패드 등을 제공할 수 있다.
제 1 전도성 비아(56)는 제 1 유전체층(54)의 상부 표면(53) 위에 배열되는 접촉 패드(55)와 제 1 유전체층(54)의 하부 표면(71) 위에 배열되는 접촉 패드(70) 중 하나 사이로 연장한다. 하부 표면(71) 위의 접촉 패드(70)는 상부 표면(53) 위의 더 작은 면적의 접촉 패드(55)와 실직적으로 동일한 레이아웃을 갖는다. 그러나, 접촉 패드(55, 70)의 크기 및 외부 윤곽은 변할 수 있다. 예를 들면, 하부 표면 위의 접촉 패드(70)의 최외각 행(61)은 실질적으로 사각형인 반면, 상부 표면(55) 위의 접촉 패드(55)의 최외각 행(61)은 실질적으로 원형이다.
제 2 적층 전자 컴포넌트(52)는 제 2 유전체층(65)과, 도 2a 및 도 2b에 도시되는 도면에 보이지 않고 제 2 유전체층(65)에 매립되는 적어도 하나의 제 2 반도체 다이를 포함한다. 제 2 유전체층(65)은 유리 섬유-강화 에폭시 수지와 같은 선조립식 보드를 포함한다. 제 2 적층 전자 컴포넌트(52)는 제 2 전도성 비아(67)를 포함하는 적어도 하나의 제 2 접촉 패드(66)를 더 포함한다.
제 2 적층 전자 컴포넌트(52)는 에지 영역(63, 64) 사이에서 연장하고 더 큰 면적의 접촉 패드(57, 58) 사이에 배열되도록, 제 1 적층 전자 컴포넌트(51)의 상부 표면(53) 위에 장착된다. 제 2 적층 전자 컴포넌트(52)는 접촉 패드(66) 중 적어도 하나가 제 1 적층 전자 컴포넌트(51)의 상부 표면(53) 위에 배열되는 접촉 패드(55) 중 하나 위에 장착되도록, 두 개의 대향 에지 영역(68, 69)에 배열되는 복수의 접촉 패드(66)를 포함한다.
특히, 제 2 적층 전자 컴포넌트(52)의 접촉 패드(66)의 전도성 비아(67)는 제 1 적층 전자 컴포넌트(51)의 접촉 패드(55) 위에 배열되는 전도성 비아(56)와 수직으로 정렬된다. 제 1 전도성 비아(56)는 공통 전도층(73)에 의해 제 2 전도성 비아(67)에 전기적으로 결합된다. 예를 들면, 제 2 전도성 비아(67)는 제 2 유전체층(65)의 두께를 통해 연장하고 제 1 전도성 비아(56)는 제 1 유전체층(54)의 두께를 통해 연장하고 전도성 물질(73)은 제 1 전도성 비아(56)로부터 제 2 전도성 비아(67)로 연장하고 제 2 적층 전자 컴포넌트(52)를 제 1 적층 전자 컴포넌트(51)와 전기적으로 결합한다. 전도성 물질(73)은 또한 제 2 적층 전자 컴포넌트(52)의 적어도 하나의 반도체 다이를 제 1 적층 전자 컴포넌트(51)의 적어도 하나의 반도체 다이와 전기적으로 결합할 수 있다. 전도성 물질(73)은 전착 금속 또는 합금 층을 포함할 수 있다.
제 1 적층 전자 컴포넌트(51)가 하프 브릿지 회로를 포함하는 실시예에서, 제 2 적층 전자 컴포넌트(52)는 예를 들면 하프 브릿지 회로를 제어하기 위한 게이트 드라이버 회로를 포함하는 제어 칩과 같은 로직 칩을 포함할 수 있다. 이 실시예에서, 제 1 적층 전자 컴포넌트(51)의 큰 면적의 접촉 패드(57) 중 하나는 Lout 접촉 패드일 수 있다.
제 1 적층 전자 컴포넌트(51)는 어셈블리(50)를 인쇄 회로 기판에 전기적으로 결합하기 위해 사용될 수 있는 하부 표면(71) 위에 복수의 접촉 패드를 더 포함한다. 제 1 적층 전자 컴포넌트(51)는 하부 표면(71)의 중심 영역에 하나 이상의 더 큰 면적의 접촉 패드와, 두 개의 대향 에지 영역에 배열되는 복수의 더 작은 면적의 접촉 패드(70)를 포함한다. 더 큰 면적의 접촉 패드는 Vin 접촉 패드(72), 접지 접촉 패드(74), 제 2 적층 전자 컴포넌트(52)에 매립되는 제 2 반도체 다이용의 추가의 접지 접촉 패드(74') 및 Lout 접촉 패드(75)를 포함할 수 있다. 더 작은 면적의 접촉 패드(70)는 제 1 게이트 접촉 패드(76), 제 2 게이트 접촉 패드(77), 예를 들면 감지 기능을 제공하기 위한 하나 이상의 보조 접촉 패드(78)를 포함할 수 있다. 게이트 접촉 패드(76, 77) 및 보조 접촉 패드(78)는 제 1 적층 전자 컴포넌트(51)의 두 개의 대향 측면(68, 69)의 주변에 배열되는 신호 접촉 패드(79)의 행(61)에 인접한 행(62)에 인접한 제 2 행에 배열될 수 있다. 제 1 적층 전자 컴포넌트의 하부 표면(71) 위에 배열되는 접촉 패드(70) 중 하나 이상은 제 1 적층 전자 컴포넌트(51) 및 제 2 적층 전자 컴포넌트(52) 모두에 공통인 비아에 배열되는 전도성 물질(73) 및 비아 구조체에 의해 적층된 어셈블리(50)의 상부 제 2 적층 전자 컴포넌트(52)로의 접근을 제공한다.
그러나, 접촉 패드의 배열은 도 2a 및 도 2b에 도시되는 특정 실시예로 한정되는 것이 아니고 변할 수도 있다. 예를 들면, 신호 접점(79)은 제 1 적층 전자 컴포넌트(51)의 한 측면, 세 측면 또는 모든 측면 위에 배열될 수 있고, 더 적은 또는 더 큰 면적의 접촉 패드(72, 74, 74', 75)가 제공될 수 있고, 접촉 패드의 측면 면적이 변할 수 있다. 접촉 패드의 수 및 레이아웃은 제 1 적층 전자 컴포넌트(51) 및/또는 제 2 적층 전자 컴포넌트(52)에 의해 제공되는 회로에 따라 구성될 수 있다.
도 3a는 두 개의 접점을 포함하고 두 개의 접점 중 단일 접점(81)만 도면 중 사시도에 도시되는 별개의 컴포넌트의 형태로 제공되는 인덕터(80) 및 어셈블리(50)의 분해도를 도시하고 도 3b는 그의 사시도를 도시한다.
인덕터(80)는 두 개의 접점(81)이 제 1 적층 전자 컴포넌트(51)의 상부 표면(53) 위의 더 큰 면적의 접점(57, 58) 위에 장착되도록 그리고 제 2 적층 전자 컴포넌트(52)의 두께가 접점(81)의 두께에 수용되고/수용되거나 별개의 인덕터(80)의 하부 표면(82)의 리세스에 수용되도록 어셈블리(50) 위에 장착된다. 접점(81) 중 하나는 제 1 적층 전자 컴포넌트(51)의 Lout 접촉 패드(57)에 전기적으로 결합될 수 있다. 제 2 접촉 패드는 제 2의 더 큰 면적의 접촉 패드(58)에 전기적으로 결합될 수 있거나 제 2 전자 컴포넌트(58)에 단지 기계적으로만 결합될 수 있다. 제 2 접촉 패드는 별개의 인덕터(80)로부터 출력을 제공한다.
별개의 인덕터(80) 아래의 어셈블리(50)의 배열은 컴포넌트 중 둘 또는 전체가 인쇄 회로 기판 위에 서로 인접 배열되는 배열 위의 인쇄 회로 기판 위에 공간을 절약하도록 사용될 수 있는 콤팩트한 어셈블리(83)를 제공한다.
개개의 컴포넌트 즉, 제 1 적층 전자 컴포넌트(51), 제 2 적층 전자 컴포넌트(52) 및 별개의 인덕터(80)의 사용은 각각의 컴포넌트가 개별적으로 제조되고 테스트되고 조립될 수 있게 한다. 이것은 어셈블리(83)가 올바르게 작동하는 것으로 알려진 컴포넌트로 제조될 수 있게 한다. 또한, 상이한 프로세스의 상이한 방법은 두 개의 적층 컴포넌트를 제조하는데 사용될 수 있다. 제 2 적층 전자 컴포넌트(52)는 반도체 다이가 로직 디바이스를 포함하는 경우 더 미세한 전도성 재분배 구조체를 포함할 수 있는 반면, 전도층의 더 큰 두께의 더 큰 재분배 구조체는 제 1 전자 컴포넌트(51)가 전력 트랜지스터 디바이스와 같은 전력 디바이스를 포함하는 경우 제 1 적층 전자 컴포넌트(51)용으로 더 적합할 수 있다.
또한, 어셈블리의 일부는 적절한 컴포넌트를 선택함으로써 특정 요구에 적응될 수 있다. 예를 들면, 인덕터(80)의 인덕턴스는 어플리케이션에 따라 다를 수 있다. 따라서, 어셈블리(50)는 적절한 인덕터를 선택함으로써 상이한 어플리케이션에 사용될 수 있다.
어셈블리(50) 및 별개의 인덕터(80)의 조합은 도 24에 도시되는 바와 같은 전압 조절 회로에서 사용될 수 있다.
도 4 내지 도 11은 제 1 적층 전자 컴포넌트(51)를 제조하는데 사용될 수 있는 방법을 도시한다. 도 12 내지 도 16은 제 2 적층 전자 컴포넌트(52)를 제조하는데 사용될 수 있는 방법을 도시한다. 도 17 내지 도 23은 어셈블리(50)를 형성하고 제 1 적층 전자 컴포넌트(51)를 제 2 적층 전자 컴포넌트(52)와 전기적으로 결합하는데 사용될 수 있는 방법을 도시한다.
도 4는 자기-지지 보드를 포함하는 제 1 유전체층(90)을 도시한다. 유전체층(90)은 예를 들면 FR4와 같은 유리 섬유-강화 에폭시 수지를 포함할 수 있다. 금속 포일(91)은 유전체층(90)의 제 1 주 표면(92) 위에 배열되고 제 2 금속 포일(93)은 유전체층(90)의 제 2 주 표면(94) 위에 배열된다. 금속 포일(91, 93)은 예를 들면 구리를 포함할 수 있고, 접착제에 의해 유전체층(90)에 부착될 수 있다.
도 5는 개구(95)가 단부 개방되도록 제 1 금속 포일(91)을 통해, 유전체층(90)의 두께를 통해 그리고 제 2 금속층(93)을 통해 연장하는 개구(95)의 도입 후의 유전체층(90)을 도시한다. 도시되지 않은 다른 실시예에서, 개구는 베이스를 갖춘 리세스의 형태를 갖는다. 베이스는 유전체층(90)의 일부에 의해 또는 예를 들면, 금속 포일(93)과 같은, 금속 포일 중 하나에 의해 형성될 수 있다. 개구는 금속 드릴링 또는 레이저 어블레이션에 의해 형성될 수 있다. 둘 이상의 개구는 둘 이상의 반도체 다이스 또는 다른 컴포넌트가 유전체층(90)에 매립되는 경우 유전체층(90)에 형성될 수 있다.
도 6은 제 1 금속 포일(91) 및 제 2 금속 포일(93)이 구조화된 이후의 유전체층(90)을 도시한다. 제 1 금속층(91) 및 제 2 금속층(93)의 부분은 잔여 부분이 접촉 패드 및/또는 측면 재분배 구조체를 제공하도록 제거된다.
도 7은 개구(95)에 반도체 다이(96)를 삽입한 도면을 도시한다. 반도체 다이(96)는 유전체층(90)의 두께와 실질적으로 동일한 높이를 갖는다. 몇몇 실시예에서, 반도체 다이(96)는 유전체층(90)의 두께보다 다소 얇거나 다소 두꺼운 높이를 가질 수 있다.
도 8에 도시된 바와 같이, 반도체 다이(96)와 개구(95)의 측벽(100) 사이의 영역(99)이 실질적으로 유전체 물질로 충전되도록 그리고 유전체층(97, 98)의 영역이 구조화된 금속층(91, 93)의 잔여 부분 사이에 배열되도록, 유전체층(97)은 상부 표면(92)에 도포되고 유전체층(98)은 유전체층(90)의 하부 표면(94)에 도포된다. 유전체층(97, 98)은 포토리소그래픽 기술에 의해 구조화될 수 있는 유전체 물질을 포함할 수 있다. 유전체층(97, 98)은 예를 들면 폴리이미드를 포함할 수 있다.
유전체층(97, 98)은 유전체층(97, 98)의 두께가 금속층(91, 93)의 두께와 실질적으로 동일한 경우 평탄화 기능을 갖는다. 유전체층(97, 98)은 반도체 다이(96)가 실질적으로 I-형 단면을 갖는 유전체 물질에 의해 개구(95)에 고정되도록 반도체 다이(96)의 제 1 주 표면(102) 및 제 2 주 표면(103)의 적어도 주변 영역에 배열된다. 다른 실시예에서, 유전체층은 반도체 다이(96)의 주 표면 중 하나가 유전체층에 의해 실질적으로 또는 전체적으로 덮이도록 도포될 수 있다.
예를 들면, 금속층과 같은 전기 전도층(101)은 도 9에 도시된 바와 같은 반도체 다이(96)의 적어도 하나의 주 표면(102)의 적어도 일부에 도포된다. 반도체 다이(96)가 수직 트랜지스터 디바이스 또는 수직 다이오드와 같은 수직 디바이스인 실시예에서, 전기 전도층(101)은 수직 디바이스의 두 개의 대향하는 주 표면(102, 103)에 도포될 수 있다.
반도체 다이(96)가 수직 트랜지스터 디바이스인 실시예에서, 전기 전도층(101)은 예를 들면 제 1 주 표면(102)과 같은 주 표면 중 하나에 배치되는 제 1 전류 전극 및 제어 전극에 도포될 수 있고 예를 들면, 트랜지스터 디바이스(96)의 제 2 주 표면(103)과 같은 대향하는 주 표면 위에 배열되는 제 2 전류 전극에 도포될 수 있다. 전기 전도층(101)은 전착 기술에 의해 반도체 다이(96)의 주 표면(102, 103) 모두에 실질적으로 동시에 도포될 수 있다.
반도체 다이(96)가 수직 드리프트 경로를 갖는 전력 트랜지스터 디바이스와 같은 트랜지스터 디바이스를 포함하는 실시예에서, 전력 트랜지스터 디바이스는 MOSFET, 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor (IGBT)) 또는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor (BJT))를 포함할 수 있다. MOSFET 디바이스의 경우, 제 1 전류 전극은 소스 전극일 수 있고, 제어 전극은 게이트 전극일 수 있고, 제 2 전류 전극은 드레인 전극일 수 있다. IGBT 디바이스의 경우, 제 1 전류 전극은 에미터 전극일 수 있고, 제어 전극은 게이트 전극일 수 있고 제 2 전류 전극은 콜렉터 전극일 수 있다. BJT 디바이스의 경우, 제 1 전류 전극은 에미터 전극일 수 있고, 제어 전극은 베이스 전극일 수 있고, 제 2 전류 전극은 콜렉터 전극일 수 있다.
제 2 전기 전도층(104)은 도 10에 도시된 바와 같이 도포된다. 제 2 전도층(104)은 유전체층(90)의 제 1 주 표면(92) 및 제 2 주 표면(94) 위에 배열되는 제 1 전기 전도층(91, 93)과, 반도체 다이(96) 위에 배열되는 전기 전도층(101) 위에 도포된다.
전기 전도층(101, 104)은 예를 들면, 무전해 도금 또는 전기 도금에 의해 도포될 수 있다. 몇몇 예에서, 시드 층은 더 두꺼운 금속층이 전기도금 기술을 사용하여 도포되기 전에 예를 들면 스퍼터링과 같은 상이한 기술을 사용하여 증착될 수 있다.
추가의 유전체층(105, 106)은 도 11에 도시되는 바와 같이, 전기 전도층(104)의 외부 표면 위로 돌출하도록 제 1 유전체층(97, 98)의 일부 또는 전체에 도포될 수 있다. 유전체층(105, 106)으로부터 노출된 채로 유지되는 전기 전도 영역은 접촉 패드(107)를 제공한다.
도 4 내지 도 11에 도시되는 방법은 둘 이상의 반도체 다이를 포함하는 제 1 적층 전자 컴포넌트를 제조하는데 사용될 수 있다. 이 경우, 개구는 각각의 반도체 다이용 유전체층(90)에 삽입된다. 전기 전도층(91, 93, 101, 104)은 반도체 다이스를 서로 전기적으로 결합하고 유전체층(90)의 하부 표면 및 상부 표면에 접촉 패드(107)의 소망의 배열을 제공하기 위해 구조화되고 도포될 수 있다. 반도체 다이스가 트랜지스터 디바이스를 포함하는 실시예에서, 트랜지스터 디바이스는 하프 브릿지 회로를 제공하도록 구성될 수 있다.
제 2 적층 전자 컴포넌트(52)를 제조하는데 사용될 수 있는 방법은 도 12 내지 도 16에 도시된다.
제 1 주 표면(112) 위에 배열되는 제 1 금속층(111) 및 제 2 주 표면(114) 위에 배열되는 제 2 금속층(113)을 포함하는 제 2 유전체층(110)이 제공된다. 유전체층(110)은 유리 섬유-강화 에폭시 보드와 같은 자기-지지 보드일 수 있고 제 2 금속층(111, 113)은 예를 들면 구리를 포함할 수 있다.
금속층(111, 113)은 유전체층(110)의 제 1 주 표면(112) 위와 제 2 주 표면(114) 위에 접촉 패드 및 재분배 구조체를 제공하도록 구조화된다. 구조화된 금속층(111, 113)의 일부는 유전체층(110)의 영역을 인터리빙함으로써 서로 전기적으로 절연된다.
개구(115)는 제 1 금속층(111)을 통해, 유전체층(110)의 두께를 통해, 그리고 제 2 금속층(113)을 통해 삽입된다. 개구(115)는 반도체 다이를 수용하도록 구성되는 측면 크기를 갖는다.
반도체 다이(116)는 도 13에 도시되는 바와 같이, 개구(115)에 삽입된다. 반도체 다이(116)는 로직 디바이스를 포함할 수 있다. 도 14에 도시되는 바와 같이, 유전체층(117)은 유전체층(111)의 제 1 주 표면(112)에 도포되고 제 2 유전체층(118)은 제 2 주 표면(114)에 도포된다. 유전체층(117)은 반도체 다이(116)의 제 1 주 표면(119) 위의 접촉 패드가 유전체층(117)으로부터 노출되도록, 금속 포일(111)의 잔여 부분에 인접한 영역에 있는 유전체층(110)의 제 1 주 표면 위와 반도체 다이(116)의 제 1 주 표면(119)의 영역 위에 배열된다.
제 2 유전체층(118)은 금속층(113)의 부분 사이의 유전체층(110)의 제 2 주 표면(114) 위와 반도체 다이(116)의 제 2 주 표면(120)의 주변 영역 위에 배치된다. 제 1 주 표면(102)의 중심 영역은 제 2 유전체층(118)에 의해 덮이지 않은 채 유지된다. 제 2 유전체층(118)은 반도체 다이(116)의 측면 페이스와 개구(115)의 측면 페이스 사이에 배열된다. 유전체층(118)의 이러한 부분은 개구(115)에 있는 반도체 다이를 고정하는데 사용될 수 있고, 실질적으로 I-형인 고정 요소를 제공할 수 있다.
추가의 전도층(121, 122)의 배열은 도 15에 도시된다. 전기 전도층(121)은 전기 전도층(121)이 반도체 칩의 주변에 배열되는 유전체층(117)의 부분 위와 금속 포일(111)의 부분 위에 반도체 다이(116)의 제 1 주 표면(119) 위에 배열되는 접촉 패드들 사이에서 확장되도록, 유전체층(110)의 제 1 주 표면(112)에 도포된다. 전기 전도층(121)은 반도체 다이(116)를 유전체층(110) 위에 배열되는 금속 포일(111)의 부분에 전기적으로 결합한다. 전기 전도층(121)은 팬-아웃 형태의 재분배를 제공한다.
제 2 전도층(122)은 반도체 다이(116)의 제 2 주 표면(120)의 주변 영역에 배열되는 유전체층(118) 위에서 개구(115)에 인접하는 유전체층(110) 위에 배열되는 금속 포일(113)의 부분으로 연장하도록, 유전체층(110)의 제 2 주 표면(114) 위와 반도체 다이의 제 2 주 표면(120) 위의 금속 포일(113)의 부분 위에 배열된다.
추가의 유전체층(123)은 유전체층(110)의 제 1 주 표면(112)에 도포된다. 도 16에 도시되는 바와 같이, 추가의 유전체층(123)은 접촉 패드(126)를 제공하기 위해 금속층(121)의 영역을 덮지 않은 채로 남겨두고서 전도층(121) 및 유전체층(117)의 부분을 덮는다. 추가의 유전체층(124)은 평평한 하부 표면(125)을 제공하기 위해 접촉 패드(127)를 제공하는 전도층(122)의 부분 사이의 영역에 유전체층(110)의 제 2 주 표면(114)에 도포된다.
반도체 다이(116)는 추가의 반도체 디바이스용 제어 회로를 포함할 수 있는 로직 디바이스일 수 있다. 제 1 적층 전자 컴포넌트가 하나 이상의 트랜지스터 디바이스를 포함하는 실시예에서, 반도체 다이(116)는 예를 들면 게이트 드라이버 회로와 같은 트랜지스터 디바이스용 제어 회로를 포함할 수 있다. 로직 디바이스가 보통 트랜지스터 디바이스보다 높이가 높기 때문에, 유전체 코어 층(110)은 제 1 적층 전자 컴포넌트용으로 사용되는 유전체 코어 층(90)보다 두꺼울 수 있다.
도 4 내지 도 11 및 도 12 내지 도 16에 도시되는 방법에서 개시되는 방법은 단일 컴포넌트의 견지에서 도시된다. 그러나 보통, 방법은 보통 행 및 열로 배열되는 복수의 컴포넌트 위치를 포함하는 큰 시트를 사용하여 수행된다. 도 4 내지 도 11을 참조하여 기술되는 층과 절차의 각각은 컴포넌트 위치 모두에 적용된다. 시트는 어셈블리를 형성하기 위해 적층용의 두 개의 개별 중간 제품을 제공하도록 개별화될 수 있다. 대안으로, 스택의 상부 컴포넌트는 스택의 하부 컴포넌트를 포함하는 복수의 컴포넌트 위치를 포함하는 시트 위에 장착되는 개별 컴포넌트로서 제공될 수 있다.
도 11에 도시되는 제 1 적층 전자 컴포넌트(130)를 도 16에 도시되는 제 2 적층 전자 컴포넌트(131)와 적층하고 전기적으로 결합하는 방법은 도 17 내지 도 23을 참조하여 기술될 것이다.
도 17은 제 2 적층 전자 컴포넌트(131)가 제 1 적층 전자 컴포넌트(130) 위에 장착되는 것을 도시한다. 특히, 전기 전도층(122)의 부분에 의해 제공되는 접촉 패드(127)를 포함하는 제 2 적층 전자 컴포넌트(131)의 하부 표면(125)은 제 1 적층 전자 컴포넌트(130)의 상부 표면(132) 위에 장착된다. 특히, 제 2 적층 전자 컴포넌트(131)의 접촉 패드(127) 중 적어도 하나는 제 1 적층 전자 컴포넌트(130)의 상부 표면(132) 위의 전기 전도층(104)의 부분에 의해 제공되는 접촉 패드(135) 바로 위에 배열된다. 제 2 적층 전자 컴포넌트(131)는 제 2 적층 전자 컴포넌트(131)의 하부 표면(125)과 제 1 적층 전자 컴포넌트의 상부 표면(132) 사이에 배열되는 접착제 층(133)에 의해 제 1 적층 전자 컴포넌트(130)에 기계적으로 부착될 수 있다. 접착제는 전기 절연성일 수 있고 접촉 패드(127, 135)를 덮을 수 있다.
쓰루-홀(134)은 쓰루-홀(134)이 제 2 적층 전자 컴포넌트(131)의 접촉 패드(126, 127)에 배열되고 각각 제 1 적층 전자 컴포넌트(130)의 접촉 패드(135, 107)를 통해 배열되도록, 제 2 적층 전자 컴포넌트(131) 및 제 1 적층 전자 컴포넌트(130)를 통해 도입된다. 쓰루-홀(134)의 위치는 도 18에 도시된다.
쓰루-홀(134)은 제 1 적층 전자 컴포넌트(130) 및 제 2 적층 전자 컴포넌트(131)의 반도체 다이스(105, 116)의 인접 측면 페이스에 배치된다. 쓰루-홀(134)은 쓰루-홀(134)이 제 2 적층 전자 컴포넌트(131)를 통해 그리고 제 1 적층 전자 컴포넌트(130)를 통해 연장하도록 그리고 쓰루-홀(134)이 실질적으로 접촉 패드(126, 127, 135, 107)의 중심에 배치되도록, 제 2 적층 전자 컴포넌트(131)의 상부 표면(137)으로부터 삽입될 수 있다.
전도성 물질(136)은 예를 들면, 전기 도금에 의해 금속을 증착함으로써 쓰루-홀에 도입되며, 그래서 적어도 전기 접촉 패드(127)와 접촉 패드(135) 사이에서 연장하여 적어도 접촉 패드(127)를 접촉 패드(135)에 전기적으로 결합하고 제 1 적층 전자 컴포넌트(130)를 제 2 적층 전자 컴포넌트(131)에 전기적으로 결합하는 공통 전도층(137)이 제공된다. 공통 전도층(137)은 스택에 배열되는 모든 접촉 패드(126, 127, 135, 107) 사이에서 연장하여 이들 모두를 전기적으로 결합시킬 수 있다. 전도성 물질(136)을 쓰루-홀(134)에 도입하는 동안, 전도성 물질은 또한 도 19에 도시된 바와 같이, 제 2 적층 전자 컴포넌트(131)의 상부 표면(140) 위의 접촉 패드(126)의 노출된 금속 영역 위와, 제 1 적층 전자 컴포넌트(130)의 상부 표면(132) 위의 노출된 전기 전도 영역(139) 및 하부 표면(141)의 접촉 패드(107) 위에 층(138)으로 도포될 수 있다. 하부 표면(141) 위의 접촉 패드(107)는 제 1 적층 전자 컴포넌트(130) 및 제 2 적층 전자 컴포넌트(131) 모두에 접근하기 위한 어셈블리의 외부 접촉 패드를 제공한다.
이러한 전기 전도층(138)의 두께는 노출된 접촉 패드(126)를 둘러싸는 제 2 적층 전자 컴포넌트(131)의 유전체층(23)의 두께와 제 1 적층 전자 컴포넌트(130)의 유전체층(121, 122)의 두께에 대응할 수 있다.
복수의 쓰루-홀(134)이 제 1 적층 전자 컴포넌트(130) 및 제 2 적층 전자 컴포넌트(131)에 삽입되는 실시예에서, 전도성 물질(136)은 동일한 증착 프로세스를 사용하여 쓰루-홀(134) 모두에 도입될 수 있다.
도 2에 도시되는 제 1 적층 전자 컴포넌트(51) 및 제 2 적층 전자 컴포넌트(52)를 포함하는 어셈블리(50)를 조립하는 방법은 이제 도 20 내지 도 23을 참조하여 기술될 것이다. 도 20a는 제 1 적층 전자 컴포넌트(51) 및 제 2 적층 전자 컴포넌트(52)의 평면 사시도를 도시하고 도 20b는 그의 저면 사시도를 도시한다. 제 2 적층 전자 컴포넌트(52)의 하부 표면(150)은 접착제 층(151)에 의해 제 1 적층 전자 컴포넌트(51)의 상부 표면(53) 위에 장착된다. 접착제층(151)은 두 개의 더 큰 면적의 접촉 패드(57, 58) 사이에 배열되고 제 1 적층 전자 컴포넌트(51)의 상부 표면(53) 위에 배열되는 더 작은 면적의 접촉 패드(55)의 두 개의 행(61, 62)을 둘러쌀 수 있다.
제 2 적층 전자 컴포넌트(52)의 하부 표면(150)은 상부 표면(153) 위의 접촉 패드(66)의 측면 배열에 대응하는 측면 배열을 갖는 복수의 접촉 패드(152)를 포함한다.
제 2 적층 전자 컴포넌트(52)는 도 21의 평면 사시도에 도시된 바와 같이, 두 개의 더 큰 면적의 점점(57, 58) 사이에 배열되도록 배열되며 그리고 각각의 접촉 패드(66)가 제 1 적층 전자 컴포넌트(51)의 상부 표면(53) 위에 배열되는 접촉 패드(55)와 수직으로 정렬되도록, 제 1 적층 전자 컴포넌트(51)의 상부 표면 위에 배열된다.
도 22a는 접촉 패드(55, 70, 66, 152)에 삽입되는 복수의 쓰루-홀(154)에 대한 평면 사시도를 도시하고 22b는 그의 저면 사시도를 도시한다. 직경이 접촉 패드(55, 70, 66, 152)의 직경 또는 폭보다 작은 단일 쓰루-홀(154)은 접촉 패드(55, 70, 66, 152) 각각에 배치된다.
쓰루-홀(154)은 쓰루-홀(154)이 제 2 적층 전자 컴포넌트(52)의 두께를 통해 그리고 제 1 적층 전자 컴포넌트(51)의 두께를 통해 연장하도록, 제 2 적층 전자 컴포넌트(52)의 상부 표면으로부터 삽입될 수 있다.
단일의 쓰루-홀(154)은 제 2 적층 전자 컴포넌트(52)의 상부 표면(153) 위에 배열되는 접촉 패드(66), 제 2 적층 전자 컴포넌트(52)의 하부 표면 위에 배치되는 접촉 패드(152), 제 1 적층 전자 컴포넌트(51)의 상부 표면(53) 위에 배치되는 접촉 패드(55) 및 제 1 적층 전자 컴포넌트(51)의 하부 표면 위에 배치되는 접촉 패드(70)에 배치된다.
쓰루-홀(154)은 제 1 적층 전자 컴포넌트(51)의 상부 측으로부터 제 2 적층 전자 컴포넌트(52)에 의해 커버되지 않은 채 유지되는 접촉 패드(55)로 삽입될 수 있다. 쓰루-홀(154)은 제 1 적층 전자 컴포넌트(51) 및 접촉 패드(55, 70)의 전체 두께를 통해 확장될 수 있다.
쓰루-홀은 도 22에 도시되는 실시예에서 더 큰 면적의 접촉 패드(72, 74, 74', 75)에 삽입되지 않는다. 그러나 쓰루-홀은 더 큰 면적의 접촉 패드 및/또는 전체 보다 적은 수의 더 작은 면적의 접촉 패드에 삽입될 수 있다.
전기 전도성 물질(155)은 전도성 물질 (155)의 공통 층에 의해, 제 2 적층 전자 컴포넌트(52)의 정렬된 접촉 패드(66, 152)와 제 1 적층 전자 컴포넌트(51)의 정렬된 접촉 패드(55, 70) 사이에서 연장하는 쓰루-홀(154)에 의해, 제 2 적층 전자 컴포넌트(52)의 상부 표면(153) 위의 접촉 패드(66)를 제 1 적층 전자 컴포넌트(51)의 하부 표면(71) 위의 접촉 패드(70)에 전기적으로 결합하도록, 쓰루-홀(154)에 삽입된다.
전기 전도성 물질은 또한 도 23a 및 도 23b에 도시되는 바와 같이, 제 1 적층 전자 컴포넌트(51)의 상부 표면(53) 위의 접촉 패드(55, 57, 58) 위와, 제 2 적층 전자 컴포넌트(52)의 상부 표면(153) 위의 접촉 패드(66) 위와, 제 1 적층 전자 컴포넌트(51)의 하부 표면(71) 위의 접촉 패드(70, 72, 74, 74', 75) 위에 층(156)으로서 도포될 수 있다. 제 1 적층 전자 컴포넌트(51)의 하부 표면(71) 위의 접촉 패드(70, 72, 74, 74', 75)와 상부 표면(53) 위의 더 큰 면적의 접촉 패드(57, 58)는 어셈블리(50)용 외부 접촉 패드를 제공한다.
도 24는 어셈블리(50)가 사용될 수 있는 전원 장치(160)의 일 예를 도시한다.
전원 장치(160)는 펄스 폭 변조 입력 신호(162)를 수신하는 제어 회로(161), 하이 측 트랜지스터(165)에 결합되는 로우 측 트랜지스터(164)를 포함하는 하프-브릿지 회로(163), 및 인덕터(166)를 포함한다. 로우 측 트랜지스터(164)의 소스(167)는 접지 단자(168)에 결합되고, 로우 측 트랜지스터(164)의 게이트(169)는 제어 회로(161)에 의해 제어되고, 로우 측 트랜지스터(164)의 드레인(170)은 하이 측 트랜지스터(165)의 소스(171)에 결합된다. 하이 측 트랜지스터(165)의 드레인(172)은 Vin 단자(176)에 결합되고 게이트(173)는 제어 회로(161)에 결합된다. 인덕터(166)는 로우 측 트랜지스터(164)의 드레인(170)과 하이 측 트랜지스터(165)의 소스(171) 사이의 노드(174)와 Vout 단자(175) 사이에 결합된다. 인덕터(166)는 또한 커패시터를 통해 접지될 수 있다.
제어 회로(161)는 로우 측 트랜지스터(164)와 하이 측 트랜지스터(165)를 턴 온 또는 턴 오프하는데 사용된다. 특히, 제어 회로(161)는 하이 측 트랜지스터(165) 및 로우 측 트랜지스터(164)의 게이트(169, 173)에 반전된 극성을 갖는 제어 신호를 출력함으로써, 입력 전압 Vin을 출력 전압 Vout으로 감압한다.
하프-브릿지 회로(163)는 제 1 적층 전자 컴포넌트(51)에 의해 제공될 수 있고, 제어 회로(161)는 어셈블리(50)의 제 2 적층 전자 컴포넌트에 의해 제공될 수 있다. 하프-브릿지 회로(163), 제어 회로(161) 및 인덕터(166)는 도 3b에 도시되는 어셈블리(83)에 의해 제공될 수 있다.
제 1 및 제 2 적층 전자 컴포넌트(51, 52) 중 전압 조절기의 컴포넌트의 분포는 도 24에 도시된 것과 상이할 수 있다. 예를 들면, 제어 회로(161) 중 몇몇은 제 1 적층 전자 컴포넌트(51)에 매립될 수 있다.
조항 1. 어셈블리는, 제 1 유전체층과, 제 1 유전체층에 매립되는 적어도 하나의 제 1 반도체 다이와, 제 1 전도성 비아를 포함하는 적어도 하나의 제 1 접촉 패드를 포함하는 제 1 적층 전자 컴포넌트와, 제 2 유전체층과, 제 2 유전체층에 매립되는 적어도 하나의 제 2 반도체 다이와, 제 2 전도성 비아를 포함하는 적어도 하나의 제 2 접촉 패드를 포함하는 제 2 적층 전자 컴포넌트 - 제 1 전도성 비아는 공통 전도층에 의해 제 2 전도성 비아에 전기적으로 결합됨 - 를 포함한다.
조항 2. 조항 1의 어셈블리에서, 제 1 반도체 다이는 트랜지스터 디바이스이다.
조항 3. 조항 1 또는 조항 2의 어셈블리에서, 제 1 적층 전자 컴포넌트는 하프-브릿지 회로를 제공하도록 구성되는 두 개의 트랜지스터 디바이스를 포함한다.
조항 4. 선행 조항 중 하나의 조항의 어셈블리에서 제 1 적층 전자 컴포넌트는 스위칭 회로를 제공하도록 구성되는 적어도 두 개의 반도체 다이를 포함한다.
5. 선행 조항 중 하나의 조항의 어셈블리에서, 제 2 전자 컴포넌트는 제 1 적층 전자 컴포넌트용 게이트 드라이버 및 제어 회로 중 적어도 하나를 제공하도록 구성되는 적어도 하나의 반도체 다이를 포함한다.
조항 6. 선행 조항 중 하나의 조항의 어셈블리에서, 제 1 적층 전자 컴포넌트 및 제 2 적층 전자 컴포넌트는 전압 조절기를 제공하도록 구성된다.
조항 7. 선행 조항 중 하나의 조항의 어셈블리에서, 제 1 적층 전자 컴포넌트는 제 1 적층 전자 컴포넌트의 상부 측에 배치되는 제 1 접촉 패드 및 제 지 접촉 패드를 포함하고 제 2 적층 전자 컴포넌트는 제 1 적층 전자 컴포넌트의 상부 측에 배열되고 제 1 접촉 패드와 제 2 접촉 패드 사이에 수용된다.
조항 8. 선행 조항 중 하나의 조항의 어셈블리에서, 제 1 접촉 패드 및 제 2 접촉 패드 위에 배열되는 별개의 인덕터를 더 포함한다.
조항 9. 조항 8의 어셈블리에서, 별개의 인덕터는 제 2 적층 전자 컴포넌트의 두께를 수용하도록 선택되는 두께를 갖는 제 1 접점과 제 2 접점을 포함한다.
조항 10. 조항 8의 어셈블리에서, 별개의 인덕터는 별개의 인덕터의 제 1 접점과 제 2 접점 사이에 리세스를 더 포함하고 제 2 적층 전자 컴포넌트는 리세스에 수용된다.
조항 11. 선행 조항 중 하나의 조항의 어셈블리에서, 제 1 적층 전자 컴포넌트는 복수의 제 1 신호 접촉 패드를 더 포함한다.
조항 12. 선행 조항 중 하나의 조항의 어셈블리에서, 복수의 제 1 신호 접촉 패드는 제 1 적층 전자 컴포넌트의 상부 측의 적어도 두 개의 대향 에지 영역과 하부 측의 적어도 두 개의 대향 에지 영역에 배열된다.
조항 13. 선행 조항 중 하나의 조항의 어셈블리에서, 복수의 제 1 신호 패드 중 적어도 하나는 전도성 비아를 포함한다.
조항 14. 선행 조항 중 하나의 조항의 어셈블리에서, 제 2 적층 전자 컴포넌트는 복수의 제 2 신호 접촉 패드를 더 포함한다.
조항 15. 조항 14의 어셈블리에서, 복수의 제 2 신호 패드는 제 2 적층 전자 컴포넌트의 상부 측의 적어도 두 개의 대향 에지 영역과 하부 측의 적어도 두 개의 대향 에지 영역에 배열된다.
조항 16. 조항 15의 어셈블리에서, 복수의 제 2 신호 패드 중 적어도 하나는 전도성 비아를 포함한다.
조항 17. 선행 조항 중 하나의 조항의 어셈블리에서, 제 1 적층 전자 컴포넌트는 제 1 전도성 비아 - 제 1 전도성 비아는 공통 전도층에 의해 제 2 전도성 비아에 전기적으로 결합됨 - 를 포함하는 적어도 하나의 제 1 접촉 패드를 더 포함하고 제 2 적층 전자 컴포넌트는 제 2 전도성 비아를 포함하는 적어도 하나의 제 2 접촉 패드를 더 포함한다.
조항 18. 선행 조항 중 하나의 조항의 어셈블리에서, 공통 전도층은 금속, 합금 및 전도성 접착제로 구성되는 그룹 중 하나를 포함한다.
조항 19. 선행 조항 중 하나의 조항의 어셈블리에서, 제 2 적층 전자 컴포넌트는 절연 접착제에 의해 제 1 적층 전자 컴포넌트에 부착된다.
조항 20. 선행 조항 중 하나의 조항의 어셈블리에서, 제 1 접촉 패드는 제 1 적층 전자 컴포넌트의 상부 표면의 면적의 8%와 25% 사이의 면적을 포함한다.
조항 21. 선행 조항 중 하나의 조항의 어셈블리에서, 제 2 접촉 패드는 제 1 적층 전자 컴포넌트의 상부 표면의 면적의 8%와 25% 사이의 면적을 포함한다.
조항 22. 선행 조항 중 하나의 조항의 어셈블리에서, 제 1 접촉 패드는 제 2 적층 전자 컴포넌트의 상부 표면의 면적의 15%와 30% 사이의 면적을 포함한다.
조항 23. 선행 조항 중 하나의 조항의 어셈블리에서, 제 2 접촉 패드는 제 2 적층 전자 컴포넌트의 상부 표면의 면적의 15%와 30% 사이의 면적을 포함한다.
조항 24. 선행 조항 중 하나의 조항의 어셈블리에서, 제 1 접촉 패드 및 제 2 접촉 패드 중 적어도 하나는 금속 또는 합금의 xx g과 xx g 사이를 포함한다.
조항 25. 방법은, 제 1 유전체층과 제 1 유전체층에 매립되는 적어도 하나의 제 1 반도체 다이를 포함하는 제 1 적층 전자 컴포넌트 위에 제 2 유전체층과 제 2 유전체층에 매립되는 적어도 하나의 제 2 반도체 다이를 포함하는 제 2 적층 전자 컴포넌트를 장착하는 단계와, 제 2 적층 전자 컴포넌트의 접촉 패드에 배열되는 비아와 제 1 적층 전자 컴포넌트의 접촉 패드의 비아에 전도성 물질을 도입함으로써, 제 2 적층 전자 컴포넌트의 접촉 패드를 제 1 적층 전자 컴포넌트의 접촉 패드와 전기적으로 결합하는 단계를 포함한다.
조항 26. 조항 25의 방법은, 제 2 적층 전자 컴포넌트가 제 1 적층 전자 컴포넌트 위에 배열되는 동안 제 2 적층 전자 컴포넌트의 적어도 하나의 접촉 패드와 제 1 적층 전자 컴포넌트의 적어도 하나의 접촉 패드에 적어도 하나의 비아를 삽입하는 단계를 더 포함한다.
조항 27. 조항 26의 방법에서, 제 2 적층 전자 컴포넌트의 접촉 패드는 제 1 전자 컴포넌트의 접촉 패드에 설치된다.
조항 28. 조항 27의 방법에서, 비아는 드릴링, 레이저 어블레이션 중 적어도 하나에 의해 제 2 적층 전자 컴포넌트의 두께를 통해 그리고 제 1 적층 전자 컴포넌트의 두께를 통해 삽입된다.
조항 29. 조항 25 내지 조항 29 중 하나의 조항의 방법에서, 전도성 물질은 무전해 도금 및 전기 도금 중 적어도 하나에 의해 도입된다.
조항 30. 조항 25 내지 조항 29 중 하나의 조항의 방법은 제 1 적층 전자 컴포넌트의 상부 측과 제 2 적층 전자 컴포넌트의 인접 대향 측 위에 배치되는 제 1 접촉 패드 위와 제 2 접촉 패드 위에 별개의 인덕터를 배열하는 단계를 더 포함한다.
조항 31. 조항 25 내지 조항 30 중 하나의 조항의 방법에서, 제 2 적층 전자 컴포넌트는 비전도성 접착제에 의해 제 1 적층 전자 컴포넌트에 부착된다.
조항 32. 전압 조절기는, 적어도 두 개의 스위칭 디바이스 - 적어도 두 개의 스위칭 디바이스는 제 1 유전체층에 매립되고 제 1 적층 전자 컴포넌트의 제 1 측에 배열되는 출력 접점에 전기적으로 결합됨 - 와 제 1 유전체층을 포함하는 스위칭 회로를 포함하는 제 1 적층 전자 컴포넌트와, 적어도 두 개의 스위칭 디바이스를 제어하는 회로와 제 2 유전체층을 포함하는 반도체 다이 - 반도체 다이는 제 2 유전체층에 매립되고 제 2 적층 전자 컴포넌트는 제 1 적층 전자 컴포넌트의 제 1 측 위에 배열되는 적어도 하나의 신호 접촉 패드 위에 장착되어 전기적으로 결합됨 - 를 포함하는 제 2 적층 전자 컴포넌트를 포함한다.
조항 33. 조항 32의 전압 조절기에서, 제 1 적층 전자 컴포넌트는 유전체층의 제 2 측에 배열되는 입력 접촉 패드와 접지 접촉 패드를 더 포함한다.
조항 34. 조항 32 또는 조항 33의 전압 조절기에서, 제 1 적층 전자 컴포넌트는 유전체층의 제 1 측에 배열되는 제 2 출력 접촉 패드를 더 포함한다.
조항 35. 조항 34의 전압 조절기에서, 제 1 출력 접촉 패드 및 제 2 출력 접촉 패드는 제 2 적층 전자 컴포넌트의 대향 측에 배열된다.
조항 36. 조항 35의 전압 조절기는 제 1 출력 접촉 패드 및 제 2 출력 접촉 패드 위에 배열되는 별개의 인덕터를 더 포함한다.
"아래(under)", "아래(below)", "하부(lower)", "위(over)", "상부(upper)" 등과 같은 특히 상대적인 용어는 한 요소의 제 2 요소에 대한 상대적인 배치를 설명하는 설명을 쉽게 하는데 사용된다. 이러한 용어는 도면에 도시되는 것과는 상이한 방위뿐만 아니라, 장치의 상이한 방위를 포함하는 것으로 의도된다.
또한, "제 1(first)", "제 2(second)" 등과 같은 용어는 또한 다양한 요소, 영역, 섹션 등을 기술하는데 사용되고, 또한 제한하려 의도된 것은 아니다. 유사한 용어는 명세서 전체에서 유사한 요소를 언급한다.
본 출원에서 사용된 바와 같이, "갖는(having)", "가지는(containing)", "구비하는(including)", "포함하는(comprising)" 등의 용어는 기술된 요소 또는 특성의 존재를 나타내지만 추가의 요소 또는 특성을 배제하지 않는 개방적인 용어이다. 관사 "하나의(a)", "하나의(an)" 및 "그(the)"는 문맥이 명확하게 그렇지 않다고 표시하지 않는 한, 단수뿐만 아니라 복수를 포함하도록 의도된다.
본 출원에서 기술되는 다양한 실시예의 특성은 달리 특별히 언급되지 않는 한, 서로 조합될 수 있음을 이해할 것이다.
특정 실시예가 본 출원에서 도시되고 기술되었지만, 본 기술에서 통상의 지식을 가진 자라면 다양한 대안 및/또는 등가의 구현예가 본 발명의 범위를 벗어나지 않고서 도시되고 기술된 특정 실시예 대신 대체될 수 있다는 것을 이해할 것이다. 본 출원은 본 출원에서 논의된 특정 실시예의 임의의 개조 또는 변형을 망라하는 것으로 의도된다. 따라서, 본 발명은 특허청구범위 및 그 등가물에 의해서만 제한되는 것으로 의도된다.

Claims (20)

  1. 어셈블리로서,
    제 1 유전체층과, 상기 제 1 유전체층에 매립되는 적어도 하나의 제 1 반도체 다이와, 제 1 전도성 비아를 포함하는 적어도 하나의 제 1 접촉 패드를 포함하는 제 1 적층 전자 컴포넌트와,
    제 2 유전체층과, 상기 제 2 유전체층에 매립되는 적어도 하나의 제 2 반도체 다이와, 제 2 전도성 비아를 포함하는 적어도 하나의 제 2 접촉 패드를 포함하는 제 2 적층 전자 컴포넌트
    를 포함하되,
    상기 제 1 전도성 비아는 상기 제 1 유전체층을 통해 연장되고, 상기 제 2 전도성 비아는 상기 제 2 유전체층을 통해 연장되고,
    상기 제 1 전도성 비아는 공통 전도층에 의해 상기 제 2 전도성 비아에 전기적으로 결합되고,
    상기 제 1 적층 전자 컴포넌트는 상기 제 1 적층 전자 컴포넌트의 상부 측에 배치되는 제 1 컨택트 패드 및 제 2 컨택트 패드를 포함하고, 상기 제 2 적층 전자 컴포넌트는 상기 제 1 적층 전자 컴포넌트의 상기 상부 측에 배열되고 상기 제 1 컨택트 패드 및 상기 제 2 컨택트 패드를 덮지 않도록 상기 제 1 컨택트 패드와 상기 제 2 컨택트 패드 사이에 수용되는
    어셈블리.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 다이는 트랜지스터 디바이스인
    어셈블리.
  3. 제 1 항에 있어서,
    상기 제 1 적층 전자 컴포넌트는 하프-브릿지 회로를 제공하도록 구성되는 두 개의 트랜지스터 디바이스를 포함하는
    어셈블리.
  4. 제 1 항에 있어서,
    상기 제 1 적층 전자 컴포넌트는 스위칭 회로를 제공하도록 구성되는 적어도 두 개의 반도체 다이를 포함하는
    어셈블리.
  5. 제 1 항에 있어서,
    상기 제 2 적층 전자 컴포넌트는 상기 제 1 적층 전자 컴포넌트를 위한 게이트 드라이버 및 제어 회로 중 적어도 하나를 제공하도록 구성되는 적어도 하나의 반도체 다이를 포함하는
    어셈블리.
  6. 제 1 항에 있어서,
    상기 제 1 적층 전자 컴포넌트 및 제 2 적층 전자 컴포넌트는 전압 조절기를 제공하도록 구성되는
    어셈블리.
  7. 어셈블리로서,
    제 1 유전체층과, 상기 제 1 유전체층에 매립되는 적어도 하나의 제 1 반도체 다이와, 제 1 전도성 비아를 포함하는 적어도 하나의 제 1 접촉 패드를 포함하는 제 1 적층 전자 컴포넌트와,
    제 2 유전체층과, 상기 제 2 유전체층에 매립되는 적어도 하나의 제 2 반도체 다이와, 제 2 전도성 비아를 포함하는 적어도 하나의 제 2 접촉 패드를 포함하는 제 2 적층 전자 컴포넌트와,
    별개의 인덕터(discrete inductor)
    를 포함하되,
    상기 제 1 전도성 비아는 공통 전도층에 의해 상기 제 2 전도성 비아에 전기적으로 결합되고,
    상기 제 1 적층 전자 컴포넌트는 상기 제 1 적층 전자 컴포넌트의 상부 측에 배치되는 제 1 컨택트 패드 및 제 2 컨택트 패드를 포함하고, 상기 제 2 적층 전자 컴포넌트는 상기 제 1 적층 전자 컴포넌트의 상기 상부 측에 배열되고 상기 제 1 컨택트 패드와 상기 제 2 컨택트 패드 사이에 수용되고,
    상기 별개의 인덕터는 상기 제 1 컨택트 패드 및 상기 제 2 컨택트 패드 위에 배열되고,
    상기 별개의 인덕터는,
    상기 제 2 적층 전자 컴포넌트의 두께를 수용하도록 선택되는 두께를 갖는 제 1 접점과 제 2 접점을 포함하거나,
    상기 별개의 인덕터의 제 1 접점과 제 2 접점 사이에 상기 제 2 적층 전자 컴포넌트를 수용하는 리세스(recess)를 더 포함하는
    어셈블리.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1 항 또는 제 7 항에 있어서,
    상기 제 1 전도성 비아는 상기 제 1 적층 전자 컴포넌트의 상부 측의 적어도 두 개의 대향 에지 영역과 하부 측의 적어도 두 개의 대향 에지 영역에 배열되는 복수의 제 1 신호 패드 중 하나에 배열되는
    어셈블리.
  12. 제 11 항에 있어서,
    상기 제 2 전도성 비아는 상기 제 2 적층 전자 컴포넌트의 상부 측의 적어도 두 개의 대향 에지 영역과 하부 측의 적어도 두 개의 대향 에지 영역에 배열되는 복수의 제 2 신호 패드 중 하나에 배열되는
    어셈블리.
  13. 제 1 항 또는 제 7 항에 있어서,
    상기 공통 전도층은 금속, 합금 및 전도성 접착제로 구성되는 그룹 중 하나를 포함하는
    어셈블리.
  14. 제 1 항 또는 제 7 항에 있어서,
    상기 제 2 적층 전자 컴포넌트는 절연 접착제에 의해 상기 제 1 적층 전자 컴포넌트에 부착되는
    어셈블리.
  15. 제 1 유전체층과 상기 제 1 유전체층에 매립되는 적어도 하나의 제 1 반도체 다이를 포함하는 제 1 적층 전자 컴포넌트 상에, 제 2 유전체층과 상기 제 2 유전체층에 매립되는 적어도 하나의 제 2 반도체 다이를 포함하는 제 2 적층 전자 컴포넌트를 장착하는 단계와,
    상기 제 2 적층 전자 컴포넌트의 접촉 패드 내에 배열되는 적어도 하나의 제 2 비아와 상기 제 1 적층 전자 컴포넌트의 접촉 패드 내의 적어도 하나의 제 1 비아에 전도성 물질을 도입함으로써, 상기 제 2 적층 전자 컴포넌트의 접촉 패드를 상기 제 1 적층 전자 컴포넌트의 접촉 패드와 전기적으로 결합하는 단계
    를 포함하되,
    상기 제 1 적층 전자 컴포넌트는 상기 제 1 적층 전자 컴포넌트의 상부 측에 배치되는 제 1 컨택트 패드 및 제 2 컨택트 패드를 포함하고, 상기 제 2 적층 전자 컴포넌트는 상기 제 1 적층 전자 컴포넌트의 상기 상부 측에 배열되고 상기 제 1 컨택트 패드 및 상기 제 2 컨택트 패드를 덮지 않도록 상기 제 1 컨택트 패드와 상기 제 2 컨택트 패드 사이에 수용되는
    방법.
  16. 제 15 항에 있어서,
    상기 제 1 적층 전자 컴포넌트의 접촉 패드 위에 상기 제 2 적층 전자 컴포넌트의 접촉 패드를 배열하는 단계와, 상기 제 2 적층 전자 컴포넌트의 접촉 패드가 상기 제 1 적층 전자 컴포넌트의 접촉 패드 위에 배열되는 동안 상기 제 2 적층 전자 컴포넌트의 접촉 패드와 상기 제 1 적층 전자 컴포넌트의 접촉 패드 내에 상기 제 2 비아와 상기 제 1 비아를 각각 삽입하는 단계를 더 포함하는
    방법.
  17. 제 16 항에 있어서,
    상기 제 1 비아와 상기 제 2 비아는 상기 제 2 적층 전자 컴포넌트의 두께와 상기 제 1 적층 전자 컴포넌트의 두께에 드릴링 및 레이저 어블레이션(drilling and laser ablation)으로 구성되는 그룹 중 적어도 하나를 함으로써 삽입되는
    방법.
  18. 제 15 항에 있어서,
    상기 전도성 물질은 무전해 도금 및 전기 도금 중 적어도 하나에 의해 도입되는
    방법.
  19. 방법으로서,
    제 1 유전체층과 상기 제 1 유전체층에 매립되는 적어도 하나의 제 1 반도체 다이를 포함하는 제 1 적층 전자 컴포넌트 상에, 제 2 유전체층과 상기 제 2 유전체층에 매립되는 적어도 하나의 제 2 반도체 다이를 포함하는 제 2 적층 전자 컴포넌트를 장착하는 단계와,
    상기 제 2 적층 전자 컴포넌트의 접촉 패드 내에 배열되는 적어도 하나의 제 2 비아와 상기 제 1 적층 전자 컴포넌트의 접촉 패드 내의 적어도 하나의 제 1 비아에 전도성 물질을 도입함으로써, 상기 제 2 적층 전자 컴포넌트의 접촉 패드를 상기 제 1 적층 전자 컴포넌트의 접촉 패드와 전기적으로 결합하는 단계와,
    상기 제 1 적층 전자 컴포넌트의 상부 측에 상기 제 2 적층 전자 컴포넌트의 대향 측과 인접하여 배치되는 제 1 컨택트 패드 위와 제 2 컨택트 패드 위에 별개의 인덕터를 배열하는 단계
    를 포함하는
    방법.
  20. 삭제
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