KR101829936B1 - Semiconductor package and manufacturing method threrof - Google Patents
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Abstract
본 발명은 기판의 양면에 전자 부품들을 실장하여 집적도를 높일 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
이를 위한 본 발명의 실시예에 따른 반도체 패키지는, 양면에 실장용 전극이 형성된 제1 기판; 상기 제1 기판의 양면에 실장되는 다수의 전자 소자; 내부에 관통부를 구비하며 상기 제1 기판의 하면에 실장된 상기 전자 소자들의 실장 높이보다 두꺼운 두께를 가지고, 상기 제1 기판의 하면에 접합되는 제2 기판; 상기 제1 기판과 상기 제2 기판 사이에 배치되어 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 도전성 부재; 및 상기 제1 기판과 상기 제2 기판 사이의 틈에 개재되는 절연층;을 포함하며, 상기 절연층은 상기 제1 기판의 하면과 상기 제2 기판의 상면 사이에만 형성되고, 상기 도전성 부재는 상기 절연층의 내부에 매립될 수 있다.The present invention relates to a semiconductor package capable of increasing the degree of integration by mounting electronic components on both sides of a substrate, and a manufacturing method thereof.
According to an aspect of the present invention, there is provided a semiconductor package comprising: a first substrate having mounting electrodes on both surfaces thereof; A plurality of electronic elements mounted on both surfaces of the first substrate; A second substrate having a penetration portion therein and having a thickness greater than a mounting height of the electronic devices mounted on a lower surface of the first substrate, the second substrate being bonded to a lower surface of the first substrate; A conductive member disposed between the first substrate and the second substrate and electrically connecting the first substrate and the second substrate; And an insulating layer interposed in a gap between the first substrate and the second substrate, wherein the insulating layer is formed only between the lower surface of the first substrate and the upper surface of the second substrate, It can be embedded in the insulating layer.
Description
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판의 양면에 전자 부품들을 실장하여 집적도를 높일 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 소자들의 소형화 및 경량화가 지속적으로 요구되고 있다. Recently, demand for portable devices has been rapidly increasing in the electronic products market, and there is a continuing demand for miniaturization and weight reduction of electronic devices mounted on these products.
이러한 전자 소자들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩(One-chip)화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구된다. In order to realize miniaturization and weight reduction of such electronic devices, not only a technique of reducing the individual sizes of the mounting parts but also a system on chip (SOC) technique of making a plurality of discrete elements into a one-chip, And a system in package (SIP) technology, which is a system for integrating individual elements into one package.
한편, 소형이면서도 고성능을 갖는 반도체 패키지를 제조하기 위해, 기판의 양면에 전자 부품을 실장하는 구조도 개발되고 있는 추세이다.On the other hand, in order to manufacture a semiconductor package having a small size and high performance, a structure for mounting electronic components on both sides of a substrate is also being developed.
그런데 이처럼 기판의 양면에 전자 부품을 실장하는 경우, 기판에 외부 접속단자를 형성하기 어렵다는 문제가 있다. However, when the electronic parts are mounted on both surfaces of the substrate, there is a problem that it is difficult to form external connection terminals on the substrate.
즉, 기판의 양면에 실장된 전자 부품이 실장되므로, 외부 접속 단자가 형성될 위치가 명확하지 않으며, 이에 따라, 외부 접속 단자를 보다 용이하게 형성할 수 있는 양면 실장형의 반도체 패키지가 요구되고 있다.
That is, since the electronic parts mounted on both sides of the board are mounted, the position where the external connection terminal is to be formed is not clear, and accordingly, a double-sided mounting type semiconductor package which can more easily form the external connection terminal is required .
본 발명의 목적은 기판의 양면에 전자 제품을 실장할 수 있는 양면 실장형 반도체 패키지 및 그 제조 방법을 제공하는 데에 있다. An object of the present invention is to provide a double-sided mounting type semiconductor package which can mount an electronic product on both surfaces of a substrate and a method of manufacturing the same.
또한 본 발명의 다른 목적은 외부 접속 단자를 용이하게 형성할 수 있는 양면 실장형 반도체 패키지 및 그 제조 방법을 제공하는 데에 있다.
It is another object of the present invention to provide a double-sided mounting type semiconductor package which can easily form external connection terminals and a manufacturing method thereof.
본 발명의 실시예에 따른 반도체 패키지는, 양면에 실장용 전극이 형성된 제1 기판; 상기 제1 기판의 양면에 실장되는 다수의 전자 소자; 내부에 관통부를 구비하며 상기 제1 기판의 하면에 실장된 상기 전자 소자들의 실장 높이보다 두꺼운 두께를 가지고, 상기 제1 기판의 하면에 접합되는 제2 기판; 상기 제1 기판의 상면에 실장된 상기 전자 소자들을 밀봉하는 몰드부; 상기 몰드부와 상기 제1 기판의 외부면에 형성되어 전자파를 차폐하는 차폐층; 상기 제2 기판의 측면을 따라 배치되며 상기 차폐층과 전기적으로 연결되는 다수의 차폐용 비아; 상기 제1 기판과 상기 제2 기판 사이에 배치되어 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 도전성 부재; 및 상기 제1 기판과 상기 제2 기판 사이의 틈에 개재되는 절연층;을 포함하며, 상기 절연층은 상기 제1 기판의 하면과 상기 제2 기판의 상면 사이에만 형성되고, 상기 도전성 부재는 상기 절연층의 내부에 매립되며, 상기 다수의 차폐용 비아는 상기 제2 기판의 둘레를 따라 배치되고 상기 제2 기판의 측면으로 노출될 수 있다.A semiconductor package according to an embodiment of the present invention includes: a first substrate having mounting electrodes on both surfaces thereof; A plurality of electronic elements mounted on both surfaces of the first substrate; A second substrate having a penetration portion therein and having a thickness greater than a mounting height of the electronic devices mounted on a lower surface of the first substrate, the second substrate being bonded to a lower surface of the first substrate; A mold part sealing the electronic devices mounted on the upper surface of the first substrate; A shielding layer formed on the outer surface of the mold and the first substrate to shield electromagnetic waves; A plurality of shielding vias disposed along a side surface of the second substrate and electrically connected to the shielding layer; A conductive member disposed between the first substrate and the second substrate and electrically connecting the first substrate and the second substrate; And an insulating layer interposed in a gap between the first substrate and the second substrate, wherein the insulating layer is formed only between the lower surface of the first substrate and the upper surface of the second substrate, Wherein the plurality of shielding vias are disposed along the periphery of the second substrate and exposed to the side of the second substrate.
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본 실시예에 따른 반도체 패키지의 상기 제1 기판은, 상기 제2 기판의 상기 관통부 형상을 따라, 하면에 상기 절연층과 접하는 차단부가 형성될 수 있다. In the first substrate of the semiconductor package according to the present embodiment, a blocking portion contacting the insulating layer may be formed on the lower surface along the shape of the penetration portion of the second substrate.
본 실시예에 따른 반도체 패키지의 상기 차단부는, 상기 관통부 형상을 따라 홈의 형태로 형성될 수 있다. The shielding portion of the semiconductor package according to the present embodiment may be formed in the shape of a groove along the shape of the penetration portion.
본 실시예에 있어서 반도체 패키지의 상기 차단부는, 상기 관통부 형상을 따라 돌기 형상으로 상기 제1 기판의 하면에서 돌출되어 형성될 수 있다. In this embodiment, the blocking portion of the semiconductor package may protrude from the lower surface of the first substrate in a protruding shape along the shape of the penetrating portion.
본 실시예에 따른 반도체 패키지의 상기 차단부는, 고리 형태로 형성될 수 있다. The blocking portion of the semiconductor package according to the present embodiment may be formed in a ring shape.
본 실시예에 따른 반도체 패키지의 상기 제2 기판은 상기 관통부의 내부에 형성되며 상기 제1 기판의 하면에 실장된 상기 전자 소자를 밀봉하는 몰드부를 포함할 수 있다.The second substrate of the semiconductor package according to the present embodiment may include a mold part formed inside the penetrating part and sealing the electronic device mounted on the lower surface of the first substrate.
또한 본 실시예에 따른 반도체 패키지 제조 방법은, 양면에 실장용 전극이 형성된 제1 기판을 준비하는 단계; 상기 제1 기판의 상면에 적어도 하나의 전자 소자를 실장하는 단계; 상기 제1 기판의 하면에 적어도 하나의 전자 소자와 제2 기판을 함께 실장하는 단계; 및 상기 제1 기판과 상기 제2 기판 사이에 사이의 틈에 액상의 절연 물질을 주입하여 절연층을 형성하는 단계;를 포함하며, 상기 제2 기판은 관통부를 구비하고 상기 관통부 내에 상기 제1 기판의 하면에 실장된 상기 전자 소자들이 수용되도록 상기 제1 기판의 하면에 접합되고, 상기 제2 기판의 둘레를 따라 다수의 차폐용 비아를 형성하는 단계; 및 상기 제2 기판을 절단하여 상기 다수의 차폐용 비아를 상기 제2 기판의 측면으로 노출시키는 단계;를 통해 마련되며, 상기 절연층은 상기 제1 기판의 하면과 상기 제2 기판의 상면 사이에만 형성되며, 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 도전성 부재는 상기 절연층 내에 매립될 수 있다.
Also, the method of manufacturing a semiconductor package according to the present embodiment may include: preparing a first substrate having mounting electrodes on both surfaces thereof; Mounting at least one electronic device on an upper surface of the first substrate; Mounting at least one electronic element and a second substrate together on the lower surface of the first substrate; And forming an insulating layer by injecting a liquid insulating material into a gap between the first substrate and the second substrate, wherein the second substrate has a penetrating portion, and the first substrate Forming a plurality of shielding vias around a periphery of the second substrate, the plurality of shielding vias being bonded to a lower surface of the first substrate so that the electronic devices mounted on a lower surface of the substrate are accommodated; And exposing the plurality of shielding vias to a side surface of the second substrate by cutting the second substrate, wherein the insulating layer is formed only between the lower surface of the first substrate and the upper surface of the second substrate And a conductive member electrically connecting the first substrate and the second substrate may be embedded in the insulating layer.
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본 발명에 따른 반도체 패키지는 제1 기판의 양면에 전자 소자들이 실장된다. 그리고 제1 기판의 하면에 배치되는 제2 기판에 의해 외부 접속 단자가 형성된다. In the semiconductor package according to the present invention, electronic elements are mounted on both sides of the first substrate. And an external connection terminal is formed by the second substrate disposed on the lower surface of the first substrate.
따라서, 하나의 기판(즉 제1 기판)에 다수의 전자 소자들을 실장할 수 있으므로 집적도를 높일 수 있다. 또한 별도의 기판인 제2 기판을 이용하여 전자 소자들이 실장된 제1 기판의 외부 접속 단자를 형성되므로, 양면 실장형 반도체 패키지의 외부 접속 단자를 용이하게 형성할 수 있다. Therefore, a plurality of electronic elements can be mounted on one substrate (i.e., the first substrate), and the degree of integration can be increased. Further, since the external connection terminal of the first substrate on which the electronic elements are mounted is formed by using the second substrate which is a separate substrate, the external connection terminal of the double-sided mounting type semiconductor package can be easily formed.
또한, 본 발명에 따른 반도체 패키지는 제1 기판과 제2 기판을 먼저 접합한 이후에 전자 소자들을 실장하지 않고, 제2 기판과 전자 소자들을 함께 실장한다. 즉, 제1 기판의 하면에 전자 소자들과 제2 기판을 함께 안착시킨 후, 경화 과정을 통해 함께 고정 접합한다. In addition, the semiconductor package according to the present invention mounts the electronic device together with the second substrate without first mounting the electronic device after the first substrate and the second substrate are first bonded. That is, the electronic devices and the second substrate are placed together on the lower surface of the first substrate, and then fixed together by a curing process.
이로 인해 본 실시예에 따른 반도체 패키지 제조 방법은 솔더 페이스트의 인쇄, 전자 소자 안착, 및 솔더 페이스트 경화 단계를 일회만 수행하여 제1 기판의 하면에 전자 소자들과 제2 기판을 실장할 수 있다. Accordingly, the method of manufacturing a semiconductor package according to the present embodiment can mount the electronic elements and the second substrate on the lower surface of the first substrate by performing the printing of the solder paste, the mounting of the electronic element, and the curing of the solder paste only once.
즉, 제1 기판의 하면 상에 전자 소자들과 제2 기판을 함께 배치하여 함께 고정 접합시키므로, 전자 소자들과 제2 기판을 각각 따로 제1 기판에 접합하는 방식에 비해, 제조 과정을 줄일 수 있으며 이에 제조가 매우 용이하다는 이점이 있다.
That is, since the electronic elements and the second substrate are disposed together and fixedly bonded together on the lower surface of the first substrate, the manufacturing process can be reduced as compared with a system in which the electronic elements and the second substrate are separately bonded to the first substrate Which is advantageous in that it is very easy to manufacture.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도.
도 2는 도 1에 도시된 반도체 패키지의 내부를 도시한 부분 절단 사시도.
도 3은 도 1에 도시된 반도체 패키지의 분해 사시도.
도 4a 내지 도 4f는 본 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도.
도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도.1 is a cross-sectional view schematically showing a semiconductor package according to an embodiment of the present invention;
FIG. 2 is a partially cutaway perspective view showing the inside of the semiconductor package shown in FIG. 1; FIG.
3 is an exploded perspective view of the semiconductor package shown in Fig.
4A to 4F are cross-sectional views illustrating a method of manufacturing a semiconductor package according to the present embodiment.
5A and 5B are cross-sectional views schematically showing a semiconductor package according to another embodiment of the present invention.
6A and 6B are cross-sectional views schematically showing a semiconductor package according to another embodiment of the present invention.
7 is a cross-sectional view schematically illustrating a semiconductor package according to another embodiment of the present invention.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. Prior to the detailed description of the present invention, the terms or words used in the present specification and claims should not be construed as limited to ordinary or preliminary meaning, and the inventor may designate his own invention in the best way It should be construed in accordance with the technical idea of the present invention based on the principle that it can be appropriately defined as a concept of a term to describe it. Therefore, the embodiments described in the present specification and the configurations shown in the drawings are merely the most preferred embodiments of the present invention, and are not intended to represent all of the technical ideas of the present invention. Therefore, various equivalents It should be understood that water and variations may be present.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Note that, in the drawings, the same components are denoted by the same reference symbols as possible. Further, the detailed description of known functions and configurations that may obscure the gist of the present invention will be omitted. For the same reason, some of the elements in the accompanying drawings are exaggerated, omitted, or schematically shown, and the size of each element does not entirely reflect the actual size.
이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 또한 도 2는 도 1에 도시된 반도체 패키지의 내부를 도시한 부분 절단 사시도이고, 도 3은 도 1에 도시된 반도체 패키지의 분해 사시도이다. 1 is a cross-sectional view schematically showing a semiconductor package according to an embodiment of the present invention. FIG. 2 is a partially cutaway perspective view showing the inside of the semiconductor package shown in FIG. 1, and FIG. 3 is an exploded perspective view of the semiconductor package shown in FIG.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 반도체 패키지(100)는 전자 소자(1), 제1 기판(10), 제2 기판(20), 및 몰드부(30)를 포함하여 구성될 수 있다.1 to 3, a
전자 소자(1)는 수동 소자(1a)와 능동 소자(1b)와 같은 다양한 소자들을 포함하며, 기판(11) 상에 실장될 수 있는 소자들이라면 모두 전자 소자(1)로 이용될 수 있다. The
이러한 전자 소자(1)는 후술되는 제1 기판(10)의 상면과 하면에 모두 실장될 수 있다. 도 1에서는 제1 기판(10)의 상면에 능동 소자(1b)와 수동 소자(1a)가 함께 실장되고, 하면에 수동 소자(1a)만 실장되는 경우를 예로 들었다. 그러나 본 발명은 이에 한정되지 않으며, 전자 소자들(1)의 크기나 형상, 그리고 반도체 패키지(100)의 설계에 따라 제1 기판(10)의 양면에서 다양한 형태로 전자 소자들(1)이 배치될 수 있다. 제1 기판(10)의 상면과 하면에 모두 실장되는 전자 소자(1) 중 상면에 실장되는 전자 소자를 제1 전자 소자, 하면에 실장되는 전자 소자를 제2 전자 소자로 구분하여 정의할 수 있다. These
제1 기판(10)은 양면에 각각 적어도 하나의 전자 소자(1)가 실장된다. 제1 기판(10)은 당 기술분야에서 잘 알려진 다양한 종류의 기판(예를 들어, 세라믹 기판, 인쇄 회로 기판, 유연성 기판 등)이 이용될 수 있다. 또한 제1 기판(10)의 양면에는 전자 소자(1)를 실장하기 위한 실장용 전극(13)이나 도시하지는 않았지만 실장용 전극들(13) 상호간을 전기적으로 연결하는 배선 패턴이 형성될 수 있다. At least one
이러한 본 실시예에 따른 제1 기판(10)은 복수의 층으로 형성된 다층 기판일 수 있으며, 각 층 사이에는 전기적 연결을 형성하기 위한 회로 패턴(15)이 형성될 수 있다. The
또한, 본 실시예에 따른 제1 기판(10)은 상면에 형성되는 실장용 전극(13)과 제1 기판(10)의 내부에 형성되는 회로 패턴(15), 그리고 이들을 전기적으로 연결하는 도전성 비아(14)를 포함할 수 있다. The
더하여 본 실시예에 따른 제1 기판(10)은 제1 기판(10)의 내부에 전자 소자들(1)을 내장할 수 있는 캐비티(cavity, 도시되지 않음)가 형성될 수도 있다.In addition, the
또한 본 실시예에 따른 제1 기판(10)은 하면에 외부 접속용 패드(16)가 형성될 수 있다. 외부 접속용 패드(16)는 후술되는 제2 기판(20)과 전기적으로 연결되기 위해 구비되며, 제2 기판(20)을 통해 외부 접속 단자(28)와 연결된다. Also, the
따라서, 외부 접속용 패드(16)는 제1 기판(10)의 하면 중, 제2 기판(20)이 제1 기판(10)에 결합될 때 제2 기판(20)의 상면과 대면하는 위치에 형성될 수 있으며, 필요에 따라 다수개가 다양한 형태로 배치될 수 있다.
The
제2 기판(20)은 제1 기판(10)의 하부에 배치되어 제1 기판(10)과 결합된다. The
또한 본 실시예에 따른 제2 기판(20)은 내부에 관통 구멍 형태의 관통부를 구비하는 캐비티(22)가 형성된다. 캐비티(22)는 제1 기판(10)의 하면에 실장된 전자 소자들(1)이 수용되는 공간으로 이용된다. 따라서, 제1 기판(10)의 하면에 실장되는 전자 소자들(1)은, 제1 기판(10)의 하면 중 제2 기판(20)의 캐비티(22)와 대면하는 위치에만 실장될 수 있다. In addition, the
제2 기판(20)은 제1 기판(10)과 마찬가지로, 당 기술분야에서 잘 알려진 다양한 종류의 기판(예를 들어, 세라믹 기판, 인쇄 회로 기판, 유연성 기판 등)이 이용될 수 있다. As with the
또한 제2 기판(20)의 양면에는 전극 패드(24)가 형성될 수 있다. 제2 기판(20)의 상면에 형성되는 전극 패드(24)는 제1 기판(10)의 외부 접속용 패드(16)와 전기적으로 연결되기 위해 구비된다. 또한, 하면에 형성되는 전극 패드(24)는 외부 접속 단자(28)가 체결되기 위해 구비된다. 한편, 도시하지는 않았지만 제2 기판(20)의 양면에는 전극 패드(24)들 상호간을 전기적으로 연결하는 배선 패턴이 형성될 수 있다. In addition,
이러한 본 실시예에 따른 제2 기판(20)은 복수의 층으로 형성된 다층 기판일 수 있으며, 각 층 사이에는 전기적 연결을 형성하기 위한 회로 패턴(도시되지 않음)이 형성될 수 있다. The
또한 제2 기판(20)은 양면에 형성되는 전극 패드들(24)과, 제2 기판(20)의 내부에 형성되는 회로 패턴들을 전기적으로 연결하는 도전성 비아(25)를 포함할 수 있다. The
또한, 본 실시예에 따른 제2 기판(20)은 캐비티(22)의 내부에 수용되는 전자 소자들(1)을 안정적으로 보호하기 위해, 제1 기판(10)의 하면에 실장되는 전자 소자들(1)의 실장 높이보다 두꺼운 두께로 형성될 수 있다. 그러나 이에 한정되는 것은 아니다. The
제2 기판(20)의 하면에는 외부 접속 단자(28)가 형성된다. 외부 접속 단자(28)는 반도체 패키지(100)와, 반도체 패키지(100)가 실장되는 메인 기판(도시되지 않음)을 전기적, 물리적으로 연결한다.An
본 실시예에 따른 외부 접속 단자(28)는 전자 소자(1)와 전기적으로 연결되는 신호 전송용 단자일 수 있다. The
신호 전송용 단자는 전자 소자들(1)과 메인 기판을 전기적으로 연결한다. 따라서 신호 전송용 단자는 전자 소자들(1)의 개수나 종류 등에 대응하여 다수 개가 형성될 수 있다. The signal transmission terminal electrically connects the
이러한 외부 접속 단자(28)는 제2 기판(20)의 하면에 형성되는 전극 패드(24)에 형성될 수 있다. 외부 접속 단자(28)는 범프 형태로 형성될 수 있으나, 이에 한정되지 않으며 솔더 볼 등 다양한 형태로 형성될 수 있다. The
외부 접속 단자(28)는 비아(25) 등을 통해 상면에 형성된 전극 패드(24)들과 전기적으로 연결된다. 따라서, 제2 기판(20)이 제1 기판(10)과 결합되는 경우, 제1 기판(10)은 제2 기판(20)을 통해 외부 접속 단자(28)와 전기적으로 연결될 수 있다.
The
몰드부(30)는 제1 기판(10)의 상면에 형성되며, 제1 기판(10)의 상면에 실장된 전자 소자들(1)을 밀봉한다. The
몰드부(30)는 제1 기판(10)에 실장된 전자 소자들(1) 사이에 충진됨으로써, 전자 소자들(1) 상호 간의 전기적인 단락이 발생되는 것을 방지한다. 또한 몰드부(30)는 전자 소자들(1)의 외부를 둘러싸며 전자 소자(1)를 기판 상에 고정시켜 외부의 충격으로부터 전자 소자들(1)을 안전하게 보호한다. The
이러한 몰드부(30)는 에폭시 등과 같은 수지재를 포함하는 절연성의 재료로 형성될 수 있다. 또한, 본 실시예에 따른 몰드부(30)는 상면에 전자 소자들(1)이 실장된 제1 기판(10)을 금형(도시되지 않음)에 안치하고, 금형 내부에 성형수지를 주입하여 형성할 수 있다. 그러나 이에 한정되는 것은 않는다.
The
한편 본 실시예에 따른 반도체 패키지(100)는 제1 기판(10)과 제2 기판(20)의 사이에 절연층(50)이 개재될 수 있다. 절연층(50)은 절연성 물질로 이루어지며, 제1 기판(10)의 하면과 제2 기판(20)의 상면 사이에만 충진되어 제1 기판(10)과 제2 기판(20)을 전기적으로 연결하는 도전성 부재(80, 예컨대 범프 등)를 보호한다. 또한, 제1 기판(10)과 제2 기판(20)을 상호 절연시킴과 동시에, 제1 기판(10)과 제2 기판(20) 상호간의 접착력을 향상시켜 신뢰성을 높이는 역할을 한다.In the
이러한 절연층(50)은 언더필(underfill) 수지일 수 있다. 이에, 절연층(50)의 재질로는 에폭시 수지 등이 이용될 수 있으나 본 발명이 이에 한정되는 것은 아니다. This insulating
또한 본 실시예에서는 절연층(50)이 제1 기판(10)과 제2 기판(20) 사이에만 개재되는 경우를 예로 들고 있으나, 본 발명은 이에 한정되지 않는다. 즉, 제1 기판(10)과 제1 기판(10)의 하면에 실장되는 전자 소자들(1) 사이의 틈에도 개재되도록 구성할 수도 있다. 이 경우, 제1 기판(10)의 하면에 전체적으로 절연층(50)이 형성될 수 있다.
In this embodiment, the insulating
이상과 같이 구성되는 본 실시예에 따른 반도체 패키지(100)는 제1 기판(10)의 양면에 전자 소자들(1)이 실장된다. 또한 제1 기판(10)의 하면에 배치되는 제2 기판(20)에 의해 외부 접속 단자(28)가 형성된다. In the
이에 따라, 하나의 기판(즉 제1 기판)에 다수의 전자 소자들(1)을 실장할 수 있으므로 집적도를 높일 수 있다. 또한 별도의 기판인 제2 기판(20)을 이용하여 전자 소자들(1)이 실장된 제1 기판(10)의 외부 접속 단자(28)를 형성되므로, 외부 접속 단자(28)를 용이하게 형성할 수 있다.
Accordingly, a large number of
다음으로, 본 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다.Next, a method of manufacturing the semiconductor package according to the present embodiment will be described.
도 4a 내지 도 4f는 본 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. 4A to 4F are cross-sectional views illustrating a method of manufacturing the semiconductor package according to the present embodiment.
먼저 도 4a에 도시된 바와 같이 제1 기판(10)을 준비하는 단계가 수행된다. 전술한 바와 같이 제1 기판(10)은 다층 기판일 수 있으며, 양면에 실장용 전극(13)이 형성될 수 있다. 또한 하면에는 외부 접속용 패드(16)가 형성될 수 있다.
First, the step of preparing the
이어서, 도 4b에 도시된 바와 같이 제1 기판(10)의 일면 즉 상면에 제1 전자 소자(1)를 실장하는 단계가 수행된다. 본 단계는 제1 기판(10)의 일면에 형성된 실장용 전극(13) 상에 스크린 프린팅 방식 등을 통해 솔더 페이스트(solder paste)를 인쇄하고, 그 위에 제1 전자 소자들(1)을 안착시킨 후, 열을 가하여 솔더 페이스트를 경화시키는 과정을 통해 수행될 수 있다.
Next, as shown in FIG. 4B, a step of mounting the first
이어서 도 4c에 도시된 바와 같이 제1 기판(10)의 일면 상에 몰드부(30)를 형성하는 단계가 수행된다. 본 단계는 전술한 바와 같이 금형 내에 제1 전자 소자(1)가 실장된 제1 기판(10)을 배치한 후, 금형 내부에 성형수지를 주입하여 형성할 수 있다. 몰드부(30)가 형성됨에 따라, 제1 기판(10)의 일면 즉 상면에 실장된 제1 전자 소자들(1)은 몰드부(30)에 의해 외부로부터 보호될 수 있다.
Then, a step of forming the
이어서, 도 4d에 도시된 바와 같이 몰드부(30)가 형성된 제1 기판(10)의 하면 상에 솔더 페이스트(P)를 인쇄하는 단계가 수행된다. 이때, 솔더 페이스트(P)는 실장용 전극(13)뿐만 아니라, 외부 접속용 패드(16) 상에도 모두 인쇄된다.
4D, a step of printing the solder paste P on the lower surface of the
다음으로, 도 4e에 도시된 바와 같이, 솔더 페이스트(P)가 인쇄되어 있는 제1 기판(10)의 하면 상에 제2 전자 소자들(1)과 제2 기판(20)을 실장하는 단계가 수행된다. Next, as shown in FIG. 4E, mounting the second
본 단계는 먼저 실장용 전극(13) 상에 전자 소자들(1)을, 그리고 외부 접속용 패드(16) 상에 제2 기판(20)을 안착시키는 과정이 수행된다. 이러한 과정은 제2 전자 소자들(1)을 먼저 안착시킨 후, 제2 기판(20)을 안착시키는 순서로 진행될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제2 기판(20)을 먼저 안착시키거나, 제2 기판(20)과 전자 소자들(1)을 동시에 안착시키는 등 다양한 방식으로 수행될 수 있다. In this step, first, the
이처럼 제2 전자 소자(1)와 제2 기판(20)이 제1 기판(10)의 하면에 안착되면, 이어서 솔더 페이스트(P)에 열을 가하여 솔더 페이스트(P)를 경화시키는 과정이 수행된다. 이 과정을 통해 제1 기판(10)의 하면에 안착된 제2 전자 소자들(1)과 제2 기판(20)은 제1 기판(10)에 견고하게 고정 접합되어 제1 기판(10)과 전기적, 물리적으로 연결된다.
When the second
다음으로, 도 4f에 도시된 바와 같이 제1 기판(10)과 제2 기판(20) 사이에 절연층(50)을 형성하는 단계가 수행된다. 본 단계는 제1 기판(10)과 제2 기판(20) 사이에 형성된 틈에 에폭시 수지 등과 같은 액상의 절연 물질을 주입하는 과정을 통해 수행될 수 있다.Next, an insulating
즉, 절연층(50)은 절연 물질이 제1 기판(10)과 제2 기판(20) 사이에 형성된 틈에 충진된 후 경화됨에 따라 형성되며, 이러한 절연층(50)에 의해 제1 기판(10)과 제2 기판(20)은 상호 간에 절연성이 확보됨과 동시에 서로 견고하게 고정 접합될 수 있다.
That is, the insulating
이상과 같은 단계들을 통해 제조되는 본 실시예에 따른 반도체 패키지(100)는 제1 기판(10)과 제2 기판(20)을 먼저 접합한 이후에 전자 소자들(1)을 실장하지 않고, 제2 기판(20)과 전자 소자들(1, 특히 제1 기판의 하면에 실장되는 전자 소자들)을 동시에 실장한다. 즉, 제1 기판(10)의 하면에 제2 전자 소자들(1)과 제2 기판(20)을 동시에 안착시킨 후, 경화 과정을 통해 함께 고정 접합한다. The
본 실시예의 제조 과정과 다르게, 제1 기판(10)과 제2 기판(20)을 먼저 접합한 후, 제2 기판(20)의 캐비티(22)를 통해 제1 기판(10)의 하면에 제2 전자 소자들(1)을 실장하는 경우, 제1 기판(10)과 제2 기판(20)을 접합하기 위해 솔더 페이스트의 인쇄와 기판의 안착 및 솔더 페이스트 경화 단계가 수행되고, 그 이후 제2 전자 소자들(1)을 제1 기판(10)에 실장하기 위해 상기와 동일한 단계들이 반복적으로 수행되어야 한다. The
그러나 본 실시예에 따른 제조 방법에 의하면, 솔더 페이스트의 인쇄, 제2 기판(20) 및 제2 전자 소자(1) 안착, 및 솔더 페이스트 경화 단계를 일 회만 수행하여 제1 기판(10)의 하면에 전자 소자들(1)과 제2 기판(20)을 실장할 수 있다. However, according to the manufacturing method of this embodiment, the printing of the solder paste, the mounting of the
즉, 제1 기판(10)의 하면 상에 제2 전자 소자들(1)과 제2 기판(20)을 함께 배치하여 동시에 고정 접합시키므로, 제2 전자 소자들(1)과 제2 기판(20)을 각각 따로 제1 기판(10)에 접합하는 방식에 비해, 제조 과정을 줄일 수 있으며 이에 제조가 매우 용이하다는 이점이 있다.
That is, since the second
한편 본 발명에 따른 반도체 패키지 및 그 제조 방법은 전술한 실시예에 한정되지 않으며, 다양한 응용이 가능하다. Meanwhile, the semiconductor package and the manufacturing method thereof according to the present invention are not limited to the above-described embodiments, and various applications are possible.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 5A and 5B are cross-sectional views schematically showing a semiconductor package according to another embodiment of the present invention.
본 실시예에 따른 반도체 패키지(200)는 전술된 실시예의 반도체 패키지(도 1의 100)와 유사한 구조로 구성되며, 제1 기판(10)의 하면에 차단부(60)가 형성되는 구성에 있어서만 차이를 갖는다. 따라서 동일한 구성요소들에 대한 상세한 설명은 생략하며 차단부(60)를 중심으로 하여 보다 상세하게 설명하기로 한다. 또한, 전술한 실시예와 동일한 구성 요소들에 대해서는 동일한 부호를 이용하여 설명하기로 한다.The
도 5a를 참조하면, 본 실시예에 따른 반도체 패키지(200)는 제1 기판(10)의 하면에 차단부(60)가 형성된다. Referring to FIG. 5A, the
이러한 차단부(60)는 제1 기판(10)과 제2 기판(20) 사이의 미소 틈에만 절연층(50)을 형성되기 원하는 경우에 구비될 수 있다.This blocking
즉, 차단부(60)는 절연층(50) 형성 시(도 4f참조), 제1 기판(10)과 제2 기판(20) 사이에 주입된 절연 물질이 제2 기판(20)의 캐비티(22) 내부 공간으로 흘러 들어가는 것을 차단한다.4f), the insulating material injected between the
이를 위해, 본 실시예에 따른 차단부(60)는 제2 기판(20)에 형성된 캐비티(22)의 형상을 따라 연속적인 고리 형태로 형성될 수 있다. 보다 구체적으로, 본 실시예에 따른 차단부는 제1 기판(10)의 하면에서 일정 깊이 파인 고리 형태의 홈으로 형성될 수 있다.For this, the blocking
이처럼 차단부(60)가 홈의 형태로 형성되는 경우, 주입된 액상의 절연 물질은 차단부(60)와 접하는 부분에서 발생되는 표면 장력에 의하여 차단부(60)의 내부로 쉽게 유입되지 않게 된다. 따라서, 차단부(60)는 관통부인 캐비티(22)를 향하는 절연층(50)의 단부와 접하게 된다. When the blocking
그러나 본 발명에 따른 차단부(60) 구성이 이에 한정되는 것은 아니다. 즉 도 5b에 도시된 바와 같이 차단부(60)는 일정 거리 돌출된 돌기의 형태로 형성될 수도 있다. However, the configuration of the blocking
이 경우, 차단부(60)는 제1 기판(10) 상에 별도로 형성된 고리 형태의 돌기일 수 있다. 이러한 본 실시예의 차단부(60)는 실크 인쇄(또는 스크린 프린팅)를 통해 형성할 수 있으나, 이에 한정되는 것은 아니며, 접착 테이프를 부착하여 형성하거나, 돌기 형태의 전자 부품을 실장하는 등 다양한 방법이 이용될 수 있다. 또한 배선 패턴(또는 더미 패턴)을 활용하여 형성할 수도 있다.In this case, the blocking
이러한 차단부(60)는 제1 기판(10)을 제조하는 과정에서 미리 형성될 수 있다. 그러나 이에 한정되지 않으며, 전자 소자(1)를 실장하는 과정에서 전자 소자들(1)과 함께 실장(돌기 형태인 경우)되어 형성하는 것도 가능하다.
The blocking
도 6a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도이고, 도 6b는 도 6a의 반도체 패키지의 분해 사시도이다.FIG. 6A is a cross-sectional view schematically showing a semiconductor package according to another embodiment of the present invention, and FIG. 6B is an exploded perspective view of the semiconductor package of FIG. 6A.
도 6a 및 도 6b를 참조하면, 본 실시예에 따른 반도체 패키지(300)는 전술된 실시예의 반도체 패키지(도 1의 100)와 유사한 구조로 구성되며, 몰드부(30)의 외부면에 차폐층(40)이 형성되고, 제2 기판(20)에 차폐용 비아(26)가 형성되는 구성에 있어서만 차이를 갖는다. 따라서 동일한 구성요소들에 대한 상세한 설명은 생략하며 차폐층(40)과 차폐용 비아(26)를 중심으로 하여 보다 상세하게 설명하기로 한다. 또한, 전술한 실시예와 동일한 구성 요소들에 대해서는 동일한 부호를 이용하여 설명하기로 한다.6A and 6B, the
본 실시예에 따른 반도체 패키지(300)는 차폐층(40)과 차폐용 비아(26)를 구비한다. The
본 실시예에 따른 차폐층(40)은 몰드부(30)의 외부면 전체에 형성되며, 제1 기판(10)의 측면까지 연장되는 형태로 형성될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 몰드부(30)의 외부면에만 형성되는 형태로 구성될 수도 있다. The
또한 도시되어 있지 않지만, 차폐층(40)의 외부면에 차폐층(40)을 보호하기 위한 보호층을 더 형성하는 등 필요에 따라 다양한 형태로 차폐층(40)을 형성할 수 있다. Although not shown, the
또한 차폐층(40)은 제1 기판(10)의 하면에 형성되는 접지 전극(17)과 전기적으로 연결되도록 구성될 수 있다. The
한편, 도면에서는 제1 기판(10)의 측면을 통해 차폐층(40)이 형성되어 접지 전극(17)과 전기적으로 연결되는 경우를 예로 들어 도시하고 있다. 그러나 본 발명은 이에 한정되지 않으며, 차폐층(40)이 몰드부(30)의 외부면에만 형성되도록 구성하고, 제1 기판(10)의 배선 패턴을 통해 차폐층(40)이 접지 전극(17)과 연결되도록 구성하는 등 다양한 응용이 가능하다. The
이러한 본 실시예에 따른 차폐층(40)은 도전성을 갖는 다양한 재료로 형성될 수 있다. 예를 들어, 도전성 분말을 포함하는 수지재를 몰드부(30)의 외부면에 도포하거나, 별도의 금속 박막을 몰드부(30)의 외부면에 부착함으로써 형성할 수 있다. The
또한, 스퍼터링, 기상증착, 스프레이 코팅, 스크린 프린팅, 전해 도금, 비전해 도금과 같은 다양한 기술들을 통해 금속 박막을 형성하는 등 다양한 방법이 이용될 수 있다.In addition, various methods can be used, such as forming a metal thin film through various techniques such as sputtering, vapor deposition, spray coating, screen printing, electrolytic plating, and non-electrolytic plating.
차폐용 비아(26)는 제2 기판(20)의 둘레를 따라 다수개가 형성된다. 또한 제2 기판(20)의 형상을 따라 제2 기판(20)의 측면에 배치되도록 형성된다. A plurality of shielding
차폐용 비아(26)는 제1 기판(10)의 차폐층(40)과 전기적으로 연결될 수 있다. 또한, 차폐용 비아(26)들 상호 간에도 전기적으로 연결될 수 있다. The shielding via 26 may be electrically connected to the
이러한 차폐용 비아(26)는 일반적인 도전성 비아(25)와 동일한 형태로 형성될 수 있으며, 도전성 비아(25)를 형성하는 공정을 따라 형성될 수 있다.These shielding
한편 본 실시예에서는 차폐용 비아(26)가 제2 기판(20)의 측면으로 노출되는 형태로 형성되는 경우를 예로 들고 있다. 이는 차폐용 비아(26)를 형성한 후, 제2 기판(20)을 절단함에 따라 형성될 수 있다. In this embodiment, the shielding via 26 is exposed on the side surface of the
그러나 본 발명에 따른 차폐용 비아(26)는 이에 한정되지 않으며, 기판의 내부에 모두 매립되는 형태로 형성하는 등 필요에 따라 다양한 형태로 구성될 수 있다. However, the shielding via 26 according to the present invention is not limited thereto, and may be formed in various forms such as being embedded in the substrate.
또한 본 실시예에 따른 외부 접속 단자(28)는 제2 기판(20)의 하면에 다수개가 배치되며, 반도체 패키지(300)와, 반도체 패키지(300)가 실장되는 메인 기판(도시되지 않음)을 전기적, 물리적으로 연결한다.A plurality of
이러한 외부 접속 단자(28)는 신호 전송용 단자(28a)와 차폐용 단자(28b)를 포함할 수 있다. The
신호 전송용 단자(28a)는 전자 소자들(1)과 메인 기판을 전기적으로 연결한다. 따라서 신호 전송용 단자(28a)는 전자 소자들(1)의 개수나 종류 등에 대응하여 다수개가 형성될 수 있으며, 전극 패드(24) 상에 부착될 수 있다. 또한 신호 전송용 단자(28a)는 차폐층(40)이나 차폐용 비아(26)와 전기적으로 절연될 수 있다. The
차폐용 단자(28b)는 제2 기판(20)의 하면 중 차폐용 비아(26)가 형성된 위치에 대응하여 형성된 접지 패드(24a) 상에 부착될 수 있다.The shielding terminal 28b may be attached on the
차폐용 단자(28b)는 본 실시예에 따른 반도체 패키지(300)가 실장되는 메인 기판(도시되지 않음)과 전기적으로 연결될 수 있다. 이때, 차폐용 단자(28b)는 메인 기판의 접지 전극(도시되지 않음)와 연결될 수 있다.
The shielding terminal 28b may be electrically connected to a main board (not shown) on which the
이상과 같이 구성되는 본 실시예에 따른 반도체 패키지(300)는 차폐층(40), 차폐용 비아(26), 및 차폐용 단자(28b)에 의해 차폐 쉴드(shield)가 형성될 수 있다. In the
이러한 본 실시예에 따른 차폐 쉴드는 몰드부(30) 뿐만 아니라, 제1, 제2 기판(10, 20)의 외부를 모두 감싸는 형태로 형성된다. 따라서, 차폐 쉴드는 제1 기판(10)의 상면에 실장된 전자 소자들(1)뿐만 아니라, 하면에 실장된 전자 소자들(1) 모두 에 대해 전자파를 차폐할 수 있다. The shielding shield according to this embodiment is formed not only to cover the
즉 전자 소자들(1)이 모두 차폐 쉴드의 내부에 수용되도록 배치됨에 따라, 차폐 쉴드는 반도체 패키지(300)의 외부로부터 유입되는 불필요한 전자파를 차폐하고, 전자 소자들(1)에서 발생되는 전자파가 외부로 방사되는 것을 차단할 수 있다.
That is, since all the
이와 같은 본 실시예에 따른 반도체 패키지(300)의 제조 방법은 다음과 같이 수행될 수 있다. The manufacturing method of the
본 실시예에 따른 반도체 패키지(300) 제조 방법은 전술한 실시예의 반도체 패키지(도 1의 100) 제조 방법과 유사하게 수행되며, 몰드부(30)를 형성한 후, 차폐층(40)을 형성하는 단계가 부가된다는 점에서만 차이를 갖는다. The manufacturing method of the
즉 본 실시예에 따른 반도체 패키지(300) 제조 방법은, 도 4c에 도시된 몰드부(30)를 형성하는 단계가 수행된 후, 몰드부(30)의 외부면과 기판의 측면에 차폐층(40)을 형성하는 단계가 더 포함된다. That is, in the method of manufacturing the
그리고 차폐층(40)이 형성되면, 이어서 도 4d에 도시된 솔더 페이스트를 인쇄하는 단계 및 그 이후의 단계들을 동일하게 수행하여 본 실시예에 따른 반도체 패키지(100)를 완성하게 된다.
When the
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도이다. 7 is a cross-sectional view schematically showing a semiconductor package according to another embodiment of the present invention.
본 실시예에 따른 반도체 패키지(400)는 제2 기판(20)의 캐비티(22)가 관통 구멍의 형태가 아닌, 홈의 형태로 형성된다. In the
이처럼 캐비티(22)를 홈의 형태로 형성하는 경우, 제2 기판(20)의 하면 전체에 전극 패드(24)나 배선 패턴을 형성할 수 있다 따라서 외부 접속 단자(28)를 보다 용이하게 배치할 수 있어 설계 및 활용이 용이하다. When the
또한, 제1 기판(10)의 하면에 실장되는 전자 소자들(1)이 외부로 노출되지 않으므로, 이들을 외부로부터 용이하게 보호할 수 있는 효과가 있다.
In addition, since the
이상에서 설명한 본 발명에 따른 반도체 패키지는 전술한 실시예들에 한정되지 않으며, 다양한 응용이 가능하다. The semiconductor package according to the present invention described above is not limited to the above-described embodiments, and various applications are possible.
예를 들어, 전술된 실시예들에서는 제1 기판의 하면에는 몰드부가 형성되지 않는 경우를 예로 들어 설명하였다. 그러나 필요에 따라 제1 기판의 하면, 즉 제2 기판의 캐비티 내부에도 몰드부을 형성하는 것도 가능하다. For example, in the above-described embodiments, the case where the mold part is not formed on the lower surface of the first substrate has been described as an example. However, it is also possible to form the mold part on the lower surface of the first substrate, that is, the cavity of the second substrate, if necessary.
또한 전술된 실시예들의 경우, 몰드부와 절연층을 구비하는 반도체 패키지를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않으며 필요에 따라 몰드부나 절연층 등을 생략하는 것도 가능하다. Also, in the above embodiments, the semiconductor package having the mold part and the insulating layer has been described as an example, but the present invention is not limited to this, and it is also possible to omit the mold part, the insulating layer and the like if necessary.
또한, 전술한 실시예의 경우, 제2 기판이 다층 기판으로 형성되는 경우를 예로 들었다. 그러나 본 발명은 이에 한정되지 않으며, 상면에 형성되는 전극 패드와 하면에 형성되는 전극 패드가 전기적으로 연결될 수 있는 기판이라면 다양하게 적용될 수 있다.
Further, in the case of the above-described embodiment, the case where the second substrate is formed as a multi-layer substrate is taken as an example. However, the present invention is not limited thereto, and may be variously applied to a substrate on which an electrode pad formed on an upper surface and an electrode pad formed on a lower surface can be electrically connected.
100, 200, 300, 400: 반도체 패키지
1: 전자 소자
10: 제1 기판 20: 제2 기판
13: 실장용 전극 14, 25: 비아
15: 회로 패턴
22: 캐비티 24: 전극 패드
28: 외부 접속 단자
30: 몰드부 40: 차폐층
50: 절연층100, 200, 300, 400: semiconductor package
1: Electronic device
10: first substrate 20: second substrate
13: mounting
15: Circuit pattern
22: Cavity 24: Electrode pad
28: External connection terminal
30: mold part 40: shielding layer
50: insulating layer
Claims (11)
상기 제1 기판의 양면에 실장되는 다수의 전자 소자;
내부에 관통부를 구비하며 상기 제1 기판의 하면에 실장된 상기 전자 소자들의 실장 높이보다 두꺼운 두께를 가지고, 상기 제1 기판의 하면에 접합되는 제2 기판;
상기 제1 기판의 상면에 실장된 상기 전자 소자들을 밀봉하는 몰드부;
상기 몰드부와 상기 제1 기판의 외부면에 형성되어 전자파를 차폐하는 차폐층;
상기 제2 기판의 측면을 따라 배치되며 상기 차폐층과 전기적으로 연결되는 다수의 차폐용 비아
상기 제1 기판과 상기 제2 기판 사이에 배치되어 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 도전성 부재; 및
상기 제1 기판과 상기 제2 기판 사이의 틈에 개재되는 절연층;
을 포함하며,
상기 절연층은 상기 제1 기판의 하면과 상기 제2 기판의 상면 사이에만 형성되고,
상기 도전성 부재는 상기 절연층의 내부에 매립되며,
상기 다수의 차폐용 비아는 상기 제2 기판의 둘레를 따라 배치되고 상기 제2 기판의 측면으로 노출되는 반도체 패키지.
A first substrate on which mounting electrodes are formed on both surfaces;
A plurality of electronic elements mounted on both surfaces of the first substrate;
A second substrate having a penetration portion therein and having a thickness greater than a mounting height of the electronic devices mounted on a lower surface of the first substrate, the second substrate being bonded to a lower surface of the first substrate;
A mold part sealing the electronic devices mounted on the upper surface of the first substrate;
A shielding layer formed on the outer surface of the mold and the first substrate to shield electromagnetic waves;
A plurality of shield vias disposed along a side surface of the second substrate and electrically connected to the shield layer;
A conductive member disposed between the first substrate and the second substrate and electrically connecting the first substrate and the second substrate; And
An insulating layer interposed in a gap between the first substrate and the second substrate;
/ RTI >
Wherein the insulating layer is formed only between the lower surface of the first substrate and the upper surface of the second substrate,
Wherein the conductive member is embedded in the insulating layer,
Wherein the plurality of shielding vias are disposed along the periphery of the second substrate and exposed to the side of the second substrate.
상기 제2 기판의 상기 관통부 형상을 따라, 하면에 상기 절연층과 접하는 차단부가 형성되는 반도체 패키지.
The plasma display panel of claim 1,
And a blocking portion that is in contact with the insulating layer is formed on a lower surface of the semiconductor substrate along the shape of the penetration portion of the second substrate.
상기 제2 기판의 상기 관통부 형상을 따라 홈의 형태로 형성되는 반도체 패키지.
7. The apparatus according to claim 6,
And the second substrate is formed in the shape of a groove along the shape of the penetration portion of the second substrate.
상기 제2 기판의 상기 관통부 형상을 따라 돌기 형상으로 상기 제1 기판의 하면에서 돌출되어 형성되는 반도체 패키지.
7. The apparatus according to claim 6,
And protruding from the lower surface of the first substrate along a shape of the penetration portion of the second substrate.
고리 형태로 형성되는 반도체 패키지.
The apparatus according to claim 6,
A semiconductor package formed in a ring shape.
상기 관통부의 내부에 형성되며 상기 제1 기판의 하면에 실장된 상기 전자 소자를 밀봉하는 몰드부를 포함하는 반도체 패키지.
The plasma display panel of claim 1,
And a mold part formed inside the penetration part and sealing the electronic device mounted on the lower surface of the first substrate.
상기 제1 기판의 상면에 적어도 하나의 전자 소자를 실장하는 단계;
상기 제1 기판의 하면에 적어도 하나의 전자 소자와 제2 기판을 함께 실장하는 단계; 및
상기 제1 기판과 상기 제2 기판 사이에 사이의 틈에 액상의 절연 물질을 주입하여 절연층을 형성하는 단계;
를 포함하며,
상기 제2 기판은,
관통부를 구비하고 상기 관통부 내에 상기 제1 기판의 하면에 실장된 상기 전자 소자들이 수용되도록 상기 제1 기판의 하면에 접합되고,
상기 제2 기판의 둘레를 따라 다수의 차폐용 비아를 형성하는 단계; 및
상기 제2 기판을 절단하여 상기 다수의 차폐용 비아를 상기 제2 기판의 측면으로 노출시키는 단계;를 통해 마련되며,
상기 절연층은 상기 제1 기판의 하면과 상기 제2 기판의 상면 사이에만 형성되고,
상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 도전성 부재는 상기 절연층 내에 매립되는 반도체 패키지 모듈 제조 방법.
Preparing a first substrate having mounting electrodes on both surfaces thereof;
Mounting at least one electronic device on an upper surface of the first substrate;
Mounting at least one electronic element and a second substrate together on the lower surface of the first substrate; And
Forming an insulating layer by injecting a liquid insulating material into a gap between the first substrate and the second substrate;
/ RTI >
The second substrate may include:
Wherein the electronic device is mounted on a lower surface of the first substrate so as to receive the electronic devices mounted on the lower surface of the first substrate,
Forming a plurality of shielding vias along the periphery of the second substrate; And
And exposing the plurality of shielding vias to the side surface of the second substrate by cutting the second substrate,
Wherein the insulating layer is formed only between the lower surface of the first substrate and the upper surface of the second substrate,
Wherein the conductive member for electrically connecting the first substrate and the second substrate is embedded in the insulating layer.
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