KR101821819B1 - 데이터 프로세싱 유닛 및 데이터 프로세싱 유닛을 포함하는 신호 수신기 - Google Patents
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Abstract
정보를 전달하는 신호들의 수신기 (1) 를 위한 데이터 프로세싱 유닛 (15) 은 데이터 신호 (DOUT) 에 기초하는 클럭 및 데이터 복원 회로 (16) 및 클럭 및 데이터 복원 회로에 접속된 프로세서 회로 (17) 를 포함한다. 클럭 및 데이터 복원 회로는 로컬 클럭 신호 (CLK) 에 의해 클럭킹되고, 내부에 수치 제어 발진기 (25) 가 배열되는 수치 위상 고정 루프를 포함한다. 이러한 수치 제어 발진기는 출력에서 동위상 펄스 신호 (IP) 및 직교 펄스 신호 (QP) 를 생성한다. 펄스 신호들 (IP 및 QP) 의 주파수 및 위상은 수신된 데이터 신호 (DOUT) 에 기초하여 조정된다. 프로세서 회로는 수치 제어 발진기 (25) 의 수치 입력 신호 (NCOIN) 의 시간에 따른 평균 및 분산을 계산하여 계산된 평균 및 분산이 미리 정의된 코히어런스 임계치 미만인 경우에 데이터 신호의 코히어런스를 결정하도록 배열된다.
Description
본 발명은 정보를 전달하는 신호들의 수신기를 위한 데이터 프로세싱 유닛에 관한 것이다. 프로세싱 유닛은 클럭 및/또는 데이터 복원 회로, 및 프로세싱 회로를 포함한다. 프로세싱 유닛은 특히 첫째로 데이터 신호의 코히어런스 체크를 수행하기 위해 신호 수신기 내에 제공된다.
본 발명은 또한 정보를 전달하는 신호들을 위한 수신기에 관한 것이며, 이러한 수신기는 데이터 신호 내의 데이터의 코히어런스를 평가할 수 있는 데이터 프로세싱 유닛을 포함한다.
데이터 프로세싱 유닛에 의한 데이터 신호 코히어런스 체크는 채널을 통해 또는 유선 방식으로 처리되지 않은 데이터 신호의 직접 수신을 위해 임의의 타입의 수신기에 적용될 수도 있다. 이러한 데이터 신호는 일반적으로 시간에 따른 비트들의 시퀀스로 정의된다. "데이터 코히어런스" 는 본질적으로 신호 수신기에 의해 획득된, 변조되거나 변조되지 않은 데이터의 신뢰도를 의미한다.
통상적으로 디지털 무선 주파수 수신기는 송신기에 의해 전송된, 인입하는 무선 주파수 신호들부터 데이터가 추출될 때, 복조기의 출력에서 복조된 데이터 신호를 발생한다. 캐리어 주파수 상에서 무선 주파수 신호들의 데이터 복조는 다양한 타입들로 이루어질 수도 있다. 이는 주파수 쉬프트 키잉 (FSK), 진폭 쉬프트 키잉 (ASK), 또는 온-오프 키잉 (OOK) 이 될 수도 있다.
종래의 수신기에서, 수신된 무선 주파수 신호들에 포함된 정보가 적합한지, 즉 데이터가 정확하고 수신기에 의해 사용될 수 있는지 결정하기 위해 몇몇 단계들에 존재한다. 수신된 무선 주파수 신호들의 주파수가 먼저 적어도 하나의 믹서 유닛을 통해 국부 발진기로부터의 발진 신호들에 의해 변환되는 경우에, 믹서 유닛 출력에서 중간 신호의 주파수는 특정 주파수 범위 내에 있어야 한다. 수신된 무선 주파수 신호들의 세기 또는 전력은 수신기의 특징이 되는 잡음 레벨보다 커야만 한다. 세기 또는 전력은 수신 신호 세기 표시자를 통해 체크될 수도 있다. 에러 계산은 또한 데이터가 수신기 내에서 처리될 때 복조된 데이터 신호에 기초한 데이터 복조 이후에 실행되어야만 한다. 이러한 에러 계산은 정의된 임계치 (CRC) 미만의 값을 제공해야만 한다.
그 후에, 수신기는 데이터 신호에 기초하여 그 로컬 클럭과 데이터 클럭을 동기화하여야만 한다. 이러한 동기화는 수신기에 의해 획득된 무선 주파수 신호들 내의 데이터가 디지털 처리될 수 있도록 실행되어야만 한다. 일반적으로, 이러한 타입의 종래의 수신기에서, 데이터 신호들 내의 정확한 데이터 천이들을 고려하여 완전한 데이터 팩 획득이 수행된다. 모든 데이터의 에러 계산은 전술된 것과 같이 실행될 수도 있다. 수신된 무선 주파수 신호들 내의 데이터가 모든 데이터 프로세싱 이후에 정확하지 않은 것으로 관찰되면, 그 후에 수신기가 다른 무선 주파수 신호들을 획득할 수 있도록 모두 리셋된다. 데이터가 정확하지 않은 경우에 수신기가 리셋되기 전에 모든 데이터를 처리하는데 긴 시간이 필요하며, 이는 단점이 된다.
따라서, 본 발명의 목적은 정보를 전달하는 신호들의 수신기를 위한 데이터 프로세싱 유닛을 제공하는 것이며, 이러한 데이터 프로세싱 유닛은 후속 데이터 프로세싱 동작들 모두를 수행하기 전에 데이터 신호의 코히어런스를 즉시 신속하게 체크할 수 있고, 전술된 단점들을 극복한다.
따라서, 본 발명은 독립항 제1항에 정의된 특징들을 포함하는, 데이터 신호 수신기를 위한 데이터 프로세싱 유닛에 관한 것이다.
데이터 프로세싱 유닛의 특정 실시형태들은 종속항 제2항 내지 제11항에 정의된다.
본 발명의 이러한 데이터 프로세싱 유닛의 한가지 장점은 클럭 및 데이터 복원 입력에서 수신된 데이터 신호 내의 데이터가 정확한지, 잡음 또는 부정확한 데이터는 아닌지 신속하게 결정할 수 있다는 것이다. 이를 수행하기 위해, 프로세서 회로는 클럭 및 데이터 복원 회로의 수치 위상 고정 루프에서 수치 제어 발진기 입력 신호의 평균 및 분산을 계산한다. 이러한 계산은 데이터 신호의 이진 천이 이후에 수치 제어 발진기로부터의 펄스 신호의 각 펄스에서 실행된다. 입력 신호의 시간에 따른 평균 및 분산 모두가 0 에 가까운 경우에, 이는 곧 데이터 신호가 코히어런트한 것을 의미한다. 이러한 조건하에, 후속 동작들 모두는 프로세싱 유닛 내에서 실행될 수 있다. 그 반대 상황이 발생하면, 수신기는 데이터 프로세싱 유닛을 통해 즉시 리셋되거나 트리거될 수 있다.
따라서, 본 발명은 또한 독립항 제12항에 언급된 특징들을 포함하는, 정보를 전달하는 신호들의 수신기에 관한 것이다.
정보를 전달하는 신호들의 수신기를 위한 데이터 프로세싱 유닛의 목적, 장점 및 특징은 하기와 같은 도면들에 의해 설명되는 적어도 하나의 제한되지 않는 실시형태에 기초하여 주어지는 하기의 설명에서 더 명백해질 것이다.
도 1 은 본 발명에 따른 데이터 프로세싱 유닛을 포함하는, FSK 신호 수신기와 같은 데이터 신호 수신기의 일 실시형태의 간략한 도면을 도시한다.
도 2 는 본 발명에 따른 데이터 프로세싱 유닛의 클럭 및 데이터 복원 회로의 다양한 전자 유닛들을 도시한다.
도 3 은 본 발명에 따른 데이터 프로세싱 유닛의 클럭 및 데이터 복원 회로의 다양한 신호들의 시간 그래프를 도시한다.
도 1 은 본 발명에 따른 데이터 프로세싱 유닛을 포함하는, FSK 신호 수신기와 같은 데이터 신호 수신기의 일 실시형태의 간략한 도면을 도시한다.
도 2 는 본 발명에 따른 데이터 프로세싱 유닛의 클럭 및 데이터 복원 회로의 다양한 전자 유닛들을 도시한다.
도 3 은 본 발명에 따른 데이터 프로세싱 유닛의 클럭 및 데이터 복원 회로의 다양한 신호들의 시간 그래프를 도시한다.
하기의 설명에서, 해당 기술 분야의 당업자에게 잘 알려진 데이터 신호 수신기의 모든 컴포넌트들은 간략화된 방식으로만 설명될 것이다. 수신기는 예컨대, FSK 신호 수신기가 될 수도 있지만, 본 발명에 따른 데이터 프로세싱 유닛이 사용될 수 있는 임의의 다른 타입의 수신기가 예상될 수도 있다.
도 1 은 데이터 신호 수신기 (1) 를 도시한다. 이러한 신호 수신기는 예컨대, 데이터 신호 DOUT 의 코히어런스를 계산할 수 있는, 본 발명에 따른 데이터 프로세싱 유닛 (15) 을 포함하는 무선 주파수 (RF) 신호 수신기이다.
무선 주파수 신호 수신기 (1) 는 안테나 (2) 에 의해 수신된 RF 신호들이 2개의 개별 직교 브랜치들 내에서 주파수 변환될 수 있는, 종래의 FSK RF 신호 수신기가 될 수도 있다. 각각의 브랜치는 국부 발진기 (6) 에 의해 공급되는 발진 신호들로 주파수 변환을 수행하는 믹서 (4, 5) 를 포함한다. 국부 발진기 (6) 는 동위상 발진 신호 SI 및 직교 발진 신호 SQ 를 공급하는 주파수 합성기를 포함할 수도 있다. 이러한 주파수 합성기는 일반적으로 수정 발진기 (7) 에 접속되며, 이러한 발진기는 합성기의 주파수 및 위상 고정 루프를 위해 결정된 기준 주파수 신호를 공급한다.
제 1 브랜치에서, 예컨대, 제 1 고주파수 믹서 (4) 는 안테나 (2) 에 의해 수신되고 저잡음 증폭기 (LNA; 3) 에 의해 증폭되는 RF 신호들을 동위상 발진 신호들 SI 과 믹싱하여 동위상 중간 신호 IINT 를 제공한다. 제 2 브랜치에서, 예컨대 제 2 고주파수 믹서 (5) 는 필터링되고 증폭된 RF 신호들을 직교 발진 신호 SQ 와 믹싱하여 직교 중간 신호 QINT 를 제공한다. 중간 신호들 IINT 및 QINT 은 예컨대 직접 주파수 변환 이후의 베이스밴드 신호들이 될 수도 있다. 그 후에, 이러한 중간 신호들 IINT 및 QINT 은 개별 저역 통과 필터 (8 및 9) 에서 각각 필터링되어, 필터링된 신호들을 제공한다. 그 후에, 필터링된 신호들은 종래의 복조기 (12) 내에서의 데이터 복조 이전에 개별 증폭기 리미터 (10 및 11) 를 통과한다.
필터링되고 증폭된 동위상 중간 신호 및 필터링되고 증폭된 직교 신호에 기초하여, 복조기 (12) 는 이진 신호 또는 데이터 흐름인, 데이터 신호 DOUT 를 제공한다. 2개의 동위상 및 직교 중간 신호들 IINT 및 QINT 은 데이터 복조에 필수적이다. 예컨대, 이들은 수신된 RF 신호들 내에서 데이터의 주파수 쉬프트 키잉의 경우에 주파수 편차 부호를 식별할 수 있다.
복조기 (12) 는 입력 D 에서 예컨대, 동위상 중간 신호 IINT 를 수신하고, 클럭 단자에서 직교 중간 신호 QINT 에 의해 클럭킹되는 간단한 D 타입 플립-플롭이 될 수도 있다. 이러한 플립-플롭에서 각각의 데이터 비트의 상태에 따라, 플립-플롭 출력은 이진 데이터 신호 DOUT 에서 레벨 1 또는 레벨 0 이 된다.
RF 신호 수신기는 또한 복조기 (12) 로부터 이진 데이터 신호 DOUT 를 수신하는 데이터 프로세싱 유닛 (15) 을 포함한다. 이러한 이진 데이터 신호는 로컬 클럭킹되는 신호 CLK 에 의해 클럭킹되는, 클럭 및 데이터 복원 회로 (16) 에 제공된다. 클럭 및 데이터 복원 회로는 주로 도 2 및 도 3 을 참조하여 하기에서 상세히 설명되는 것과 같이 수치 제어 발진기 (NCO) 가 배열되는 수치 위상 고정 루프를 포함한다. 데이터 프로세싱 유닛 (15) 은 또한 클럭 및 데이터 복원 회로 (16) 에 접속되는 적어도 하나의 프로세서 회로 (17) 를 포함한다. 프로세서 회로는 수치 제어 발진기의 수치 입력 신호 또는 이진 입력 워드 NCOIN 의 시간에 따른 평균 및 분산을 계산할 수 있다. 시간에 따른 평균 및 분산은 예컨대, 잘 알려진 이동 평균 알고리즘 및 이동 최대-최소 알고리즘에 의해 쉽게 계산될 수도 있다. 따라서, 계산들은 수신된 RF 신호들 내에서 데이터의 코히어런스 표시의 추출을 허용한다. 프로세서 회로 (17) 에 의해 계산된 시간에 따른 평균 및 분산이 미리 정의된 임계치 이상인 경우에, 수신된 RF 신호들 내의 데이터는 부정확한 것으로 간주되며, 수신기는 즉시 리셋될 수도 있다. 데이터 신호가 오직 잡음과 관련되는 경우에, 동일하게 수행된다.
프로세서 유닛 (17) 은 또한 클럭 및 데이터 복원 회로로부터 복원된 클럭 신호 RH 및 복원된 데이터 흐름 신호 RD 를 수신할 수도 있다. 따라서 프로세싱 유닛은 수신기에 의해 수신된 신호들 내의 데이터가 정확한 것으로 간주되는 경우에 이러한 복원된 신호들에 기초하여 프로세서 유닛을 통해 데이터 프로세싱을 실행할 수도 있다. 따라서 프로세싱 유닛은 또한 시스템 내에서 신속하게 작동하기 위해 메모리를 포함하는 데이터 포착 시스템의 일부를 형성할 수 있다. 복원된 클럭 및 데이터 신호들은 메모리 내에 저장될 수도 있다.
클럭 및 데이터 복원 회로 (16) 와 프로세서 회로 (17) 를 클럭킹하는 로컬 클럭 신호 CLK 는 국부 발진기 (6) 의 수정 발진기 (7) 로부터의 기준 주파수 신호에 기초하여 획득될 수도 있다. 도시되지 않은 일부 분주기들은 기준 주파수 신호의 주파수가 분주되어 로컬 클럭 신호 CLK 를 제공할 수 있도록 할 수도 있다.
제한되지 않는 예에서, 기준 신호 주파수는 약 26MHz 일 수도 있지만, 로컬 클럭 신호 주파수 CLK 는 1MHz 가 되도록 선택될 수도 있다. 그러나, 이러한 로컬 클럭 신호 CLK 는 데이터 신호의 데이터 흐름 주파수보다 적어도 10 배, 바람직하게는 100 배 더 높아야하는 주파수에 의해 형성되어야 한다. 예컨대, 10kbit/s 의 데이터 흐름의 경우에, 로컬 클럭 신호 CLK 는 약 1MHz 의 주파수를 가질 수도 있다. 이는 도 2 및 도 3 을 참조하여 하기에서 설명되는 것과 같이, 이진 데이터 신호 DOUT 가 오버샘플링되도록 한다.
도 2 는 데이터 프로세싱 유닛의 클럭 및 데이터 복원 회로 (16) 의 다양한 컴포넌트들을 도시한다. 이러한 회로로 인해, 수신기에 의해 수신된 데이터 신호들에 따라 데이터 신호의 데이터 및 클럭을 검색하거나 복원하는 것이 가능하다. 이를 수행하기 위해, 데이터 신호 데이터 및 클럭 복원 동작은 수신된 신호들 내의 임의의 일시적인 펄스들을 제거하고 전송된 비트 흐름을 복원하는 것을 포함한다. 특정 코딩에 따라, 데이터 신호 DOUT 는 서로 다른 값의 1 비트 천이 이전에 동일한 값의 최대 4 개의 연속하는 비트들을 포함할 수도 있는 비트들의 시퀀스로 이루어진다. 이는 데이터 프로세싱 유닛의 클럭 및 데이터 복원 회로 (16) 가 적절히 동작하도록 한다.
클럭 및 데이터 복원 회로 (16) 는 수치 위상 고정 루프를 포함한다. 데이터 신호 DOUT , 즉 데이터 흐름은 로컬 클럭 신호 CLK 를 사용하여 오버샘플링된다. 이러한 로컬 클럭 신호 CLK 는 전술된 것과 같이 국부 발진기의 수정 발진기로부터 유도된다. 수치 위상 고정 루프에서, 회로는 2개의 직교 펄스 신호들 IP 및 QP 을 출력에서 발생하는 수치 제어 발진기 (NCO, 25) 및 2개의 컨버터 (21 및 24) 를 포함한다. NCO 발진기 (25) 및 2개의 컨버터 (21 및 24) 는 로컬 클럭 신호 CLK 에 의해 클럭킹된다. 2개의 컨버터는 회로 입력에서 데이터 신호의 레벨에 따라 카운트 또는 카운트 다운할 수 있다. 2개의 컨버터는 신호를 받을 수 있고, 리셋될 수 있다. 이들은 또한 임의의 "반전 (reversal)" 을 방지하기 위해 최종 위치 로크 (end position lock) 를 포함한다.
데이터 신호 DOUT 가 "1" 데이터 비트를 정의하는 하이 레벨인 경우에, 2개의 카운터 (21 및 24) 는 적어도 데이터 비트의 지속기간에 해당하는 지속기간 동안 카운트를 수행한다. 그러나, 데이터 신호 DOUT 가 "0" 데이터 비트를 정의하는 로우 레벨이면, 2개의 카운터 (21 및 24) 는 적어도 데이터 비트의 지속기간 동안 카운트다운을 수행한다. 제 1 카운터 (21) 는 클럭 카운터인 반면, 제 2 카운터 (24) 는 데이터 비트 카운터이다.
제 1 카운터 (21) 는 비트 천이의 양측에서 데이터 흐름을 통합하는 클럭 카운터이다. 비트의 천이는 데이터 신호의 "0" 상태로부터 "1" 상태로의 변경 또는 데이터 신호의 "1" 상태로부터 "0" 상태로의 변경과 관련된다. 하나의 비트로부터 또 다른 연속 비트로의 변경 동안 연속 비트들이 동일하게 "0" 또는 "1" 상태인 경우에 데이터 신호 DOUT 에는 이진 천이가 발생하지 않는다. 수치 제어 발진기 (25) 에 의해 생성되는 직교 펄스 신호 QP 는 제 1 카운터의 리셋 입력 QR 에 제공된다. 펄스들 QP 의 주파수 및 위상이 회로 (16) 의 입력에서 데이터 신호들 DOUT 의 주파수 및 위상에 정확히 정렬되는 경우에, 데이터 신호 내의 이진 천이 이후에 각 리셋 순간에 출력 HOUT 은 여전히 0 이다. 그러나, 수치 제어 발진기 (25) 의 출력 IP 에 제공되는 복원된 클럭 신호 RH 의 복원 동안, 임의의 쉬프트는 카운터 (21) 의 입력 QR 에서 리셋 시점에 클럭 카운터 (21) 의 출력에서 포지티브 또는 네거티브 에러를 발생한다.
직교 펄스 신호 QP 의 각각의 펄스의 시점에서, 도 3에 부분적으로 도시된 에러 E 의 극성은 처리될 데이터 신호 비트의 값과 직접 관련된다. 따라서 이러한 에러는 곱셈기 (22) 내에서 제 2 비트 카운터 (24) 의 출력 신호 BOUT 가 곱해지고, 이는 처리될 데이터 신호 비트의 값을 감안한다. 이는 데이터 비트의 값과 관계없는 에러를 발생한다. 수치 제어 발진기 (25) 의 출력에서 펄스 신호들 IP 및 QP 의 발생 주파수가 데이터 신호 클럭 주파수보다 낮으면, 에러는 데이터 비트가 "1" 인 경우에 출력 HOUT 에서 포지티브가 되고, 데이터 비트가 "0" 인 경우에 네거티브가 된다. 그러므로, 출력 HOUT 에서 이러한 에러는 데이터 비트가 "1" 일 때 에러가 포지티브인 경우에 제 2 카운터 (24) 의 출력 BOUT 에서 값 "+1" 이 곱해지고, 데이터 비트가 "0" 일 때 에러가 네거티브인 경우에 출력 BOUT 에서 값 "-1" 이 곱해져야 한다.
수치 제어 발진기의 출력에서 펄스 신호들 IP 및 QP 의 발생 주파수가 데이터 신호 클럭 주파수보다 높은 경우에도 마찬가지이다. 그러나, 이러한 경우에 전술된 이전의 에러와는 달리, 출력 HOUT 에서의 에러는 데이터 비트가 "0" 일 때 에러가 포지티브인 경우에 제 2 카운터 (24) 의 출력 BOUT 에서 값 "-1" 이 곱해지고, 데이터 비트가 "1" 일 때 에러가 네거티브인 경우에 출력 BOUT 에서 값 "+1" 이 곱해져야 한다.
곱셈기 (22) 의 출력 신호는 수치 루프 필터 (23) 에서 필터링된다. 루프 필터에서, D 플립-플롭 엘리먼트가 제공될 수 있고, 수치 제어 발진기 (25) 의 직교 펄스 신호 QP 에 의해 클럭킹된다. 이러한 플립-플롭 엘리먼트는 루프 필터가 수치 입력 신호 또는 이진 워드 NCOIN 를 수치 제어 발진기 (25) 에 제공할 수 있도록 한다. 이러한 수치 입력 신호는 데이터 신호 내의 비트 천이 이후에 직교 펄스 신호 QP 의 각각의 펄스에서 제공된다. 데이터 신호의 2 개의 연속 비트들 내에서 어떤 비트 천이도 수행되지 않는 경우에, 수치 입력 신호의 이전 값 만이 수치 제어 발진기 (25) 에 제공된다. 루프 필터에 의해 제공되는 수치 입력 신호 또는 이진 워드 NCOIN 는 출력 값 HOUT, 즉 카운터 (21) 의 리셋 시점에서 루프 필터 (23) 에 의해 가중되거나 감쇠된 에러 E 를 나타낸다. 이진 천이 이후에, 이러한 입력 신호 NCOIN 는 직교 펄스 QP 의 시점에서 제 1 클럭 카운터 (21) 의 출력으로부터의 데이터에 따라 주파수 및 위상을 정정한다.
신호는 루프 (23) 를 통해, 예컨대 0.25 의 인자만큼 감쇠된다. 물론, 수신된 무선 주파수 신호들로부터의 데이터가 정확한 경우에, 에러 E 는 데이터 신호 내의 각각의 이진 천이 이후에 직교 펄스 신호 QP 의 각 펄스의 시점에서 0 이 된다. 수치 입력 신호 NCOIN 의 프로세서 회로 내에에서의 평균 및 분산 계산들을 통해, 이러한 신호의 시간에 따른 평균 및 분산이 0 에 가깝다는 것이 명백할 수 있다. 그러므로, 이는 데이터 신호가 코히어런트한 것을 의미한다. 이러한 데이터 신호 코히어런스 체크에 대하여, 데이터 신호 내의 몇몇 이진 천이들은 데이터 신호의 코히어런스를 결정하기에 충분할 수도 있다. 코히어런트 데이터 신호와 달리, 잡음 분산은 절대 0 이 아니며, 미리 정의된 코히어런스 임계치 이상이다. 이는 수신된 무선 주파수 신호들 내의 정확한 데이터가 부정확한 데이터 또는 간단한 잡음으로부터 구별되도록 한다.
수치 제어 발진기 (25) 의 수치 입력 신호 NCOIN 및 제 1 카운터 (21) 의 출력 신호 HOUT 는 n-비트 이진 워드, 예컨대 적어도 5 비트 (비도시) 인 것에 유의하여야 한다. 따라서, 루프 필터 내의 D 플립-플롭 엘리먼트는 이진 워드의 각각의 비트에 대하여 D 플립-플롭, 예컨대 직교 펄스 신호 QP 에 의해 각각 클럭킹되는 5 플립-플롭들을 포함할 수도 있다. 그러나, 제 2 카운터 (24) 의 출력 신호는 1-비트 신호이다. 따라서, 이진 워드 NCOIN 는 -2n 와 2n 사이에서 변화할 수도 있다.
클럭 및 데이터 복원 회로 (16) 의 수치 위상 고정 루프가 작동되도록 하기 위해, 천이는 원칙적으로 데이터 신호 DOUT 내에서 검출되어야 한다. 이를 달성하기 위해, 제 2 카운터 (24) 는 수치 제어 발진기 (25) 로부터 동위상 펄스 신호 IP 를 수신하는 천이 검출기 (26) 에 데이터 신호 BOUT 를 제공한다. 이러한 천이 검출기는 쉬프트 레지스터에 의해 형성될 수도 있다. 복원된 클럭 신호 RH 를 정의하는 이러한 동위상 펄스 신호 IP 는 제 2 카운터 (24) 의 리셋 입력 IR 에 제공된다. 이러한 천이 검출기 (26) 는 하나의 출력에서 복원된 데이터 흐름 신호 RD 를 제공한다. 천이 검출기 (26) 의 또 다른 출력은 전술된 것과 같이, 연속하는 데이터 신호 비트 내에 값의 변경이 없는 경우에 루프 필터 (23) 내의 이전 값을 유지한다.
클럭 및 데이터 복원 회로의 작동 시간 및 안정성은 수치 위상 고정 루프 이득 및 오버샘플링 인자에 따라 결정된다. 이러한 오버샘플링 인자는 로컬 클럭 신호 CLK 의 주파수와 관련된다. 만약 45 오버샘플링이 실행되면, 0.25 의 이득은 수용할만한 안정성을 가진 최소 작동 시간에 대응된다. 이러한 0.25 의 이득은 2 비트 쉬프트에 의해 용이하게 구현될 수도 있다.
회로 (16) 가 완전히 수치와 관련되기 때문에, 로컬 클럭 신호 CLK 의 주파수는 독립적인 변수이며, 회로는 모든 상수 f(데이터 흐름)/f(CLK) 쌍들에 대하여 완전히 동일한 방식으로 동작한다. 따라서, 로컬 클럭 신호 CLK 의 주파수는 45ㆍf(데이터 흐름) 으로 고정될 수도 있다. 예컨대, 45와 동일한 오버 샘플링 인자의 선택은 복조기 출력에서 관찰될 수 있는 천이 펄스들의 통상적인 사이즈와 직접 관련되며, 사실상 복원된 클럭 지터를 정의한다. 이러한 값은 또한 파라미터화 할 수도 있는 데이터 흐름 주파수 및 예컨대, 13 또는 26 MHz 의 값을 가질 수도 있는 수정 발진기 주파수와 직접 관련된다.
수치 입력 신호 NCOIN 의 (이동) 평균 및 (이동) 분산 계산들은 이러한 값들의 진폭의 제곱 평균 제곱근 (RMS) 와 동등한 계산에 대응한다. 데이터 신호 DOUT 의 데이터 클럭이 로컬 클럭에 정확히 정렬되면, 수치 제어 발진기 (25) 의 입력에서의 RMS 값은 0 에 가깝다. 잡음 소스의 경우에 수신되는 데이터가 더 불확실할수록 수치 제어 발진기 (25) 의 입력에서 연관된 RMS 값은 더 증가하고, 이후 더 많은 정확성을 요구한다.
도 3 은 본 발명에 따른 데이터 프로세싱 유닛의 클럭 및 데이터 복원 회로의 다양한 신호들을 시간에 따라 간단한 방식으로 도시한다. 특히, 도 3 은 수치 제어 발진기의 2 개의 동위상 및 직교 펄스 신호들 IP 및 QP, 제 1 클럭 카운터 HOUT 의 출력 신호, 제 2 비트 카운터 BOUT 의 출력 신호 및 데이터 신호 DOUT 를 도시한다.
도시된 경우에서, 출력 신호 HOUT 는 데이터 신호 내에서 "1" 로부터 "0" 으로의 비트 천이 이후에 카운터를 리셋하기 위해 수치 제어 발진기에 의해 제공되는 펄스 QP 이후에 0 에 매우 가까워진다. 이는 복원된 클럭 신호가 데이터 클럭으로 적절히 조정되고, 수신기에 의해 획득된 정확한 데이터의 복원된 데이터 신호가 적절히 제공되는 것을 의미한다. 따라서 데이터 신호는 코히어런트한 것으로 간주될 수도 있다. 만약 포지티브 또는 네거티브 에러 E 가 발생하면, 즉 리셋 시점에, 제 1 카운터의 출력은 0 이 아니고, 수치 제어 발진기를 통해 정정이 수행된다. 따라서 펄스 신호들 IP 및 QP 의 주파수 및 위상이 조정된다. "1" 비트가 발생하면, 제 2 카운터는 로컬 클럭 신호 CLK 의 각각의 스트로크에서 1 단위 증분만큼의 카운트를 수행한다. 그러나, "0" 비트가 발생하면, 제 2 카운터는 내부 클럭 신호 CLK 의 각각의 스트로크에서 1 단위 감분만큼의 카운트다운을 수행한다. 제 1 카운터에 대해서도 마찬가지이지만, 동위상 펄스 신호 IP 의 2개의 펄스들 사이에 직교 펄스 신호들 QP 에 의한 리셋 동작이 발생한다. 삼각형 형태로 도시된 출력 신호들 HOUT 및 BOUT 은, 각각의 클럭 스트로크 CLK 에서 증분 또는 감량 동작을 위해 실제로는 계단형이다.
주어진 설명으로부터, 데이터를 전달하는 신호들의 수신기를 위한 데이터 프로세싱 유닛의 몇몇 변형들이 청구항들에 의해 정의된 본 발명의 범위로부터 벗어나지 않고 고안될 수 있다. 데이터 프로세싱 유닛을 위한 데이터 신호들은 복조기를 사용하지 않고 전송 채널을 통하거나 유선방식으로 송신기로부터 직접 제공될 수도 있다. 무선 주파수 신호 수신기의 경우에, 이중 주파수 변환은 데이터가 데이터 프로세싱 유닛에 제공되기 전에 수행되어야 한다. 따라서, 수신기는 데이터 프로세싱 유닛에 의해 체크될 데이터 신호를 제공하기 위해 ASK 또는 OOK 에 의해 RF 신호들을 복조할 수도 있다.
Claims (16)
- 데이터를 전달하는 신호들의 수신기 (1) 를 위한 데이터 프로세싱 유닛 (15) 으로서,
- 로컬 클럭 신호 (CLK) 에 의해 클럭킹되고 수치 위상 고정 루프를 포함하는 클럭 및 데이터 복원 회로 (16) 로서, 상기 수치 위상 고정 루프 내부에는, 출력에서 적어도 하나의 펄스 신호 (IP 및 QP) 를 생성하고, 위상 및 주파수가 상기 클럭 및 데이터 복원 회로 (16) 의 입력에서 수신된 데이터 신호 (DOUT) 에 기초하여 적응될 수 있는 수치 제어 발진기 (25) 가 배열되는, 상기 클럭 및 데이터 복원 회로 (16) ; 및
- 상기 클럭 및 데이터 복원 회로에 접속된 프로세서 회로 (17) 를 포함하며,
상기 프로세서 회로는, 상기 수치 제어 발진기 (25) 의 수치 입력 신호 (NCOIN) 의 시간에 따른 평균 및 분산을 계산하여 상기 계산된 평균 및 분산이 미리 정의된 코히어런스 임계치 미만인 경우에 상기 데이터 신호의 코히어런스를 결정할 수 있고, 상기 수치 제어 발진기의 상기 수치 입력 신호 (NCOIN) 의 상기 계산된 평균 또는 분산이 상기 미리 정의된 코히어런스 임계치 이상인 경우에 상기 수신기의 리셋을 수행할 수 있도록 배열되고,
상기 수치 제어 발진기는 출력에서 동위상 펄스 신호 (IP) 및 직교 펄스 신호 (QP) 를 제공하고,
상기 수치 위상 고정 루프는, 입력에서 상기 데이터 신호 (DOUT) 를 수신하고, 상기 데이터 신호를 오버샘플링하도록 상기 로컬 클럭 신호 (CLK) 에 의해 클럭킹되는 제 1 클럭 카운터 (21) 를 포함하며,
상기 제 1 클럭 카운터는 상기 수치 제어 발진기 (25) 에 의해 제공되는 상기 직교 펄스 신호 (QP) 의 각 펄스에서의 리셋 입력 (QR) 에서 리셋되도록 배열되고,
상기 제 1 클럭 카운터의 출력 신호값 (HOUT) 은 상기 데이터 신호의 이진 천이 이후에 리셋 시점에서 상기 수치 제어 발진기가 적응되도록 할 수 있는 것을 특징으로 하는 데이터 프로세싱 유닛 (15). - 삭제
- 삭제
- 제 1 항에 있어서,
상기 수치 제어 발진기 (25) 에 의해 제공되는 상기 동위상 펄스 신호 (IP) 는 복원된 데이터 클럭 신호 (RH) 를 정의하는 것을 특징으로 하는 데이터 프로세싱 유닛 (15). - 제 1 항에 있어서,
상기 수치 위상 고정 루프는 상기 제 1 클럭 카운터 (21) 의 출력 신호 (HOUT) 를 필터링하여 상기 데이터 신호 (DOUT) 의 이진 천이 이후에 상기 직교 펄스 신호 (QP) 의 펄스 동안 상기 수치 제어 발진기 (25) 에 수치 입력 신호 (NCOIN) 를 제공하기 위한 수치 루프 필터 (23) 를 포함하는 것을 특징으로 하는 데이터 프로세싱 유닛 (15). - 제 5 항에 있어서,
상기 수치 루프 필터 (23) 는 상기 제 1 클럭 카운터 (21) 의 출력 신호를, 0.25 와 동일한 인자와 같은 인자 K 만큼 감쇠하여, 상기 수치 입력 신호 (NCOIN) 를 제공하는 것을 특징으로 하는 데이터 프로세싱 유닛 (15). - 제 1 항에 있어서,
상기 클럭 및 데이터 복원 회로 (16) 는, 입력에서 상기 데이터 신호 (DOUT) 를 수신하고, 상기 데이터 신호를 오버샘플링하도록 상기 로컬 클럭 신호 (CLK) 에 의해 클럭킹되는 제 2 데이터 비트 카운터 (24) 를 포함하며,
상기 제 2 데이터 비트 카운터 (24) 는 상기 수치 제어 발진기에 의해 제공되는 동위상 펄스 신호 (IP) 의 각 펄스에서의 리셋 입력 (IR) 에서 리셋되는 것을 특징으로 하는 데이터 프로세싱 유닛 (15). - 제 7 항에 있어서,
상기 클럭 및 데이터 복원 회로 (16) 는 상기 제 2 데이터 비트 카운터 (24) 의 출력 신호 (BOUT) 를 수신하여 출력에서 복원된 데이터 신호 (RH) 를 제공하는 천이 검출기 (26) 를 포함하는 것을 특징으로 하는 데이터 프로세싱 유닛 (15). - 제 7 항에 있어서,
상기 수치 위상 고정 루프는 제 1 클럭 카운터 (21) 의 출력 신호 (HOUT)에 상기 제 2 데이터 비트 카운터의 출력 신호 (BOUT) 를 곱하기 위한 곱셈기 (22) 를 포함하고,
상기 곱셈기 (22) 는 "1" 인 데이터 신호 비트에 대하여 "+1" 의 값 및 "0" 인 데이터 신호 비트에 대하여 "-1" 의 값을 취하여, 극성이 현재 데이터 신호 비트 (DOUT) 에 적응되는 상기 제 1 클럭 카운터 (21) 의 출력 신호 (HOUT) 를 루프 필터 (23) 에 제공하도록 배열되는 것을 특징으로 하는 데이터 프로세싱 유닛 (15). - 제 8 항에 있어서,
상기 천이 검출기 (26) 는 상기 수치 제어 발진기 (25) 의 동위상 펄스 신호 (IP) 에 의해 클럭킹되고, 상기 천이 검출기는 루프 필터 (23) 에 제어 신호를 제공하여, 상기 루프 필터로 하여금, 상기 천이 검출기가 상기 데이터 신호의 하나의 비트로부터 다른 비트로의 임의의 이진 천이를 검출하지 않는 경우에 이전의 수치 입력 신호 (NCOIN) 가 상기 수치 제어 발진기에 제공되는 것을 유지하도록 하는 것을 특징으로 하는 데이터 프로세싱 유닛 (15). - 제 1 항에 있어서,
상기 프로세서 회로 (17) 는 상기 수치 제어 발진기의 상기 수치 입력 신호 (NCOIN) 의 시간에 따른 평균 및 분산을 계산하여 상기 데이터 신호 (DOUT) 의 코히어런스를 결정하기 위해 이동 평균 알고리즘 및/또는 이동 최대-최소 알고리즘을 저장하는 저장 수단을 포함하는 것을 특징으로 하는 데이터 프로세싱 유닛 (15). - 데이터를 전달하는 신호들의 수신기 (1) 로서,
- 상기 데이터를 전달하는 신호들을 수신하기 위한 안테나 (2);
- 상기 안테나에 의해 취득된 상기 신호들을 증폭 및 필터링하기 위한, 적어도 하나의 저잡음 증폭기 (3);
- 고주파수 발진 신호들 (SI, SQ) 을 제공하기 위한 국부 발진기 (6);
- 상기 필터링 및 증폭된 수신 신호들을 상기 국부 발진기에 의해 제공되는 상기 고주파수 발진 신호들과 믹싱하여, 주파수가 상기 고주파수 발진 신호들의 주파수와 상기 수신 신호들의 캐리어 주파수 간의 차이와 동일한 중간 신호들 (IINT, QINT) 을 생성하기 위한 적어도 하나의 믹서 유닛 (4, 5);
- 상기 중간 신호들을 필터링하기 위한 적어도 하나의 저역 통과 필터 (8, 9);
- 제1항에 기재된 데이터 프로세싱 유닛 (15) 에 데이터 신호 (DOUT) 를 제공하기 위해 상기 필터링된 중간 신호들을 수신하는 복조기 (12) 를 포함하며,
상기 데이터 프로세싱 유닛은,
로컬 클럭 신호 (CLK) 에 의해 클럭킹되고, 수치 제어 발진기 (25) 를 갖는 수치 위상 고정 루프를 포함하는 클럭 및 데이터 복원 회로 (16), 및
상기 클럭 및 데이터 복원 회로에 접속되고, 상기 수치 제어 발진기 (25) 의 상기 수치 입력 신호 (NCOIN) 의 평균 및 분산을 시간에 따라 계산하여 상기 계산된 평균 및 분산이 미리 정의된 코히어런스 임계치 미만인 경우에 상기 데이터 신호의 코히어런스를 결정하도록 의도된 프로세서 회로 (17) 를 포함하고,
상기 수치 제어 발진기는 출력에서 동위상 펄스 신호 (IP) 및 직교 펄스 신호 (QP) 를 제공하고,
상기 수치 위상 고정 루프는, 입력에서 상기 데이터 신호 (DOUT) 를 수신하고, 상기 데이터 신호를 오버샘플링하도록 상기 로컬 클럭 신호 (CLK) 에 의해 클럭킹되는 제 1 클럭 카운터 (21) 를 포함하며,
상기 제 1 클럭 카운터는 상기 수치 제어 발진기 (25) 에 의해 제공되는 상기 직교 펄스 신호 (QP) 의 각 펄스에서의 리셋 입력 (QR) 에서 리셋되도록 배열되고,
상기 제 1 클럭 카운터의 출력 신호값 (HOUT) 은 상기 데이터 신호의 이진 천이 이후에 리셋 시점에서 상기 수치 제어 발진기가 적응되도록 할 수 있는 것을 특징으로 하는 수신기 (1). - 제 12 항에 있어서,
상기 데이터 프로세싱 유닛 (15) 은 상기 수치 제어 발진기의 상기 수치 입력 신호 (NCOIN) 의 계산된 평균 또는 분산이 미리 정의된 코히어런스 임계치 이상이면 상기 수신기의 완전한 리셋을 즉시 시행하도록 배열되는 것을 특징으로 하는 수신기 (1). - 제 12 항에 있어서,
상기 수신기 (1) 는 FSK 타입 RF 수신기인 것을 특징으로 하는 수신기 (1). - 제 12 항에 있어서,
상기 로컬 클럭 신호 (CLK) 는, 주파수가 일련의 분주기에 의해 분주되는 상기 국부 발진기 (6) 의 기준 신호로부터 발생하고, 상기 로컬 클럭 신호의 주파수는 상기 데이터 신호의 데이터 흐름 주파수보다 10 배 내지 100 배 더 높도록 배열되는 것을 특징으로 하는 수신기 (1). - 제 12 항에 있어서,
상기 로컬 클럭 신호 (CLK) 는, 주파수가 일련의 분주기에 의해 분주되는 상기 국부 발진기 (6) 의 기준 신호로부터 발생하고, 상기 로컬 클럭 신호의 주파수는 상기 데이터 신호의 데이터 흐름 주파수의 45 배와 동일하도록 배열되는 것을 특징으로 하는 수신기 (1).
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