JP4285380B2 - 位相比較器、pll回路、fll回路、ビット同期回路、受信装置 - Google Patents
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具体的には、エッジ検出のタイミング(時間ta1)より、マイクロコントローラ118の内蔵タイマーでビット長Tの3/4を計時し、マンチェスタ符号のビット前半区間の中央でコンパレータ117の出力信号V117をサンプリングする(時間tb1)。ここで、LPF111の出力信号V111の波形と、コンパレータ117の出力信号V117の波形とを対比すれば、エッジ検出より3T/4のタイミング(時間tb1)でLPF111の出力信号V111の振幅がピークとなっており、S/N比が最大のタイミングでサンプリングしていることがわかる。
図1〜図4を用いて、本実施形態の位相比較器の構成および動作を説明する。本実施形態の位相比較器9は、図1に示すように、加算器1a〜3aとデータラッチ1b〜3bとからなり、マンチェスタ符号で構成される伝送信号として復調信号Siを入力される積分器1〜3と、積分器1の出力と積分器2の出力との差を出力する加算器4と、積分器1の出力と積分器2の出力との和を出力する加算器5と、加算器4の出力の極性からマンチェスタ符号の各ビットがHレベルであるかLレベルであるかを判定して、このビット判定結果を復調データ(ビット判定信号)Sdとして出力するビット判定器6と、加算器5の出力を1/2(半値)にするアンプ7aおよびアンプ7aの出力と積分器3の出力との差を出力する加算部7aからなる加算器7と、加算器7の出力にビット判定器6の出力を乗じて位相誤差信号Spとして出力する乗算器8と、から構成される。
図5は、図1に示す実施形態1の位相比較器9を用いたPLL回路の構成を示しており、本実施形態のPLL回路は、位相比較器9と、タイミング発生器10と、プログラマブル遅延器11と、を備えている。
図8は、図5に示す実施形態2のPLL回路を用いたFLL回路の構成を示しており、本実施形態のFLL回路は、位相比較器9と、タイミング発生器10と、プログラマブル遅延器11と、極性カウンタ13と、比較器14と、を備えている。そして、極性カウンタ13は、位相比較器9が出力する位相誤差信号Spが連続して同一極性となった回数を計数し、比較器14は、極性カウンタ13の計数結果を閾値15と比較して、その比較結果をタイミング発生器10へ出力する。なお、プログラマブル遅延器11を用いたPLL回路の構成は実施形態2と同様であり、説明は省略する。
図10は、本実施形態の位相比較器9の構成を示しており、実施形態1の位相比較器9に、加算器4が出力する{後半積分値S2−前半積分値S1}の絶対値を閾値17と比較する比較器16を設けたもので、他の構成は実施形態1と同様であり、説明は省略する。
図11は、本実施形態の位相比較器9の構成を示しており、実施形態1の位相比較器9において、加算器5の出力と加算器7の入力との間に低域濾波器(LPF)18を備えている。加算器5が出力する{前半積分値S1+後半積分値S2}は、LPF18で平滑されることで、PLL回路やFLL回路の動作による積分区間信号のジッタや、受信信号のS/Nが低い場合のノイズの影響、ビット同期誤差の影響が平滑され、より安定した直流成分を得ることができる。
図12は、本実施形態の位相比較器9の構成を示しており、実施形態1の位相比較器9において、積分器3の出力と加算器7の入力との間に低域濾波器(LPF)19を備えている。積分器3の出力の中間積分値S3は、LPF19で平滑されることで、1ビット毎に変動する位相誤差が平滑され、LPF19の時定数の区間で平均化された位相誤差を得ることができる。
図13に本実施形態の位相比較器9の構成を示す。基本的構成は図1に示す実施形態1と同様であるが、積分器2を削除して、積分器1の出力にシフトレジスタ29を接続したもので、他の構成は実施形態1と同様であり、説明は省略する。
図14は、図8に示すPLL回路、FLL回路を用いたビット同期回路の構成を示しており、加算器、比較器、遅延器、カウンタ、シフトレジスタなどの構成素子は、デジタル演算器で構成されるものである。
図15は、本実施形態のビット同期回路の構成を示しており、図14に示す実施形態8のビット同期回路30に、位相比較器9が出力する復調データSdの0が連続する回数を計数するビットカウンタ20と、そのビットカウンタ20の計数結果を閾値22と比較する比較器21とを設けたもので、他の構成は実施形態8と同様であり、説明は省略する。
本実施形態のビット同期回路30は、実施形態9の図15において、比較器21の出力を位相比較器9にフィードバックする構成としている(図15中の破線)。ビットカウンタ20で計数した0の連続回数が閾値22を超えることを位相比較器21が検出した場合、位相比較器9は、ビット同期用信号を検出してビット同期を確立したと認識し、動作を停止し、プログラマブル遅延器11に対して出力する位相誤差信号Spを0として、ビット同期確立後の回路の消費電力を軽減している。
図16は、本実施形態のビット同期回路30の構成を示しており、図15に示す実施形態9のビット同期回路30に、シフトレジスタ23を設けたもので、他の構成は実施形態9と同様であり、説明は省略する。
図1に示す位相比較器9において、復調信号Siより積分区間信号が位相誤差P8だけ遅れている場合の本実施形態の動作が図17に示されている。本実施形態において、図4に示した位相比較器9の動作との違いは、前半積分区間信号Sa(前半積分区間)、後半積分区間信号Sb(後半積分区間)がそれぞれ1/2ビットより短くなっており、前半積分区間信号Saと後半積分区間信号Sbとの間にガード区間(非積分区間)Tgが設けられている点である。
図18は、図15に示す実施形態9のビット同期回路30を用いた受信装置の構成を示しており、ビット同期回路30の入力段に準同期検波回路24を設けたもので、他の構成は実施形態9と同様であり、説明は省略する。
図20は、図15に示す実施形態9のビット同期回路30を用いた受信装置の構成を示しており、ビット同期回路30の入力段にPLLシンセサイザ25と、電圧制御発振器(VCO)26と、ダウンコンバージョンミキサ27と、検波回路28とを設けたもので、他の構成は実施形態9と同様であり、説明は省略する。
4,5,7 加算器
6 ビット判定器
8 乗算器
9 位相比較器
Si 復調信号
Sd 復調データ
Sp 位相誤差信号
Sa 前半積分区間信号
Sb 後半積分区間信号
Sc 中間積分区間信号
Claims (14)
- マンチェスタ符号で構成される伝送信号を入力とするビット同期回路に用いられ、
マンチェスタ符号の各ビットの前半の最大1/2ビットを積分する第1の積分器と、マンチェスタ符号の各ビットの後半の最大1/2ビットを積分する第2の積分器と、マンチェスタ符号の各ビットの中央の最大1/2ビットを積分する第3の積分器と、第1の積分器の出力と第2の積分器の出力との差を出力する第1の加算器と、第1の積分器の出力と第2の積分器の出力との和を出力する第2の加算器と、第1の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器と、第3の積分器の出力と第2の加算器の出力の半値との差を出力する第3の加算器と、第3の加算器の出力にビット判定信号を乗じる乗算器とを備えて、
第1,第2,第3の積分器の各積分区間はタイミング発生器から入力される積分区間信号によって設定され、
乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力することを特徴とする位相比較器。 - マンチェスタ符号で構成されてビット同期用信号のパターンに0または1の連続ビットパターンを用いる伝送信号を入力とするビット同期回路に用いられ、
マンチェスタ符号の各ビットの前半の最大1/2ビットを積分する第1の積分器、マンチェスタ符号の各ビットの後半の最大1/2ビットを積分する第2の積分器、マンチェスタ符号の各ビットの中央の最大1/2ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大1/2ビットも積分する第3の積分器、第1の積分器の出力と第2の積分器の出力との差を出力する第1の加算器、第1の積分器の出力と第2の積分器の出力との和を出力する第2の加算器、第1の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第3の積分器の出力と第2の加算器の出力の半値との差を出力する第3の加算器、第3の加算器の出力にビット判定信号を乗じる乗算器で構成される位相比較器と、
第1,第2,第3の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、
積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器とを備え、
位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させ、ビット同期用信号が入力されている間は1/2ビット周期毎に積分区間信号の位相を時間シフトさせることを特徴とするPLL回路。 - マンチェスタ符号で構成される伝送信号を入力とするビット同期回路に用いられ、
マンチェスタ符号の各ビットの前半の最大1/2ビットを積分する第1の積分器、マンチェスタ符号の各ビットの後半の最大1/2ビットを積分する第2の積分器、マンチェスタ符号の各ビットの中央の最大1/2ビットを積分する第3の積分器、第1の積分器の出力と第2の積分器の出力との差を出力する第1の加算器、第1の積分器の出力と第2の積分器の出力との和を出力する第2の加算器、第1の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第3の積分器の出力と第2の加算器の出力の半値との差を出力する第3の加算器、第3の加算器の出力にビット判定信号を乗じる乗算器で構成される位相比較器と、
所定の動作クロックを分周するプログラマブル分周器を具備して第1,第2,第3の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、
位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、
極性カウンタの計数結果と予め設定された閾値とを比較する比較器とを備え、
位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、タイミング発生器は、比較器の出力によって、プログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させることを特徴とするFLL回路。 - 第1の加算器の出力と予め設定された閾値とを比較し、第1の加算器の出力の絶対値が閾値より小さい場合にマンチェスタ符号のエラー信号を出力する比較器を備えることを特徴とする請求項1記載の位相比較器。
- 第2の加算器の出力と第3の加算器の入力との間に低域濾過器を備えて、第2の加算器の出力を平滑することを特徴とする請求項1記載の位相比較器。
- 第3の積分器の出力と第3の加算器の入力との間に低域濾過器を備えて、第3の積分器の出力を平滑することを特徴とする請求項1記載の位相比較器。
- 第1,第2の積分器を、1つの積分器と該積分器の出力を保持するレジスタとで構成したことを特徴とする請求項1または請求項4乃至6いずれか記載の位相比較器。
- マンチェスタ符号で構成されてビット同期用信号のパターンに0または1の連続ビットパターンを用いる伝送信号を入力され、
マンチェスタ符号の各ビットの前半の最大1/2ビットを積分する第1の積分器、マンチェスタ符号の各ビットの後半の最大1/2ビットを積分する第2の積分器、マンチェスタ符号の各ビットの中央の最大1/2ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大1/2ビットも積分する第3の積分器、第1の積分器の出力と第2の積分器の出力との差を出力する第1の加算器、第1の積分器の出力と第2の積分器の出力との和を出力する第2の加算器、第1の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第3の積分器の出力と第2の加算器の出力の半値との差を出力する第3の加算器、第3の加算器の出力にビット判定信号を乗じる乗算器、第1の加算器の出力と予め設定された第1の閾値とを比較して第1の加算器の出力の絶対値が第1の閾値より小さい場合にマンチェスタ符号のエラー信号を出力する第1の比較器で構成される位相比較器と、
所定の動作クロックを分周するプログラマブル分周器を具備して第1,第2,第3の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、
積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器と、
位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、
極性カウンタの計数結果と予め設定された第2の閾値とを比較する第2の比較器とを備えて、
位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、
プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させて、ビット同期用信号が入力されている間は1/2ビット周期毎に積分区間信号の位相を時間シフトさせ、
タイミング発生器は、第2の比較器の出力によって、プログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させて、
第1の比較器が出力するマンチェスタ符号のエラー信号によって、プログラマブル分周器とプログラマブル遅延器とを初期状態にリセットし、
少なくとも積分器、加算器、比較器、プログラマブル遅延器をデジタル演算器で構成することを特徴とするビット同期回路。 - 位相比較器のビット判定器の判定結果が同一結果になる連続回数を計数するビットカウンタと、ビットカウンタの計数結果と予め設定された第3の閾値とを比較する第3の比較器とを備え、ビットカウンタの計数結果が第3の閾値以上となった場合にはビット同期が確立したと判断して、プログラマブル遅延器は、位相誤差信号に乗じる比例係数を小さくし、タイミング発生器は、プログラマブル分周器の分周数を増減する割合を小さくすることを特徴とする請求項8記載のビット同期回路。
- 位相比較器のビット判定器の判定結果が同一結果になる連続回数を計数するビットカウンタと、ビットカウンタの計数結果と予め設定された第3の閾値とを比較する第3の比較器とを備え、ビットカウンタの計数結果が第3の閾値以上となった場合に、ビットカウンタの出力によって位相比較器の動作を停止させることを特徴とする請求項8または9記載のビット同期回路。
- プログラマブル遅延器が位相誤差信号に乗じる比例係数と、プログラマブル分周器が分周数を増減する割合とを、外部からの信号によって複数の値より選択することを特徴とする請求項8または9記載のビット同期回路。
- タイミング発生器は、積分区間信号で設定される第1,第2の積分器の各積分区間をマンチェスタ符号の1/2ビットより短くして、隣り合う積分区間の間に非積分区間を設け、プログラマブル遅延器は、位相誤差信号に応じて非積分区間を伸縮することで積分区間信号の位相を時間シフトさせることを特徴とする請求項8乃至11いずれか記載のビット同期回路。
- 無線信号を受信するアンテナと、
アンテナを介して受信した信号をマンチェスタ符号で構成されてビット同期用信号のパターンに0または1の連続ビットパターンを用いる伝送信号に復調する準同期検波器と、
準同期検波器が出力する伝送信号を入力され、マンチェスタ符号の各ビットの前半の最大1/2ビットを積分する第1の積分器、マンチェスタ符号の各ビットの後半の最大1/2ビットを積分する第2の積分器、マンチェスタ符号の各ビットの中央の最大1/2ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大1/2ビットも積分する第3の積分器、第1の積分器の出力と第2の積分器の出力との差を出力する第1の加算器、第1の積分器の出力と第2の積分器の出力との和を出力する第2の加算器、第1の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第3の積分器の出力と第2の加算器の出力の半値との差を出力する第3の加算器、第3の加算器の出力にビット判定信号を乗じる乗算器、第1の加算器の出力と予め設定された第1の閾値とを比較して第1の加算器の出力の絶対値が第1の閾値より小さい場合にマンチェスタ符号のエラー信号を出力する第1の比較器で構成される位相比較器と、所定の動作クロックを分周する第1のプログラマブル分周器を具備して第1,第2,第3の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器と、位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、極性カウンタの計数結果と予め設定された第2の閾値とを比較する第2の比較器とを備えて、位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させて、ビット同期用信号が入力されている間は1/2ビット周期毎に積分区間信号の位相を時間シフトさせ、タイミング発生器は、第2の比較器の出力によって、第1のプログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させて、第1の比較器が出力するマンチェスタ符号のエラー信号によって、第1のプログラマブル分周器とプログラマブル遅延器とを初期状態にリセットし、少なくとも積分器、加算器、比較器、プログラマブル遅延器をデジタル演算器で構成するビット同期回路とを備え、
準同期検波器は、所定の動作クロックを分周する第2のプログラマブル分周器を局部発振回路として具備しており、第2のプログラマブル分周器の分周数は第2の加算器の出力に比例して増減することを特徴とする受信装置。 - 無線信号を受信するアンテナと、
アンテナを介して受信した信号を周波数変換するとともに増幅するダウンコンバージョン回路と、
ダウンコンバージョン回路の出力をマンチェスタ符号で構成されてビット同期用信号のパターンに0または1の連続ビットパターンを用いる伝送信号に復調する検波器と、
検波器が出力する伝送信号を入力され、マンチェスタ符号の各ビットの前半の最大1/2ビットを積分する第1の積分器、マンチェスタ符号の各ビットの後半の最大1/2ビットを積分する第2の積分器、マンチェスタ符号の各ビットの中央の最大1/2ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大1/2ビットも積分する第3の積分器、第1の積分器の出力と第2の積分器の出力との差を出力する第1の加算器、第1の積分器の出力と第2の積分器の出力との和を出力する第2の加算器、第1の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第3の積分器の出力と第2の加算器の出力の半値との差を出力する第3の加算器、第3の加算器の出力にビット判定信号を乗じる乗算器、第1の加算器の出力と予め設定された第1の閾値とを比較して第1の加算器の出力の絶対値が第1の閾値より小さい場合にマンチェスタ符号のエラー信号を出力する第1の比較器で構成される位相比較器と、所定の動作クロックを分周するプログラマブル分周器を具備して第1,第2,第3の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器と、位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、極性カウンタの計数結果と予め設定された第2の閾値とを比較する第2の比較器とを備えて、位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させて、ビット同期用信号が入力されている間は1/2ビット周期毎に積分区間信号の位相を時間シフトさせ、タイミング発生器は、第2の比較器の出力によって、プログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させて、第1の比較器が出力するマンチェスタ符号のエラー信号によって、プログラマブル分周器とプログラマブル遅延器とを初期状態にリセットし、少なくとも積分器、加算器、比較器、プログラマブル遅延器をデジタル演算器で構成するビット同期回路とを備え、
検波器は、PLLシンセサイザを局部発振回路として具備しており、PLLシンセサイザが出力する局部発振周波数は第2の加算器の出力に比例して増減することを特徴とする受信装置。
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