KR101815136B1 - 플래시 메모리의 데이터 보호 장치 및 방법 - Google Patents

플래시 메모리의 데이터 보호 장치 및 방법 Download PDF

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Abstract

본 발명은 플래시 메모리의 데이터를 보호하기 위한 장치에 있어서, 전원 공급부로부터 출력되는 전압을 모니터링하고, 상기 출력된 전압이 미리 정해진 기준 전압 이상 강하될 경우 전원 실패(Power Fail)신호를 출력하는 전원 검출부와, 상기 전원 검출부로부터 상기 전원 실패 신호가 수신되면, 상기 플래시 메모리에 대한 쓰기 보호(Write Protection : WP)를 수행하기 위한 WP 신호를 출력하는 프로그래머블 논리 소자(Programmable Logic Device : PLD)와, 상기 플래시 메모리의 레디/비지(READY/BUSY : R/B) 신호를 기반으로, 상기 PLD로부터 출력된 상기 WP 신호를 상기 플래시 메모리로 출력하는 WP 제어부를 포함한다.

Description

플래시 메모리의 데이터 보호 장치 및 방법{METHOD AND APPARATUS FOR PROTECTING DATA OF FLASH MEMORY}
본 발명은 낸드 플래시 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 상기 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)인 반면, 상기 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 비휘발성 메모리(nonvolatile memory device)이다.
상기 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함하고, 상기 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(flash memory) 등을 포함한다.
상기 플래시 메모리(Flash Memory)는 비휘발성 메모리이지만, 프로그래밍과 삭제가 온라인 상태에서 가능한 메모리이다. 상기 플래시 메모리는 EEPROM과 마찬가지로 전기적으로 삭제하는 기술을 이용하며, 메모리 전체가 1초 또는 수초 만에 지워질 수 있다. 플래시 메모리에 저장된 데이터의 삭제는 칩 전체뿐만 아니라 블록 단위의 삭제도 가능하지만, 바이트 단위의 삭제는 불가능하다. 상기 플래시 메모리는 수정이 가능한 제어 프로그램을 저장하거나, 보조 메모리의 대용으로 사용되기도 한다.
플래시 메모리에는 낸드 플래시 메모리(Nand Flash Memory)와, 노어형 플래시 메모리(Nor Type Flash Memory)가 있다. 노어형 플래시 메모리는 SRAM 이나 ROM 타입의 인터페이스 방식을 사용하므로 프로세서 등과의 회로구성이 용이하다. 이에 비해, 낸드 플래시 메모리는 인터페이스 방식이 노어형 플래시 메모리 보다 복잡하다. 그러나, 상기 낸드 플래시 메모리는 노어형 플래시 메모리에 비해 집적도가 뛰어나고, 가격이 저렴하다는 장점을 갖고 있다.
한편, 상기 낸드 플래시 메모리는 전원이 오프된 상태에서도 저장된 정보가 지워지지 않는 장점으로 인하여 최근 시스템의 보조기억장치로 많이 사용하고 있다. 그런데, 시스템의 전원 오프 시나 갑작스런 정전 등이 발생하는 경우 간헐적으로 낸드 플래시 내부에 저장된 정보가 손상을 입을 수 있다.
상기 낸드 플래시의 내부 정보 손상은 오류 정정 코드(Error Check Code, ECC)를 사용하여 정정되는데, 페이지 단위의 많은 정보 손상이 발생하면 복구가 안 된다는 문제점이 존재한다.
따라서, 전원 오프 시 또는 갑작스런 정전 발생 시 상기 낸드 플래시 메모리의 내부 데이터를 보호하기 위한 방법이 절실히 요구된다.
본 발명은 전원 오프 시 플래시 메모리 내의 데이터를 안전하게 보호하기 위한 장치 및 방법을 제공한다.
본 발명의 일 실시예에 따른 장치는, 플래시 메모리의 데이터를 보호하기 위한 장치에 있어서, 전원 공급부로부터 출력되는 전압을 모니터링하고, 상기 출력된 전압이 미리 정해진 기준 전압 이상 강하될 경우 전원 실패(Power Fail)신호를 출력하는 전원 검출부와, 상기 전원 검출부로부터 상기 전원 실패 신호가 수신되면, 상기 플래시 메모리에 대한 쓰기 보호(Write Protection : WP)를 수행하기 위한 WP 신호를 출력하는 프로그래머블 논리 소자(Programmable Logic Device : PLD)와, 상기 플래시 메모리의 레디/비지(READY/BUSY : R/B) 신호를 기반으로, 상기 PLD로부터 출력된 상기 WP 신호를 상기 플래시 메모리로 출력하는 WP 제어부를 포함한다.
본 발명의 일 실시예에 따른 방법은, 플래시 메모리의 데이터를 보호하기 위한 방법에 있어서, 전원 공급부로부터 출력되는 전압을 모니터링하고, 상기 출력된 전압이 미리 정해진 기준 전압 이상 강하될 경우 전원 실패(Power Fail) 신호를 검출하는 과정과, 상기 전원 실패 신호가 검출되면, 상기 플래시 메모리에 대한 쓰기 보호 (Write Protection : WP)를 수행하기 위한 WP 신호를 생성하는 과정과, 상기 플래시 메모리의 레디/비지(READY/BUSY : R/D) 신호를 기반으로, 상기 WP 신호를 전송하는 과정을 포함한다.
본 발명에 있어서 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다. 본 발명은 사용자가 임의로 시스템 전원을 오프하거나 갑작스런 정전이 발생할 때 일어날 수 있는 플래시 메모리의 손상을 미리 방지함으로써 시스템을 안정적으로 동작할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 낸드 플래시 메모리를 구비한 시스템의 인터페이스도,
도 2는 본 발명의 일 실시 예에 따른 낸드 플래시 메모리의 데이터를 보호하기 위한 시스템의 구성도,
도 3은 본 발명의 일 실시 예에 따른 전원 백업부의 회로도,
도 4는 본 발명의 일 실시 예에 따른 WP 제어부의 회로도,
도 5는 본 발명의 일 실시 예에 따른 개선 전/후의 WP 신호의 타이밍을 도시한 도면,
도 6은 본 발명의 일 실시 예에 따른 낸드 플래시 메모리의 데이터를 보호하기 위한 방법의 흐름도.
하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술 되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 플래시 메모리 내의 데이터를 안전하게 보호하기 위한 장치 및 방법을 제공한다. 즉, 본 발명의 실시 예에서는 전원 오프 시 전원의 상태를 검출하고, 플래시 메모리의 R/B 신호를 이용하여 쓰기 방지(Write Protect : WP) 신호를 제어함으로써 낸드 플래시 메모리 내의 데이터를 안전하게 보호할 수 있다.
이하에서는, 본 발명의 바람직한 실시 예에 대해 도면을 참조하여 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시 예에 따른 낸드 플래시 메모리를 구비한 시스템의 인터페이스를 도시하고 있다.
도 1을 참조하면, 상기 시스템(100)은 프로세서(110), 인터페이스 장치(120), 낸드 플래시 메모리(130)를 포함한다. 이하, 본 발명의 내용과 관련 없는 상기 시스템(100)의 다른 구성 요소들에 대해서는 생략하도록 한다.
상기 프로세서(110)는 일반적인 중앙 처리 장치(CPU)로서 시스템 전체의 동작을 제어하며, 동시에 낸드 플래시 메모리의 동작을 제어하는 역할을 수행한다. 상기 프로세서(110)는 인터페이스 장치(120)와의 사이에 복수개의 제어 신호선(140), 어드레스(Address) 신호 선(150) 및 데이터(Data) 신호 선(160)을 구비하고 있다. 상기 제어 신호 선(140)에는 CS(Chip select), 읽기(Read), 쓰기(Write) 명령이 포함된다.
상기 인터페이스 장치(120)는 상기 프로세서(110)와 상기 낸드 플래시 메모리(130)를 인터페이싱하는 역할을 수행한다. 그러기 위해 상기 인터페이스 장치(120)는 상기 프로세서(110)의 제어 명령을 수신할 경우, 상기 낸드 플래시 메모리(130)의 동작을 제어하기 위하여 상기 낸드 플래시 메모리(130)와의 사이에 복수 개의 제어 신호 선(170), 레디(READY)/비지(BUSY : R/B) 신호 선(180) 및 입/출력(INPUT/OUTPUT : IO) 신호 선(190)을 구비하고 있다.
상기 복수 개의 제어 신호 선에는 칩 이네이블(Chip Enable : CE), 어드레스 래치 이네이블(Address Latch Enable : ALE), 커맨트 래치 이네이블(Command Latch Enable : CLE), 쓰기 이네이블(Write enable : WE), 읽기 이네이블(Read Enable :RE), 쓰기 보호(Write Protect : WP) 신호를 포함한다.
상기 CE(Chip Enable) 신호는 칩 선택 신호를 의미하고, CLE(Command Latch Enable) 신호는 명령어 입력 시점을 의미하며, ALE(Address Latch Enable) 신호는 어드레스 입력 시점을 의미한다. 또한, WE(Write Enable) 및 RE(Read Enable) 신호는 쓰기 및 읽기 명령을 각각 의미하고, 상기 WP(Write Protect) 신호는 쓰기 보호를 의미한다. 특히, 상기 WP 신호는 강제로 낸드 플래시 메모리의 동작을 멈추게 하며, 일단 상기 WP 신호가 "로우(low)" 상태에서는 어떠한 외부 조건에서도 낸드 플래시 메모리(130)의 내부 데이터는 보존된다.
상기 인터페이스 장치(120)로는 다양한 장치가 사용될 수 있으며, 본 발명의 실시 예에서는 상기 인터페이스 장치로 프로그래머블 논리 소자(Programmable Logic Device : PLD)가 사용될 수 있다.
상기 낸드 플래시 메모리(130)는 블록, 페이지, 섹터로 구성되어 있으며, 상기 플래시 메모리에서 데이터를 읽고 쓰는 단위는 페이지이다. 또한, 상기 낸드 플래시 메모리(130)는 상기 인터페이스 장치(120)와의 사이에 복수 개의 제어 신호 선(170)과, R/B 신호 선(180), 입출력(Input Output : IO) 신호 선(190)을 구비하고 있다.
인터페이스 장치(120)는 프로세서(110)로부터 제어 신호 선(140)을 통해 전달된 명령어와, 데이터 신호 선(160)을 통해 쓰거나 읽을 데이터와, 어드레스 신호 선(150)을 통해 상기 데이터를 쓰거나 읽을 메모리의 어드레스가 수신되면, 참조번호 170의 제어 신호 선을 통해 CE, ALE, CLE, WE, RE, WP 중 하나에 해당하는 제어 명령을 상기 낸드 플래시 메모리(130)로 출력하고, IO 신호 선(190)을 통해 상기 낸드 플래시 메모리(130)로 어드레스와 데이터를 쓰거나 읽는다.
예컨대, 인터페이스 장치(120)에서 낸드 플래시 메모리(130)로의 제어 신호 선(170)중 ALE 신호가 로우(Low)라면, IO 신호 선(190)으로는 어드레스가 전달되고, CLE가 로우(low)라면, IO 신호 선(190)으로는 데이터가 전달된다.
이러한 접속 상태에서, 상기 프로세서(110)는 낸드 플래시의 동작제어를 위한 명령(command)과 상기 명령(command)의 동작 수행에 필요한 동작정보를 상기 인터페이스 장치(120)에 전달한다. 상기 명령(command) 수행에 필요한 동작정보는, 읽기(READ) 동작의 경우에는 상기 낸드 플래시 메모리(130)에서 데이터를 인출할 영역의 어드레스, 쓰기(WRITE) 동작의 경우에는 상기 낸드 플래시 메모리(130)에서 데이터를 저장할 영역의 어드레스 및 저장할 데이터 등을 포함한다. 상기 프로세서(110)로부터 명령(command) 등을 전달받은 인터페이스 장치(120)는 해당 명령에 따른 동작이 수행되도록 낸드 플래시 메모리(130)를 제어한다.
예컨대, 인터페이스 장치(120)가 상기 프로세서(100)로부터 읽기(READ) 명령을 받은 경우, 상기 인터페이스 장치(120)는 제어 신호 선(170) 중 CE 및 CLE 제어 선을 로우(low)로 하고 IO 신호 선(190)을 통해 읽기(READ) 명령을 상기 낸드 플래시 메모리(130)에 전송한다. 상기 명령 전송 후, 인터페이스 장치(120)는 제어 신호 선(170) 중 ALE 제어 신호를 로우(low)로 하고 IO 신호 선(190)을 통해 어드레스를 상기 낸드 플래시 메모리(130)로 전송한다. 상기 명령과 어드레스를 전송 받은 낸드 플래시 메모리(130)는 내부의 메모리 셀(Memory Cell) 어레이로부터 내부 메모리 버퍼부로 데이터를 이동한다. 이때 R/B(Ready/Busy) 신호가 로우(low)로 되어 BUSY 상태임을 표시한다. 상기 낸드 플래시 메모리(130) 내에서 동작이 완료되면 R/B 신호가 하이(high)로 되어 READY 상태임을 표시하고, 내부 메모리 버퍼부에 저장된 데이터는 IO 신호 선(190)을 통해 낸드 플래시 메모리(130)로부터 상기 인터페이스 장치(120)로 전달된다. 상기 인터페이스 장치(120)는 전달받은 데이터를 데이터 신호 선(160)을 통해서 상기 프로세서(110)로 전달한다.
상기 인터페이스 장치(120)가 상기 프로세서(110)로부터 쓰기(WRITE) 명령을 받은 경우, 명령(command)과 어드레스의 전달은 읽기 명령을 받은 경우와 동일한 순서로 진행된다. 즉, 상기 인터페이스 장치(120)는 제어 신호 선(170) 중 CE 및 CLE 제어 선을 로우(low)로 하고 IO 신호 선(190)을 통해 낸드 플래시 메모리(130)로 쓰기 명령을 출력하고, CE 및 ALE 신호를 로우(low)로 하고 IO 신호 선(190)을 통해 낸드 플래시 메모리(130)로 어드레스를 출력한다. 상기 프로세서(110)는 상기 인터페이스 장치(120)로 어드레스를 출력한 후 상기 인터페이스 장치(120)를 통해 데이터를 순차적으로 입력한다. 상기 프로세서(110)는 상기 데이터를 상기 인터페이스 장치(120)로 데이터를 입력한 후 다시 명령을 전송한다.
쓰기 명령의 경우, 2번의 명령이 입력되는데, 처음 명령은 낸드 플래시 메모리(130)내의 메모리 버퍼부에 데이터를 입력하라는 명령이고, 두 번째 명령은 메모리 버퍼부로부터 메모리 셀로 데이터를 전송하라는 명령이다. 상기 읽기 명령의 경우처럼, 동작이 완료되면 R/B 신호선(180)이 하이(high)로 된다. 상기 인터페이스 장치(120)는 IO 신호 선(190)을 확인하여 동작이 제대로 수행되었는지 체크한다. 체크 정보는 인터페이스 장치(120)내에 저장되고, 상기 프로세서(110)는 상기 체크 정보를 참조하여 동작 수행 결과를 알 수 있게 된다.
상기 낸드 플래시 메모리(130)에서 내부 동작이 완료되면, R/B 신호 선(180)은 하이(high)로 되고, 내부 메모리 버퍼부에 저장된 데이터는 IO 신호 선(190)을 통해 인터페이스 장치(120)를 통해 프로세서(100)로 전송된다. 상기 제어 신호 선(170) 중에서 CE, RE, WE는 일반적인 SRAM(Static Random Access Memory)에서 사용되는 인터페이스 방식과 동일하게 구동된다.
도 2는 본 발명의 일 실시 예에 따른 낸드 플래시 메모리의 데이터를 보호하기 위한 시스템을 도시하고 있다.
도 2를 참조하면, 상기 시스템(200)은 프로세서(210), PLD(220), 낸드 플래시 메모리(230), 전원 공급부(240), 전원 검출부(250), WP 제어부(260) 및 전원 백업부(270)를 포함한다. 이하, 본 발명의 내용과 관련 없는 상기 시스템(200)의 다른 구성 요소들에 대해서는 생략하도록 한다.
상기 도 2에서 PLD(220), 전원 공급부(240), 전원 검출부(250), WP 제어부(260), 전원 백업부(270)는 도 1의 인터페이스 장치(120)에 포함되는 구성이다. 상기 프로세서(210)는 전체 시스템의 동작 및 낸드 플래시 메모리의 동작을 제어하는 역할을 수행한다.
상기 PLD(220)는 제품의 종류에 따라 다양한 기능을 수행하지만, 본 발명의 실시 예에서는 인터페이스 장치로서의 동작을 수행한다. 즉, 상기 PLD(220)는 상기 낸드 플래시 메모리(230)를 제어하기 위한 각종 신호를 발생시킨다.
한편, 상기 PLD(220)는 상기 전원 검출부(250)로부터 "전원 실패(Power Fail)" 신호를 수신한 후 상기 WP 제어부(260)로 WP 신호를 출력한다. 즉, 상기 PLD(220)는 전원 오프 시, 낸드 플래시 메모리(230)의 동작을 멈추게 하기 위하여 상기 WP 신호를 로우(low) 상태로 하여 상기 WP 제어부(260)로 출력한다. 즉, PLD(220)는 전원 검출부(250)로부터 전원 실패 신호가 수신되면, 상기 낸드 플래시 메모리(230)에 대한 쓰기 보호(WP) 신호를 로우(low) 상태로 출력한다.
상기 낸드 플래시 메모리(230)는 상기 PLD(220)로부터 소정의 제어 신호를 입력 받아 읽기(Read), 쓰기(Write) 또는 소거(Erase) 동작을 수행한다. 상기 낸드 플래시 메모리(230)는 상기 읽기, 쓰기, 소거 동작을 수행할 때 비지(Busy) 상태가 된다. 이를 위해, 상기 낸드 플래시 메모리(230)는 상기 PLD(220)로부터 CLE 신호 및 ALE 신호를 통해 명령 및 어드레스 정보를 수신한다. 이후, 상기 낸드 플래시 메모리(230)는 상기 명령 및 어드레스 정보를 이용하여 읽기, 쓰기 또는 소거 동작을 수행하고, 상기 동작이 수행 중임을 알리는 비지(BUSY) 신호를 상기 PLD(220) 및 상기 WP 제어부(260)로 출력한다.
상기 전원 공급부(240)는 외부로부터 입력된 220V의 교류 전원을 3.3V의 직류 전원으로 변환하여 출력한다. 상기 출력된 직류 전원은 전체 시스템의 동작을 위해 상기 시스템(200)의 장치들에 공급된다.
상기 전원 검출부(250)는 시스템의 전원 오프 시, 전압이 일정 수준 이하로 내려가는 것을 검출하여 상기 PLD(220)로 "전원 실패(Power Fail)" 신호를 출력한다. 일반적으로 전압 검출을 위한 트립 포인트(trip point)는 전체 전압의 10% 전압 강하가 일어나는 지점이 되도록 설정한다. 예를 들어, 전체 전압이 3.3V인 경우, 10% 전압 강하가 일어나는 3V에서 "전원 실패(Power Fail)" 신호가 로우(low)가 되도록 설정한다.
즉 전원 검출부(250)는 전원 공급부(240)로부터 출력되는 전압을 모니터링하여 상기 전압이 미리 정해진 기준 이하의 전압 강하(10%)가 일어나는 경우 전원 실패 신호를 출력한다.
한편, 상기 프로세서(210)는 2V까지는 정상 동작이 가능하므로, 전원 오프 시 전압이 2V가 될 때까지는 낸드 플래시 메모리 억세스(Access)를 수행할 수 있다.
상기 WP 제어부(260)는 상기 PLD(220)로부터 수신된 WP 신호와 상기 낸드 플래시 메모리(230)로부터 출력된 R/B 신호를 이용하여 WP 신호를 제어하는 역할을 수행한다. 즉, 상기 WP 제어부(260)는 상기 PLD(220)로부터 WP 신호가 수신되더라도 상기 낸드 플래시 메모리(230)로부터 BUSY 신호가 출력되는 경우에만 WP 신호를 출력한다. 다시 말해 본 발명의 실시 예에 따라 WP 제어부(260)는 상기 낸드 플래시 메모리(230)의 레디/비지(R/B) 상태를 고려하여 상기 PLD(220)로부터 출력된 WP 신호를 상기 플래시 메모리로 출력한다. 즉, 상기 WP 제어부(260)는 상기 낸드 플래시 메모리(230)의 상태가 비지 상태일 때 상기 PLD(220)로부터 WP 신호가 입력되었다면, 상기 낸드 플래시 메모리(230)의 상태가 레디 상태로 천이될 때까지 상기 WP 신호를 지연시켜 출력한다.
구체적으로 상기 낸드 플래시 메모리(230)로부터 출력된 신호가 비지(BUSY) 신호인 경우, 즉 낸드 플래시 메모리 내부의 메모리 셀 억세스(access) 중인 경우, 상기 WP 제어부(260)는 쓰기 보호(Write protection)를 하지 않도록 상기 WP 신호를 하이(high)로 출력한다. 즉, 상기 BUSY 신호가 출력되는 경우, 상기 WP 제어부(260)는 하이(hihg) 상태인 WP 신호를 출력하여 상기 낸드 플래시 메모리(230)의 동작을 강제로 중지시키는 것을 방지한다. 이는 낸드 플래시 메모리 내부의 메모리 셀 억세스 중일 때 쓰기 보호(Write Protection : WP)을 수행하면 메모리 셀이 손상 받을 수 있기 때문이다.
이후, 상기 낸드 플래시 메모리(230)의 동작이 완료되어 READY 신호(High 신호)가 출력되면, 상기 WP 제어부(260)는 상기 낸드 플래시 메모리(230)로 로우(low) 상태인 WP 신호를 출력한다. 일단, 상기 WP 신호가 로우 상태가 되면, 상기 낸드 플래시 메모리(230)는 그 이후 어떠한 제어에 대해서도 동작하지 않고, 내부에 저장된 데이터는 안전하게 보호된다.
상기 전원 백업부(270)는 상기 "전원 실패" 신호가 감지된 이후부터 상기 낸드 플래시 메모리의 동작이 완료하는 동안에 상기 낸드 플래시 메모리(230) 및 상기 WP 제어부(260)에 전원을 공급하는 역할을 수행한다.
예를 들어, 상기 "전원 실패" 신호를 감지한 이후 낸드 플래시 메모리 내부의 메모리 셀 억세스 중일 때 쓰기 보호(Write Protection)를 수행하면 메모리 셀이 손상 받기 때문에 상기 메모리 셀 억세스가 정상적으로 완료되기 위한 시간이 필요하다. 상기 필요한 시간의 일 예는 하기 <표 1>과 같다.
구분 SLC MLC
Nor. Max. Nor. Max.
Page Writing tPROG 0.2ms 0.7ms 0.8ms 3ms
Dummy Busy time
for multi-plane program(Writing)		 　
tDBSY　		 　
0.5㎲　		 　
1㎲　		 　
0.5㎲　		 　
1㎲　
Block Erase time tBERS 1.5ms 2ms 1.5ms 10ms
상기 <표 1>을 참조하면, 일반적으로 상기 낸드 플래시 메모리가 블록 소거 동작을 수행하는 경우 가장 긴 시간이 소요됨을 알 수 있다. 따라서, 상기 전원 백업부(270)는 전원 백업 시간을 최소 상기 블록 소거 동작 시간(10ms) 이상으로 유지가 되도록 설정할 필요가 있다.
이하에서는 본 발명의 일 실시 예에 따른 전원 백업부(270)와 WP 제어부(260)의 구성 및 동작에 대해 상세히 설명하도록 한다.
도 3은 본 발명의 일 실시 예에 따른 전원 백업부의 회로도를 도시하고 있다.
도 3을 참조하면, 상기 전원 백업부(300)은 캐패시터(360), 다이오드(320), 제 1전원 단자(330), 제 2전원 단자(340)를 포함한다. 상기 캐패시터(360)는 전원 오프 시, 낸드 플래시 메모리(230)의 동작이 완료하는 동안에 상기 낸드 플래시 메모리(230) 및 상기 WP 제어부(260)의 동작을 유지하기 위한 전원을 공급한다. 상기 다이오드(320)는 상기 캐패시터(360)에 충전된 전류가 상기 제 1전원 단자(330) 방향으로 흐르는 것을 방지한다. 상기 제 1전원 단자(330)는 전원 공급부(240)와 연결되고, 상기 제 2전원 단자는 상기 낸드 플래시 메모리(230) 및 WP 제어부(260)에 연결된다.
도 4는 본 발명의 일 실시 예에 따른 WP 제어부(260)의 회로도를 도시하고 있다.
도 4를 참조하면, 상기 WP 제어부(260)는 4개의 낸드 게이트(410, 420, 430, 440)를 포함하는 IC 칩의 형태로 구성될 수 있다.
또한, 낸드 플래시 메모리(230)를 살펴보면, 각 단자가 동작하기 위한 상태를 알 수 있다. 예컨대 9번 핀, 8번 핀, 18번 핀, 19번 핀을 살펴보면, 액티브 로우(active low) 신호가 되어야지 동작함을 알 수 있으며, 7번 핀은 출력 신호가 하이(high)일 때는 레디 신호임을, 로우(low)일 때는 레디 신호임을 각각 알 수 있다.
제 1낸드 게이트(410)의 입력 단자 1은 낸드 플래시 메모리(230)의 단자 7에 연결되어 상기 낸드 플래시 메모리(230)로부터 R/B(Ready/Busy) 신호를 수신한다.
제 2낸드 게이트(420)는 상기 낸드 플래시 메모리(230)로부터 출력된 R/B(Ready/Busy) 신호를 PLD(220)로 출력한다. 즉, 제 2낸드 게이트(420)는 상기 제 1 낸드 게이트(410)와 연결되어 버퍼 역할을 수행한다. 따라서, 상기 낸드 플래시 메모리(230)의 단자 7에서 출력된 R/B(Ready/Busy) 신호는 상기 제 1낸드 게이트(410) 및 제 2낸드 게이트(420)의 동작과 관계없이 상기 PLD(220)로 제공된다.
상기 제 3낸드 게이트(430)의 출력 단자 8은 상기 낸드 플래시 메모리(230)의 단자 19에 연결되어 상기 낸드 플래시 메모리(230)로 WP 신호를 출력한다. 상기 제 3낸드 게이트(430)의 입력 단자 9는 상기 제 1낸드 게이트(410)의 입력 단자(1, 2)에 연결되어 있고, 상기 제 3낸드 게이트(430)의 입력 단자 10는 상기 제 4낸드 게이트(440)의 출력 단자 11에 연결되어 있다.
상기 제 4낸드 게이트(440)의 입력 단자(12, 13)는 상기 PLD(220)에 연결되어 상기 PLD(220)로부터 WP 신호를 수신한다.
시스템의 전원 오프 시, 상기 WP 제어부(260)가 WP 신호를 제어하는 방법은 다음과 같다. 먼저, 상기 PLD(220)로부터 로우 상태인 WP 신호가 수신되면, 상기 제 4낸드 게이트는 상기 제 3낸드 게이트의 입력 단자 10으로 하이(high) 신호를 출력한다.
상기 WP 제어부(260)가 로우 상태의 WP 신호를 출력하기 위해서는 상기 제 3낸드 게이트(430)의 입력 단자 9에 READY 신호가 입력되어야 한다. 즉, 상기 제 3낸드 게이트(430)의 입력 단자 9 및 10에 하이(high) 신호가 입력되면 상기 제 3낸드 게이트(430)의 출력 단자 8에서는 로우 상태인 WP 신호를 출력한다.
반면, 상기 제 3낸드 게이트의 입력 단자 9에 BUSY 신호(로우 신호)가 입력되면, 상기 제 3낸드 게이트는 상기 낸드 플래시 메모리(230)의 동작을 중지하기 위한 WP 신호를 출력하지 않는다.
따라서, 상기 WP 제어부(260)는 상기 PLD(220)로부터 수신된 WP 신호와 상기 낸드 플래시 메모리(230)로부터 출력된 R/B 신호를 이용하여 WP 신호를 제어하는 역할을 수행한다. 즉, 상기 WP 제어부(260)는 상기 PLD(220)로부터 WP 신호가 수신되더라도, 상기 낸드 플래시 메모리(230)로부터 BUSY 신호가 출력되는 경우에만 WP 신호를 출력한다.
도 5는 본 발명의 일 실시 예에 따른 개선 전/후의 WP 신호의 타이밍 도를 도시하고 있다. 낸드 플래시 메모리(230)의 동작에는 읽기, 쓰기, 소거 등이 있는데, 도 5에서는 상기 동작 들 중 BUSY 시간이 가장 길게 발생하는 소거 동작을 기초로 개선 전/후의 WP 신호의 발생 타이밍에 대해 설명하도록 한다.
도 5를 참조하면, 상기 낸드 플래시 메모리(230)의 소거 절차는 크게 설정 과정(502), 어드레싱 과정(504), 소거 과정(506), 종료 과정(508) 순으로 동작한다.
그리고, 도 5에서 참조번호 510은 전원 공급부(240)에서 발생하는 전압의 타이밍도이고, 참조번호 520은 전원 실패 신호에 대한 타이밍도이고, 참조번호 560은 낸드 플래시 메모리(230)에 대한 소거 동작의 타이밍도이고, 참조번호 540은 레디/비지 신호의 타이밍도이고, 참조번호 550은 일반적인 기술에서의 WP 신호의 타이밍도이고, 참조번호 560은 본 발명의 바람직한 실시 예에 따를 경우의 WP 신호의 타이밍도이다.
참조번호 540a는 낸드 플래시 메모리(230)에 실제적인 소거 동작이 수행되는 구간 즉, 낸드 플래시 메모리(230)가 비지인 상태의 구간을 나타낸다.
상기 낸드 플래시 메모리(230)가 내부 메모리 셀에 억세스하여 소거 과정(506)을 수행하는 경우, 상기 낸드 플래시 메모리(230)는 상기 WP 제어부(260)로 BUSY 신호(READY/BUSY 신호의 로우(low) 신호)를 출력한다.
이 때, 시스템의 전원 오프가 발생한 경우 상기 전원 공급부(240)에서 출력되는 전압은 참조번호 510a와 같이 전압 강하가 발생한다. 상기 전원 검출부(250)는 상기 출력 전압 중 10% 전압 강하가 발생하는 지점(510b)을 검출하여 참조번호 520a와 같이 "전원 실패" 신호(520)를 하이(high)에서 로우(low)로 하여 상기 PLD(220)로 출력한다.
참조번호 520a 지점에서 상기 "전원 실패" 신호가 발생하면(폴링 엣지(falling edge)), 참조번호 550과 같은 기존의 시스템에서는 상기 "전원 실패" 신호 발생(520a)과 동시에 WP 신호를 발생(550a) 시킨다. 즉, 참조번호 550a와 같이, 기존의 시스템에서는 상기 "전원 실패" 신호가 발생하는 순간(520a)에 WP 신호(550)를 하이 상태에서 로우 상태(550a)로 하여 참조번호 550b와 같이 로우 상태의 WP 신호를 낸드 플래시 메모리(230)로 출력한다.
반면, 본 발명의 실시 예에 따른 시스템에서는 참조번호 560의 타이밍도에서와 같이 상기 낸드 플래시 메모리(230)의 소거 동작이 완료됨(570)과 동시에 WP 신호를 발생한다. 즉, 참조번호 550 신호와 같이, 상기 WP 제어부(260)는 상기 BUSY 신호가 로우(low)에서 하이(high)로 변환하는 시점(570)에서 로우 상태의 WP 신호를 낸드 플래시 메모리(230)로 출력한다. 즉, 본 발명의 실시 예에서는 참조번호 590a와 590b 사이의 구간인 참조번호 580만큼 WP 신호를 지연시켜 낸드 플래시 메모리(230)로 발생시킨다.
이는 "전원 실패" 신호를 감지한 이후 낸드 플래시 메모리 내부의 메모리 셀 억세스 중일 때 라이트 프로텍션(Write Protection)을 수행하면 메모리 셀이 손상 받을 수 있기 때문이다. 따라서, 본 발명의 실시 예에서는 상기 메모리 셀 억세스가 정상적으로 완료되기까지 기다린 후 낸드 플래시 메모리로 WP 신호를 출력한다. 또한, 본 발명의 실시 예에서는 상기 메모리 셀 억세스가 정상적으로 완료되기까지의 시간 동안 상기 낸드 플래시 메모리(230) 및 상기 WP 제어부(260)의 동작을 유지하기 위한 백업 전원을 공급한다.
도 6은 본 발명의 일 실시 예에 따른 낸드 플래시 메모리의 데이터를 보호하기 위한 절차를 도시하고 있다.
도 6을 참조하면, 600단계에서, 상기 전원 검출부(250)는 상기 전원 공급부(240)로부터 출력되는 직류 전압을 모니터링하여 "전원 실패(Power Fail) 신호"가 검출되었는지를 판단한다. 상기 600단계에서 전원 검출부(250)는 상기 직류 전압이 미리 정해진 기준 이상의 전압 강하(10%)가 일어나는 경우 전원 실패 신호가 발생했음을 검출한다.
상기 "전원 실패" 신호가 검출되면, 605단계에서 상기 전원 백업부(270)는 상기 "전원 실패" 신호가 감지된 이후부터 상기 낸드 플래시 메모리(230)의 동작이 완료하는 동안에 상기 낸드 플래시 메모리(230) 및 상기 WP 제어부(260)에 전원을 공급한다.
그리고, 610단계에서 상기 PLD(220)는 상기 전원 검출부(250)로부터 "전원 실패" 신호가 입력되면, 낸드 플래시 메모리(230)의 동작을 멈추게 하기 위하여 상기 WP 신호를 로우(low) 상태로 하여 상기 WP 제어부(260)로 출력한다. 그리고, 615단계에서 WP 제어부(260)는 낸드 플래시 메모리(230)로부터, R/B 신호 선(180)을 통해 R/B 신호를 수신한다. 이때 상기 낸드 플래시 메모리(230)가 소정의 동작이 수행 중이라면, BUSY 신호가 출력되고, 그렇지 않다면, READY 신호가 출력될 것이다. 620 단계에서, 상기 WP 제어부(260)는 상기 R/B 신호 선(180)을 통해 READY 신호가 수신되었는지를 판단한다. 상기 620단계의 판단 결과, 상기 READY 신호가 수신되었다면, 630단계로 진행하여 WP 신호를 낸드 플래시 메모리(230)로 출력하고, 635단계에서 상기 WP 신호를 수신한 낸드 플래시 메모리(230)는 동작을 중단한다.
반면, 상기 620단계의 검사결과, 상기 낸드 플래시 메모리(230)가 READY 상태가 아니라면, BUSY 상태이므로, WP 제어부(260)는 625단계에서 상기 WP 신호의 출력을 지연시킨다. 그리고, WP 제어부(260)는 다시 620단계로 회귀하여 낸드 플래시 메모리(230)가 레디 상태가 되었는지를 계속 판단하고, 상기 레디 상태가 될 때 상기 WP 신호를 출력한다. 즉, WP 제어부(260)는 상기 WP 신호를 상기 낸드 플래시 메모리(230)가 레디 상태가 될 때까지 출력을 지연시킨다.
이상, 전술한 본 발명의 실시 예에 따른 장치 및 방법은 사용자가 임의로 시스템 전원을 오프하거나 갑작스런 정전이 발생할 때 일어날 수 있는 낸드 플래시 메모리의 손상을 미리 방지함으로써 시스템을 안정적으로 동작할 수 있다.
한편 이상에서는 본 발명의 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술 되는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
즉, 전술한 발명의 상세한 설명에서는 낸드 플래시 메모리를 이용하는 시스템에서 데이터 보호 기술을 적용한 구현 예를 보이고 있다. 하지만, 본 발명은 유사한 기술적 배경 및 플래시 메모리를 이용하는 여타의 반도체 메모리 장치에도 본 발명의 범위를 크게 벗어나지 아니하는 범위에서 적용 가능하며, 이는 본 발명의 기술 분야에서 숙련된 기술적 지식을 가진 자의 판단으로 가능할 것이다.

Claims (17)

  1. 플래시 메모리의 데이터를 보호하기 위한 장치에 있어서,
    전원 공급부로부터 출력되는 전압을 모니터링하고, 상기 출력된 전압이 미리 정해진 기준 전압 이상 강하될 경우 전원 실패(Power Fail)신호를 출력하는 전원 검출부와,
    상기 전원 검출부로부터 상기 전원 실패 신호가 수신되면, 상기 플래시 메모리에 대한 쓰기 보호(Write Protection : WP)를 수행하기 위한 WP 신호를 출력하는 프로그래머블 논리 소자(Programmable Logic Device : PLD)와,
    상기 PLD로부터 WP 신호를 수신하고, 상기 플래시 메모리로부터 상기 플래시 메모리의 레디/비지 (READY/BUSY: R/B)신호를 수신하고, 상기 R/B 신호를 기반으로, 상기 PLD로부터 출력된 상기 WP 신호를 상기 플래시 메모리로 출력하는 WP 제어부를 포함하는 데이터 보호 장치.
  2. 삭제
  3. 제 1항에 있어서,
    전원 오프 시, 상기 플래시 메모리 및 상기 WP 제어부에 전원을 공급하는 전원 백업부를 더 포함함을 특징으로 하는 데이터 보호 장치.
  4. 제 3항에 있어서,
    상기 전원 백업부는 상기 전원 실패 신호가 감지된 이후부터 상기 플래시 메모리의 동작이 완료되기까지 전원을 공급함을 특징으로 하는 데이터 보호 장치.
  5. 제 1항에 있어서,
    상기 미리 정해진 기준 전압은 상기 출력된 전압의 10%에 해당되는 전압임을 특징으로 하는 데이터 보호 장치.
  6. 제 1항에 있어서,
    상기 R/B 신호가 상기 플래시 메모리가 비지 상태임을 지시할 때 상기 PLD로부터 상기 WP 신호가 입력될 경우, 상기 WP 제어부는 상기 플래시 메모리가 레디 상태임을 지시하는 상기 R/B 신호가 수신될 때까지 상기 WP 신호를 지연시켜 상기 플래시 메모리로 출력함을 특징으로 하는 데이터 보호 장치.
  7. 제 1항에 있어서,
    상기 WP 제어부는 상기 플래시 메모리가 레디 상태임을 지시하는 상기 R/B 신호를 수신하는 경우에만 상기 WP 신호를 상기 플래시 메모리로 출력함을 특징으로 하는 데이터 보호 장치.
  8. 제1항에 있어서,
    상기 플래시 메모리는 상기 플래시 메모리가 비지 상태임을 지시하는 상기 R/B 신호를 출력하며, 상기 비지 상태는 상기 플래시 메모리에서 쓰기, 읽기, 소거 중 적어도 하나가 수행되는 상태임을 특징으로 하는 데이터 보호 장치.
  9. 제1항에 있어서,
    상기 WP 신호는 상기 플래시 메모리의 쓰기, 읽기, 소거 동작이 수행되지 못하도록 함으로써 쓰기 보호를 수행함을 특징으로 하는 데이터 보호 장치.
  10. 플래시 메모리의 데이터를 보호하기 위한 방법에 있어서,
    전원 공급부로부터 출력되는 전압을 모니터링하고, 상기 출력된 전압이 미리 정해진 기준 전압 이상 강하될 경우 전원 실패(Power Fail) 신호를 검출하는 과정과,
    상기 전원 실패 신호가 검출되면, 상기 플래시 메모리에 대한 쓰기 보호 (Write Protection : WP)를 수행하기 위한 WP 신호를 생성하는 과정과,
    상기 플래시 메모리로부터 수신한 레디/비지(READY/BUSY : R/B) 신호를 기반으로, 상기 WP 신호를 상기 플래시 메모리로 전송하는 과정을 포함하는 데이터 보호 방법.
  11. 삭제
  12. 제10 항에 있어서,
    상기 전원 실패 신호가 검출된 이후부터 상기 플래시 메모리의 동작이 완료되기까지 상기 플래시 메모리로 백업 전원을 공급하는 과정을 더 포함하는 데이터 보호 방법.
  13. 제10 항에 있어서,
    상기 미리 정해진 기준 전압은 상기 출력된 전압의 10%에 해당되는 전압임을 특징으로 하는 데이터 보호 방법.
  14. 제10 항에 있어서,
    상기 WP 신호를 전송하는 과정은, 상기 R/B 신호가 상기 플래시 메모리가 비지 상태임을 지시할 때, 상기 플래시 메모리가 레디 상태임을 지시하는 상기 R/B 신호가 수신될 때까지 상기 WP 신호를 지연시켜 전송하는 과정임을 특징으로 하는 데이터 보호 방법.
  15. 제10 항에 있어서,
    상기 WP 신호를 전송하는 과정은, 상기 플래시 메모리가 레디 상태임을 지시하는 상기 R/B 신호를 수신하는 경우에만 상기 WP 신호를 전송하는 과정임을 특징으로 하는 데이터 보호 방법.
  16. 제14 항에 있어서,
    상기 비지 상태는 상기 플래시 메모리에서 쓰기, 읽기, 소거 중 적어도 하나가 수행되는 상태임을 특징으로 하는 데이터 보호 방법.
  17. 제10항에 있어서,
    상기 WP 신호는 상기 플래시 메모리의 쓰기, 읽기, 소거 동작이 수행되지 못하도록 함으로써 쓰기 보호를 수행함을 특징으로 하는 데이터 보호 방법.
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