KR101809746B1 - 액정표시장치 - Google Patents

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Abstract

실시 예에 따르면, 액정표시장치는 다수의 드라이버 IC를 포함하는 다수의 데이터 드라이버; 상기 다수의 드라이버 IC와 전기적으로 연결되는 다수의 기수 번째 데이터 라인 및 다수의 우수 번째 데이터 라인; 상기 데이터 라인과 교차하는 게이트 라인; 및 상기 데이터 라인들의 차지 셰어를 위한 차지 셰어 회로를 포함하고, 상기 차지 셰어 회로는, 상기 기수 번째 데이터 라인의 차지 셰어를 위한 제1 스위치 어레이; 상기 우수 번째 데이터 라인의 차지 셰어를 위한 제2 스위치 어레이; 및 상기 데이터 라인들로의 데이터 전압의 공급을 스위칭하기 위한 라인 스위치 어레이를 포함하며, 상기 제1 스위치 어레이는, 하나의 드라이버 IC에 대응되는 다수의 기수 스위치 어레이를 포함하고, 상기 제2 스위치 어레이는, 하나의 드라이버 IC에 대응되는 다수의 우수 스위치 어레이를 포함한다.

Description

액정표시장치{Liquid crystal display device}
실시 예는 액정표시장치에 관한 것이다.
정보를 표시하기 위한 다양한 표시장치들이 개발되고 있다. 표시장치는, 예컨대 액정표시장치(liquid crystal display device), 플라즈마 디스플레이 패널(plasma display panel device), 전기 영동 표시장치(electrophoretic display device), 유기 전계 발광 표시장치(organic electro-luminescence display device) 및 반도체 발광표시장치(semiconductor light-emitting display device)를 포함한다. 이 중에서 액정표시장치는 경박단소, 고휘도 풀컬러 및 대형화의 장점을 가지므로, 표시장치 중의 주류로 각광받고 있다.
액정표시장치는 각각 전극을 포함하는 두 기판 사이에 액정들이 게재되어, 액정들의 변위에 따른 광의 투과/차단을 제어하여 정보를 표시한다.
이러한 액정들은 두 기판에 포함된 전극들에 인가된 전계에 의해 변위 되게 된다. 이와 같이 변위 된 액정들은 다음 프레임 전에 원래의 위치로 복원되어야 하는데, 액정들이 원래의 위치로 복원되지 않는 문제가 발생한다. 따라서, 이러한 액정들이 미처 복원되지 않은 상태에서 다음 프레임에서 또 다른 전계에 의해 액정들이 다시 변위 하게 되지만 정확한 액정들의 변위가 이루어지지 않게 되어 화질 불량을 야기할 수 있다.
이러한 문제를 해소하기 위해 액정표시장치는 프레임별, 도트별 또는 다른 방법들에 의해 정극성 전압과 부극성 전압을 번갈아 인가되도록 하는 인버젼 방식이 제안되었다.
실시 예는 효율적인 차지 셰어 회로에 의한 액정표시장치를 제공한다.
실시 예는 효율적인 인버젼을 구현한 액정표시장치를 제공한다.
실시 예에 따르면, 액정표시장치는 다수의 드라이버 IC를 포함하는 다수의 데이터 드라이버; 상기 다수의 드라이버 IC와 전기적으로 연결되는 다수의 기수 번째 데이터 라인 및 다수의 우수 번째 데이터 라인; 상기 데이터 라인과 교차하는 게이트 라인; 및 상기 데이터 라인들의 차지 셰어를 위한 차지 셰어 회로를 포함하고, 상기 차지 셰어 회로는, 상기 기수 번째 데이터 라인의 차지 셰어를 위한 제1 스위치 어레이; 상기 우수 번째 데이터 라인의 차지 셰어를 위한 제2 스위치 어레이; 및 상기 데이터 라인들로의 데이터 전압의 공급을 스위칭하기 위한 라인 스위치 어레이를 포함하며, 상기 제1 스위치 어레이는, 하나의 드라이버 IC에 대응되는 다수의 기수 스위치 어레이를 포함하고, 상기 제2 스위치 어레이는, 하나의 드라이버 IC에 대응되는 다수의 우수 스위치 어레이를 포함한다.
실시 예는 하나의 드라이버 IC에 연결되는 데이터 라인을 동일 극성 간에 다수개의 스위치 어레이로 차지 셰어 회로를 구성하여 불필요한 차지 셰어를 줄여 전력 효율이 좋은 액정표시장치를 제공한다.
도 1 은 실시 예에 따른 액정 표시장치를 도시한 블록도이다.
도 2는 도 1의 액정패널의 일부를 표시한 도면이다.
도 3은 제1 실시 예의 z-인버젼을 도시한 도면이다.
도 4는 검사용 화상이 입력된 액정표시장치에 관한 도면이다.
도 5는 제1 실시 예에 따른 차지 셰어 회로를 나타낸 도면이다.
도 6은 제2 실시 예에 따른 차지 셰어 회로를 나타낸 도면이다.
도 7a는 제1 실시 예의 제11 데이터 라인, 제17 데이터 라인 및 제2 실시 예의 제17 데이터 라인의 한 프레임 동안의 파형을 나타낸 도면이다.
도 7b는 제1 실시 예의 제19 데이터 라인, 제25 데이터 라인 및 제2 실시 예의 제19 데이터 라인의 한 프레임 동안의 파형을 나타낸 도면이다.
도 7c는 제2 실시 예의 제11 데이터 라인의 한 프레임 동안의 파형을 나타낸 도면이다.
도 7d는 제2 실시 예의 제25 데이터 라인의 한 프레임 동안의 파형을 나타낸 도면이다.
발명의 실시 예의 설명에 있어서, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어서, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한, "상(위) 또는 하(아래)"로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1 은 실시 예에 따른 액정 표시장치를 도시한 블록도이다.
도 1을 참조하면, 실시 예에 따른 액정표시장치(1)는 타이밍 콘트롤러(20), 게이트 드라이버(30), 데이터 드라이버(40) 및 액정 패널(10)을 포함한다.
상기 타이밍 콘트롤러(20)는 외부의 그래픽 카드로부터 데이터 신호(R, G, B)와 함께 데이터 클럭신호(Dclk), 수직동기신호(Vsync) 및 수평동기신호(Hsync) 등을 입력받을 수 있다.
상기 타이밍 콘트롤러(20)는 데이터 클럭신호(Dclk), 수직동기신호(Vsync) 및 수평동기신호(Hsync)를 바탕으로 상기 게이트 드라이버(30) 및 상기 데이터 드라이버(40)를 제어하기 위한 타이밍 제어신호를 생성할 수 있다. 상기 타이밍 제어 신호는 게이트 제어신호(C1) 및 데이터 제어신호(C2)를 포함할 수 있다.
상기 게이트 제어신호(C1)는 예컨대, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 이네이블(GOE: Gate Output Enable)을 포함할 수 있다. 상기 게이트 스타트 펄스(GSP)는 한 프레임에서 상기 액정패널(10)의 첫 번째 게이트 라인의 구동시작 시점을 제어하는 신호이고, 상기 게이트 쉬프트 클럭(GSC)은 액정패널(10)의 각 게이트 구동 시작 시점을 제어하는 신호이고, 상기 게이트 출력 이네이블(GOE)은 각 게이트 라인으로 게이트 신호를 보내는 시점을 제어하는 신호이다.
상기 데이터 제어신호(C2)는 소스 스타트 펄스(SSP: Source Start Pulse), 소스 쉬프트 클럭(SSC: Source Shift Clock), 소스 출력 이네이블(SOE: Source Output Enable), 극성 신호(POL) 등을 포함할 수 있다. 상기 소스 스타트 펄스(SSP)는 한 프레임에서 첫 번째 라인 분의 데이터 전압의 공급 시점을 제어하는 신호이고, 상기 소스 쉬프트 클럭(SSC)은 각 라인 분의 데이터 전압의 공급시점을 제어하는 신호이고, 상기 소스 출력 이네이블(SOE)은 상기 액정패널(10)의 데이터 라인들로 데이터 전압을 보내는 시점을 제어하는 신호이며, 상기 극성신호(POL)는 데이터 전압 또는 부극성 데이터 전압을 선택하여 주는 신호이다.
상기 타이밍 콘트롤러(20)는 상기 그래픽 카드로부터 제공된 데이터 신호(R, G, B)를 상기 데이터 드라이버(40)로 제공하기 위해 재정렬할 수 있다.
상기 타이밍 콘트롤러(20)는 상기 게이트 제어신호(C1)를 상기 게이트 드라이버(30)로 제공하고, 상기 데이터 제어신호(C2)와 상기 데이터 신호(R, G, B)를 상기 데이터 드라이버(40)로 제공할 수 있다.
상기 게이트 드라이버(30)는 상기 타이밍 콘트롤러(20)로부터 제공된 상기 게이트 제어신호(C1)를 바탕으로 게이트 신호(Vg)를 순차적으로 생성하여 상기 액정패널(10)로 제공할 수 있다.
도 2는 도 1의 액정패널의 일부를 표시한 도면이다.
도 2를 참조하면, 상기 액정패널(10)은 정보를 표시한다. 상기 액정패널(10)은 상기 게이트 드라이버(30)로부터 제공된 게이트 신호(Vg)에 응답하여 상기 데이터 드라이버(40)로부터 제공된 데이터 전압(Vd)에 따른 영상이 표시될 수 있다.
상기 액정패널(10)은 제1 방향을 따라 형성되는 다수의 게이트 라인들(GL1 내지 GL9) 및 상기 다수의 게이트 라인들(GL1 내지 GL9)과 교차하는 제2 방향을 따라 형성되는 다수의 데이터 라인들(DL13 내지 DL24)을 포함한다. 상기 게이트 라인들 및 상기 데이터 라인들은 다수의 게이트 라인들 및 다수의 게이트 라인들의 일부를 표시한다.
상기 게이트 라인들(GL1 내지 GL9)과 상기 다수의 데이터 라인들(DL13 내지 DL24)의 교차에 의해 다수의 화소 영역(P)이 정의될 수 있다.
상기 화소 영역(P)은 상기 다수의 게이트 라인(GL1 내지 GL9) 및 다수의 데이터 라인(DL13 내지 DL24)과 전기적으로 연결된 박막 트랜지스터(미도시)를 포함할 수 있다. 상기 화소 영역(P)은 상기 박막 트랜지스터(미도시)의 소스전극(미도시)에 전기적으로 연결된 화소 전극(미도시)를 포함할 수 있다.
상기 게이트 라인(GL1 내지 GL9)으로 인가된 게이트 신호(Vg)에 의해 상기 게이트 라인(GL1 내지 GL9)에 전기적으로 연결된 박막 트랜지스터들이 턴 온 되고, 상기 데이터 라인들(DL13 내지 DL24)로 인가된 데이터 전압(Vd)이 상기 턴 온 된 박막 트랜지스터들을 통해 화소 전극으로 인가될 수 있다.
따라서, 공통 전극(미도시)에 인가된 공통 전압과 상기 화소 전극에 인가된 데이터 전압(Vd) 사이의 전계에 의해 액정들이 변위 하게 되어 광의 투과율이 조절되어 영상이 표시될 수 있다.
실시 예의 액정패널(10)은 z-인버젼(inversion)으로 구동될 수 있다. 이에 따라, 액정패널(10)에 배치된 화소 영역(P)들 또한 지그재그 형상으로 배치될 수 있다.
예컨대, 기수 번째 게이트 라인(GL1, GL3, GL5, GL7, GL9) 상에 배치된 화소 영역(P)들은 상기 데이터 라인들(DL13 내지 DL24)의 오른쪽에 배치되고, 우수 번째 게이트 라인(GL2, GL4, GL6, GL8) 상에 배치된 화소 영역(P)들은 상기 데이터 라인들(DL13 내지 DL24)의 왼쪽에 배치될 수 있다.
따라서 화소 영역(P)들은 제2 방향을 따라 데이터 라인들(DL13 내지 DL24)의 왼쪽, 오른쪽을 반복하여 지그재그로 형성된다.
이러한 배치구조의 화소 영역들에 도 3의 왼쪽 도면에 도시한 바와 같이 라인 인버젼 방식의 데이터 전압(Vd)이 공급될 수 있다.
다시 말해, 한 프레임 동안 기수 번째 데이터 라인(DL13, DL15, DL17, DL19, DL21, DL23)으로 정극성의 데이터 전압이 인가되고 우수 번째 데이터 라인(DL14, DL16, DL18, DL20, DL22, DL24)으로 부극성의 데이터 전압이 인가될 수 있다.
이로써 상기 액정패널(10)의 기수 번째 열 방향의 각 화소 영역(P)에 인가된 데이터 전압을 보면, 기수 번째 데이터 라인(DL13, DL15, DL17, DL19, DL21, DL23)으로 인가된 정극성 데이터 전압은 기수 번째 게이트 라인(GL1, GL3, GL5, GL7, GL9) 상의 화소 영역(P)으로 공급되고, 우수 번째 데이터 라인(DL14, DL16, DL18, DL20, DL22, DL24)으로 인가된 부극성 데이터 전압은 우수 번째 게이트 라인(GL2, GL4, GL6, GL8) 상의 화소 영역(P)으로 공급될 수 있다.
또한, 상기 액정패널(10)의 우수 번째 열 방향의 각 화소 영역(P)에 인가된 데이터 전압을 보면, 기수 번째 데이터 라인(DL13, DL15, DL17, DL19, DL21, DL23)으로 인가된 정극성 데이터 전압은 우수 번째 게이트 라인(GL2, GL4, GL6, GL8) 상의 화소 영역(P)으로 공급되고, 우수 번째 데이터 라인(DL14, DL16, DL18, DL20, DL22, DL24)으로 인가된 부극성 데이터 전압은 기수 번째 게이트 라인(GL1, GL3, GL5, GL7, GL9) 상의 화소 영역(P)으로 공급될 수 있다.
이와 같이 각 화소 영역(P)에는 도 3의 오른쪽과 같이 라인 인버젼 방식의 데이터 전압이 인가되는데 반해, 화소 영역(P)은 실질적으로 도트 인버젼방식과 같이 구동되는데 이러한 구동방식을 z-인버젼 방식이라 한다.
도 4는 검사용 화상이 입력된 액정표시장치에 관한 도면이다.
도 4를 참고하면, 액정표시장치는 액정패널(10), 게이트 드라이버(30) 및 데이터 드라이버(40)를 포함할 수 있다.
상기 데이터 드라이버(40)는 다수의 드라이버 IC(40a, b, c, d, e, f)를 포함할 수 있다.
상기 액정패널(10)은 게이트 드라이버(30)와 전기적으로 연결되는 제k 게이트 라인(GLk), 제k+1 게이트 라인(GLk+1), 제m 게이트 라인(GLm) 및 제m+1 게이트 라인(GLm+1)을 포함할 수 있다.
상기 액정패널(10)은 제2 드라이버 IC(40b)와 전기적으로 연결되는 제18 데이터 라인(DL18) 및 제19 데이터 라인(DL19)을 포함할 수 있고, 제5 드라이버 IC(40e)와 전기적으로 연결되는 제q 데이터 라인(DLq) 및 제q+1 데이터 라인(DLq+1)을 포함할 수 있다.
상기 액정패널(10)은 검사용 화상을 표시할 수 있다.
상기 액정패널(10)의 검사용 화상은 상기 제k+1 게이트 라인(GLk+1) 및 상기 제m 게이트 라인(GLm)을 상하경계로 하고, 상기 제19 데이터 라인(DL19) 및 상기 제q 데이터 라인(DLq)을 양측경계로 하는 직사각형 형상을 포함할 수 있다. 상기 액정패널(10)의 검사용 화상은 상기 직사각형 형상 영역에 255계조를 표시하고, 나머지 부분에 127계조를 표시할 수 있다.
상기 액정패널(10)의 검사용 화상은 상기 액정패널(10)의 상면, 상기 액정패널의 양 측면 및 상기 제k 게이트 라인(GLk)을 경계로 하는 C영역, 상기 액정패널(10)의 양 측면, 상기 제k+1 게이트 라인(GLk+1) 및 상기 제m 게이트 라인(GLm)을 경계로 하는 D영역 및 상기 액정패널(10)의 하면, 상기 액정패널의 양 측면 및 상기 제m+1 게이트 라인(GLm+1)을 경계로 하는 E영역을 포함할 수 있다. 상기 C영역, D영역 및 E영역은 직사각형 형상일 수 있다.
상기 다수의 드라이버 IC(40a, b, c, d, e, f)는 액정패널(10)의 검사용 화상을 세로방향으로 6개의 영역으로 분할하여 화상을 표시할 수 있다. 상기 제2 드라이버 IC(40b)는 두 번째 영역의 화상을 표시하는 데이터전압을 인가할 수 있다.
상기 검사용 화상의 두 번째 영역은 상기 제18 데이터 라인(DL18)의 좌측인 A영역 및 제19 데이터 라인(DL19)의 우측인 B영역을 포함할 수 있다.
도 5는 제1 실시 예에 따른 차지 셰어 회로를 나타낸 도면이다.
상기 액정패널(10)은 차지 셰어 회로(100)를 더 포함할 수 있다.
상기 차지 셰어 회로(100)는 도 4의 제2 드라이버 IC(40b)에 포함될 수 있다.
제1 실시 예에 의한 상기 차지 셰어 회로(100)는 도 5에 도시한 바와 같이, 다수의 데이터 라인(DL7 내지 DL30), 제1 스위치 어레이(130), 제2 스위치 어레이(140) 및 라인 스위치 어레이(150)를 포함할 수 있다.
상기 다수의 데이터 라인(DL7 내지 DL30)은 상기 제2 드라이버 IC(40b)와 전기적으로 연결될 수 있다.
상기 라인 스위치 어레이(150)는 다수의 라인 스위치(S7 내지 S30)를 포함할 수 있다.
상기 제1 스위치 어레이(130)는 다수의 스위치(SW7, SW9, ..., SW29)를 포함하고, 상기 제2 스위치 어레이(140)는 다수의 스위치(SW8, SW10, ..., SW28)를 포함할 수 있다.
상기 라인 스위치 어레이(150)에 있어서, 상기 제7 스위치(S7)는 제7 데이터 라인(DL7) 사이에 배치되고, 상기 제8 스위치(S8)는 제8 데이터 라인(DL8) 사이에 배치되고, 상기 제9 스위치(S9)는 제9 데이터 라인(DL9) 사이에 배치되고, 상기 제10 스위치(S10)는 제10 데이터 라인(DL10) 사이에 배치되고, 상기 제11 스위치(S11)는 제11 데이터 라인(DL11) 사이에 배치되고, 상기 제12 스위치(S12)는 제12 데이터 라인(DL12) 사이에 배치되고, 상기 제13 스위치(S13)는 제13 데이터 라인(DL13) 사이에 배치되고, 상기 제14 스위치(S14)는 제14 데이터 라인(DL14) 사이에 배치되고, 상기 제15 스위치(S15)는 제15 데이터 라인(DL15) 사이에 배치되고, 상기 제16 스위치(S16)는 제16 데이터 라인(DL16) 사이에 배치되고, 상기 제17 스위치(S17)는 제17 데이터 라인(DL17) 사이에 배치되고, 상기 제18 스위치(S18)는 제18 데이터 라인(DL18) 사이에 배치되고, 상기 제19 스위치(S19)는 제19 데이터 라인(DL19) 사이에 배치되고, 상기 제20 스위치(S20)는 제20 데이터 라인(DL20) 사이에 배치되고, 상기 제21 스위치(S21)는 제21 데이터 라인(DL21) 사이에 배치되고, 상기 제22 스위치(S22)는 제22 데이터 라인(DL22) 사이에 배치되고, 상기 제23 스위치(S23)는 제23 데이터 라인(D23) 사이에 배치되고, 상기 제24 스위치(S24)는 제24 데이터 라인(DL24) 사이에 배치되고, 상기 제25 스위치(S25)는 제25 데이터 라인(DL25) 사이에 배치되고, 상기 제26 스위치(S26)는 제26 데이터 라인(DL26) 사이에 배치되고, 상기 제27 스위치(S27)는 제27 데이터 라인(DL27) 사이에 배치되고, 상기 제28 스위치(S28)는 제28 데이터 라인(DL28) 사이에 배치되고, 상기 제29 스위치(S29)는 제29 데이터 라인(DL29) 사이에 배치되고, 상기 제30 스위치(S30)는 제30 데이터 라인(DL30) 사이에 배치될 수 있다.
상기 라인 스위치 어레이(150)에 있어서, 상기 제7 내지 제30 스위치들(S7 내지 S30)이 턴 온 되면, 데이터 전압(Vd)이 제7 내지 제30 데이터 라인들(DL7 내지 DL30)을 통해 액정패널(10)의 화소 영역(P) 들로 공급될 수 있다.
상기 제1 스위치 어레이(130)에 있어서, 상기 제7 스위치(SW7)는 제7 및 제9 데이터 라인(DL7, DL9) 사이에 배치되고, 상기 제9 스위치(SW9)는 제9 및 제11 데이터 라인(DL9, DL11) 사이에 배치되고, 상기 제11 스위치(SW11)는 제11 및 제13 데이터 라인(DL11, DL13) 사이에 배치되고, 상기 제13 스위치(SW13)는 제13 및 제15 데이터 라인(DL13, DL15) 사이에 배치되고, 상기 제15 스위치(SW15)는 제15 및 제17 데이터 라인(DL15, DL17) 사이에 배치되고, 상기 제17 스위치(SW17)는 제17 및 제19 데이터 라인(DL17, DL19) 사이에 배치되고, 상기 제19 스위치(SW19)는 제19 및 제21 데이터 라인(DL19, DL21) 사이에 배치되고, 상기 제21 스위치(SW21)는 제21 및 제23 데이터 라인(DL21, DL23) 사이에 배치되고, 상기 제23 스위치(SW23)는 제23 및 제25 데이터 라인(DL23, DL25) 사이에 배치되고, 상기 제25 스위치(SW25)는 제25 및 제27 데이터 라인(DL25, DL27) 사이에 배치되고, 상기 제27 스위치(SW27)는 제27 및 제29 데이터 라인(DL27, DL29) 사이에 배치되고, 상기 제29 스위치(SW29)는 제29 및 제31 데이터 라인(DL23, 미도시) 사이에 배치될 수 있다.
상기 제2 스위치 어레이(140)에 있어서, 상기 제8 스위치(SW8)는 제8 및 제10 데이터 라인(DL8, DL10) 사이에 배치되고, 상기 제10 스위치(SW10)는 제10 및 제12 데이터 라인(DL10, DL12) 사이에 배치되고, 상기 제12 스위치(SW12)는 제12 및 제14 데이터 라인(DL12, DL14) 사이에 배치되고, 상기 제14 스위치(SW14)는 제14 및 제16 데이터 라인(DL14, DL16) 사이에 배치되고, 상기 제16 스위치(SW16)는 제16 및 제18 데이터 라인(DL16, DL18) 사이에 배치되고, 상기 제18 스위치(SW18)는 제18 및 제20 데이터 라인(DL18, DL20) 사이에 배치되고, 상기 제20 스위치(SW20)는 제20 및 제22 데이터 라인(DL20, DL22) 사이에 배치되고, 상기 제22 스위치(SW22)는 제22 및 제24 데이터 라인(DL22, DL24) 사이에 배치되고, 상기 제24 스위치(SW24)는 제24 및 제26 데이터 라인(DL24, DL26) 사이에 배치되고, 상기 제26 스위치(SW26)는 제26 및 제28 데이터 라인(DL26, DL28) 사이에 배치되며, 상기 제28 스위치(SW28)는 제28 및 제30 데이터 라인(DL28, DL30) 사이에 배치될 수 있다.
상기 제1 스위치 어레이(130)의 각 스위치(SW7, SW9, ..., SW29)가 턴 온 되면, 기수 번째 데이터 라인들(DL7, DL9, ..., DL29) 사이가 전기적으로 연결될 수 있다. 도시하지 않았지만 상기 액정패널(10)의 모든 기수 번째 데이터 라인들 사이가 전기적으로 연결될 수 있다. 상기 제2 스위치 어레이(140)의 각 스위치(SW8, SW10, ..., SW28)가 턴 온 되면, 우수 번째 데이터 라인들(DL8, DL10, ..., DL28) 사이가 전기적으로 연결될 수 있다. 도시하지 않았지만 상기 액정패널(10)의 모든 우수 번째 데이터 라인들 사이가 전기적으로 연결될 수 있다.
상기 라인 스위치 어레이(150)에 있어서, 각 스위치들(S7 내지 S30)은 P형 트랜지스터 일 수 있다.
상기 제1 스위치 어레이(130)의 각 스위치들(SW7, SW9, ..., SW29) 및 상기 제2 스위치 어레이(140)의 각 스위치들(SW8, SW10, ..., SW28)은 N형 트랜지스터 일 수 있다.
따라서, 예컨대 하이 레벨 신호에 의해 상기 제1 스위치 어레이(130)의 각 스위치들(SW7, SW9, ..., SW29) 및 제2 스위치 어레이(140)의 각 스위치들(SW8, SW10, ..., SW28)은 턴 온 되고, 상기 라인 스위치 어레이(150)의 각 스위치들(S7 내지 S30)은 턴 오프 될 수 있다.
예컨대 로우 레벨 신호에 의해 상기 제1 스위치 어레이(130)의 각 스위치들(SW7, SW9, ..., SW29) 및 제2 스위치 어레이(140)의 각 스위치들(SW8, SW10, ..., SW28)은 턴 오프 되고, 상기 라인 스위치 어레이(150)의 각 스위치들(S7 내지 S30)은 턴 온 될 수 있다.
상기 라인 스위치 어레이(150), 제1 및 제2 스위치 어레이(130, 140)는 차지 셰어 제어 신호(CS)에 의해 스위칭 제어될 수 있다.
제1 실시 예에 따른 차지 셰어 동작을 설명한다.
상기 차지 셰어 제어 신호(CS)가 하이 레벨을 가질 때, 상기 제1 및 제2 스위치 어레이(130, 140)의 스위치들(SW7 내지 SW29)이 턴 온 되고, 상기 라인 스위치 어레이(150)의 스위치들(S7 내지 S30)이 턴 오프 될 수 있다.
이에 따라, 제1 스위치 어레이(130)에 의해 기수 번째 데이터 라인들(DL7, DL9, ..., DL29) 사이가 연결되어 기수 번째 데이터 라인들(DL7, DL9, ..., DL29)의 정극성 데이터 전압들에 의한 정극성 차지 셰어 전압이 생성되고, 제2 스위치 어레이(140)에 의해 우수 번째 데이터 라인들(DL8, DL10, ..., DL30) 사이가 연결되어 우수 번째 데이터 라인들(DL8, DL10, ..., DL30)의 부극성 데이터 전압들에 의한 부극성 차지 셰어 전압이 생성된다.
상기 차지 셰어 제어 신호(CS)가 로우 레벨을 가질 때, 상기 제1 및 제2 스위치 어레이(130, 140)의 스위치들(SW7 내지 SW29)이 턴 오프 되고, 상기 라인 스위치 어레이(150)의 스위치들(S7 내지 S30)이 턴 온 될 수 있다.
이에 따라, 각 데이터 라인(DL7 내지 DL30) 사이가 연결되지 않으므로 차지 셰어 전압이 생성되지 않게 된다. 상기 라인 스위치 어레이(150)의 스위치들(S7 내지 S30)의 턴 온으로 상기 데이터 라인(DL7 내지 DL30)으로 정극성 데이터 전압 또는 부극성 데이터 전압이 공급되어 해당 게이트 라인 상의 화소 영역(P)들로 인가될 수 있다.
상기 차지 셰어 제어신호(CS)는 소스 출력 이네이블(SOE)신호와 동기화되어 작동하므로 한 프레임 중 상기 소스 출력 이네이블(SOE)이 하이 레벨을 가질 때마다 상기 차지 셰어 제어신호(CS) 또한 하이 레벨을 가지게 되고, 이러한 하이레벨의 차지 셰어 제어신호(CS)에 의해 상기 제1 및 제2 스위치 어레이들(130, 140)의 스위치들(SW7 내지 SW30)이 턴온되어 기수 번째 데이터 라인들(DL7, DL9, ..., DL29)의 정극성 데이터 전압들에 의한 정극성 차지 셰어 전압과 우수 번째 데이터 라인들(DL8, DL10, ..., DL30)의 부극성 데이터 전압들에 의한 부극성 차지 셰어 전압이 생성될 수 있다. 따라서, 한 프레임 동안 반복적인 차지 셰어가 되는 것이다.
한 프레임이 끝나는 경우 프레임 인버젼이 발생되어, 기수 번째 데이터 라인(DL7, DL9, ..., DL29)에 부극성 데이터 전압이 공급되고, 우수 번째 데이터 라인(DL8, DL10, ..., DL30)에 정극성 데이터 전압이 공급된다. 한 프레임간의 차지 셰어동작은 동일하므로 자세한 설명은 생략한다.
상기한 바와 같이 동일한 극성이 인가되는 데이터 라인간에 차지 셰어를 함으로써 차지 셰어 전압이 동일한 극성의 평균값이 되므로, 데이터 IC의 발열이나 전력소비 측면에서 유리하다.
도 7은 제1 실시 예에 따른 차지 셰어 방식으로 도 4의 검사용 화상을 표시했을 때 나타나는 파형이다.
도 7a는 제11 데이터 라인 및 제17 데이터 라인의 한 프레임 동안의 파형을 나타내고, 도 7b는 제19 데이터 라인 및 제25 데이터 라인의 한 프레임 동안의 파형을 나타낸다.
도 4, 도 5 및 도 7a를 참고하여 제11 데이터 라인 및 제17 데이터 라인의 한 프레임 동안의 파형을 설명하면, 제11 데이터 라인(DL11) 및 제17 데이터 라인(DL18)은 A영역에 포함된다.
상기 A영역은 한 프레임 즉, 모든 게이트 라인에 대응되는 모든 화소(P)에 127계조가 인가되는 형태이다. 즉, 한 프레임의 시간의 흐름에 따른 순서인 C영역, D영역 및 E영역이 127계조가 인가되는 형태이다.
제1 실시 예의 차지 셰어 회로(100)에 의해 C영역 및 E영역의 경우에는 A영역 및 B영역 모두 127계조가 인가되므로 차지 셰어가 되어도 127계조의 차지 셰어 전압이 생성된다.
다만, D영역의 경우에는 A영역은 127계조가 인가되는데 반해 B영역에는 255계조가 인가되고, 차지 셰어 제어신호(CS)에 의해 제1 및 제2 스위치 어레이(130, 140)에 하이 레벨이 인가되고, 라인 스위치 어레이(150)에 로우 레벨이 인가되면 제2 드라이버 IC(40b)의 모든 기수 번째 데이터 라인이 전기적으로 연결된다. 그리하여 제11 데이터 라인(DL11) 및 제17 데이터 라인(DL17)에 127계조와 255계조 사이의 차지 셰어전압(SV)이 인가된다.
또한, 차지 셰어 제어 신호(CS)에 의해 제1 및 제2 스위치 어레이(130, 140)에 로우 레벨이 인가되고, 라인 스위치 어레이(150)에 하이 레벨이 인가되면 제2 드라이버 IC(40b)로부터 데이터 전압이 인가되어 A영역의 각 화소에 127계조의 데이터 전압이 인가된다.
또한, 상기 차지 셰어 제어신호(CS)의 하이/로우 레벨이 반복되어 상기 차지 셰어는 반복적으로 일어나므로 수회의 차지 셰어에 의해 D영역에서의 데이터 전압의 크기는 차지 셰어 전압(SV)과 127계조가 반복된다.
도 4, 도 5 및 도 7b를 참고하여 제19 데이터 라인 및 제25 데이터 라인의 한 프레임 동안의 파형을 설명하면, 제19 데이터 라인(DL19) 및 제25 데이터 라인(DL25)은 B영역에 포함된다.
상기 B영역에서는 한 프레임의 시간의 흐름에 따른 순서인 C영역에는 127계조가 인가되고, D영역에서는 255계조가 인가되며, E영역에서는 127계조가 인가되는 형태이다.
제1 실시 예의 차지 셰어 회로(100)에 의해 C영역 및 E영역의 경우에는 A영역 및 B영역 모두 127 계조가 인가되므로 차지 셰어가 되어도 127계조의 차지 셰어 전압이 생성된다.
다만, D영역의 경우에는 A영역은 127계조가 인가되는데 반해 B영역은 255계조가 인가되고, 상기 차지 셰어 제어신호(CS)에 의해 제1 및 제2 스위치 어레이(130, 140)에 하이 레벨이 인가되고, 라인 스위치 어레이(150)에 로우 레벨이 인가되면 제2 드라이버 IC(40b)의 모든 기수 번째 데이터 라인이 전기적으로 연결된다. 그리하여, 제19 데이터 라인(DL19) 및 제25 데이터 라인(DL25)에 127계조와 255계조 사이의 차지 셰어전압(SV)이 인가된다.
또한, 차지 셰어 제어 신호(CS)에 의해 제1 및 제2 스위치 어레이(130, 140)에 로우 레벨이 인가되고, 라인 스위치 어레이(150)에 하이 레벨이 인가되면 제2 드라이버 IC(40b)로부터 데이터 전압이 인가되어 A영역의 각 화소에 255계조의 데이터 전압이 인가된다.
또한, 상기 차지 셰어 제어신호(CS)의 하이/로우 레벨이 반복되어 상기 차지 셰어는 반복적으로 일어나므로 수회의 차지 셰어에 의해 D영역에서의 데이터 전압의 크기는 255계조와 상기의 차지 셰어 전압(SV)이 반복된다.
상기의 차지 셰어 과정에 대한 설명은 기수 번째 데이터 라인에 대한 설명이지만 우수 번째 데이터 라인에도 동일한 차지 셰어 과정에 의한 파형이 나타난다.
도 6은 제2 실시 예에 따른 차지 셰어 회로를 나타낸 도면이다.
제2 실시 예에 따른 차지 셰어 회로는 제1 및 제2 스위치 어레이의 연결구조가 다른 것을 제외하고는 제1 실시 예와 동일하다. 따라서 제1 실시 예와 반복되는 구성요소에 대해서는 동일한 도면번호를 부여하고 자세한 설명은 생략한다.
도 6을 참조하면 제2 실시 예에 따른 차지 셰어 회로(200)는 다수의 데이터 라인(DL7 내지 DL30), 제1 스위치 어레이(230), 제2 스위치 어레이(240) 및 라인 스위치 어레이(150)를 포함할 수 있다.
상기 제1 스위치 어레이(230)는 다수의 스위치(SW7, SW9, ..., SW29)를 포함하고, 상기 제2 스위치 어레이(240)는 다수의 스위치(SW8, SW10, ..., SW28)를 포함할 수 있다.
상기 제1 스위치 어레이(230)는 제1 기수 스위치 어레이(230a), 제2 기수 스위치 어레이(230b) 및 제3 기수 스위치 어레이(230c)를 포함할 수 있다.
상기 제2 스위치 어레이(240)는 제1 우수 스위치 어레이(240a), 제2 우수 스위치 어레이(240b) 및 제3 우수 스위치 어레이(240c)를 포함할 수 있다.
상기 제1 기수 스위치 어레이(230a)는 다수의 스위치(SW1(미도시), SW3(미도시), SW5(미도시), SW7, SW9, SW11(미도시))를 포함하고, 상기 제2 기수 스위치 어레이(230b)는 다수의 스위치(SW13, SW15, SW17, SW19, SW21, SW23)를 포함하고, 상기 제3 기수 스위치 어레이(230c)는 다수의 스위치(SW25, SW27, SW29, SW31(미도시), SW33(미도시), SW35)를 포함할 수 있다. 다시 말해, 상기 제1, 제2 및 제3 기수 스위치 어레이(230a, b, c)는 각각 6개의 스위치를 포함할 수 있다.
상기 제1 우수 스위치 어레이(240a)는 다수의 스위치(SW2(미도시), SW4(미도시), SW6(미도시), SW8, SW10, SW12)를 포함하고, 상기 제2 우수 스위치 어레이(240b)는 다수의 스위치(SW14, SW16, SW18, SW20, SW22, SW24)를 포함하고, 상기 제3 우수 스위치 어레이(240c)는 다수의 스위치(SW26, SW28, SW30(미도시), SW32(미도시), SW34(미도시), SW36(미도시))를 포함할 수 있다. 다시 말해, 상기 제1, 제2 및 제3 우수 스위치 어레이(240a, b, c)는 각각 6개의 스위치를 포함할 수 있다.
상기 제1 기수 스위치 어레이(230a)에 있어서, 상기 제1 스위치(미도시)는 제1 및 제3 데이터 라인(미도시, 미도시) 사이에 배치되고, 상기 제3 스위치(미도시)는 제3 및 제5 데이터 라인(미도시, 미도시) 사이에 배치되고, 상기 제5 스위치(미도시)는 제5 및 제7 데이터 라인(미도시, DL7) 사이에 배치되고, 상기 제7 스위치(SW7)는 제7 및 제9 데이터 라인(DL7, DL9) 사이에 배치되고, 상기 제9 스위치(SW9)는 제9 및 제11 데이터 라인(DL9, DL11) 사이에 배치되고, 상기 제11 스위치(SW11)는 제11 및 제1 데이터 라인(DL11, 미도시) 사이에 배치될 수 있다.
상기 제2 기수 스위치 어레이(230b)에 있어서, 상기 제13 스위치(SW13)는 제13 및 제15 데이터 라인(DL13, DL15) 사이에 배치되고, 상기 제15 스위치(SW15)는 제15 및 제17 데이터 라인(DL15, DL17) 사이에 배치되고, 상기 제17 스위치(SW17)는 제17 및 제19 데이터 라인(DL17, DL19) 사이에 배치되고, 상기 제19 스위치(SW19)는 제19 및 제21 데이터 라인(DL19, DL21) 사이에 배치되고, 상기 제21 스위치(SW21)는 제21 및 제23 데이터 라인(DL21, DL23) 사이에 배치되고, 상기 제23 스위치(SW23)는 제23 및 제13 데이터 라인(DL23, DL13) 사이에 배치될 수 있다.
상기 제3 기수 스위치 어레이(230c)에 있어서, 상기 제25 스위치(SW25)는 제25 및 제27 데이터 라인(DL25, DL27) 사이에 배치되고, 상기 제27 스위치(SW27)는 제27 및 제29 데이터 라인(DL27, DL29) 사이에 배치되고, 상기 제29 스위치(SW29)는 제29 및 제31 데이터 라인(DL23, 미도시) 사이에 배치되고, 상기 제31 스위치(미도시)는 제31 및 제33 데이터 라인(미도시, 미도시) 사이에 배치되고, 상기 제33 스위치(미도시)는 제33 및 제35 데이터 라인(미도시, 미도시) 사이에 배치되고, 상기 제35 스위치(SW35)는 제35 및 제25 데이터 라인(DL35, 미도시) 사이에 배치될 수 있다.
상기 제1 우수 스위치 어레이(240a)에 있어서, 상기 제2 스위치(미도시)는 제2 및 제4 데이터 라인(미도시, 미도시) 사이에 배치되고, 상기 제4 스위치(미도시)는 제4 및 제6 데이터 라인(미도시, 미도시) 사이에 배치되고, 상기 제6 스위치(미도시)는 제6 및 제8 데이터 라인(미도시, DL8) 사이에 배치되고, 상기 제8 스위치(SW8)는 제8 및 제10 데이터 라인(DL8, DL10) 사이에 배치되고, 상기 제10 스위치(SW10)는 제10 및 제12 데이터 라인(DL10, DL12) 사이에 배치되고, 상기 제12 스위치(SW12)는 제12 및 제2 데이터 라인(DL12, 미도시) 사이에 배치될 수 있다.
상기 제2 우수 스위치 어레이(240b)에 있어서, 상기 제14 스위치(SW14)는 제14 및 제16 데이터 라인(DL14, DL16) 사이에 배치되고, 상기 제16 스위치(SW16)는 제16 및 제18 데이터 라인(DL16, DL18) 사이에 배치되고, 상기 제18 스위치(SW18)는 제18 및 제20 데이터 라인(DL18, DL20) 사이에 배치되고, 상기 제20 스위치(SW20)는 제20 및 제22 데이터 라인(DL20, DL22) 사이에 배치되고, 상기 제22 스위치(SW22)는 제22 및 제24 데이터 라인(DL22, DL24) 사이에 배치되고, 상기 제24 스위치(SW24)는 제24 및 제14 데이터 라인(DL24, DL14) 사이에 배치될 수 있다.
상기 제3 우수 스위치 어레이(240c)에 있어서, 상기 제26 스위치(SW26)는 제26 및 제28 데이터 라인(DL26, DL28) 사이에 배치되고, 상기 제28 스위치(SW28)는 제28 및 제30 데이터 라인(DL28, DL30) 사이에 배치되고, 상기 제30 스위치(미도시)는 제30 및 제32 데이터 라인(DL30, 미도시) 사이에 배치되고, 상기 제32 스위치(미도시)는 제32 및 제34 데이터 라인(미도시, 미도시) 사이에 배치되고, 상기 제34 스위치(미도시)는 제34 및 제36 데이터 라인(미도시, 미도시) 사이에 배치되고, 상기 제36 스위치(미도시)는 제36 및 제26 데이터 라인(미도시, DL26) 사이에 배치될 수 있다.
다시 말해, 상기 제1 스위치 어레이(230)의 각 스위치(SW7, SW9, ..., SW29)는 각각 6개씩 기수 스위치 어레이(230a, b, c)를 구성할 수 있고, 상기 제2 스위치 어레이(240)의 각 스위치(SW8, SW10, ..., SW28)는 각각 6개씩 우수 스위치 어레이(240a, b, c)를 구성할 수 있다.
상기 제1 기수 스위치 어레이(230a)가 턴 온 되면, 상기 제1 데이터 라인(미도시), 상기 제3 데이터 라인(미도시), 상기 제5 데이터 라인(미도시), 상기 제7 데이터 라인(DL7), 상기 제9 데이터 라인(DL9) 및 상기 제11 데이터 라인(DL11)이 전기적으로 연결될 수 있다.
상기 제2 기수 스위치 어레이(230b)가 턴 온 되면, 상기 제13 데이터 라인(DL13), 상기 제15 데이터 라인(DL15), 상기 제17 데이터 라인(DL17), 상기 제19 데이터 라인(DL19), 상기 제21 데이터 라인(DL21) 및 상기 제23 데이터 라인(DL23)이 전기적으로 연결될 수 있다.
상기 제3 기수 스위치 어레이(230c)가 턴 온 되면, 상기 제25 데이터 라인(DL25), 상기 제27 데이터 라인(DL27), 상기 제29 데이터 라인(DL29), 상기 제31 데이터 라인(미도시), 상기 제33 데이터 라인(미도시) 및 상기 제35 데이터 라인(미도시)이 전기적으로 연결될 수 있다.
다시 말해, 기수 번째 데이터 라인이 각 6라인씩 전기적으로 연결될 수 있다.
상기 제1 우수 스위치 어레이(240a)가 턴 온 되면, 상기 제2 데이터 라인(미도시), 상기 제4 데이터 라인(미도시), 상기 제6 데이터 라인(미도시), 상기 제8 데이터 라인(DL8), 상기 제10 데이터 라인(DL10) 및 상기 제12 데이터 라인(DL12)이 전기적으로 연결될 수 있다.
상기 제2 우수 스위치 어레이(240b)가 턴 온 되면, 상기 제14 데이터 라인(DL14), 상기 제16 데이터 라인(DL16), 상기 제18 데이터 라인(DL18), 상기 제20 데이터 라인(DL20), 상기 제22 데이터 라인(DL22) 및 상기 제24 데이터 라인(DL24)이 전기적으로 연결될 수 있다.
상기 제3 우수 스위치 어레이(240c)가 턴 온 되면, 상기 제26 데이터 라인(DL26), 상기 제28 데이터 라인(DL28), 상기 제30 데이터 라인(DL30), 상기 제32 데이터 라인(미도시), 상기 제34 데이터 라인(미도시) 및 상기 제36 데이터 라인(미도시)이 전기적으로 연결될 수 있다.
다시 말해, 우수 번째 데이터 라인이 각 6라인씩 전기적으로 연결될 수 있다.
상기 라인 스위치 어레이(150), 제1 및 제2 스위치 어레이(230, 240)는 차지 셰어 제어 신호(CS)에 의해 스위칭 제어될 수 있다.
도 7은 제2 실시 예에 따른 차지 셰어 방식으로 도 4의 검사용 화상을 표시했을 때 나타나는 파형이다.
도 7a는 제17 데이터 라인의 한 프레임 동안의 파형을 나타내고, 도 7b는 제19 데이터 라인의 한 프레임 동안의 파형을 나타내고, 도 7c는 제11 데이터 라인의 한 프레임 동안의 파형을 나타내며, 도 7d는 제25 데이터 라인의 한 프레임 동안의 파형을 나타낸다.
도 4, 도 6 및 도 7c를 참고하여 제11 데이터 라인의 한 프레임 동안의 파형을 설명하면, 제11 데이터 라인(DL11)은 A영역에 포함된다.
상기 A영역은 한 프레임 즉, 모든 게이트 라인에 대응되는 모든 화소(P)에 127계조가 인가되는 형태이다. 즉, 한 프레임의 시간의 흐름에 따른 순서인 C영역, D영역 및 E영역이 127계조가 인가되는 형태이다.
차지 셰어 동작에 있어서, 제11 데이터 라인(DL11)은 제1 기수 스위치 어레이(230a)에 의해 제1, 제3, 제5, 제7, 제9 데이터 라인과 연결되는데 상기 데이터 라인들에는 모두 한 프레임 동안 127계조가 인가되므로 도 7c와 같은 그래프로 계조전압이 표시된다.
도 4, 도 6 및 도 7a를 참고하여 제17 데이터 라인의 한 프레임 동안의 파형을 설명하면, 제17 데이터 라인(DL17)은 A영역에 포함된다.
상기 A영역은 한 프레임 즉, 모든 게이트 라인에 대응되는 모든 화소(P)에 127계조가 인가되는 형태이다. 즉, 한 프레임의 시간의 흐름에 따른 순서인 C영역, D영역 및 E영역이 127계조가 인가되는 형태이다.
제2 실시 예의 차지 셰어 회로(200)에 의해 C영역 및 E영역의 경우에는 A영역 및 B영역 모두 127계조가 인가되므로 차지 셰어가 되어도 127계조의 차지 셰어 전압이 생성된다.
다만, D영역의 경우에는 A영역은 127계조가 인가되는데 반해 B영역은 255계조가 인가되고, 차지 셰어 제어 신호(CS)에 의해 제2 기수 스위치 어레이(230b)에 하이 레벨이 인가되고, 라인 스위치 어레이(150)에 로우 레벨이 인가되면 제13, 제15, 제17, 제19, 제21 및 제23 데이터 라인이 전기적으로 연결된다. 그리하여 제 17 데이터 라인(DL17)에 127계조와 255계조의 차지 셰어 전압(SV)이 인가된다.
또한, 차지 셰어 제어 신호(CS)에 의해 제2 기수 스위치 어레이(230b)에 로우 레벨이 인가되고, 라인 스위치 어레이(150)에 하이 레벨이 인가되면 제2 드라이버 IC(40b)로부터 데이터 전압이 인가되어 A영역의 각 화소에 127계조의 데이터 전압이 인가된다.
상기 차지 셰어 제어신호(CS)의 하이/로우 레벨이 반복되어 상기 차지 셰어는 반복적으로 일어나므로 수회의 차지 셰어에 의해 D영역에서의 데이터 전압의 크기는 차지 셰어 전압(SV)과 127계조가 반복된다.
도 4, 도 6 및 도 7b를 참고하여, 제19 데이터 라인의 한 프레임 동안의 파형을 설명하면, 제19 데이터 라인(DL19)은 B영역에 포함된다.
상기 B영역에서는 한 프레임의 시간의 흐름에 따른 순서인 C영역에는 127계조가 인가되고, D영역에서는 255계조가 인가되며, E영역에서는 127계조가 인가되는 형태이다.
제2 실시 예의 차지 셰어 회로(200)에 의해 C영역 및 E영역의 경우에는 A영역 및 B영역 모두 127계조가 인가되므로 차지 셰어가 되어도 127계조의 차지 셰어 전압이 생성된다.
다만, D영역의 경우에는 A영역은 127계조가 인가되는데 반해 B영역은 255계조가 인가되고, 상기 차지 셰어 제어신호(CS)에 의해 제2 기수 스위치 어레이(230b)에 하이 레벨이 인가되고, 라인 스위치 어레이(150)에 로우 레벨이 인가되면 제13, 제15, 제17, 제19, 제21 및 제23 데이터 라인이 전기적으로 연결된다. 그리하여 제 19 데이터 라인(DL17)에 127계조와 255계조의 차지 셰어 전압(SV)이 인가된다. 또한, 차지 셰어 제어 신호(CS)에 의해 제2 기수 스위치 어레이(230b)에 로우 레벨이 인가되고, 라인 스위치 어레이(150)에 하이 레벨이 인가되면 제2 드라이버 IC(40b)로부터 데이터 전압이 인가되어 B영역의 각 화소에 255계조의 데이터 전압이 인가된다.
상기 차지 셰어 제어신호(CS)의 하이/로우 레벨이 반복되어 상기 차지 셰어는 반복적으로 일어나므로 수회의 차지 셰어에 의해 D영역에서의 데이터 전압의 크기는 차지 셰어 전압(SV)과 255계조가 반복된다.
도 4, 도 6 및 도 7d를 참고하여 제25 데이터 라인의 한 프레임 동안의 파형을 설명하면, 제25 데이터 라인(DL25)은 B영역에 포함된다.
상기 B영역에서는 한 프레임의 시간의 흐름에 따른 순서인 C영역에는 127계조가 인가되고, D영역에서는 255계조가 인가되며, E영역에서는 127계조가 인가되는 형태이다.
차지 셰어 동작에 있어서, 제25 데이터 라인(DL25)은 제3 기수 스위치 어레이(230c)에 의해 제27, 제29, 제31, 제33, 제35 데이터 라인과 연결되는데 상기 데이터 라인들에는 모두 C영역에는 127계조가 인가되고, D영역에서는 255계조가 인가되며, E영역에서는 127계조가 인가되므로 도 7d와 같은 그래프로 계조 전압이 표시된다.
제1 실시 예에 따른 차지 셰어 회로에 비해 제2 실시 예에 따른 차지 셰어 회로는 차지 셰어 동작시 동일 극성의 데이터 라인을 6라인씩 전기적으로 연결하여 다른 기수 또는 우수 스위치 어레이에 의해 전기적으로 연결되는 데이터 라인간에는 차지 셰어가 일어나지 않도록 한다.
이로써, 차지 셰어에 의한 계조의 왜곡이 줄어들고, 동일 드라이버 IC내에서도 6라인씩 차지 셰어가 되도록 하여 계조 차가 적은 데이터 라인들 사이에서만 차지 셰어가 되어 효율적인 차지 셰어가 가능하여, 드라이버 IC의 발열을 줄일 수 있고 소비전력의 감소가 가능하다.
상기의 차지 셰어 과정에 대한 설명은 기수 번째 데이터 라인에 대한 설명이지만 우수 번째 데이터 라인에도 동일한 차지 셰어 과정에 의한 파형이 나타난다.
상기의 차지 셰어 과정은 6라인씩 차지 셰어를 설명하였지만 6라인에 한정하지 않는다. 바람직하게는 3개의 서브 픽셀이 하나의 픽셀을 정의하므로, 계조에 의한 색상의 왜곡을 방지하기 위해 3의 배수 개의 라인씩 별도로 차지 셰어회로로 구성할 수 있다.
1: 액정표시장치 10, 20: 액정패널
20: 타이밍 콘트롤러 30: 게이트 드라이버
40: 데이터 드라이버 40a, b, c, d, e, f: 드라이버 IC
100, 200: 차지 셰어 회로 130, 230: 제1 스위치 어레이
140, 240: 제2 스위치 어레이 150: 라인 스위치 어레이
230a: 제1 기수 스위치 어레이 230b: 제2 기수 스위치 어레이
230c: 제3 기수 스위치 어레이 240a: 제1 우수 스위치 어레이
240b: 제2 우수 스위치 어레이 240c: 제3 우수 스위치 어레이
CS: 차지 셰어 제어신호 R, G, B: 데이터 신호
Vg: 게이트 신호 Vd: 데이터 전압

Claims (9)

  1. 다수의 드라이버 IC를 포함하는 다수의 데이터 드라이버;
    상기 다수의 드라이버 IC와 전기적으로 연결되는 다수의 기수 번째 데이터 라인 및 다수의 우수 번째 데이터 라인;
    상기 데이터 라인과 교차하는 게이트 라인; 및
    상기 데이터 라인들의 차지 셰어를 위한 차지 셰어 회로를 포함하고,
    상기 차지 셰어 회로는,
    상기 기수 번째 데이터 라인의 차지 셰어를 위한 제1 스위치 어레이;
    상기 우수 번째 데이터 라인의 차지 셰어를 위한 제2 스위치 어레이; 및
    상기 데이터 라인들로의 데이터 전압의 공급을 스위칭하기 위한 라인 스위치 어레이를 포함하며,
    상기 제1 스위치 어레이는,
    하나의 드라이버 IC에 대응되는 다수의 기수 스위치 어레이를 포함하고, 상기 다수의 기수 스위치 어레이는 다수의 기수 번째 데이터 라인들을 전기적으로 연결하며,
    상기 제2 스위치 어레이는,
    하나의 드라이버 IC에 대응되는 다수의 우수 스위치 어레이를 포함하고, 상기 다수의 우수 스위치 어레이는 다수의 우수 번째 데이터 라인들을 전기적으로 연결하는 액정표시장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 라인 스위치 어레이, 제1 및 제2 스위치 어레이는 차지 셰어 제어 신호에 의해 온/오프 되는 액정표시장치.
  5. 제1항에 있어서,
    상기 기수 스위치 어레이에 의해 연결되는 기수 번째 데이터 라인의 개수는 3의 배수인 액정표시장치.
  6. 제1항에 있어서,
    상기 우수 스위치 어레이에 의해 연결되는 우수 번째 데이터 라인의 개수는 3의 배수인 액정표시장치.
  7. 제4항에 있어서,
    상기 차지 셰어 제어 신호는 소스 출력 이네이블(SOE)과 동기화되는 액정표시장치.
  8. 제1항에 있어서,
    상기 제1 스위치 어레이 및 제2 스위치 어레이의 스위치들은 동일한 극성 트랜지스터인 액정표시장치.
  9. 제1항에 있어서,
    상기 라인 스위치 어레이의 스위치들과 상기 제1 및 제2 스위치 어레이의 스위치들은 상반된 극성 트랜지스터인 액정표시장치.


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