KR101808945B1 - Finfet 디바이스, finfet 디바이스 형성 방법 및 finfet 디바이스 품질 모니터링 방법 - Google Patents

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Abstract

2개의 노치 피처를 구비한 게이트 구조체를 갖는 FinFET 구조체와 이를 형성하는 방법이 개시된다. 상기 방법은 기판에 의해 지지되는 복수의 핀을 형성하는 단계; 핀 상에 게이트 층을 성막하는 단계; 및 2개의 노치 피처를 갖는 게이트를 형성하기 위한 에칭 가스에 의한 플라즈마 에칭에 의해 게이트 층을 에칭하는 단계를 포함한다. 에칭 가스는, 0.2로부터 1까지의 범위의, 기판의 주변 영역에서의 플로우 레이트에 대한 기판의 중심 영역에서의 플로우 레이트의 비로 공급된다. 본 개시는 FinFET 디바이스의 품질을 모니터링하는 방법을 제공하고, 상기 방법은, 노치 피처의 프로파일을 측정하는 단계; 및 노치 피처의 프로파일을 미리 결정된 기준과 비교함으로써 FinFET 디바이스의 품질을 획득하는 단계를 포함한다.

Description

FINFET 디바이스, FINFET 디바이스 형성 방법 및 FINFET 디바이스 품질 모니터링 방법{FINFET DEVICE AND METHOD OF FORMING AND MONITORING QUALITY OF THE SAME}
반도체 디바이스는 컴퓨터, 셀 폰 등의 다수의 전자 디바이스에 널리 사용된다. 반도체 디바이스는 집적 회로를 형성하기 위해 반도체 디바이스 위에 다수의 타입의 물질의 박막을 증착하고, 물질의 박막을 패터닝함으로써 반도체 웨이퍼 상에 형성되는 집적 회로를 포함한다.
제조 프로세스에서의 동반된 문제점들 및 제조 복잡성의 증가를 해결하기 위해, IC 프로세싱 및 제조에서의 향상이 필요하다. 예컨대, 평면 트랜지스터를 교체하기 위해 Fin-FET(fin-like field-effect transistor) 등의 3차원 트랜지스터가 도입된다. Fin-FET 디바이스의 제조 프로세스에서, 스케일링 다운 프로세스에서의 성능 요구사항을 만족시키기 위해 추가의 향상이 변함없이 필요하다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피처(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 실시형태에 따른 FinFET 디바이스를 제조하기 위한 예시적 플로우 차트를 나타낸다.
도 2는 실시형태에 따른 FinFET 디바이스의 3차원 뷰를 나타낸다.
도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a는 실시형태에 따른 제조 프로세스의 상이한 스테이지에서 도 2에서의 A-A선을 따른 FinFET 디바이스의 다양한 단면도를 나타낸다.
도 3b, 도 4b, 도 5b, 도 6b, 및 도 7b는 실시형태에 따른 제조 프로세스의 상이한 스테이지에서 도 2에서의 B-B선을 따른 FinFET 디바이스의 다양한 단면도를 나타낸다.
도 6c 및 도 7c는 실시형태에 따른 제조 프로세스의 상이한 스테이지에서 도 2에서의 C-C선을 따른 FinFET 디바이스의 다양한 단면도를 나타낸다.
도 8은 실시형태에 따른 FinFET 디바이스의 단면도를 나타낸다.
도 9는 실시형태에 따른 FinFET 디바이스의 품질을 모니터링하는 예시적 플로우 차트를 나타낸다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피처들을 구현하기 위한 다수의 상이한 실시형태들 또는 실시예들을 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
단수형의 부정관사 및 정관사는 콘텍스트가 명확하게 다르게 지시하지 않으면 복수형을 포함한다. 따라서 참조로서, 예컨대 문맥 상 명백하게 다르게 나타내지 않으면, 도전성 플러그는 2개 이상의 이러한 플러그를 갖는 양태를 포함한다. 또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다.
반도체 디바이스의 제조에서, 안정 상태에서 동작하고, 이에 따라 쇼트 회로(short circuit)를 야기하는 모든 가능성을 회피하는 것이 집적 회로를 위해 매우 중요하다. FinFET(fin field-effect transistor)에서, 이러한 쇼트 회로 중 하나는 핀(fin)을 둘러싸는 핀 구조체와 게이트 구조체 내의 소스/드레인 영역 사이에서 발생할 수 있다. 정상 상황에서, 핀 구조체를 둘러싸는 게이트 구조체를 형성하는 중에, 에칭 등의 제거 프로세스는 게이트 구조체의 원하는 형상을 형성하기 위해 게이트 물질층을 제거하도록 제어된다. 그러나, 게이트 구조체를 형성하기 위한 종래의 에칭 방법에서는, 기판의 중심 영역에서의 게이트 구조체와 기판의 주변 영역에서의 게이트 구조체는 상이한 에칭 레이트(etching rate) 하에 있다. 이러한 상이한 에칭 레이트는 중심 영역에서의 게이트 구조체에 관하여 주변 영역에서의 게이트 구조체의 상이한 프로파일(profile)을 야기할 수 있다. 예컨대, 주변 영역에서의 게이트 구조체가 언더 에칭되어(under etched), 게이트 구조체의 하방 부분으로부터 연장되는 푸팅 피처(footing feature)(또는 게이트 돌출부)를 초래할 수 있다. 푸팅 피처는 후속하여 형성되는 소스/드레인 영역과 게이트 구조체 사이에 쇼트 회로를 초래할 수 있다.
게이트 구조체의 푸팅 피처에 의해 야기되는 소스/드레인 영역과 게이트 구조체 사이의 쇼트 회로의 문제를 해결하기 위해, 중심 영역과 주변 영역 양자에서의 게이트 구조체가 그 내부에 2개의 노치 피처를 갖게 하는 방법이 제공된다. 본 발명에서, 주변 영역에서의 에칭 프로세스를 향상(즉, 에칭 레이트의 증가)시키기 위해, 건식 플라즈마 에칭 프로세스 중에 주변 영역에 비해 중심 영역에서의 에칭 가스의 상이한 플로우 레이트(flow rate)가 적용된다. 또한, 에칭 압력, RF 바이어스 전압, 및 오버 에칭 타임(over etching time) 등의 다른 에칭 파라미터를 적절하게 조정함으로써, 주변 영역과 중심 영역에서의 게이트 구조체 양자는 동일한 프로파일을 가진 2개의 노치 피처를 갖는다. 특히, 노치 피처의 치수(또는 간격의 세트)는 미리 결정된 기준(criterion)으로 제어될 수 있다. 따라서, FinFET 디바이스는 WAT(wafer acceptance test) 절차로부터 측정될 수 있는 양호한 전기 특성을 가질 것이다.
이제 본 발명의 일실시형태에 따른 FinFET 디바이스를 제조하기 위한 예시적 플로우 차트인 도 1을 참조한다. 플로우 차트는 전체 제조 프로세스 중 관련 부분만을 나타낸다. 도 1에 도시된 동작 이전, 도중, 이후에 추가 동작이 제공될 수 있고, 이하 설명되는 동작의 일부는 방법의 추가적인 실시형태를 위해 교체 또는 제거될 수 있는 것으로 이해된다. 상기 동작/프로세스의 순서는 교체 가능하다.
도 1에 도시된 바와 같이, FinFET의 게이트 구조체 내에 2개의 노치 피처를 형성하는 실시형태 방법(1000)이 제공된다. 스텝 1002에서, 기판에 지지되는 핀이 형성된다. 스텝 1004에서, 격리 구조체가 핀 사이에 형성된다. 스텝 1006에서, 게이트 산화물 층과 게이트 물질 층이 핀 위에 성막된다. 스텝 1008에서, 제1 하드 마스크 층과 제2 하드 마스크 층이 게이트 물질 층 상에 성막된다. 스텝 1010에서, 내부에 2개의 노치 피처를 갖는 게이트 구조체를 형성하기 위해 제2 하드 마스크 층, 제2 하드 마스크 층, 및 게이트 물질 층이 에칭된다. 스텝 1012에서, 핀 내에 에피택시(epitaxy)가 형성된다.
도 2를 참조하면, 본 발명의 더 용이하고 명확한 이해를 위해 우선 그 내부에 2개의 노치 피처를 구비한 게이트 구조체를 갖는 FinFET 디바이스의 3차원 뷰가 제공된다. FinFET 디바이스를 형성하는 방법(1000)에 관한 이하의 논의에서, 본 발명의 가장 좋은 이해를 위해, 도 3a 내지 도 7a, 도 3b 내지 도 7b 및 도 6c 내지 도 7c에는 각각 A-A선, B-B선, 및 C-C선을 따른 FinFET 디바이스의 복수의 단면도가 도시되어 있다.
도 1, 도 2, 도 3a, 및 도 3b를 참조하면, 방법(1000)은 기판(110)에 의해 지지되는 핀(122, 132, 134, 136, 및 138)을 형성함으로써 스텝 1002로부터 시작된다. 기판(110)은, 2개의 영역, 즉 핀(132, 134, 136, 및 138)을 가진 주변 영역(130) 및 핀(122)을 가진 중심 영역(120)을 포함한다. 중심 영역(120) 및 주변 영역(130)은 조밀 영역(dense area) 또는 이소 영역(iso area)에 각각 위치될 수 있고, 조밀 영역은 그 위에 고밀도의 핀이 있는 영역으로 규정되고, 이소 영역은 그 위에 저밀도의 핀이 있는 영역으로 규정되는 것으로 인식되어야 한다. 다른 실시형태에서, 기판(110)은 조밀 영역(130)과 이소 영역(120)을 포함한다. 또한, 조밀 영역(130)과 이소 영역(120)은 모두 기판(110)의 중심 영역 또는 기판(110)의 주변 영역에 위치될 수 있다.
기판(110)은 벌크 실리콘 기판이 될 수 있다. 대안으로서, 기판(100)은, 결정 구조 내에 실리콘(Si) 또는 게르마늄(Ge) 등의 기초 반도체; 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 비화 갈륨(GaAs), 인화 갈륨(GaP), 인화 인듐(InP), 비화 인듐(InAs), 및/또는 안티몬화 인듐(InSb) 등의 복합 반도체; 또는 이들의 조합을 포함할 수 있다. 또한, 기판(110)은 SOI(silicon-on-insulator) 기판을 포함할 수도 있다. 일반적으로, SOI 기판은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. SOI 기판(100)은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 다른 적합한 방법들을 사용하여 제조된다. 사용될 수 있는 다른 기판은 멀티-레이어 기판(multi-layered substrate), 그라디언트 기판(gradient substrate), 또는 하이브리드 오리엔테이션 기판(hybrid orientation substrate)을 포함한다. 실시형태에서, 기판(110)은 벌크 실리콘 기판이다. 즉, 핀(122, 132, 134, 136, 및 138)은 기판(110)에 물리적으로 접속된다.
도 1, 도 2, 도 3a, 및 도 3b를 계속 참조하면, 방법(1000)은 핀(122, 132, 134, 및 138) 사이에 격리 구조체(140)를 형성함으로써 스텝 1004로 진행된다. 격리 구조체(140)는 핀(122, 132, 134, 및 138) 내의 에피택시(200) 등을 포함하는 2개의 활성 영역을 분리하기 위한 절연 층 또는 격리 층으로서 기능한다. 예컨대, 격리 구조체(140)는, 이에 한정되지 않지만, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 불소 도핑 규산염 유리, 로우-k 유전체 물질 및 이들의 조합 등의 임의의 적합한 절연 물질을 포함할 수 있다. 여기에 사용된 바와 같이, 용어 "로우-k 유전체"는 SiO2의 k 값인 약 3.9보다 작은 유전 상수를 갖는 물질을 의미한다. 격리 구조체(140)는 예컨대, 실리콘, 실록산, MSQ(methyl SilsesQuioxane), HSQ(hydrogen SisesQuioxane), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhy-dro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 TSA(trisilylamine) 등의 실릴아민(silyl-amine) 등의 유동가능 물질(flowable material)을 포함할 수도 있다.
도 1, 도 2, 도 4a, 및 도 4b를 참조하면, 방법(1000)은 핀 상의 게이트 산화물 층(152) 및 게이트 산화물 층(152) 상의 게이트 물질 층(154)을 성막함으로써 스텝 1006으로 진행된다. 게이트 산화물 층(152)은, LaO, AlO, ZrO, TiO, SiO2, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, SiON(oxynitride), 또는 다른 적합한 물질을 포함할 수 있다. 반면, 게이트 물질 층(154)은, 금속(예컨대, 탄탈룸, 티타늄, 몰리브데넘, 텅스텐, 플래티넘, 알루미늄, 하프늄, 루테늄), 금속 실리사이드(예컨대, 티타늄 실라사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈룸 실리사이드), 금속 질화물(예컨대, 티타늄 질화물, 탄탈룸 질화물), 도핑된 다결정질 실리콘, 다른 도전성 물질, 또는 이들의 조합과 같은, 도전성 물질을 포함할 수 있다. 일부 실시형태에서, 게이트 산화물 층(152)과 게이트 물질 층(154)은 CVD(chemical vapor deposition)과 같은 성막 프로세스에 의해 형성된다.
도 1, 도 2, 도 5a, 및 도 5b를 참조하면, 방법(1000)은 게이트 물질 층(154) 상의 제1 하드 마스크 층(162) 및 제1 하드 마스크 층(162) 상의 제2 하드 마스크 층(164)을 성막함으로써 스텝 1008로 진행된다. 제1 하드 마스크 층(164) 및 제2 하드 마스크 층은 SiC, SiCN, SiN, TaO, TiO2, SiO2, Si3N4, SiON, 임의의 적합한 물질, 또는 이들의 조합으로부터 선택된 동일한 물질 또는 상이한 물질을 포함할 수 있다. 일부 실시형태에서, 제1 하드 마스크 층(162)과 제2 하드 마스크 층(164)은 CVD(chemical vapor deposition) 등의 성막 프로세스에 의해 형성된다. 다른 실시형태에서, 제1 하드 마스크 층(162)은 다층 구조체(multiple structure)를 포함할 수 있다. 또 다른 실시형태에서, 제1 하드 마스크 층(162)과 같은 하드 마스크 층만 게이트 물질 층(154) 상에 형성된다.
도 1, 도 2, 도 6a 내지 도 6c를 참조하면, 방법(1000)은 그 내부에 2개의 노치 피처를 갖는 게이트 구조체(170 및 171)를 형성하기 위해 제2 하드 마스크 층(164), 제1 하드 마스크 층(162), 및 게이트 물질 층(154)을 에칭함으로써 스텝 1010으로 진행된다. 스텝 1006의 에칭 프로세스를 수행하기 전에, 제1 하드 마스크 층(162) 및 제2 하드 마스크 층(164)은 그 위에 패턴을 형성하기 위해 적합한 포토리소그래피 프로세스를 통해 패터닝된다. 게이트 구조체(170 및 171) 상에 제1 하드 마스크 층(180)과 제2 하드 마스크(190)뿐만 아니라 게이트 구조체(170 및 171)를 형성하기 위한 에칭 프로세스가 이어진다.
에칭 프로세스는 건식 에칭, 습식 에칭, 플라즈마 에칭, 반응성 이온 에칭, 이들의 조합, 또는 다른 적합한 프로세스를 포함할 수 있다. 에칭 프로세스에 사용되는 에칭 가스는 HBr, CF4, CHF3, CH4, CH2F2, N2H2, BCl3, Cl2, N2, H2, O2, He, Ar, 및 이들의 조합을 포함할 수 있다. 중심 영역(120) 내의 게이트 구조체(170) 및 주변 영역(130) 내에 게이트 구조체(171)를 만들기 위해, 양자는 동일한 프로파일을 가진 2개의 노치 피처를 갖고, 일부 에칭 파라미터는 조정될(tuned) 필요가 있다. 건식 플라즈마 에칭 프로세스의 에칭 파라미터는 에칭 온도, 에칭 압력, 소스 파워, RF 바이어스 전압, RF 바이어스 파워, 가스 플로우(gas flow), 오버 에칭 타임(over etching time), 및 다른 적합한 파라미터들을 포함할 수 있다. 실시형태에서, 가스 플로우는 중심 영역(120) 및 주변 영역(130)에서 균일하지 않다. 실시형태에서, 주변 영역에서의 가스 플로우에 대한 중심 영역에서의 가스 플로우의 비(ratio)는 약 0.2 내지 약 1 사이의 범위 내에 있다. 일부 실시형태에서, 상기 비는 0.2보다 작다. 즉, 주변 영역(130)에서의 게이트 물질 층(154)의 에칭 레이트가 중심 영역(120)에서의 에칭 레이트와 유사하게 되도록, 주변 영역(130)에서의 가스 플로우는 중심 영역(120)에서의 가스 플로우보다 크다. 주변 영역(130)에서의 게이트 물질 층(154)의 더 높은 에칭 레이트는 종래의 에칭 방식에서 주변 영역(130)에서의 에칭 상황하에서 향상되고, 쇼트 회로 이슈를 초래할 수 있는 푸팅 피처가 발생하는 것을 회피한다는 것이 인식되어야 한다.
또한, 건식 플라즈마 에칭 프로세스의 다른 파라미터는 게이트 물질 층(154)의 에칭 프로세스를 향상시킬 수 있다. 실시형태에서, 에칭 압력은 약 13 mtorr와 약 20 mtorr 사이의 범위 내에 있다. 일부 실시형태에서, 에칭 압력은 약 20 mtorr 보다 높거나 약 13 mtorr보다 낮다. 실시형태에서, RF 바이어스 전압은 약 160 V와 약 180 V 사이의 범위 내에 있다. 일부 실시형태에서, RF 바이어스 전압은 약 160 V 보다 낮거나 약 180 V 보다 높다. 실시형태에서, 오버 에칭 타임은 약 30 초 내지 약 32 초 사이의 범위 내에 있다. 일부 실시형태에서, 오버 에칭 타임은 약 32 초 보다 길거나 30 초 보다 짧다. 이들 에칭 파라미터를 적용함으로써, 푸팅 피처를 회피하기 위해, 종래의 방법에서 주변 영역(130)에서 발생되는 언더 에칭 상태가 향상될 수 있다.
또한, 에칭 프로세스의 파라미터를 적절하게 선택함으로써, 중심 영역 또는 주변 영역의 조밀 영역 또는 이소 영역에서의 게이트 구조체(170 및 171) 양자는 각각 게이트 구조체(170 및 171)의 제1 부분과 제2 부분에서 2개의 노치 피처를 갖는다.
도 6a를 참조하면, 중심 영역(120) 내의 게이트 구조체(170)는 핀(122) 위에 제1 부분(172)과 핀(122)의 측벽과 오버랩되는 제2 부분(174)을 갖는다. 즉, 게이트 구조체(170)는 서로 접속되는 2개의 파트로 분할된다. 그리고, 제1 부분(172)의 하단 표면은 제2 부분(174)의 상단 표면과 오버랩된다. 제1 부분(172) 내의 노치 피처는 제1 부분(172)의 상단 표면에서 제1 폭(W1) 및 제1 부분(172)의 상단 표면으로부터 핀(122)까지의 제1 높이(H1)를 포함하는 간격의 세트를 포함한다. 한편, 제2 부분(174) 내의 노치 피처는, 제2 부분(174)의 상단 표면에서 제2 폭(W2), 제2 부분(174)의 중간 위치에서 제3 폭(W3), 제2 부분(174)의 하단 표면에서 제4 폭(W4), 제2 부분(174)의 하단 표면으로부터 핀(122)까지의 제2 높이(H2), 및 제2 부분(174)의 중간 위치로부터 핀(122)까지의 제3 높이(H3)를 포함하는 간격의 세트를 포함한다. 상기 간격의 세트 각각은 제2 폭(W2)을 참조하고, 간격의 세트 중 임의의 2개의 사이의 상대적 위치는 간격의 세트의 상기 정의에 의해 계산되고 알려질 수 있다는 것을 인식해야 한다.
도 6c를 참조하면, 주변 영역(130) 내의 게이트 구조체(171)는, 핀(132) 위의 제1 부분(173) 및 핀(132)의 측벽과 오버랩되는 제2 부분(175)을 갖는다. 즉, 게이트 구조체(171)는 서로 접속되는 2개의 파트로 분할된다. 그리고, 제1 부분(173)의 하단 표면은 제2 부분(175)의 상단 표면과 오버랩된다. 제1 부분(173) 내의 노치 피처는 제1 부분(173)의 상단 표면에서 제1 폭(W11) 및 제1 부분(173)의 상단 표면으로부터 핀(132)까지의 제1 높이(H11)를 포함하는 간격의 세트를 포함한다. 한편, 제2 부분(175) 내의 노치 피처는, 제2 부분(175)의 상단 표면에서 제2 폭(W12), 제2 부분(175)의 중간 위치에서 제3 폭(W13), 제2 부분(175)의 하단 표면에서 제4 폭(W14), 제2 부분(175)의 하단 표면으로부터 핀(132)까지의 제2 높이(H12), 및 제2 부분(175)의 중간 위치로부터 핀(132)까지의 제3 높이(H13)를 포함하는 간격의 세트를 포함한다.
실시형태에서, 게이트 구조체(170)와 게이트 구조체(171)는 각각 제1 부분(172 및 173) 및 제2 부분(174 및 175)에서 동일한 프로파일(또는 동일한 간격의 세트)를 갖는 노치 피처를 갖는다. 또한, 상기 게이트 구조체(170 및 171)의 노치 피처의 간격의 세트는, 이후에 논의될 FinFET 디바이스의 전기적 특성에 관련된 특질(quality)을 얻기 위해 미리 결정된 기준과의 비교에 사용될 수 있다.
도 1, 도 2, 및 도 7a 내지 도 7c를 참조하면, 방법(1000)은 각각 핀(122 및 132) 내에 에피택시(200)를 형성함으로써 스텝 1012로 진행된다. 에피택시(200)는 핀(122 및 132)의 리세스(recess)(미도시)에 결정질을 성막함으로써 형성될 수 있다. 도 7a에 도시된 바와 같이, 게이트 구조체(170)의 제2 부분(174)과 에피택시(200) 사이의 간격(D1) 및 게이트 구조체(170)의 제1 부분(172)과 에피택시(200) 사이의 간격(D2)이 있다. 한편, 도 7c에 도시된 바와 같이, 게이트 구조체(171)의 제2 부분(175)과 에피택시(200) 사이의 간격(D11) 및 게이트 구조체(171)의 제1 부분(173)과 에피택시(200) 사이의 간격(D12)이 있다. 간격(D1, D2, D11, 및 D12)은 쇼트 회로가 발생하는 것을 회피하기 위해 정확하게 제어되어야 한다. 실시형태에서, 프로세스 윈도우가 확장될 수 있고, 반도체 디바이스의 안정성이 향상될 수 있도록, 게이트 구조체(170 및 171)의 제2 부분(174 및 175) 내의 노치 피처는, 더 큰 간격(D1 및 D11)을 제공할 수 있다. 또한, 게이트 구조체(170 및 171)의 제1 부분(172 및 173) 내의 노치 피처는 더 큰 간격(D2 및 D12)을 제공할 수 있고, 이에 따라 푸팅 피처에 의해 야기되는 쇼트 회로 이슈도 회피될 수 있다.
도 8에 도시된 바와 같은 다른 실시형태에서, 게이트 구조체는 상이한 폭을 포함할 수 있고, 이에 따라 설계 요구사항을 위한 게이트 구조체 하에 상이한 채널 길이가 형성될 수 있다. 도 8에 도시된 바와 같이, 단 채널 게이트(770), 중간 채널 게이트(870), 및 장 채널 게이트(970)를 포함하는 게이트 구조체는 핀(822)과 게이트 산화물 층(852) 상에 형성된다. 또한, 각각의 게이트 구조체(770, 870, 및 970)는 각각 제1 하드 마스크(780, 880, 및 980) 및 제2 하드 마스크(790, 890, 및 990)를 포함한다. 상기 특정한 에칭 파라미터에 의한 에칭 방법을 사용함으로써, 단 채널 게이트(770), 중간 채널 게이트(870), 및 장 채널 게이트(970)는 동일한 프로파일을 갖는 2개의 노치 피처를 가질 수 있다. 더 정확하게 하기 위해, 도 6에서 설명한 노치 피처의 간격의 세트 중 각각의 간격 사이의 차이는 단 채널 게이트(770), 중간 채널 게이트(870), 및 장 채널 게이트(970) 중에서 동일한 것이다. 예컨대, 단 채널 게이트(770)의 제1 폭(W771)과 제2 폭(W772) 사이의 차이는 중간 채널 게이트(870)의 제1 폭(W871)과 제2 폭(W872) 사이의 차이와 동일하다. 그리고, 단 채널 게이트(770)의 제2 폭(W772)과 제3 폭(W773) 사이의 차이는 중간 채널 게이트(870)의 제2 폭(W872)과 제3 폭(W873) 사이의 차이와 동일하다. 또한, 중간 채널 게이트(870)의 제2 폭(W872)과 제3 폭(W873) 사이의 차이는 장 채널 게이트(970)의 제2 폭(W972)과 제3 폭(W973) 사이의 차이와 동일하다. 그리고, 중간 채널 게이트(870)의 제1 폭(W871)과 제2 폭(W872) 사이의 차이는 장 채널 게이트(970)의 제1 폭(W971)과 제2 폭(W972) 사이의 차이와 동일하다. 따라서, 상기 특정 파라미터를 갖는 에칭 방법은 상이한 게이트 폭을 갖는 게이트 구조체를 비교할 때, 간격의 세트 중 임의의 2개의 간격 사이의 동일한 차이를 형성하는데 사용될 수 있다.
이제 본 발명의 일실시형태에 따른 FinFET 디바이스의 품질을 모니터링하는 예시적 플로우 차트인 도 9를 참조한다. 플로우 차트는 전체 제조 프로세스 중 관련 부분만을 나타낸다. 도 9에 도시된 동작 이전, 도중, 이후에 추가 동작이 제공될 수 있고, 이하 설명되는 동작의 일부는 방법의 추가적인 실시형태를 위해 교체 또는 제거될 수 있는 것으로 이해된다. 상기 동작/프로세스의 순서는 교체 가능하다.
도 9를 참조하면, FinFET 디바이스의 품질을 모니터링하는 방법(2000)은 노치 피처를 갖는 게이트 구조체를 포함하는 FinFET 디바이스를 제공함으로써 스텝 2002로부터 시작한다. FinFET 디바이스는 도 1에서 상기 제조 방법(1000)에 의해 제공될 수 있다. 대안으로서, FinFET 디바이스는 다른 실시형태로부터 받을 수 있다. 여기에서 논의되는 방법(2000)은 FinFET 디바이스의 소스와 무관한 모니터링 방법만을 의미한다.
도 9를 참조하면, 방법(2000)은 게이트 구조체 내의 노치 피처의 프로파일을 측정함으로써 스텝 2004로 진행된다. 노치 피처의 프로파일을 측정하는 방법은 중간 검사(inline inspection)가 될 수 있다. 측정 방법은, 노치 피처를 포함하는 기판을 슬라이싱(slicing)하는 단계와, 이어서 노치 피처의 프로파일을 측정하기 위해 전자 현미경 스캐닝을 수행하는 단계를 포함하는 TEM 방법을 사용할 수 있다. 노치 피처의 단면 TEM 이미지를 관찰함으로써, 도 6에서 상기 언급한 간격의 세트의 각 간격이 직접 그리고 정밀하게 얻어질 수 있다. 대안으로서, 측정 방법은 OCD(optical critical-dimension) 검사를 사용할 수 있다. OCD 측정 방법은, 입사 전자기파로 노치 피처를 방사하는(irradiating) 단계, 입사 전자기파와 노치 피처 사이의 상호작용 후에 노치 피처로부터 방출된 전자기파를 수신하는 단계, 및 입사 전자기파와 방출된 전자기파 사이의 분극 변화를 계산함으로써 노치 피처의 프로파일을 획득하는 단계를 포함한다. OCD 검사는, 상기 간격의 세트의 간격을 획득하기 위한 비파괴 측정을 제공하기 위해 사용될 수 있다.
도 9를 참조하면, 방법(2000)은 FinFET 디바이스의 품질을 획득하기 위한 미리 결정된 기준으로 노치 피처의 프로파일을 비교함으로써 단계 2006으로 진행된다. 도 6에서 상기 간격의 세트의 각 간격과 프로파일이 단계 2004에서 논의된 방법에 의해 얻어진 후에, 노치 피처의 간격의 세트의 간격은 미리 결정된 기준과 비교된다. 도 6a에서의 노치 피처의 간격의 세트의 각 간격은 미리 결정된 기준을 용이하고 명확하게 이해하기 위해 사용된다는 것이 인식되어야 한다. 미리 결정된 기준은, 이하의 조건을 포함한다: 제1 폭(W1)은 제2 폭(W2)보다 크다; 제2 폭(W2)은 제3 폭(W3)보다 크고, 제2 폭(W2)과 제3 폭(W3)의 차이는 약 0.001 nm와 약 15 nm 사이의 범위 내에 있다; 그리고 제1 높이(H1)는 제2 높이(H2)보다 크고, 제2 높이(H2)는 약 0.001 nm와 약 50 nm 사이의 범위 내에 있다. 제3 폭(H3)은 제2 높이(H2)의 절반이기 때문에, 제3 폭(H3)은 약 0.001 nm와 약 25 nm 사이의 범위 내에 있다. 제4 폭(W4)은 미리 결정된 기준에서 제한되지 않고, 이로 인해 제4 폭(W4)의 폭은 제3 폭(W3)보다 크거나 제3 폭(W3)보다 작을 수 있다는 것이 인식되어야 한다. 실시형태에서, 제2 부분(174)은 제4 폭(W4)이 제3 폭(W3)보다 작아지도록, 동일한 기울기(slope)를 갖는 매끄러운 측벽을 포함한다. FinFET 디바이스 내의 모든 게이트 구조체의 노치 피처에 상기 기준이 적용된다는 것이 인식되어야 한다. 제2 부분(174)의 상부 절반 부분(half upper part)은 도 6a에 도시된 바와 같이 제2 폭(W2), 제3 폭(W3), 및 제3 높이(H3)를 포함하는 특정 프로파일을 갖는다는 것이 인식되어야 한다. 또한, 제2 부분(174)은 그 측벽 상의 기울기(slope)를 갖는다. 상기 기울기는, 제2 폭(W2)과 제3 폭(W3) 사이의 차이에 대한 제3 높이(H3)의 비로서 규정되고, 양의 기울기는 제3 폭(W3)보다 큰 제2 폭(W2)을 갖는 제2 부분(174)의 기울기를 나타내고, 음의 기울기는 제3 폭(W3)보다 작은 제2 폭(W2)을 갖는 제2 부분(174)의 기울기를 나타낸다. 실시형태에서, 기울기는 0.000067과 250000 사이의 범위 내에 있다. 일부 실시형태에서, 기울기는 0.067과 25 사이의 범위 내에 있다. 게이트 구조체(170)의 제2 부분(174)의 기울기를 제어함으로써, 게이트 구조체(170)는 정상적으로 동작하고, WAT(wafer acceptance test)를 통과할 것이다.
또한, 노치 피처의 간격의 세트의 간격이 상기 미리 결정된 기준을 만족하면, 후속 WAT의 항목(item)도 미리 결정된 표준값을 만족하고, 이에 따라 FinFET 디바이스의 전기 입자와 안정성이 양호하거나 수용가능하다는 것이 입증된다. 게이트 구조체에 관한 WAT의 항목은 Rc, Cgd, Cgg, Rg, DIBL(drain-induced barrier lowering), 및 다른 테스트 항목을 포함할 수 있다.
상기한 바와 같이, 동일한 프로파일을 갖는 2개의 노치 피처를 구비한 게이트 구조체를 형성하는 방법은 반도체 디바이스의 전기적 성능과 안정성을 향상시키기 위해 매우 중요하다. 게이트 구조체를 형성하기 위해 게이트 물질 층을 에칭하는 종래의 방식이 기판의 상이한 구역(zone)(즉, 중심/주변 영역 또는 조밀한/이소 영역)에 위치하는 게이트 구조체에서의 제어불가능한 치수를 초래할 수 있다는 것이 알려져 있다. 게이트 구조체의 제어불가능한 치수는 일부 언더 에치드(under-etched) 게이트 구조체에서 게이트 구조체의 푸팅 피처에 의해 야기되는 쇼트 회로와 같은 결합으로 이어질 수 있다. 따라서, 쇼트 회로가 발생하는 것을 방지하기 위한 게이트 구조체의 치수 제어를 향상시키기 위한 방법이 요구된다.
게이트 물질 층의 에칭 프로세스 중에 게이트 구조체의 치수 제어의 상기 문제점을 해결하기 위한 실시형태에 따른 개시된 방법은, 기판의 중심 영역과 주변 영역에서 흐르는 상이한 가스를 제공하는 것 및 에칭 압력, 바이어스 전력, 및 오더 에칭 시간을 조정(tuning)하는 것이다. 가스 흐름과 다른 에칭 파라미터를 적절하게 조정함으로써 모든 형성된 게이트 구조체는 동일한 프로파일을 가진 2개의 노치 피처를 갖는다. 또한, 상이한 게이트 폭을 갖는 게이트 구조체들도 노치 피처의 간격의 세트의 각 간격 사이의 동일한 차이를 갖는 2개의 노치 피처를 갖는다. 또한, 노치 피처의 간격의 세트는 WAT(wafer acceptance test) 항목과 관련된다. 환언하면, 노치 피처의 간격의 세트는 FinFET 디바이스의 품질을 결정하기 위한 정보를 제공할 수 있다. 즉, 노치 피처의 간격의 세트의 간격이 미리 결정된 기준을 만족하면, 관련된 아웃컴 WAT 결과(related outcome WAT result)는 양호하고 허용가능하게 될 것이다. 요컨대, 본 개시의 방법은 모든 게이트 구조체에서 동일한 프로파일을 갖는 2개의 노치 피처를 형성할 수 있다. 그리고, 노치 피처의 프로파일(또는 간격의 세트)는 모두 FinFET 디바이스의 양호한 품질을 갖기 위한 미리 결정된 기준을 만족한다.
본 개시의 일부 실시형태에 따르면, FinFET 구조체의 형성 방법인 상기 방법은, 기판에 의해 지지되는 복수의 핀을 형성하는 단계; 핀 상에 게이트 층을 성막하는 단계; 및 핀의 측벽과 오버랩되는 제2 부분과 핀 위의 제1 부분에서 2개의 노치 피처를 갖는 게이트를 형성하기 위한 에칭 가스에 의한 플라즈마 에칭에 의해 게이트 층을 에칭하는 단계를 포함한다. 기판은 중심 영역과 주변 영역을 갖는다. 플라즈마 에칭 중에 에칭 가스는, 0.2로부터 1까지의 범위의, 주변 영역에서의 플로우 레이트에 대한 중심 영역에서의 플로우 레이트의 비로 공급된다.
본 개시의 일부 실시형태에 따르면, FinFET 디바이스의 품질을 모니터링하는 방법인, 상기 방법은, 핀의 측벽과 오버랩되는 부분에서 노치 피처를 갖는 게이트 구조체와 기판에 의해 지지되는 핀을 포함하는 FinFET 디바이스를 제공하는 단계; 노치 피처의 프로파일을 측정하는 단계; 및 노치 피처의 프로파일을 미리 결정된 기준과 비교함으로써 FinFET 디바이스의 품질을 획득하는 단계를 포함한다.
본 개시의 일부 실시형태에 따르면, FinFET 디바이스는 기판, 기판에 지지되는 핀, 및 2개의 노치 피처를 갖는 게이트 구조체를 포함한다. 2개의 노치 피처는 핀 위의 제1 부분과 핀의 측벽과 오버랩되는 제2 부분 내에 있다. 노치 피처의 프로파일은, 제1 부분의 상단 표면에서의 제1 폭; 제2 부분의 상단 표면에서의 제2 폭; 제2 부분의 중간 위치에서의 제3 폭; 제2 부분의 하단 표면에서의 제4 폭; 제1 폭으로부터 제2 폭까지의 제1 높이; 제2 폭으로부터 제3 폭까지의 제2 높이; 및 제3 폭으로부터 제4 폭까지의 제3 높이를 포함한다. 제3 폭은 제2 폭보다 작고, 제3 폭과 제2 폭 사이의 차이는 0.001 nm와 25 nm 사이의 범위 내에 있고, 제2 높이는 0.001 nm와 25 nm 사이의 범위 내에 있다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. FinFET 디바이스의 형성 방법에 있어서,
    중심 영역과 주변 영역을 갖는 기판에 의해 지지되는 복수의 핀을 형성하는 단계;
    상기 복수의 핀 상에 게이트 층을 성막하는 단계; 및
    상기 핀 위의 제1 부분 내에 제1 노치 피처(notch feature)를 가지며 상기 핀의 측벽과 오버랩되는 제2 부분 내에 제2 노치 피처를 갖는 게이트를 형성하기 위해, 에칭 가스로 상기 게이트 층을 플라즈마 에칭하는 단계로서, 상기 에칭 가스는 0.2 내지 1의 범위 내에 있는 상기 주변 영역에서의 플로우 레이트(flow rate)에 대한 상기 중심 영역에서의 플로우 레이트의 비(ratio)로 도포되는(applied) 것인, 상기 에칭 단계
    를 포함하는 FinFET 디바이스의 형성 방법.
  2. FinFET 디바이스의 품질을 모니터링하는 방법에 있어서,
    FinFET 디바이스를 제공하는 단계로서, 상기 FinFET 디바이스는,
    기판에 의해 지지되는 핀; 및
    상기 핀 위의 제1 부분 내에 제1 노피 피처(notch feature)를 가지며 상기 핀의 측벽과 오버랩되는 제2 부분 내에 제2 노치 피처를 갖는 게이트 구조를 포함하는 것인, 상기 FinFET 디바이스 제공 단계;
    상기 제2 노치 피처의 프로파일(profile)을 측정하는 단계; 및
    상기 제2 노치 피처의 상기 프로파일을 미리 결정된 기준과 비교함으로써 상기 FinFET 디바이스의 품질을 획득하는 단계
    를 포함하는 FinFET 디바이스의 품질을 모니터링하는 방법.
  3. 제2항에 있어서,
    상기 제2 노치 피처의 프로파일을 측정하는 단계는,
    상기 제2 노치 피처를 포함하는 상기 FinFET 디바이스를 슬라이싱(slicing)하는 단계; 및
    상기 제2 노치 피처의 상기 프로파일을 획득하기 위해 전자 현미경 스캐닝을 수행하는 단계
    를 포함하는 것인, FinFET 디바이스의 품질을 모니터링하는 방법.
  4. 제2항에 있어서,
    상기 제2 노치 피처의 프로파일을 측정하는 단계는,
    입사 전자기파로 상기 제2 노치 피처를 방사하는(irradiating) 단계;
    상기 입사 전자기파와 상기 제2 노치 피처 사이의 상호작용 후에 상기 제2 노치 피처로부터 방출된 전자기파를 수신하는 단계; 및
    상기 입사 전자기파와 상기 방출된 전자기파 사이의 분극 변화를 계산함으로써 상기 제2 노치 피처의 상기 프로파일을 획득하는 단계
    를 포함하는 것인, FinFET 디바이스의 품질을 모니터링하는 방법.
  5. 제2항에 있어서,
    상기 제2 노치 피처의 프로파일을 측정하는 단계는 간격들(distances)의 세트를 측정하는 단계이고, 상기 간격들의 세트는,
    상기 제2 부분의 상단 표면에서의 제1 폭;
    상기 제2 부분의 중간 위치에서의 제2 폭; 및
    상기 제1 폭으로부터 상기 제2 폭까지의 제1 높이
    를 포함하는 것인, FinFET 디바이스의 품질을 모니터링하는 방법.
  6. FinFET 디바이스에 있어서,
    기판에 의해 지지되는 핀; 및
    상기 핀 위의 제1 부분 내에 제1 노치 피처(notch feature)를 가지며 상기 핀의 측벽과 오버랩되는 제2 부분 내에 제2 노치 피처를 갖는 게이트 구조체
    를 포함하고,
    상기 제1 노치 피처의 프로파일은,
    상기 제1 부분의 상단 표면에서의 제1 폭; 및
    상기 제1 폭으로부터 제2 폭까지의 제1 높이를 포함하며,
    상기 제2 노치 피처의 프로파일은,
    상기 제2 부분의 상단 표면에서의 상기 제2 폭;
    상기 제2 부분의 중간 위치에서의 제3 폭;
    상기 제2 부분의 하단 표면에서의 제4 폭;
    상기 제2 폭으로부터 상기 제3 폭까지의 제2 높이; 및
    상기 제3 폭으로부터 상기 제4 폭까지의 제3 높이를 포함하고,
    상기 제3 폭은 상기 제2 폭보다 작고, 상기 제3 폭과 상기 제2 폭 사이의 차이는 0.001 nm와 25 nm 사이의 범위 내에 있고, 상기 제2 높이는 0.001 nm와 25 nm 사이의 범위 내에 있는 것인, FinFET 디바이스.
  7. 제6항에 있어서,
    상기 제1 높이는 상기 제2 높이와 상기 제3 높이의 결합된 높이보다 큰 것인, FinFET 디바이스.
  8. 제6항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 큰 것인, FinFET 디바이스.
  9. 제6항에 있어서,
    상기 게이트 구조체는 게이트 산화물 층과 게이트 전극을 포함하는 것인, FinFET 디바이스.
  10. 제6항에 있어서,
    상기 게이트 구조체 상에 하드 마스크를 더 포함하는, FinFET 디바이스.
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