KR101802582B1 - 집적 회로 설계를 위한 레이아웃 최적화 - Google Patents
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- 238000005457 optimization Methods 0.000 title description 5
- 238000000034 method Methods 0.000 claims abstract description 70
- 230000004044 response Effects 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000000354 decomposition reaction Methods 0.000 claims description 6
- 230000008569 process Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 230000015654 memory Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 238000005520 cutting process Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract
방법은 메인 패턴, 제 1 컷 패턴, 및 제 2 컷 패턴에 의해 정의된 타겟 패턴을 수신하는 단계, 컴퓨팅 시스템으로, 제 1 컷 패턴과 연관된 제 1 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계, 컴퓨팅 시스템으로, 제 2 컷 패턴과 연관된 제 2 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계, 및 컴퓨팅 시스템으로, 제 1 제약 조건 또는 제 2 제약 조건 중 어느 하나의 위반이 점검 동안에 발견된다는 결정에 응답하여, 패턴을 변경하는 단계를 포함한다.
Description
본 출원은 2014년 11월 24일자에 출원된 미국 출원 제14/552,095호의 부분 계속 출원으로, 이는 발명의 명칭이 "Layout Optimization for Integrated Circuit Design"이고 2013년 7월 15일자에 출원된 미국 출원 제13/941,941호의 분할 출원이고, 발명의 명칭이 "Layout Optimization for Integrated Circuit Design"이고 2013년 3월 15일자에 출원된 미국 가출원 제61/794,037호의 우선권을 주장하며, 이들 양자 모두는 그 전체가 참조에 의해 본 명세서에 통합된다.
다중 패턴화는 큰 피처 밀도를 허용하기 위해서 포토리소그래피 공정에서 이용되는 기술이다. 집적 회로를 제조할 경우, 금속 라인과 같은 다양한 피처들이 반도체 기판에 형성된다. 이러한 피처들을 형성하기 위해서, 포토 마스크가 포토 레지스트층에 패턴을 형성하는데 이용된다. 예를 들어, 포토 레지스트층이 제거되는 영역은 금속이 후속적으로 위치되는 트렌치를 형성하는데 이용되는 에칭 공정에 밑에 있는 기판을 노출시킨다.
포토 레지스트층에 형성되는 패턴들이 점점 더 밀집됨에 따라, 포토 레지스트층이 노출되는 광원의 해상도에 비해, 나노미터 범위 내의 피처들이 비교적 작기 때문에, 포토 레지스트층에 패턴을 형성하기 위해 단일 포토 마스크를 이용하는 것이 어려워진다. 따라서, 다수의 마스크들이 패턴 내에 피처들을 형성하는데 이용될 수 있다. 구체적으로, 다수의 마스크들 각각이 타겟 패턴 내에 상이한 피처들을 생성하는데 이용된다.
일부 경우에, 컷 패턴이 타겟 패턴을 형성하기 위해 메인 패턴과 연관하여 이용된다. 컷 패턴은 원하는 타겟 패턴을 달성하기 위해서 메인 패턴에 의해 형성된 피처들을 제거한다. 이러한 기술을 이용하는 것은 포토리소그래피 공정에 특정한 장점을 제공한다. 예를 들어, 큰 공정 윈도우를 갖는 것이 바람직하다. 공정 윈도우는 포토 레지스트층에 원하는 피처들을 계속 생성할 노출 설정 및 포커스 범위를 나타낸다. 공정 윈도우는 패턴 내의 피처 밀도를 비교적 균일하게 유지함으로써 개선될 수 있다. 이것은 패턴에 또는 패턴 근처에 "더미" 피처의 배치를 포함할 수 있다. 더미 피처는 피처 밀도를 유지하기 위해서 배치되는 추가의 피처이지만, 패턴이 설계된 회로 내에서 어떠한 기능도 제공하지 않는다. 실제 피처들로부터 더미 피처들을 분리시키기 위해서, 그리고 원하는 패턴을 생성하기 위해서, 컷 마스크가 이용된다.
컷 피처 마스크 내에 컷 피처의 배치는 중요한 고려 사항이다. 두 개의 컷 피처들이 서로 너무 가까우면, 컷 피처들을 적절하게 형성하는 것이 어려울 수 있다. 더욱이, 컷 피처들은 인접한 피처들에 악영향을 미칠 수 있다.
따라서, 타겟 패턴에 대한 레이아웃을 설계할 경우 컷 피처의 배치를 고려하는 것이 유익하다.
본 예에 따라, 방법은 메인 패턴, 제 1 컷 패턴, 및 제 2 컷 패턴에 의해 정의된 타겟 패턴을 수신하는 단계, 컴퓨팅 시스템으로, 제 1 컷 패턴과 연관된 제 1 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계, 컴퓨팅 시스템으로, 제 2 컷 패턴과 연관된 제 2 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계, 및 컴퓨팅 시스템으로, 제 1 제약 조건 또는 제 2 제약 조건 중 어느 하나의 위반이 점검 동안에 발견된다는 결정에 응답하여, 패턴을 변경하는 단계를 포함한다.
일례에 따라, 방법은, 컴퓨팅 시스템으로, 타겟 패턴을 수신하는 단계, 타겟 패턴을 메인 패턴 및 원래의 컷 패턴으로 분해하는 단계로서, 원래의 컷 패턴은 복수의 컷 피처들을 포함하는 것인, 타겟 패턴을 분해하는 단계, 컴퓨팅 시스템으로, 복수의 컷 피처들 각각과 제약 조건을 연관시키는 단계, 및 제약 조건에 기초하여 원래의 컷 패턴을 제 1 컷 패턴 및 제 2 컷 패턴으로 분해하는 단계로서, 제 1 컷 패턴은 제 1 마스크와 연관되고, 제 2 컷 패턴은 제 2 마스크와 연관되는 것인, 원래의 컷 패턴을 분해하는 단계를 포함한다.
일례에 따라, 방법은 타겟 패턴을 수신하는 단계, 제약 조건들의 세트를 수신하는 단계로서, 제약 조건들의 세트는 메인 패턴, 제 1 컷 패턴, 및 제 2 컷 패턴으로의 타겟 패턴의 분해와 연관되는 것인, 제약 조건들의 세트를 수신하는 단계, 컴퓨팅 시스템으로, 제약 조건들의 세트 중 제 1 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계로서, 제 1 제약 조건은 제 1 컷 패턴과 연관되는 것인, 제 1 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계, 컴퓨팅 시스템으로, 제약 조건들의 세트 중 제 2 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계로서, 제 2 제약 조건은 제 2 컷 패턴과 연관되는 것인, 제 2 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계, 및 컴퓨팅 시스템으로, 제 1 제약 조건 또는 제 2 제약 조건 중 어느 하나의 위반이 점검 동안에 발견된다는 결정에 응답하여 패턴을 변경하는 단계를 포함한다.
본 발명에 따르면, 집적 회로 설계를 위한 레이아웃 최적화가 가능하다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 명세서에 기술된 원리들의 일례에 따라, 컷 피처에 할당된 예시적인 킵 아웃 존(keep-out-zone)을 도시하는 도면이다.
도 2a는 본 명세서에 기술된 원리들의 일례에 따라, 피처들이 킵 아웃 존 내에서 종료하는지의 여부를 결정하기 위해서 코너를 이용하는 예시적인 방법을 도시하는 도면이다.
도 2b는 본 명세서에 기술된 원리들의 일례에 따라, 피처들이 킵 아웃 존 내에서 종료하는지의 여부를 결정하기 위해서 에지를 이용하는 예시적인 방법을 도시하는 도면이다.
도 3a는 본 명세서에 기술된 원리들의 일례에 따라, 메인 패턴 위에 예시적인 컷 패턴을 도시하는 도면이다.
도 3b는 본 명세서에 기술된 원리들의 일례에 따라, 메인 패턴 및 컷 패턴으로부터 형성된 예시적인 타겟 패턴을 도시하는 도면이다.
도 4는 본 명세서에 기술된 원리들의 일례에 따라, 패턴을 레이아웃하기 위한 예시적인 컴퓨팅 시스템을 도시하는 도면이다.
도 5는 본 명세서에 기술된 원리들의 일례에 따라, 피처 끝단이 킵 아웃 존 내에 배치되지 않도록 패턴 레이아웃을 조정하기 위한 예시적인 방법을 도시하는 흐름도이다.
도 6은 본 명세서에 기술된 원리들의 일례에 따라, 피처 끝단이 킵 아웃 존 내에 배치되지 않도록 패턴을 레이아웃하기 위한 예시적인 방법을 도시하는 흐름도이다.
도 7a 내지 도 7c는 본 명세서에 기술된 원리들의 일례에 따라, 상이한 컷 피처 마스크 상의 컷 피처의 배치를 도시하는 도면이다.
도 8은 본 명세서에 기술된 원리들의 일례에 따라, 상이한 컷 피처 마스크 상의 예시적인 킵 아웃 존을 도시하는 도면이다.
도 9는 본 명세서에 기술된 원리들의 일례에 따라, 다수의 패턴들에서 컷 피처의 레이아웃을 최적화하기 위한 예시적인 방법을 도시하는 흐름도이다.
도 1은 본 명세서에 기술된 원리들의 일례에 따라, 컷 피처에 할당된 예시적인 킵 아웃 존(keep-out-zone)을 도시하는 도면이다.
도 2a는 본 명세서에 기술된 원리들의 일례에 따라, 피처들이 킵 아웃 존 내에서 종료하는지의 여부를 결정하기 위해서 코너를 이용하는 예시적인 방법을 도시하는 도면이다.
도 2b는 본 명세서에 기술된 원리들의 일례에 따라, 피처들이 킵 아웃 존 내에서 종료하는지의 여부를 결정하기 위해서 에지를 이용하는 예시적인 방법을 도시하는 도면이다.
도 3a는 본 명세서에 기술된 원리들의 일례에 따라, 메인 패턴 위에 예시적인 컷 패턴을 도시하는 도면이다.
도 3b는 본 명세서에 기술된 원리들의 일례에 따라, 메인 패턴 및 컷 패턴으로부터 형성된 예시적인 타겟 패턴을 도시하는 도면이다.
도 4는 본 명세서에 기술된 원리들의 일례에 따라, 패턴을 레이아웃하기 위한 예시적인 컴퓨팅 시스템을 도시하는 도면이다.
도 5는 본 명세서에 기술된 원리들의 일례에 따라, 피처 끝단이 킵 아웃 존 내에 배치되지 않도록 패턴 레이아웃을 조정하기 위한 예시적인 방법을 도시하는 흐름도이다.
도 6은 본 명세서에 기술된 원리들의 일례에 따라, 피처 끝단이 킵 아웃 존 내에 배치되지 않도록 패턴을 레이아웃하기 위한 예시적인 방법을 도시하는 흐름도이다.
도 7a 내지 도 7c는 본 명세서에 기술된 원리들의 일례에 따라, 상이한 컷 피처 마스크 상의 컷 피처의 배치를 도시하는 도면이다.
도 8은 본 명세서에 기술된 원리들의 일례에 따라, 상이한 컷 피처 마스크 상의 예시적인 킵 아웃 존을 도시하는 도면이다.
도 9는 본 명세서에 기술된 원리들의 일례에 따라, 다수의 패턴들에서 컷 피처의 레이아웃을 최적화하기 위한 예시적인 방법을 도시하는 흐름도이다.
다음의 발명개시는 본 발명개시의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 더욱이, 이어지는 설명에서 제 2 공정 이전에 제 1 공정의 수행은, 제 2 공정이 제 1 공정 이후에 즉시 수행되는 실시예들을 포함할 수 있고, 또한 추가적인 공정들이 제 1 공정과 제 2 공정 사이에 수행될 수 있는 실시예들을 포함할 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다. 더욱이, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 예를 들어, 도면의 디바이스들이 뒤집히면, 다른 요소 또는 피처들 "아래" 또는 "밑"에 있는 것으로 기술된 요소들은 다른 요소 또는 피처들 "위"로 배향된다. 따라서, 예시적인 용어 "아래"는 위 아래 방향 모두를 포함할 수 있다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
도 1은 집적 회로(IC) 레이아웃을 위한 예시적인 타겟 패턴(100)을 도시하는 도면이다. 타겟 패턴(100)은 다수의 타겟 피처들(102, 106, 108)을 포함한다. 타겟 피처들은, 예를 들어, 금속 라인들일 수 있다. 타겟 패턴이 메인 패턴과 컷 패턴의 조합을 이용할 것이기 때문에, 피처들의 끝단이 컷 피처(110)에 의해 형성될 것으로 추정된다.
도면은 또한 피처(102)의 단부와 연관된 킵 아웃 존(104)을 도시한다. 킵 아웃 존(104)은 근처 피처 상에 제한을 둔다. 구체적으로, 피처(106)는 킵 아웃 존(104) 내에서 종료하도록 "허용"되지 않는다. 그러나, 피처(108)가 킵 아웃 존(104) 내에 끝단을 갖지 않는 한, 킵 아웃 존(104)은 피처(108)가 통과하도록 허용한다. 이것은 다른 피처들의 끝단이 아마도 컷 피처를 이용하여 형성될 것이기 때문이다. 따라서, 킵 아웃 존(104) 내에 끝단을 허용하는 것은 잠재적으로 두 개의 컷 피처들이 서로 매우 가깝게 형성되도록 허용할 것이다.
메인 패턴 및 컷 패턴은 다양한 방법으로 형성될 수 있다. 일례에서, 메인 패턴은 포토 마스크를 통해 광원에 포토 레지스트층을 노출시킴으로써 포토 레지스트층에 형성된다. 일례에서, 포토 레지스트 물질은 음성 포토 레지스트 물질일 수 있다. 이러한 물질에서, 빛에 노출된 영역은 포토 레지스트 현상액에 불용성이 된다. 피처들이 형성될 포토 레지스트 물질은 현상 용액에 가용성이 되어야 하고, 따라서 포토 마스크는 이러한 영역을 노출로부터 차단한다. 포토 레지스트 물질의 불용성 영역은 밑에 있는 층에 피처들을 형성하는데 이용되는 에칭 공정으로부터 밑에 있는 층을 보호하기 위해 남아 있다.
앞서 언급된 바와 같이, 메인 패턴은 제한된 설계 규칙에 영향을 받을 수 있다. 이러한 제한된 설계 규칙은 패턴의 전체 밀도를 고려하는 다양한 제약 조건일 수 있다. 예를 들어, 제한된 설계 규칙 레이아웃은 일련의 타겟 피처들을 평행하게 구성하도록 패턴을 요구하고, 서로 이격된 설정 거리를 요구할 수 있다. 이러한 피처들로부터 최종 회로를 생성하기 위해서, 컷 피처 마스크가 메인 피처를 컷업(cut up)하는 패턴에 컷 피처를 노출시키는데 이용된다. 메인 피처를 컷팅하는 것은 더미 피처로부터 실제 피처를 분리시킨다. 실제 피처는 패턴에 의해 생성될 회로의 기능을 제공하는 피처들이다. 예를 들어, 피처들이 금속 라인이면, 실제 피처들은 전기 신호를 운반할 수 있다. 일부 예들에서, 메인 피처를 컷팅하는 것은 개선된 라인 끝단을 갖는 피처를 생성한다.
음성 포토 레지스트를 이용할 경우, 컷 마스크는 아직 노출되지 않은 영역들을 노출할 수 있다. 따라서, 메인 마스크는 이러한 영역(112)을 불용성으로 만들기 위해서 의도된 메인 피처들 주변의 모든 영역들을 광원에 노출시킨다. 마찬가지로, 컷 피처 마스크는 불용성이될 포토 레지스트층의 영역을 노출시켜, 타겟 피처 마스크에 의해 형성된 타겟 피처들을 "컷"한다.
다른 예에서, 제 1 포토 레지스트층이 메인 피처들을 형성하는 에칭 공정에 밑에 있는 하드 마스크 물질을 노출시키는데 이용된다. 그런 다음, 제 2 포토 레지스트층이 하드 마스크에 컷 피처를 형성하는데 이용된다. 그런 다음, 하드 마스크는 밑에 있는 기판에 전달될 수 있는 타겟 패턴을 나타낸다. 일부 예들에서, 컷 피처들은 메인 피처들 이전에 형성될 수 있고, 하나 이상의 하드 마스크 물질이 이용될 수 있다.
앞서 언급한 바와 같이, 컷 마스크 내의 컷 피처들이 특정 규칙을 따르는 것은 중요하다. 예를 들어, 컷 피처들은 서로 너무 가까이 있어서는 안 된다. 따라서, 타겟 패턴 및 대응하는 메인 패턴 및 컷 패턴을 설계할 때, 이러한 규칙들을 고려하는 것은 중요하다. 이것은 단지 다른 타겟 피처들의 끝단에 "들어가지 않는" 각각의 컷 피처에 대해 킵 아웃 존을 정의함으로써 수행된다. 킵 아웃 존은 다른 피처들의 끝단에 들어가지 않는데, 왜냐하면, 아마도 다른 피처들의 끝단이 또 다른 컷 피처의 이용을 통해 생성되기 때문이다. 따라서, 킵 아웃 존 밖에 다른 피처들의 끝단을 유지함으로써, 어떠한 다른 컷 피처들도 또 다른 컷 피처에 가깝지 않다는 것을 보장할 수 있다. 피처 끝단 및 끝단이 아닌 피처들을 전적으로 관련시킴으로써, 킵 아웃 존(104)은 피처들(108)이 킵 아웃 존 내에서 "정지"하지 않는 한, 피처들(108)이 통과하도록 허용한다.
도 1의 예에서, 하나의 피처(106)는 킵 아웃 존 규칙을 충족하지 않는다. 구체적으로, 피처(106)는 킵 아웃 존에서 종료한다. 이러한 상황이 패턴 레이아웃 동안에 발생하면, 레이아웃은 이러한 킵 아웃 존 위반를 방지하기 위해서 조정된다.
도 2a는 피처들(202, 206 및/또는 208)이 킵 아웃 존(204) 내에서 종료하는지의 여부를 결정하기 위해서 코너를 이용하는 예시적인 방법을 도시하는 도면이다. 타겟 패턴의 레이아웃 동안, 피처가 킵 아웃 존 규칙을 위반하는지를 결정하기 위한 다양한 메커니즘이 이용될 수 있다. 일례에서, 피처의 코너(212)가 피처가 킵 아웃 존(204)을 위반하는지를 결정하는데 이용될 수 있다.
킵 아웃 존이 도 2a에 도시된 바와 같이 실질적으로 직사각형 형상인 경우, 코너(212) 간의 거리에 의해 피처가 킵 아웃 존(204)을 위반하는지를 결정할 수 있다. 구체적으로, 킵 아웃 존(204)과 연관된 제 1 피처(202)와 다른 피처(208)의 코너 간의 거리가 측정될 수 있다. 수직 거리(210) 및 수평 거리(212) 양자 모두가 제 2 피처(208)가 킵 아웃 존(204) 내에 있는지의 여부를 결정하는데 이용될 수 있다. 도 2a의 예에서, 제 2 피처(208)의 코너는 킵 아웃 존(204) 내에 있다. 따라서, 이러한 레이아웃은 킵 아웃 존 규칙을 준수하기 위해서 조정되어야 할 것이다. 그러나, 중간 피처(206)는 킵 아웃 존 내에 끝단을 갖지 않아서 문제가 되지 않는다.
도 2b는 피처들이 킵 아웃 존(228) 내에서 종료하는지의 여부를 결정하기 위해서 에지를 이용하는 예시적인 방법을 도시하는 도면이다. 이 예에서, 킵 아웃 존(228)은 타원형으로 형상화된다. 그러나, 일부 예들에서, 킵 아웃 존은 정사각경, 직사각형, 또는 원형일 수 있다.
임의의 피처들이 킵 아웃 존 내에서 종료하는지의 여부를 결정하기 위해서, 에지 대 에지 거리가 측정될 수 있다. 제 1 피처(202)의 에지(222) 및 제 2 피처(208)의 에지(224)로부터의 방향 및 거리(226)를 이용함으로써, 제 2 피처(208)의 끝단이 킵 아웃 존(228) 내에서 종료하는지의 여부를 결정할 수 있다. 거리는 하나의 에지(222)의 중심에서 다른 에지(224)의 중심까지일 수 있다.
피처가 킵 아웃 존 내에서 종료하는지의 여부를 결정하기 위한 앞서 제공된 예들은 단지 이용될 수 있는 몇 가지 방법들이다. 피처가 킵 아웃 존을 위반하는지의 여부를 결정하기 위한 다양한 다른 메커니즘들이 이용될 수 있다. 더욱이, 실제 레이아웃은 여러 킵 아웃 존을 가질 것이다.
일부 예들에서, 킵 아웃 존은 컷 피처에 의해 컷팅되도록 의도되는 모든 피처들과 연관된다. 조정의 여러 반복이 어떠한 피처 끝단도 킵 아웃 존 내에 배치되지 않는 레이아웃을 갖기 위해서 레이아웃 단계 동안 발생하는 경우가 있을 수 있다. 일부 경우에, 레이아웃은 피처마다 설계될 수 있으므로, 각각 새롭게 배치된 피처가 킵 아웃 존 내에 에지를 갖는 것을 피하기 위한 방식으로 배치될 것이다.
도 3a는 메인 패턴 위에 예시적인 컷 패턴을 도시하는 도면이다. 메인 패턴은 효율적인 공정이 되도록 설계된다. 구체적으로, 메인 패턴은 균일한 밀도를 유지하기 위해 여분의 피처들을 추가함으로써 큰 공정 윈도우를 갖도록 설계된다. 그러나, 컷 패턴은 메인 패턴과 함께 오버레이될 때, 타겟 패턴을 생성하기 위해서 컷 피처(206)를 이용하도록 설계된다. 앞서 언급한 바와 같이, 컷 피처는 서로 너무 가깝지 않은 것이 바람직하다. 따라서, 킵 아웃 존(308)은 각 피처의 끝단과 연관된다.
킵 아웃 존(308)은 라인의 끝단을 형성하는데 이용될 컷 피처를 고려하여 설계된다. 구체적으로, 킵 아웃 존은 컷 피처가 배치될 곳에 중심이 있을 수 있다. 컷 피처의 배치는 피처 끝단에 의해 결정될 수 있다.
일부 예들에서, 메인 패턴은 다중 패턴화 기술들을 이용하여 형성될 수 있다. 예를 들어, 일부 피처들(302)은 제 1 마스크를 이용하여 형성될 수 있지만, 다른 피처들(304)은 제 2 마스크를 이용하여 형성될 수 있다. 메인 패턴을 형성하기 위해 다수의 마스크들을 이용하는 다양한 기술들이 이용될 수 있다. 이러한 기술들은, 비제한적으로, 다중 패턴화, 자기 정렬 다중 패턴화 및 자기 주도 어셈블리를 포함한다.
도 3b는 메인 패턴 및 컷 패턴으로부터 형성된 예시적인 타겟 패턴을 도시하는 도면이다. 타겟 패턴이 실제 피처의 끝단과 연관된 킵 아웃 존으로 적절하게 설계되면, 컷 패턴은 컷 피처들이 서로 너무 가깝지 않게 적절하게 설계될 것이다. 더욱이, 타겟 패턴의 원하는 기능은 계속 최종 패턴 내에 존재할 것이다. 타겟 패턴은 컷 피처로 형성될 공간(314)을 포함한다. 공간(314)은 더미 피처(318)로부터 실제 피처(316)를 분리시킬 수 있다.
도 4는 패턴을 레이아웃하기 위한 예시적인 컴퓨팅 시스템을 도시하는 도면이다. 특정한 예시적인 예들에 따라, 물리적 컴퓨팅 시스템(400)은 저장된 레이아웃 소프트웨어(404), 및 데이터(406)를 갖는 메모리(402)를 포함한다. 물리적 컴퓨팅 시스템(400)은 또한 프로세서(408) 및 사용자 인터페이스(410)를 포함한다.
많은 유형의 메모리가 이용 가능하다. SSD(solid state drive)와 같은 일부 유형의 메모리가 저장을 위해 설계된다. 이러한 유형의 메모리는 통상적으로 큰 저장 볼륨을 갖지만, 비교적 낮은 성능을 갖는다. RAM(Random Access Memory)를 위해 이용되는 것과 같은 다른 유형의 메모리가 속도를 위해 최적화되며, 대개 "작업 메모리"로서 언급된다. 다양한 형태의 메모리는 소프트웨어(404) 및 데이터(406)의 형태로 정보를 저장할 수 있다.
물리적 컴퓨팅 시스템(400)은 또한 소프트웨어(404)를 실행시키고 메모리(402)에 저장된 데이터(406)를 이용 또는 업데이트하기 위한 프로세서(408)를 포함한다. 레이아웃 소프트웨어(404)를 저장하는 것에 더하여, 메모리(402)는 운영 체제를 저장할 수 있다. 운영 체제는 다른 애플리케이션들이 물리적 컴퓨팅 시스템의 하드웨어와 적절히 상호 작용하도록 허용한다. 레이아웃 소프트웨어(404)는 메인 패턴 레이아웃 및 컷 패턴 레이아웃은 물론, 최종 패턴 레이아웃을 형성하기 위한 툴을 포함할 수 있다. 예를 들어, 레이아웃 소프트웨어(404)는 패턴을 점검하거나, 패턴을 변경하거나, 또는 패턴을 분해하기 위한 툴을 가질 수 있다. 데이터(406)는 설계 제약 조건을 포함할 수 있다.
사용자 인터페이스(410)는 시스템과 상호 작용하기 위한 수단을 사용자(412)에게 제공할 수 있다. 사용자는 물리적 컴퓨팅 시스템에 정보를 입력하기 위해서 키보드 또는 마우스와 같은 다양한 툴을 이용할 수 있다. 부가적으로, 모니터와 같은 다양한 출력 디바이스들이 사용자(412)에게 정보를 제공하는데 이용될 수 있다.
도 5는 피처 끝단이 킵 아웃 존 내에 배치되지 않도록 패턴 레이아웃을 조정하기 위한 예시적인 방법을 도시하는 흐름도이다. 방법은 타겟 패턴 내의 제 1 피처의 끝단에 킵 아웃 존을 할당하는 단계(502)를 포함하고, 타겟 패턴은 제한된 설계 규칙 레이아웃을 갖는다. 방법은 타겟 패턴 내의 다른 피처의 끝단이 킵 아웃 존 내에 위치하는지를 결정하는 단계(504)를 더 포함한다. 타겟 패턴 내의 다른 피처의 끝단이 킵 아웃 존 내에 있으면, 방법은 다른 피처들의 어떠한 끝단도 킵 아웃 존 내에 있지 않도록 타겟 패턴을 변경하는 단계(506)를 더 포함한다. 타겟 패턴은 대응하는 메인 패턴 및 컷 패턴으로 형성될 것이다. 아래에 더욱 상세히 설명되는 바와 같이, 일부 경우에, 컷 패턴은 제 1 컷 패턴 및 제 2 컷 패턴으로 분해될 수 있다. 이런 경우에, 패턴의 변경은 패턴이 제약 조건을 위반하지 않고 분해될 수 없는 조건 하에서 수행된다.
도 6은 피처 끝단이 킵 아웃 존 내에 배치되지 않도록 패턴을 레이아웃하기 위한 예시적인 방법을 도시하는 흐름도이다. 특정한 예시적인 방법에 따라, 방법(600)은 타겟 패턴 내의 제 1 피처의 끝단에 킵 아웃 존을 할당하는 단계(602)를 포함한다. 방법은 타겟 패턴의 다른 피처들의 끝단이 킵 아웃 존 내에 끝단을 갖지 않도록 다른 피처들을 배치하는 단계(604)를 더 포함한다. 타겟 패턴은 대응하는 메인 패턴 및 컷 패턴으로 형성될 것이다.
도 7a 내지 도 7c는 상이한 컷 피처 마스크 상에 컷 피처의 배치를 도시하는 도면이다. 앞서 기술된 바와 같이, 메인 패턴은 하나 이상의 마스크들에 의해 형성될 수 있다. 이러한 경우에, 메인 피처는 전체 메인 패턴을 생성하는데 이용되는 복수의 마스크들 중 하나에 할당된다. 부가적으로, 컷 패턴은 다수의 마스크들로 형성될 수 있다. 따라서, 컷 패턴 내의 컷 피처들은 전체 컷 패턴을 형성하는 복수의 마스크들 중 하나에 할당될 수 있다. 특정 마스크로의 컷 피처의 할당은 설계 제약 조건에 따라 수행될 수 있다. 이러한 설계 제약 조건은 타겟 패턴에 기초하여 집적 회로를 제조할 제조 엔티티에 의해 제공될 수 있다.
도 7a는 메인 피처(702)의 세트를 갖는 메인 패턴(700)을 나타낸다. 이 예에서, 단일 마스크가 메인 패턴을 생성하는데 이용된다. 부가적으로, 컷 패턴(701)의 컷 피처들(704, 706, 708, 710)은 원하는 타겟 패턴을 형성하기 위해 메인 피처(702)를 컷팅하는데 이용된다. 컷 피처들(704, 706, 708, 710) 각각은 컷 피처의 배치를 제한하는 제약 조건과 연관된다. 예를 들어, 각각의 컷 피처(704, 706, 708, 710)는 킵 아웃 존(712)과 연관된다. 킵 아웃 존은 다른 컷 피처들의 킵 아웃 존들이 오버랩하지 않아야 하는 영역을 정의할 수 있다. 따라서, 컷 피처들(704, 706, 708, 710)은 각각의 컷 패턴에 킵 아웃 존들의 어떠한 오버랩도 없도록 상이한 컷 패턴에 할당될 수 있다. 상이한 컷 패턴들은 상이한 마스크들과 연관된다.
도 7b는 메인 패턴(700) 위에 배치되는 제 1 컷 패턴(703)을 나타낸다. 제 1 컷 패턴(703)은 컷 피처(704) 및 컷 피처(710)를 포함한다. 도 7c는 메인 패턴(700) 위에 배치되는 제 2 컷 패턴(705)을 나타낸다. 제 2 컷 패턴(703)은 컷 피처(706) 및 컷 피처(708)를 포함한다. 예시된 바와 같이, 제 1 컷 패턴(703) 및 제 2 컷 패턴(705)으로 컷 패턴(701)의 분할 이후에, 다른 컷 피처의 킵 아웃 존과 오버랩하는 킵 아웃 존을 갖는 어떠한 컷 피처도 없다. 따라서, 제약 조건이 충족되었다.
킵 아웃 존은 다른 방식으로 이용될 수 있다. 예를 들어, 킵 아웃 존(712)은 어느 정도의 오버랩을 허용할 수 있다. 구체적으로, 제약 조건이 위반되는 것으로 간주되기 전에 오버랩을 위해 허용되는 영역의 양에 대한 미리 결정된 임계값이 있을 수 있다. 일부 예들에서, 오버랩하는 킵 아웃 존을 갖는 이웃하는 컷 피처들의 수가 최소치 아래로 유지될 수 있다. 예를 들어, 다른 피처와 오버랩하는 킵 아웃 존을 갖도록 오직 하나의 컷 피처만이 허용되는 경우가 있을 수 있다. 일부 경우에, 킵 아웃 존을 이용하는 대신에, 제약 조건은 간단히 컷 피처들 간의 거리를 고려할 수 있다. 구체적으로, 컷 피처는 다른 컷 피처로부터의 지정된 거리 내에 있으면 제약 조건을 위반할 수 있다.
일부 예들에서, 제약 조건을 위반하지 않고 컷 패턴에 모든 컷 피처들을 모두 할당하기 위한 어떠한 방법도 없는 경우가 있을 수 있다. 이러한 경우에, 메인 패턴 및/또는 컷 패턴은 재설계될 수 있다. 컷 패턴을 재설계하는 것은, 컷 피처의 치수를 조정하거나, 컷 피처를 재배치하거나, 컷 피처를 재형상화하는 것을 포함할 수 있다. 메인 패턴을 재설계하는 것은, 더미 피처를 추가하거나, 기존 메인 피처를 확장하거나, 또는 기존 더미 피처를 확장하는 것을 포함할 수 있다. 타겟 패턴의 재설계를 위한 다른 옵션들이 역시 이용될 수 있다.
도 8은 상이한 컷 피처 마스크들 상의 예시적인 킵 아웃 존을 도시하는 도면이다. 본 예에서, 메인 패턴은 메인 피처(802)의 제 1 세트를 갖는 제 1 메인 패턴 및 메인 피처(804)의 제 2 세트를 갖는 제 2 메인 패턴을 포함한다. 부가적으로, 컷 패턴은 제 1 컷 피처(806)를 갖는 제 1 컷 패턴 및 제 2 컷 피처(808)를 갖는 제 2 컷 패턴을 포함한다. 본 발명개시의 범위 이상의 이용되는 처리 기술들에 기초하여, 제 1 컷 패턴의 컷 피처(806)는 제 1 메인 패턴에만 영향을 미치고, 제 2 메인 패턴에는 영향을 미치지 않는다. 반대로, 제 2 컷 패턴의 컷 피처(808)는 제 2 메인 패턴에만 영향을 미치고, 제 1 메인 패턴에는 영향을 미치지 않는다. 이것은 제약 조건이 위반되는지를 결정하는 경우에 고려될 수 있다.
예를 들어, 앞서 기술된 바와 같이, 메인 피처는 킵 아웃 존 내에서 종료할 수 없지만, 킵 아웃 존을 통과할 수 있다는 하나의 제약 조건이 있을 수 있다. 이것은 고려되는 컷 피처에 대응하는 메인 피처만을 갖는 도 8의 예에 적용될 수 있다. 예를 들어, 제 1 컷 패턴의 컷 피처(806)의 경우, 대응하는 킵 아웃 존(810) 내에 끝단을 갖는 어떠한 메인 피처(802)도 없다. 킵 아웃 존(810) 내에서 종료하는 제 2 메인 패턴의 메인 피처(804)가 있지만, 이것은 이 메인 피처(804)가 제 1 컷 패턴에 의해 영향을 받지 않기 때문에 관계가 없다. 유사하게, 제 2 컷 패턴의 컷 피처(808)의 경우, 대응하는 킵 아웃 존(812) 내에서 종료하는 제 2 메인 패턴의 어떠한 메인 피처(804)도 없다. 킵 아웃 존(812) 내에서 종료하는 제 1 메인 패턴의 메인 피처(802)가 있지만, 이것은 제 2 컷 패턴이 제 1 메인 피처(802)에 영향을 미치지 않기 때문에 관계가 없다. 따라서, 어떠한 제약 조건도 위반되지 않고 어떠한 재설계도 수행되지 않을 수 있다.
도 9는 다수의 패턴들로 컷 피처의 레이아웃을 최적화하기 위한 예시적인 방법(900)을 도시하는 흐름도이다. 본 예에 따라, 세 개의 엔티티들, 즉, 패턴 설계자(902), 마스크 숍(904), 및 제조자(906)가 본 공정에 포함된다. 일부 예들에서, 엔티티들은 동일한 기업과 같은 동일한 조직의 제어 하에 있을 수 있다. 그러나, 일부 경우에, 상이한 조직들이 상이한 엔티티의 제어를 가질 수 있다.
패턴 설계자(902)는 일반적으로 집적 회로를 설계한다. 이것은 실제 레이아웃은 물론 회로 기능 자체를 포함할 수 있다. 마스크 숍(904)은 일반적으로 제조자(906)에 의해 이용될 마스크를 제조하는 것에 책임이 있다. 제조자(906)는 일반적으로 설계자(902)에 의해 제공된 패턴에 기초하여 집적 회로를 제조하고 마스크 숍(904)에 의해 제공된 마스크 또는 마스크들을 이용하는 것에 책임이 있다.
본 예에 따라, 방법은 마스크 숍 및 설계자 모두에게 제약 조건을 제공하기 위해 제조자(906)에 의해 수행되는 단계(908)를 포함한다. 제약 조건은 앞서 기술된 제약 조건일 수 있다. 예를 들어, 제약 조건은 제 1 컷 패턴 및 제 2 컷 패턴과 연관될 수 있다. 구체적으로, 제약 조건은 대응하는 메인 피처들에 대하여 컷 피처들의 배치를 제한할 수 있다. 제조자는 집적 회로를 생성하는데 이용될 공정에 대한 공정 제한에 기초하여 이러한 제약 조건을 설정한다.
단계(910)에서, 설계자(902) 및 마스크 숍(904) 양자 모두는 제조자(906)에 의해 제공된 제약 조건을 수신한다. 단계(912)에서, 설계자(902)는 또한 타겟 패턴을 수신한다. 타겟 패턴은 설계자(902)와 연관된 설계자 또는 엔지니어에 의해 생성 및 제공되었을 수 있다. 타겟 패턴은 메인 패턴 및 복수의 컷 패턴들에 의해 정의될 수 있다. 다시 말해서, 타겟 패턴을 메인 패턴 및 컷 패턴으로 분해함으로써 피처들이 제조될 것이라는 이해를 갖고 타겟 패턴은 설계될 수 있다. 일부 경우에, 메인 패턴은 제 1 메인 패턴 및 제 2 메인 패턴에 의해 정의될 수 있다. 즉, 메인 패턴은 제 1 메인 패턴 및 제 2 메인 패턴으로 분해될 것이고, 각각의 패턴은 상이한 마스크로 형성될 것이 이해될 수 있다. 부가적으로, 컷 패턴은 제 1 컷 패턴 및 제 2 컷 패턴에 의해 정의될 수 있다. 즉, 컷 패턴은 제 1 컷 패턴 및 제 2 컷 패턴으로 분해될 것이 이해될 수 있다.
단계(914)에서, 타겟 패턴은 제약 조건들 중 임의의 제약 조건이 위반되었는지의 여부를 결정하기 위해 점검된다. 일부 예들에서, 제 1 컷 패턴과 연관된 제 1 제약 조건 및 제 2 컷 패턴과 연관된 제 2 제약 조건이 있을 수 있다. 일부 예들에서, 제 1 제약 조건 및 제 2 제약 조건은 동일할 수 있다. 그러나, 일부 예들에서, 제약 조건들은 상이할 수 있다. 제약 조건이 피처들이 그 패턴에 할당될 방법에 관한 것이면 제약 조건은 컷 패턴과 연관된다. 다시 말해서, 제 1 제약 조건은 제 1 컷 패턴과 연관되는데, 왜냐하면 이것이 그 컷 패턴에 할당될 피처 상의 제한에 관한 것이기 때문이다.
단계(916)에서, 타겟 패턴이 재설계되어야 하는지의 여부가 결정된다. 어떠한 제약 조건도 위반되지 않으면, 어떠한 재설계도 이 시점에 필요하지 않고, 타겟 패턴은 마스크 숍(904)에 보내질 수 있다. 그러나, 제약 조건이 있으면, 방법은 타겟 패턴이 변경되는 단계(918)로 진행한다. 타겟 패턴은 다양한 방식으로 변경될 수 있다. 예를 들어, 타겟 패턴은 컷 피처들이 재배치, 치수 조정, 또는 재형상화되도록 하기 위해서 변경될 수 있다. 타겟 패턴은 또한 메인 피처가 될 피처가 연장되도록 하기 위해서 또는 더미 피처가 추가되도록 하기 위해서 변경될 수 있다. 패턴이 변경된 이후에, 방법은 단계(914)로 리턴하고, 이 단계에서, 변경된 타겟 패턴은 임의의 제약 조건이 위반되었는지의 여부를 결정하기 위해서 점검된다.
단계(920)에서, 마스크 숍(904)은 타겟 패턴을 수신하여 다양한 마스크들에 피처들을 할당한다. 이것은 타겟 패턴이 메인 패턴 및 컷 패턴으로 분해되는 경우이고, 일부 경우에, 제 1 메인 패턴, 제 2 메인 패턴, 제 1 컷 패턴, 및 제 2 컷 패턴으로 더욱 분해된다. 분해는 제조자로부터 수신된 제약 조건에 기초한다. 다시 말해서, 타겟 패턴의 피처들은 제약 조건을 준수하도록 분해된다.
단계(922)에서, 분해 이후에, 타겟 패턴의 추가의 변경이 적용되어야 하는지를 결정한다. 이것은 패턴이 제약 조건을 위반하지 않고 적절히 분해될 수 없는 경우일 수 있다. 추가의 변경이 단계(926)에서 발생하면, 마스크 숍은 타겟 패턴이 추가로 변경되어야 한다는 통지를 설계자에게 보낸다. 그런 다음, 방법은 단계(918)로 리턴한다. 그러나, 어떠한 추가의 변경도 발생하지 않으면, 단계(924)에서, 다양한 패턴들이 개개의 마스크로 형성될 수 있고, 마스크들은 제조자(906)에게 제공된다.
단계(928)에서, 제조자는 마스크를 수신한다. 그런 다음, 단계(930)에서, 제조자는 마스크를 이용하여 집적 회로를 제조한다. 앞서 기술된 공정들 때문에, 집적 회로는 다양한 제조 공정을 이용하여 효율적으로 제조될 수 있다.
본 예에 따라, 방법은 메인 패턴, 제 1 컷 패턴, 및 제 2 컷 패턴에 의해 정의된 타겟 패턴을 수신하는 단계, 컴퓨팅 시스템으로, 제 1 컷 패턴과 연관된 제 1 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계, 컴퓨팅 시스템으로, 제 2 컷 패턴과 연관된 제 2 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계, 및 컴퓨팅 시스템으로, 제 1 제약 조건 또는 제 2 제약 조건 중 어느 하나의 위반이 점검 동안에 발견된다는 결정에 응답하여, 패턴을 변경하는 단계를 포함한다.
일례에 따라, 방법은, 컴퓨팅 시스템으로, 타겟 패턴을 수신하는 단계, 타겟 패턴을 메인 패턴 및 원래의 컷 패턴으로 분해하는 단계로서, 원래의 컷 패턴은 복수의 컷 피처들을 포함하는 것인, 타겟 패턴을 분해하는 단계, 컴퓨팅 시스템으로, 복수의 컷 피처들 각각과 제약 조건을 연관시키는 단계, 및 제약 조건에 기초하여 원래의 컷 패턴을 제 1 컷 패턴 및 제 2 컷 패턴으로 분해하는 단계로서, 제 1 컷 패턴은 제 1 마스크와 연관되고, 제 2 컷 패턴은 제 2 마스크와 연관되는 것인, 원래의 컷 패턴을 분해하는 단계를 포함한다.
일례에 따라, 방법은 타겟 패턴을 수신하는 단계, 제약 조건들의 세트를 수신하는 단계로서, 제약 조건들의 세트는 메인 패턴, 제 1 컷 패턴, 및 제 2 컷 패턴으로의 타겟 패턴의 분해와 연관되는 것인, 제약 조건들의 세트를 수신하는 단계, 컴퓨팅 시스템으로, 제약 조건들의 세트 중 제 1 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계로서, 제 1 제약 조건은 제 1 컷 패턴과 연관되는 것인, 제 1 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계, 컴퓨팅 시스템으로, 제약 조건들의 세트 중 제 2 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계로서, 제 2 제약 조건은 제 2 컷 패턴과 연관되는 것인, 제 2 제약 조건 준수에 대해 타겟 패턴을 점검하는 단계, 및 컴퓨팅 시스템으로, 제 1 제약 조건 또는 제 2 제약 조건 중 어느 하나의 위반이 점검 동안에 발견된다는 결정에 응답하여 패턴을 변경하는 단계를 포함한다.
상기 기재된 실시예들 및 단계들의 다양한 상이한 조합이 다양한 순서로 이용되거나, 병렬로 이용될 수 있고, 중요하거나 요구되는 특정 단계가 없다는 것을 이해한다. 부가적으로, 용어 "전극"이 본 명세서에 이용되지만, 이 용어는 "전극 콘택"의 개념을 포함한다는 것이 인식될 것이다. 더욱이, 일부 실시예들에 대해서 상술되고 예시된 피처들은 다른 실시예들에 대하여 상술되고 예시된 피처들과 결합될 수 있다. 따라서, 이와 같은 모든 변형은 본 발명의 범위 내에 포함되는 것으로 의도된다.
전술한 것은 몇몇 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 변경하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
Claims (10)
- 집적 회로 제조 방법에 있어서,
메인 패턴, 제 1 컷 패턴, 및 제 2 컷 패턴에 의해 정의된 타겟 패턴을 수신하는 단계;
컴퓨팅 시스템으로, 상기 제 1 컷 패턴과 연관된 제 1 제약 조건 준수에 대해 상기 타겟 패턴을 점검하는 단계;
상기 컴퓨팅 시스템으로, 상기 제 2 컷 패턴과 연관된 제 2 제약 조건 준수에 대해 상기 타겟 패턴을 점검하는 단계;
상기 컴퓨팅 시스템으로, 상기 제 1 제약 조건 또는 상기 제 2 제약 조건 중 어느 하나의 위반이 상기 타겟 패턴을 점검하는 단계에서 발견된다는 결정에 응답하여, 변경된 타겟 패턴을 생성하기 위하여 상기 타겟 패턴을 변경하는 단계; 및
상기 제 1 컷 패턴과 연관된 제 1 마스크 및 상기 제 2 컷 패턴과 연관된 제 2 마스크를 사용하여, 상기 변경된 타겟 패턴과 연관된 집적 회로를 제조하는 단계
를 포함하고, 상기 제 1 마스크와 상기 제 2 마스크는 서로 다르며, 상기 제 1 제약 조건 및 상기 제 2 제약 조건은 컷 피처의 배치와 연관되는 것인, 집적 회로 제조 방법. - 제 1 항에 있어서, 상기 제 1 제약 조건은 인접한 컷 피처들 간의 거리 및 컷 피처로부터의 지정된 거리 내의 이웃한 것들의 수 중 적어도 하나인 것인, 집적 회로 제조 방법.
- 제 1 항에 있어서, 상기 제 1 제약 조건 및 상기 제 2 제약 조건은 대응하는 컷 피처를 둘러싸는 영역을 정의하는 킵 아웃 존(keep-out-zone)을 포함하는 것인, 집적 회로 제조 방법.
- 제 1 항에 있어서, 상기 변경하는 단계는 컷 피처를 재배치하거나, 컷 피처의 치수를 조정하거나, 컷 피처를 재형상화하거나, 상기 메인 패턴 중 메인 피처의 끝단을 연장하거나, 또는 메인 패턴에 더미 피처를 추가하는 것 중 하나를 포함하는 것인, 집적 회로 제조 방법.
- 제 1 항에 있어서, 상기 제 1 제약 조건은 상기 제 2 제약 조건과는 상이한 것인, 집적 회로 제조 방법.
- 집적 회로 제조 방법에 있어서,
컴퓨팅 시스템으로, 타겟 패턴을 수신하는 단계;
상기 타겟 패턴을 메인 패턴 및 원래의 컷 패턴으로 분해하는 단계로서, 상기 원래의 컷 패턴은 복수의 컷 피처들을 포함하는 것인, 타겟 패턴을 분해하는 단계;
상기 컴퓨팅 시스템으로, 상기 복수의 컷 피처들 각각과 제약 조건을 연관시키는 단계;
상기 제약 조건에 기초하여 상기 원래의 컷 패턴을 제 1 컷 패턴 및 제 2 컷 패턴으로 분해하는 단계로서, 상기 제 1 컷 패턴은 제 1 마스크와 연관되고, 상기 제 2 컷 패턴은 제 2 마스크와 연관되는 것인, 원래의 컷 패턴을 분해하는 단계; 및
상기 제 1 마스크와 상기 제 2 마스크를 사용하여 집적 회로를 제조하는 단계
를 포함하고, 상기 제 1 마스크와 상기 제 2 마스크는 서로 다르며, 상기 제약 조건은 컷 피처의 배치와 연관되는 것인, 집적 회로 제조 방법. - 제 6 항에 있어서,
상기 분해가 상기 제약 조건을 위반하지 않고 수행될 수 없다는 결정에 응답하여, 상기 메인 패턴, 상기 제 1 컷 패턴, 또는 상기 제 2 컷 패턴 중 어느 하나를 변경하는 단계
를 더 포함하는 집적 회로 제조 방법. - 제 6 항에 있어서,
상기 메인 패턴을 제 1 메인 패턴 및 제 2 메인 패턴으로 분해하는 단계
를 더 포함하고, 상기 제 1 메인 패턴은 상기 제 1 컷 패턴과 연관되고, 상기 제 2 메인 패턴은 상기 제 2 컷 패턴과 연관되는 것인, 집적 회로 제조 방법. - 제 6 항에 있어서,
상기 제 1 컷 패턴을 제 3 컷 패턴 및 제 4 컷 패턴으로 분해하는 단계
를 더 포함하는 집적 회로 제조 방법. - 집적 회로 제조 방법에 있어서,
타겟 패턴을 수신하는 단계;
제약 조건들의 세트를 수신하는 단계로서, 상기 제약 조건들의 세트는 메인 패턴, 제 1 컷 패턴, 및 제 2 컷 패턴으로의 상기 타겟 패턴의 분해와 연관되는 것인, 제약 조건들의 세트를 수신하는 단계;
컴퓨팅 시스템으로, 상기 제약 조건들의 세트 중 제 1 제약 조건 준수에 대해 상기 타겟 패턴을 점검하는 단계로서, 상기 제 1 제약 조건은 상기 제 1 컷 패턴과 연관되는 것인, 제 1 제약 조건 준수에 대해 상기 타겟 패턴을 점검하는 단계;
상기 컴퓨팅 시스템으로, 상기 제약 조건들의 세트 중 제 2 제약 조건 준수에 대해 상기 타겟 패턴을 점검하는 단계로서, 상기 제 2 제약 조건은 상기 제 2 컷 패턴과 연관되는 것인, 제 2 제약 조건 준수에 대해 상기 타겟 패턴을 점검하는 단계;
상기 컴퓨팅 시스템으로, 상기 제 1 제약 조건 또는 상기 제 2 제약 조건 중 어느 하나의 위반이 점검 동안에 발견된다는 결정에 응답하여 변경된 타겟 패턴을 생성하기 위하여 상기 패턴을 변경하는 단계; 및
상기 제 1 컷 패턴과 연관된 제 1 마스크 및 상기 제 2 컷 패턴과 연관된 제 2 마스크를 사용하여, 상기 변경된 타겟 패턴과 연관된 집적 회로를 제조하는 단계
를 포함하고, 상기 제 1 마스크와 상기 제 2 마스크는 서로 다르며, 상기 제약 조건들의 세트는 컷 피처의 배치와 연관되는 것인, 집적 회로 제조 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/552,095 | 2014-11-24 | ||
| US14/552,095 US9292645B2 (en) | 2013-03-15 | 2014-11-24 | Layout optimization for integrated circuit design |
| US14/598,773 US9418196B2 (en) | 2013-03-15 | 2015-01-16 | Layout optimization for integrated circuit design |
| US14/598,773 | 2015-01-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160061858A KR20160061858A (ko) | 2016-06-01 |
| KR101802582B1 true KR101802582B1 (ko) | 2017-11-28 |
Family
ID=56046016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150089135A KR101802582B1 (ko) | 2014-11-24 | 2015-06-23 | 집적 회로 설계를 위한 레이아웃 최적화 |
Country Status (3)
| Country | Link |
|---|---|
| KR (1) | KR101802582B1 (ko) |
| CN (1) | CN105631085B (ko) |
| TW (1) | TWI556126B (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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2015
- 2015-06-23 KR KR1020150089135A patent/KR101802582B1/ko active IP Right Grant
- 2015-07-23 TW TW104123911A patent/TWI556126B/zh active
- 2015-08-11 CN CN201510489551.3A patent/CN105631085B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20160061858A (ko) | 2016-06-01 |
| TW201627892A (zh) | 2016-08-01 |
| CN105631085A (zh) | 2016-06-01 |
| CN105631085B (zh) | 2019-04-26 |
| TWI556126B (zh) | 2016-11-01 |
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